DE102005039365A1 - Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis - Google Patents

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Abstract

Ein Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis weist eine Fin-Struktur auf, welche Fin-Struktur einen ersten Anschlussbereich, einen zweiten Anschlussbereich sowie einen zwischen dem ersten und dem zweiten Anschlussbereich ausgebildeten Kanalbereich aufweist. Ferner weist das Gate-gesteuerte Fin-Widerstandselement einen zumindest über einem Teil der Oberfläche des Kanalbereiches ausgebildeten Gate-Bereich auf. In einer Ausführungsform ist der Gate-Bereich mit einer Gate-Steuereinrichtung elektrisch gekoppelt, welche Gate-Steuereinrichtung ein an dem Gate-Bereich angelegtes elektrisches Potential steuert, derart, dass das Gate-gesteuerte Fin-Widerstandselement während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand und während eines zweiten, durch den Eintritt des ESD-Ereignisses gekennzeichneten Betriebszustandes einen niedrigeren elektrischen Widerstand aufweist. In einer alternativen Ausführungsform ist der Gate-Bereich mit dem zweiten Anschlussbereich elektrisch gekoppelt, so dass das Gate-gesteuerte Fin-Widerstandselement während eines ersten Betriebszustandes des elektrischen Schaltkreises einen niedrigen elektrischen Widerstand und während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten Betriebszustandes einen höheren elektrischen Widerstand aufweist.

Description

  • Die Erfindung betrifft ein Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis.
  • Elektrostatische Entladungen (electrostatic discharge, ESD) stellen eine permanente Bedrohung für integrierte Schaltkreise (integrated circuit, IC) dar. Bei einem ESD-Ereignis kommt es zu kurzen elektrischen Entladungspulsen, bei denen hohe elektrische Ströme fließen bzw. hohe elektrische Spannungen auftreten. Ein Schutz vor elektrostatischen Entladungen bzw. ESD-Ereignissen ist deshalb für alle elektronischen Bauteile zwingend erforderlich.
  • Die Entwicklung effizienter ESD-Schutzmechanismen stellt insbesondere beim Einsatz fortgeschrittener Prozesstechnologien eine wachsende Herausforderung dar, angesichts der immer kleiner werdenden Abmessungen der elektronischen Bauteile und der damit verbundenen zunehmenden Empfindlichkeit gegenüber elektrischen Überspannungen.
  • So genannte Multigate-Feldeffekttransistoren (Multigate Field Effect Transistors, MuGFET) oder Fin-Feldeffekttransistoren (Fin Field Effect Transistor, FinFET), d.h. Feldeffekttransistoren mit einer Fin-Struktur (Finnen-Struktur bzw. Steg-Struktur), stellen eine technologische Option dar, CMOS-Schaltkreise (Complementary Metal Oxide Semiconductor) auch bis zu dem 32-nm-Technologieknoten (32 nm node) und darüber hinaus weiterzuentwickeln. Eine Skalierbarkeit von konventionellen CMOS-Elementen bis in diesen Bereich ist hingegen nicht möglich.
  • 1A zeigt eine typische FinFET-Struktur 100, d.h. ein Feldeffekttransistor mit einer Fin-Struktur bzw. einer Steg-Struktur. Die FinFET-Struktur weist ein Gate 104 auf, welches um eine frei stehende Silizium-Finne 102 (Silizium-Steg) "gewickelt" ist. In der Finne 102 bzw. dem Steg 102 sind zwei Source/Drain-Bereiche 103 ausgebildet. Falls nur die beiden Seitenwände der Finne 102 mit einer dünnen Gateoxid-Schicht bedeckt sind und durch das Gate 104 gesteuert werden, spricht man von einer FinFET-Struktur oder auch Double-Gate-FinFET-Struktur. Falls zusätzlich zu den beiden Seitenflächen weitere Seiten der Finne 102 (z.B. obere und/oder untere Deckfläche) mit der dünnen Gateoxid-Schicht bedeckt sind und ebenfalls durch das Gate 104 gesteuert werden, spricht man von einer Multigate-FET-Struktur (MuGFET-Struktur). Falls drei Seiten der Finne durch das Gate 104 gesteuert werden, spricht man auch von einer Triple-Gate-Struktur oder einer TriGate-Struktur. Die Finne 102 wird durch eine vergrabene Oxidschicht 105 (Buried Oxide, BOX) von einem Silizium-Substrat 101 isoliert.
  • 1B zeigt zum Vergleich einen planaren n-leitenden FDSOI-Feldeffekttransistor 150 (Fully Depleted Silicon On Insulator NFET), welcher in eine sehr dünne Silizium-Schicht (einige nm) eingeschlossen ist. Die Silizium-Schicht ist auf einer vergrabenen Siliziumdioxid-Schicht 152 ausgebildet, welche Siliziumdioxid-Schicht 152 wiederum auf einem Silizium-Substrat 151 ausgebildet ist. Der in 1B gezeigte NFET 150 weist stark n-dotierte Diffusionsbereiche 154, sogenannte raised Source/Drain-Bereiche 156, einen p-dotierten Wannenbereich 155 (well), einen Gate-Bereich 157 sowie Isolationsbereiche 153 (Shallow Trench Isolation, STI) auf.
  • Vorteile von Multigate-Feldeffekttransistoren bzw. Fin-Feldeffekttransistoren sind zum Beispiel ein geringer Leckstrom sowie eine niedrige parasitäre Kapazität, welche vergleichbar sind mit denen von FDSOI-Elementen (Fully Depleted Silicon On Insulator), wobei jedoch im Gegensatz zu SOI-Elementen keine extrem dünne perfekte Siliziumschicht auf der vergrabenen Oxidschicht ausgebildet sein muss. Dadurch werden die Kosten für die Substrate signifikant reduziert.
  • MuGFETs bzw. FinFETs reagieren jedoch äußerst sensibel auf ESD-Entladungen aufgrund ihres kleinen Volumens, welches einer hohen Leistung ausgesetzt wird während der Entladung, siehe z.B. [1]. Durch die Fin-Struktur ergibt sich zum Beispiel eine schlechte Wärmeleitung der Bauteile, was zu einer extrem hohen intrinsischen Anfälligkeit führt. Anschaulich ausgedrückt kann es bei einer ESD-Entladung, bei der ein hoher Strom durch die Finne fließt, durch die schlechte Wärmeableitung zu einer starken Aufheizung der Fin-Struktur kommen, was zum Durchbrennen der Finne führt.
  • Ein entscheidendes Problem besteht darin, eine gleichmäßige Verteilung des elektrischen Stromes über die gesamte Breite des Transistors zu erreichen, um dadurch die Verlustleistung pro Finne zu minimieren. Die Möglichkeit, den Lastwiderstand (ballasting resistance) des Transistors durch Ausdehnen des Drain-Bereiches zu erhöhen ist durch die maximale, in dem Fertigungsprozess erlaubte Finnen-Länge eingeschränkt.
  • Eine Blockierung der Salizidierung (salicide blocking), wie es in planaren Technologien angewendet wird, kann wiederum zu Prozessproblemen an den senkrechten Seitenwänden der Finne führen.
  • Viele ESD-Schutzelemente, wie sie aus planaren Bulk-Technologien bekannt sind, können bei MuGFET- oder FinFET-Technologien nicht mehr verwendet werden. Zum Beispiel sind senkrechte Bauteile aufgrund des fehlenden Bulks nicht verfügbar, und Dioden können nur als Gate-gebundene laterale Dioden realisiert werden. Ferner können auch Niederspannungs-Thyristoren (Low Voltage Silicon Controlled Resistor, LVSCR) nicht in der bekannten Weise implementiert werden.
  • Folglich stellt die Entwicklung wirksamer ESD-Schutzelemente in diesen Technologien (d.h. einer FinFET- bzw. MuGFET-Technologie) eine große technologische Herausforderung dar.
  • In vielen Fällen können planare PD-Bauteile (partially depleted, d.h. teilweise an Ladungsträgern verarmt) zusammen mit MuGFETs und FinFETs in dem Prozess integriert werden, wodurch es möglich wird, die bekannten Typen von Schutzelementen zu verwenden.
  • Ein Problem dieser Methode besteht jedoch darin, dass die Durchbruch- und Trigger-Bedingungen von planaren Schutzelementen und FinFETs (MuGFETs) nicht aufeinander abgestimmt sind, was zu einem unzureichenden Schutz vor ESD-Ereignissen führt, siehe z.B. [2]. Ein weiterer Nachteil dieser Methode besteht darin, dass die Verwendung eines zweiten, verglichen mit dem Standard-Treibertransistor stark unterschiedlichen, Bauteil-Typs zu einer Erhöhung der Prozess-Komplexität führen kann.
  • Um eine gleichförmige Stromleitung in den einzelnen Finnen selbst zu erreichen, besteht die Möglichkeit, kleine Polysilizium-Widerstände in Serie zu schalten, siehe z.B. [3]. Ein Nachteil dieser Methode besteht jedoch darin, dass sich dadurch der Flächenbedarf des Transistors signifikant erhöht.
  • In [4] wird eine so genannte FIN-R-FET-Anordnung zur Verwendung als ESD-Schutz beschrieben, bei der ein Ballastwiderstand in einem FinFET integriert ist, derart, dass ein zweites Gate in Serie zu dem Drain des FinFETs ausgebildet ist. Das zweite Gate wird als Maskierungsmaske für Hochdotierung und Salizidierung verwendet, so dass einerseits die niedrig dotierte Finne als Widerstand wirkt und andererseits ein elektrischer Kurzschluss des Widerstandes durch die auf den Source/Drain-Bereichen ausgebildete Salizidschicht verhindert wird.
    •
  • Der Erfindung liegt das Problem zu Grunde, ein Element bereitzustellen, welches einen wirksamen Schutz von Fin-Feldeffekttransistoren bzw. Multigate-Feldeffekttransistoren vor elektrostatischen Entladungen ermöglicht und gleichzeitig die oben genannten Probleme bzw. Nachteile von aus dem Stand der Technik bekannten Schutzelementen zumindest teilweise umgeht oder reduziert.
  • Das Problem wird durch ein Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis sowie eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.
  • Es wird ein Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis bereitgestellt. Das Gate-gesteuerte Fin-Widerstandselement weist eine Fin-Struktur auf, welche einen ersten Anschlussbereich, einen zweiten Anschlussbereich sowie einen zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich ausgebildeten Kanalbereich aufweist. Weiterhin weist das Gate-gesteuerte Fin-Widerstandselement einen zumindest über einem Teil der Oberfläche des Kanalbereiches ausgebildeten Gate-Bereich auf, sowie eine mit dem Gate-Bereich elektrisch gekoppelte Gate-Steuereinrichtung, welche ein an dem Gate-Bereich angelegtes elektrisches Potential steuert, derart, dass das Gate gesteuerte Fin-Widerstandselement während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das Gategesteuerte Fin-Widerstandselement während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.
  • Außerdem wird eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis bereitgestellt, welche mindestens ein, im vorangegangenen beschriebenes, Gate-gesteuertes Fin-Widerstandselement aufweist, welches parallel zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises geschaltet ist.
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass ein auf Fin-Technologie basierendes ESD-Schutzelement bereitgestellt wird, welches auf Grund einer homogenen Stromverteilung und einer günstigen Strom-Spannungs-Charakteristik (I-V-Charakteristik) eine hohe ESD-Robustheit pro Breite aufweist, wodurch eine niedrige Klemmspannung (clamping voltage) ermöglicht wird.
  • Das ESD-Schutzelement basiert auf einem Gate-gesteuerten Fin-Widerstandselement, welches Gate-gesteuerte Fin-Widerstandselement eine Fin-Struktur aufweisen kann. Ein Vorteil eines eine Fin-Struktur aufweisenden Gate-gesteuerten Fin-Widerstandselementes kann darin gesehen werden, dass das Gate-gesteuerte Fin-Widerstandselement in einem FinFET-Prozess oder MuGFET-Prozess als ESD-Schutzelement integriert werden kann.
  • Das Gate-gesteuerte Fin-Widerstandselement basiert beispielsweise auf einem Fin-Junction-Feldeffekttransistor (FinJFET) mit einem Gate-Bereich (Steuer-Gate), welcher Gate-Bereich zumindest über einem Teil der Oberfläche des Kanalbereiches ausgebildet ist und mit dessen Hilfe der elektrische Widerstand des Gate-gesteuerten Fin-Widerstandselementes bzw. FinJFETs beeinflusst wird. Im Fall einer näherungsweise quaderförmigen Fin-Struktur bzw. Finne kann der Gate-Bereich zum Beispiel über einer, zwei, drei oder allen vier Seitenflächen des Kanalbereiches ausgebildet sein. Mit anderen Worten kann der Kanalbereich von bis zu vier Seiten aus mit Hilfe des Steuer-Gates bzw. Gate-Bereiches angesteuert werden.
  • Der FinJFET befindet sich in einem elektrisch leitenden Zustand, falls keine äußere Spannung (Betriebsspannung bzw. Versorgungsspannung) anliegt ("normally-on" Transistor), was zum Beispiel bei einem typischen ESD-Ereignis der Fall ist. Wenn der integrierte elektrische Schaltkreis (Integrated Circuit, IC), in welchem das Gate-gesteuerte Fin-Widerstandselement bzw. der FinJFET ausgebildet ist, hingegen mit Spannung versorgt wird, wird der FinJFET abgeschaltet.
  • Mit anderen Worten wird das Gate-gesteuerte Fin-Widerstandselement bzw. der Fin-Junction-Feldeffekttransistor (FinJFET) hochohmig, d.h. es/er weist einen hohen elektrischen Widerstand auf, wenn der IC mit einer äußeren Spannung versorgt wird. Der Zustand, bei dem eine Versorgungsspannung an den Schaltkreis angelegt ist, entspricht einem normalen Betriebszustand des elektrischen Schaltkreises, im Folgenden auch erster Betriebszustand genannt.
  • Durch das Abschalten des Transistors im Normalbetrieb, d.h. bei Spannungsversorgung (auch "powered" Zustand genannt), wird zum Beispiel eine Minimierung des Leckstroms über die ESD-Schutzstruktur erreicht.
  • In einem zweiten Betriebszustand des elektrischen Schaltkreises, bei dem der elektrische Schaltkreis nicht mit einer äußeren Spannung versorgt wird (auch "non-powered" Zustand genannt), weist das Gate-gesteuerte Fin-Widerstandselement (FinJFET) hingegen einen niedrigeren elektrischen Widerstand auf. Mit anderen Worten ist das Gategesteuerte Fin-Widerstandselement bzw. der FinJFET in diesem Fall niederohmig bzw. offen. Der zweite Betriebszustand des elektrischen Schaltkreises, bei dem der Schaltkreis nicht von außen mit einer Spannung versorgt wird, liegt typischerweise dann vor, wenn ein ESD-Ereignis eintritt.
  • Mit anderen Worten ist der zweite Betriebszustand des elektrischen Schaltkreises durch den Eintritt eines ESD-Ereignisses gekennzeichnet. Da der FinJFET bzw. das Gategesteuerte Fin-Widerstandselement im zweiten Betriebszustand niederohmig bzw. offen ist, kann ein ESD-Puls optimal über den FinJFET bzw. das Gate-gesteuerte Fin-Widerstandselement abgeleitet werden.
  • Das Umschalten zwischen dem hochohmigen Zustand und dem niederohmigen Zustand des Gate-gesteuerten Fin-Widerstandselementes erfolgt mit Hilfe einer mit dem Gate-Bereich des Gate-gesteuerten Fin-Widerstandselementes bzw. des FinJFETs elektrisch gekoppelten Gate-Steuereinrichtung, auch Gate-Steuerschaltkreis oder Steuerschaltkreis (control circuit) genannt. Mit Hilfe der Gate-Steuereinrichtung wird ein an dem Gate-Bereich angelegtes elektrisches Potential gesteuert, derart, dass das Gate-gesteuerte Fin-Widerstandselement (FinJFET) in dem ersten Betriebszustand, bei dem der elektrische Schaltkreis (IC) mit einer äußeren Betriebsspannung versorgt wird, einen hohen elektrischen Widerstand aufweist, während der FinJFET in dem zweiten (durch den Eintritt eines ESD-Ereignisses gekennzeichneten) Betriebszustand, bei dem der elektrische Schaltkreis nicht mit einer Spannung versorgt wird, einen niedrigeren elektrischen Widerstand aufweist.
  • In einer bevorzugten Ausgestaltung der Erfindung sind sowohl die Anschlussbereiche als auch der Kanalbereich des Gate gesteuerten Fin-Widerstandselementes dotiert, wobei zum einen die Dotierung gleichartig ist, d.h. sowohl die Anschlussbereiche als auch der Kanalbereich sind entweder n-dotiert oder p-dotiert, und wobei zum anderen der Kanalbereich eine geringere Dotierungsstärke bzw. Dotierstoffkonzentration aufweist als die Anschlussbereiche. Durch die geringere Dotierungsstärke des Kanalbereiches wird eine verbesserte Steuerwirkung erreicht.
  • Zum Beispiel können die Anschlussbereiche stark n-dotiert sein (n+), während der Kanalbereich schwach n-dotiert ist (n–). Analog können die Anschlussbereiche stark p-dotiert sein (p+), während der Kanalbereich schwach p-dotiert ist (p–).
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass mit Hilfe der Gate-Steuereinrichtung der Gate-Bereich (Gate) einer Finne gesteuert wird, derart, dass der schwach dotierte Kanalbereich unter dem Gate abgeschnürt wird (auch als pinch-off bezeichnet), während der elektrische Schaltkreis bzw. IC mit einer Spannung versorgt wird, d.h. während des ersten Betriebszustandes des elektrischen Schaltkreises.
  • Zum Beispiel wird für den Fall einer n+/n–/n+-Finne, d.h. einer Fin-Struktur mit einem stark n-dotierten ersten Anschlussbereich (auch Drain-Bereich genannt), einem zweiten stark n-dotierten Anschlussbereich (auch Source-Bereich genannt) und einem zwischen den Anschlussbereichen ausgebildeten schwach n-dotierten Kanalbereich, der schwach n-dotierte Kanalbereich mit Hilfe der Gate-Steuereinrichtung abgeschnürt. Analog wird bei einer p+/p–/p+-Finstruktur der schwach p-dotierte Kanalbereich mit Hilfe der Gate-Steuereinrichtung während des ersten Betriebszustandes abgeschnürt.
  • Bei einem n-FinJFET, d.h. einem FinJFET mit n-dotierten Anschlussbereichen und n-dotiertem Kanalbereich, wird das Abschnüren des Kanalbereiches zum Beispiel dadurch erreicht, dass während des ersten Betriebszustandes, bei dem der elektrische Schaltkreis mit Spannung versorgt wird, das am Gate-Bereich angelegte, und mit Hilfe der Gate-Steuereinrichtung gesteuerte, elektrische Potential (auch Gate Bias) zu einer ausgedehnten Raumladungszone in dem Kanalbereich führt, wodurch der n-FinJFET bzw. das Gategesteuerte Fin-Widerstandselement ausgeschaltet bzw. hochohmig wird. Die Steuereinrichtung ist dabei so eingerichtet, dass das an dem Gate-Bereich angelegte elektrische Potential viel niedriger ist als ein an dem Drainbereich, d.h. dem ersten Anschlussbereich, anliegendes elektrisches Potential. Mit anderen Worten wird, sobald der IC mit Spannung versorgt wird, mit Hilfe der Gate-Steuereinrichtung bzw. des Steuerschaltkreises ein im Vergleich zu dem Drainpotential viel niedrigeres elektrisches Potential an dem Gate-Bereich (Gate) des Fin-Widerstandselementes erzwungen, welches Potential zu einer Verarmung (depletion) an Ladungsträgern in dem Kanalbereich des Fin-Widerstandselementes (FinJFET) führt. Dadurch wird der Fin-Junction-Feldeffekttransistor ausgeschaltet.
  • Das Abschnüren des Kanalbereiches während des ersten Betriebszustandes bewirkt, dass nur ein sehr geringer oder gar kein elektrisch Strom durch den Kanalbereich fließen kann, d.h. der FinJFET weist in dem ersten Betriebszustand einen sehr hohen elektrischen Widerstand auf.
  • In dem zweiten Betriebszustand des elektrischen Schaltkreises, bei dem keine äußere elektrische Versorgungsspannung anliegt, wird der Kanalbereich nicht abgeschnürt und kann mit dem Drain-Bereich bzw. Drain der Fin-Struktur fließen. Mit anderen Worten kann ein Drain-Strom, d.h. ein elektrischer Strom zwischen Drain-Bereich und Source-Bereich durch den Kanalbereich des Fin- Widerstandselementes fließen. Das Fin-Widerstandselement verhält sich in diesem Fall wie ein elektrisches Widerstandselement mit einem niedrigen elektrischen Widerstand. In diesem niederohmigen Zustand weist das Fin-Widerstandselement eine günstige Strom-Spannungs-Charakteristik (I-V-Charakteristik) auf, mit einem I-V-Ast, der bereits bei niedrigen Spannungen steil ansteigt. Dadurch wird ein gutes Klemmspannungsverhalten (voltage clamping) erreicht, welches wichtig ist, um zum Beispiel die sensiblen Gateoxide während eines ESD-Ereignisses zuverlässig zu schützen.
  • Bei dem oben erwähnten n-FinJFET wird das Abschnüren des Kanalbereiches während des zweiten Betriebszustandes, d.h. im Falle eines ESD-Ereignisses, dadurch verhindert, dass das am Gate-Bereich angelegte elektrische Potential mit Hilfe der Gate-Steuereinrichtung nahe dem Drain-Potential, d.h. dem elektrischen Potential des Drain-Bereiches, gehalten wird, so dass die Ausdehnung der Raumladungszone in dem Kanalbereich verringert wird. Dadurch wird das Fin-Widerstandselement bzw. der FinJFET niederohmig.
  • Bei der Verwendung des Gate-gesteuerten Fin-Widerstandselementes als ESD-Schutzelement muss die maximale Spannung, welche an dem Gate-Bereich bzw. Gate anliegt, begrenzt werden, damit das Entstehen einer Inversionsschicht vermieden und damit der Leckstrom reduziert wird.
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass ein steuerbares Widerstandselement mit einer Fin-Struktur bereitgestellt wird, welches in einer beliebigen elektrischen Schaltung als ESD-Schutzelement eingesetzt werden kann. Das steuerbare Widerstandselement arbeitet als so genannter pinch-Resistor, bei dem der Kanalbereich in einem (normalen) ersten Betriebszustand des elektrischen Schaltkreises durch eine ausgedehnte Raumladungszone abgeschnürt ist und damit das Widerstandselement hochohmig ist. Bei einem ESD-Ereignis hingegen wird die Ausdehnung der Raumladungszone stark verringert, und das Widerstandselement wird niederohmig. Die Ausdehnung der Raumladungszone wird dabei mit Hilfe der Gate-Steuereinrichtung kontrolliert, welche ein an dem Gate-Bereich angelegtes elektrisches Potential entsprechend steuert. Aufgrund der Fin-Geometrie des Widerstandselementes wird dabei eine verbesserte Steuerungswirkung erzielt.
  • Um eine optimale Steuerung des Gate-gesteuerten Fin-Widerstandselementes zu erreichen, sind wie oben bereits erwähnt die Anschlussbereiche und der Kanalbereich vorzugsweise gleichartig dotiert, und der Kanalbereich weist eine geringere Dotierungsstärke bzw. Dotierstoffkonzentration auf als die Anschlussbereiche.
  • In einer alternativen Ausgestaltung der Erfindung können die Anschlussbereiche und der Kanalbereich jedoch auch die gleiche Dotierungsstärke aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung kann der Kanalbereich auch als Bereich mit intrinsischer Leitfähigkeit ausgebildet sein. In diesem Fall weist das Fin-Widerstandselement einen niedrigeren Leckstrom aber auch einen niedrigeren ESD-Strom auf.
  • Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass bei einer Einrichtung zum Schutz vor elektrostatischen Entladungen (ESD-Ereignissen) in einem elektrischen Schaltkreis mehrere Gate-gesteuerte Fin-Widerstandselemente parallel geschaltet werden können zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises.
  • In einer weiteren Ausgestaltung der Erfindung weisen die mehreren parallel geschalteten Gate-gesteuerten Fin-Widerstandselemente einen gemeinsamen Gate-Bereich auf. Durch das an dem gemeinsamen Gate-Bereich angelegte und von der Gate-Steuereinrichtung gesteuerte elektrische Potential können somit die parallel geschalteten Fin-Widerstandselemente gleichzeitig gesteuert werden. In dem ersten Betriebszustand des elektrischen Schaltkreises kann dann mit Hilfe der Gate-Steuereinrichtung das an dem gemeinsamen Gate-Bereich angelegte elektrische Potential so gesteuert werden, dass sämtliche Fin-Widerstandselemente ausgeschaltet sind, d.h. einen hohen elektrischen Widerstand aufweisen. Somit fließt in dem ersten Betriebszustand kein elektrischer Strom durch die Fin-Widerstandselemente. Bei einem ESD-Ereignis werden hingegen mit Hilfe der Gate-Steuereinrichtung das an dem gemeinsamen Gate-Bereich angelegte elektrische Potential so verändert, dass alle Fin-Widerstandselemente niederohmig werden und somit den ESD-Strom ableiten können. Anschaulich gesprochen wirken die Fin-Widerstandselemente also als "Blitzableiter".
  • Im Rahmen der Erfindung wird weiterhin ein Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis bereitgestellt, welches Gate-gesteuerte Fin-Widerstandselement eine Fin-Struktur aufweist, welche einen ersten Anschlussbereich, einen zweiten Anschlussbereich sowie einen zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich ausgebildeten Kanalbereich aufweist. Weiterhin weist das Gate-gesteuerte Fin-Widerstandselement einen zumindest über einem Teil der Oberfläche des Kanalbereiches ausgebildeten Gate-Bereich auf, wobei der Gate-Bereich mit dem zweiten Anschlussbereich elektrisch gekoppelt ist, so dass das Gategesteuerte Fin-Widerstandselement während eines ersten Betriebszustandes des elektrischen Schaltkreises einen niedrigen elektrischen Widerstand aufweist, und dass das Gate-gesteuerte Fin-Widerstandselement während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen höheren elektrischen Widerstand aufweist.
  • Zusätzlich wird eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis bereitgestellt, welche mindestens ein, im vorangegangenen beschriebenes, Gate-gesteuertes Fin-Widerstandselement aufweist, welches in Serie zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises geschaltet ist.
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass ein Gate-gesteuertes Fin-Widerstandselement als serieller Ballastwiderstand in jeder Finne eines Transistors (z.B. Eingangs/Ausgangs-Treiber-Stufe, I/O driving stage) ausgebildet sein kann, indem eine Verarmungszone in dem Drain-Bereich oder dem Source-Bereich des Fin-Transistors ausgebildet ist, wodurch sowohl ein gleichförmiger Stromfluss unter ESD-Bedingungen (zweiter Betriebszustand) als auch ein niedriger elektrischer Widerstand in einem normalen (ersten) Betriebszustand gewährleistet wird.
  • Eine Idee kann darin gesehen werden, dass in jeder Finne eines FinFET-Transistors ein Gate-gesteuerter Widerstand bzw. ein Gate-gesteuertes Fin-Widerstandselement in Serie zu dem zu schützenden MOS-Transistor geschaltet ist. Das Gate bzw. der Gatebereich des Gate-gesteuerten Fin-Widerstandselementes ist mit dem zweiten Anschlussbereich des Gate-gesteuerten Fin-Widerstandselementes elektrisch gekoppelt. Der zweite Anschlussbereich des Gate-gesteuerten Fin-Widerstandselementes wird in diesem Fall auch als zweiter Drain-Bereich bezeichnet, während der erste Anschlussbereich des Gate-gesteuerten Fin-Widerstandselementes als erster Drain-Bereich bezeichnet wird.
  • Da der Gate-Bereich und der zweite Drain-Bereich elektrisch miteinander gekoppelt sind, ist das an dem Gate-Bereich anliegende elektrische Potential (Gate-Potential) gleich dem elektrischen Potential des zweiten Anschlussbereiches bzw. des zweiten Drain-Bereiches. Bei einem niedrigen Stromfluss ist dieses wiederum ungefähr gleich dem elektrischen Potential des ersten Anschlussbereiches bzw. des ersten Drain-Bereiches, da zwischen dem ersten Drain-Bereich und dem zweiten Drain-Bereich nur ein geringer Spannungsabfall auftritt.
  • Bei einem niedrigen Stromfluss kommt es daher zu keiner signifikanten Verarmung an elektrischen Ladungsträgern in dem Kanalbereich, d.h. der Kanalbereich weist nur eine sehr kleine Raumladungszone auf. Das Fin-Widerstandselement hat daher einen niedrigen seriellen Widerstand, was vorteilhaft für den zu schützenden Transistor (z.B. Treibertransistor) ist.
  • Sobald jedoch der Strompegel (Stromfluss) signifikant ansteigt, wie es bei einer ESD-Entladung der Fall ist, kommt es zu einem deutlichen Spannungsabfall zwischen dem ersten Drain-Bereich und dem zweiten Drain-Bereich. Als Folge daraus weist das Gate-Potential einen negativen Bias gegenüber dem Potential des ersten Drain-Bereiches auf. Anders ausgedrückt hat der Gate-Bereich ein deutlich niedrigeres elektrisches Potential als der erste Drain-Bereich. Dadurch kommt es zu einer starken Verarmung an elektrischen Ladungsträgern in dem Kanalbereich des Fin-Widerstandselementes. Mit anderen Worten bildet sich eine ausgedehnte Raumladungszone in dem Kanalbereich, wodurch der Widerstand des Fin-Widerstandselementes deutlich ansteigt. Noch anders ausgedrückt weist das Fin-Widerstandselement in einem zweiten Betriebszustand, welcher durch den Eintritt eines ESD-Ereignisses gekennzeichnet ist, einen deutlich höheren elektrischen Widerstand auf als in dem ersten Betriebszustand.
  • Sobald sich eine Verarmungszone in dem Kanalbereich ausgebildet hat, bewirkt diese einen noch höheren Spannungsabfall zwischen dem ersten Drain-Bereich und dem zweiten Drain-Bereich, wodurch sich wiederum die Verarmungszone noch weiter ausdehnt. Diese negative Rückkopplungsschleife stabilisiert den Stromfluss und sichert eine homogene Verteilung des durch die ESD-Entladung erzwungenen Stroms auf die Multi-Finnen, d.h. die einzelnen Fin-Strukturen eines zu schützenden Transistors (z.B. Treibertransistor).
  • Ein weiterer Vorteil eines erfindungsgemäßen Fin-Widerstandselementes besteht in der Vermeidung des zusätzlichen Prozess-Schrittes zur Salizid-Blockierung, welcher Prozess-Schritt bei der Implementierung eines herkömmlichen Ohmschen Vorwiderstandes im Drainpfad des Transistors benötigt wird. Dadurch, dass eine Salizid-Blockierung nicht erforderlich ist, werden die Prozess-Kosten reduziert und der Yield (Ausbeute) aufgrund der verringerten Prozesskomplexität erhöht.
  • In einer weiteren Ausgestaltung der Erfindung weist das Gategesteuerte Fin-Widerstandselement, bei welchem der Gate-Bereich mit dem zweiten Anschlussbereich elektrisch gekoppelt ist, zusätzlich eine mit dem Gate-Bereich elektrisch gekoppelte Gate-Steuereinrichtung auf, mit deren Hilfe
    • • während des ersten Betriebszustandes des elektrischen Schaltkreises der elektrische Widerstand des Gategesteuerten Fin-Widerstandselementes weiter verringert wird und/oder
    • • während des zweiten Betriebszustandes des elektrischen Schaltkreises das Ansteigen des elektrischen Widerstandes verstärkt wird.
  • Mit Hilfe der zusätzlichen Gate-Steuereinrichtung (Steuerschaltkreis) kann ein vorgegebenes niedriges elektrisches Potential an dem Gate-Bereich bereitgestellt werden, während der elektrische Schaltkreis bzw. IC mit Spannung versorgt wird, d.h. während des ersten Betriebszustandes des elektrischen Schaltkreises. Dadurch lässt sich der Widerstand Ron des Fin-Widerstandselementes während des ersten Betriebszustandes weiter verringern. Ferner kann mit Hilfe der Gate-Steuereinrichtung die Verarmung an elektrischen Ladungsträgern in dem Kanalbereich verstärkt werden, wenn ein ESD-Ereignis detektiert wird. Dadurch lässt sich das Ansteigen des elektrischen Widerstandes im Falle eines ESD-Ereignisses verstärken.
  • Ein Aspekt der Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis kann darin gesehen werden, dass eine Mehrzahl von Gate-gesteuerten Fin-Widerstandselementen, bei welchen der Gatebereich mit dem zweiten Anschlussbereich bzw. dem zweiten Drain-Bereich und optional mit einer Gate-Steuereinrichtung gekoppelt ist, in Serie zu einem oder mehreren vor einem ESD-Ereignis zu schützenden Elementen des elektrischen Schaltkreises geschaltet sind und als Ballastwiderstände wirken. Zum Beispiel kann das zu schützende Element des elektrischen Schaltkreises oder IC ein Treibertransistor sein, der als FinFET ausgebildet ist mit einer Vielzahl von einzelnen Finnen. In diesem Fall kann die Einrichtung zum Schutz vor elektrostatischen Entladungen derart eingerichtet sein, dass in jeder Finne des Treibertransistors ein Gate-gesteuertes Fin-Widerstandselement als Ballastwiderstand in Serie geschaltet ist.
  • Während des ersten Betriebszustandes des elektrischen Schaltkreises weisen die in Serie geschalteten Fin-Widerstandselemente einen niedrigen elektrischen Widerstand auf und behindern dadurch nicht den Stromfluss durch die einzelnen Finnen des Transistors. Im Falle eines ESD-Ereignisses (zweiter Betriebszustand des elektrischen Schaltkreises) und einem damit verbundenen Stromanstieg kommt es jedoch aufgrund der elektrischen Kopplung des Gate-Bereiches mit dem zweiten Drain-Bereich und der daraus folgenden negativen Rückkopplung zum Abschnüren der Kanalbereiche der einzelnen Gate-gesteuerten Fin-Widerstandselemente, so dass diese hochohmig werden und einen wesentlich höheren Widerstand aufweisen als während des normalen (ersten) Betriebszustandes. Durch die bei einem Stromanstieg in jeder Finne auftretende negative Rückkopplung wird eine homogene Stromverteilung auf alle Finnen sichergestellt, so dass sich die ESD-Robustheit des Treibertransistors erhöht.
  • In einer weiteren Ausgestaltung der Erfindung weisen die einzelnen in Serie geschalteten Gate-gesteuerten Fin-Widerstandselemente einen gemeinsamen Gate-Bereich auf. In diesem Fall kann das an dem gemeinsamen Gate-Bereich anliegende Potential mit der Gate-Steuereinrichtung gesteuert werden, so dass sich zum Beispiel während des ersten Betriebszustandes des elektrischen Schaltkreises der Widerstand Ron jedes einzelnen Gate-gesteuerten Fin-Widerstandselernentes gleichzeitig mit einer einzigen Gate-Steuereinrichtung weiter verringern lässt. Ebenso lässt sich im Falle eines ESD-Ereignisses mit der einen Gate-Steuereinrichtung das Ansteigen des elektrischen Widerstandes in allen Gate-gesteuerten Fin-Widerstandselementen gleichzeitig verstärken.
  • Die oben bezüglich der Dotierung der Anschlussbereiche und des Kanalbereiches beschriebenen Ausgestaltungen des Gategesteuerten Fin-Widerstandselementes gelten auch für das Gate-gesteuerte Fin-Widerstandselement, bei dem der Gate-Bereich mit dem zweiten Anschlussbereich elektrisch gekoppelt ist.
  • In einer anderen Ausgestaltung kann bei dem Gate-gesteuerten Fin-Widerstandselement, bei welchem der Gate-Bereich mit dem zweiten Anschlussbereich elektrisch gekoppelt ist, der Kanalbereich eine Menge von ersten Teilbereichen und eine Menge von zweiten Teilbereichen aufweisen, welche ersten Teilbereichelund zweiten Teilbereiche eine alternierende Folge bilden. Für den Fall, dass die Anschlussbereiche n-dotiert sind, sind die ersten Teilbereiche p-dotiert oder weisen eine intrinsische Leitfähigkeit auf, und die zweiten Teilbereiche sind n-dotiert. Für den Fall, dass die Anschlussbereiche p-dotiert sind, sind die ersten Teilbereiche n-dotiert oder weisen eine intrinsische Leitfähigkeit auf, und die zweiten Teilbereiche sind p-dotiert. In beiden Fällen ist die Anzahl der ersten Teilbereiche größer als die Anzahl der zweiten Teilbereiche.
  • Die ersten Teilbereiche und zweiten Teilbereiche sind abwechselnd nebeneinander ausgebildet. Da die ersten Teilbereiche und die zweiten Teilbereiche eine alternierende Folge bilden, und da die Anzahl der ersten Teilbereiche größer ist als die Anzahl der zweiten Teilbereiche, wird der Kanalbereich anschaulich an seinen beiden äußeren Enden von jeweils einem ersten Teilbereich begrenzt.
  • Die folgenden beispielhaften Ausgestaltungen der Erfindung beziehen sich, wenn nicht anders vermerkt, sowohl auf das Gate-gesteuerte Fin-Widerstandselement ohne gegenseitige elektrische Kopplung von Gate-Bereich und zweitem Anschlussbereich als auch auf das Gate-gesteuerte Fin-Widerstandselement mit gegenseitiger Kopplung von Gate-Bereich und zweitem Anschluss-Bereich.
  • In einer Ausgestaltung der Erfindung weist der Gate-Bereich eine elektrisch leitende Gate-Schicht auf, welche elektrisch leitende Gate-Schicht zumindest auf einem Teil der Oberfläche des Kanalbereiches ausgebildet ist.
  • In einer anderen Ausgestaltung der Erfindung weist der Gate-Bereich eine Gate-isolierende Schicht und eine leitende Gate-Schicht auf, wobei die Gate-isolierende Schicht zumindest auf einem Teil der Oberfläche des Kanalbereiches ausgebildet ist, und wobei die elektrisch leitende Gate-Schicht zumindest auf der Gate-isolierenden Schicht ausgebildet ist.
  • Die elektrisch leitende Gate-Schicht kann eines der folgenden Materialien aufweisen: Titannitrid, Silizid, Kohlenstoff, Poly-Silizium oder eine metallische Verbindung mit geeigneter Workfunktion.
  • Für den Fall, dass die elektrisch leitende Gate-Schicht Poly-Silizium-Material aufweist, kann das Poly-Silizium-Material p-dotiert sein, um die Leitfähigkeit des Poly-Siliziums zu erhöhen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die Gate-isolierende Schicht Siliziumdioxid (SiO2) oder ein Material mit einer hohen Dielektrizitätskonstante (High-k-Dielektrikum) auf.
  • Die Gate-isolierende Schicht kann eine Dicke von mindestens 2 nm aufweisen.
  • Der erste Anschlussbereich und/oder der zweite Anschlussbereich und/oder der Kanalbereich des Gategesteuerten Fin-Widerstandselementes können Silizium-Material aufweisen. Mit anderen Worten kann die Fin-Struktur auf Silizium-Technologie basieren.
  • In einer anderen Ausgestaltung der Erfindung weist die Fin-Struktur eine Länge zwischen 10 nm und 10 μm, eine Breite zwischen 5 nm und 50 nm, sowie eine Höhe zwischen 5 nm und 200 nm auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist der erste Anschlussbereich des Gate-gesteuerten Fin-Widerstandselementes mit einer elektrischen Versorgungsspannungsquelle elektrisch gekoppelt, welche ein vorgegebenes Versorgungspotential bereitstellt.
  • In einer anderen Ausgestaltung der Erfindung kann bei einem Gate-gesteuerten Fin-Widerstandselement, bei welchem der Gate-Bereich mit dem zweiten Teilbereich elektrisch gekoppelt ist, und bei welchem der Kanalbereich erste und zweite Teilbereiche aufweist, der Gatebereich zumindest über den ersten Teilbereichen des Kanalbereiches ausgebildet sein.
  • Gemäß einer weiteren Ausgestaltung der Erfindung weist eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis ein Substrat sowie eine auf dem Substrat ausgebildete elektrisch isolierende Schicht auf, wobei die Einrichtung auf der elektrisch isolierenden Schicht ausgebildet ist.
  • Bei dem Substrat kann es sich um ein Siliziumsubstrat handeln, und die elektrisch isolierende Schicht kann als Oxidschicht, zum Beispiel als Siliziumdioxidschicht, ausgebildet sein.
  • Zusammenfassend kann gesagt werden, dass die Erfindung vorteilhafte ESD-Schutzmechanismen bzw. ESD-Schutzelemente für einen MuGFET-Prozess oder FinFET-Prozess bereitstellt, welche auf einem Gate-gesteuerten Fin-Widerstandselement basieren. Dabei kann im Wesentlichen zwischen zwei Varianten des Gate-gesteuerten Fin-Widerstandselementes unterschieden werden.
  • In einer ersten Variante wird als Gate-gesteuertes Fin-Widerstandselement ein auf Fin-Technologie basierender Junction-Feldeffekttransistor (FinJFET) verwendet, welcher einen Gate-Bereich (Steuer-Gate) aufweist, der zum Beispiel über zwei oder mehr Seiten einer Finne ausgebildet ist. Die Silizium-Schicht unter dem Gate, d.h. der Kanalbereich, weist dabei entweder eine nahezu intrinsische Leitfähigkeit auf oder ist gleichartig dotiert wie die beiden Anschlussbereiche (Source- bzw. Drain-Bereich). Das Gate wird so gesteuert, dass in einem ersten (normalen) Betriebszustand eines Schaltkreises eine Verarmung (depletion) an elektrischen Ladungsträgern in dem Kanalbereich auftritt, wodurch der FinJFET in einen hochohmigen Zustand geschaltet wird (pinch-off). Während eines ESD-Ereignisses (zweiter Betriebszustand), bei dem der Schaltkreis nicht mit einer Spannung versorgt wird, folgt das Gate-Potential dem Drain-Potential und die Ladungsträgerverarmung wird reduziert.
  • In einer Einrichtung zum Schutz vor elektrostatischen Entladungen können ein oder mehrere FinJFETs parallel zu einem oder mehreren zu schützenden Elementen eines Schaltkreises geschaltet werden. Während eines normalen Betriebszustandes sind die parallel geschalteten FinJFETs hochohmig und es fließt kein Strom oder nur ein sehr geringer Strom durch die FinJFETs. Während eines ESD-Ereignisses sind die FinJFETs niederohmig und leiten den hohen ESD-Strom effektiv ab, so dass die zu schützenden Elemente des Schaltkreises nicht beschädigt werden.
  • In einer zweiten Variante ist ein Gate-gesteuertes Fin-Widerstandselement als serieller Ballastwiderstand in einer Finne eines zu schützenden Elementes (z.B. Treibertransistor) ausgebildet. Der Ballastwiderstand resultiert dabei aus einer in dem Drain-Bereich oder Source-Bereich des Transistors ausgebildeten Verarmungszone, deren Ausdehnung z.B. durch ein über zwei oder mehr Seiten der Finne ausgebildetes Gate gesteuert wird. Im Unterschied zu der ersten beschriebenen Variante ist der Ballastwiderstand während eines normalen (ersten) Betriebszustandes, bei dem ein geringer Strom fließt, niederohmig. Mit ansteigendem Strom (z.B. in Folge eines ESD-Ereignisses) wird die Ausdehnung der Verarmungszone durch das Steuer-Gate vergrößert, wodurch der elektrische Widerstand ebenfalls steigt. Das Fin-Widerstandselement wird also hochohmig, und die elektrische Kopplung des Gate-Bereiches mit dem zweiten Anschlussbereich bewirkt eine negative Rückkopplung, derart, dass der elektrische Widerstand noch weiter ansteigt.
  • In einer Einrichtung zum Schutz vor elektrostatischen Entladungen kann in jeder Finne eines zu schützenden Transistors (z.B. Treibertransistor) ein Ballastwiderstand in Serie geschaltet werden. Während eines normalen Betriebszustandes sind die in Serie geschalteten Ballastwiderstände niederohmig und beeinflussen daher den Stromfluss durch die einzelnen Finnen nur unwesentlich. Während eines ESD-Ereignisses werden die Ballastwiderstände hochohmig und durch die bei einem Stromanstieg in jeder Finne auftretende negative Rückkopplung wird eine homogene Stromverteilung auf alle Finnen sichergestellt, so dass sich die (intrinsische) ESD-Robustheit des Treibertransistors erhöht.
  • In den folgenden Ausführungen werden die Ausdrücke Fin-Struktur oder Finne synonym verwendet. Unter einer Fin-Struktur bzw. Finne wird dabei eine Steg-Struktur bzw. eine Brücken-Struktur verstanden, welche Steg-Struktur bzw. Brücken-Struktur auf einem Substrat ausgebildet ist oder frei hängt. In letzterem Fall Unter einem Fin-Widerstandselement wird ein elektrisches Widerstandselement mit einer Fin-Struktur verstanden. Unter einem Fin-Feldeffekttransistor (FinFET) wird ein Feldeffekttransistor mit einer Fin-Struktur verstanden. Unter einem Multigate-Feldeffekttransistor (MuGFET) wird ein Fin-Feldeffekttransistor (FinFET) verstanden, welcher FinFET von mehr als zwei Seiten angesteuert wird. Ein MuGFET, der von drei Seiten angesteuert wird, wird auch als Triple-Gate-Feldeffekttransistor oder als TriGate-Feldeffekttransistor bezeichnet. Unter einem FinJFET-Struktur oder einem FinJFET wird ein Junction-Feldeffekttransistor mit einer Fin-Struktur verstanden. Unter einer MuGJFET-Struktur oder einem MuGJFET wird ein FinJFET verstanden, welcher von mehr als zwei Seiten aus angesteuert wird.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeichnet.
    •
  • Es zeigen
  • 1A den Aufbau eines Fin- bzw. Multigate-Feldeffekttransistors gemäß dem Stand der Technik;
  • 1B den Aufbau eines planaren n-leitenden Fully-Depleted-Silizium-auf-Isolator-Feldeffekttransistors gemäß dem Stand der Technik;
  • 2A eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis mit zwei als Fin-Junction-Feldeffekttransistoren (FinJFET) ausgebildeten Gate-gesteuerten Fin-Widerstandselementen gemäß einem Ausführungsbeispiel der Erfindung;
  • 2B eine Querschnittsansicht eines der beiden Gategesteuerten Fin-Widerstandselemente aus 2A entlang der gestrichelten Linie in 2A;
  • 3A eine schematische Darstellung der Raumladungszone in dem Kanalbereich des Gate-gesteuerten Fin-Widerstandselementes aus 2B während eines ersten Betriebszustandes des elektrischen Schaltkreises;
  • 3B eine schematische Darstellung der Raumladungszone in dem Kanalbereich des Gate-gesteuerten Fin-Widerstandselementes aus 2B während eines zweiten Betriebszustandes des elektrischen Schaltkreises;
  • 4A ein elektrisches Schaltungsbild zur Veranschaulichung der Wirkungsweise eines Gategesteuerten Fin-Widerstandselementes als ESD-Schutzelement für eine dünne Gateoxid-Kapazität;
  • 4B eine Strom-Spannungs-Charakteristik eines als Fin-Junction-Feldeffekttransistor ausgebildeten Gategesteuerten Fin-Widerstandselementes;
  • 5A eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis mit zwei als serieller Ballastwiderstand ausgebildeten Gate-gesteuerten Fin-Widerstandselementen gemäß einem Ausführungsbeispiel der Erfindung;
  • 5B eine Querschnittsansicht eines der beiden Gategesteuerten Fin-Widerstandselemente aus 5A entlang der gestrichelten Linie in 5A;
  • 5C die Querschnittsansicht aus 5B mit einer zusätzlichen Gate-Steuereinrichtung;
  • 6A eine schematische Darstellung der Raumladungszone in dem Kanalbereich des Gate-gesteuerten Fin-Widerstandselementes aus 5B während eines ersten Betriebszustandes des elektrischen Schaltkreises;
  • 6B eine schematische Darstellung der Raumladungszone in dem Kanalbereich des Gate-gesteuerten Fin-Widerstandselementes aus 5B während eines zweiten Betriebszustandes des elektrischen Schaltkreises;
  • 7A einen Längsquerschnitt durch den Gate-Bereich eines als Fin-Junction-Feldeffekttransistor ausgebildeten Gate-gesteuerten Fin-Widerstandselementes gemäß einem Ausführungsbeispiel der Erfindung;
  • 7B einen Längsquerschnitt durch den Gate-Bereich eines als Fin-Junction-Feldeffekttransistor ausgebildeten Gate-gesteuerten Fin-Widerstandselementes gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 7C eine Querschnittsansicht entlang der gestrichelten Linie in 7D nach dem Ausbilden eines Gate-Bereiches;
  • 7D eine Silicon-on-Nothing-Struktur mit einer frei hängenden Silizium-Brücke vor dem Ausbilden eines Gate-Bereiches;
  • 8A eine Querschnittsansicht eines als Ballastwiderstand ausgebildeten Gate-gesteuerten Fin-Widerstandselementes gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 8B eine Querschnittsansicht eines als Ballastwiderstand ausgebildeten Gate-gesteuerten Fin-Widerstandselementes gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 9A eine Querschnittsansicht eines als Ballastwiderstand ausgebildeten Gate-gesteuerten Fin-Widerstandselementes gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 9B eine Querschnittsansicht eines als Ballastwiderstand ausgebildeten Gate-gesteuerten Fin-Widerstandselementes gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 10 eine Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis als ESD-Schutz für einen Partially-Depleted-Feldeffekttransistor gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 2A zeigt eine Einrichtung 200 zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis mit zwei als Fin-Junction-Feldeffekttransistoren (FinJFET) ausgebildeten Gate-gesteuerten Fin-Widerstandselementen 201 gemäß einem Ausführungsbeispiel der Erfindung. Die Gate-gesteuerten Fin-Widerstandselemente 201 weisen eine Fin-Struktur auf, mit jeweils einem stark n-dotierten (n+-dotierten) ersten Anschlussbereich 202, einem stark n-dotierten (n+-dotierten) zweiten Anschlussbereich 203 sowie einem zwischen dem ersten Anschlussbereich 202 und dem zweiten Anschlussbereich 203 ausgebildeten schwach n-dotierten (n–-dotierten) Kanalbereich 204, wobei der Kanalbereich 204 von einem über den Seitenflächen und der oberen Deckfläche des Kanalbereiches 204 ausgebildeten Gatebereich bzw. Gate 205 verdeckt wird, vgl. 2B.
  • Die Fin-Strukturen der Gate-gesteuerten Fin-Widerstandselemente 201 weisen beispielsweise eine Länge zwischen 10 nm und 10 μm, sowie eine Breite zwischen 5 nm und 50 nm, sowie eine Höhe zwischen 5 nm und 200 nm auf.
  • Die beiden FinJFETs 201 der Einrichtung 200 sind parallel zueinander geschaltet, und der Gate-Bereich bzw. das Gate 205 ist als gemeinsamer Gate-Bereich bzw. gemeinsames Gate 205 ausgebildet, wobei auf einem Teil des Kanalbereiches 204 jedes FinJFETs 201 jeweils eine dünne Gate-isolierende Schicht 205a aus Siliziumdioxid ausgebildet ist. Genauer gesagt ist die Gate-isolierende Schicht 205a auf den Seitenflächen und auf der oberen Deckfläche des Kanalbereiches 204 jedes FinJFETs ausgebildet. Die Gate isolierende Oxidschicht 205a kann eine Dicke von ungefähr 2 nm aufweisen.
  • In einer alternativen Ausgestaltung der Erfindung kann bei einem Gate-gesteuerten Fin-Widerstandselement 201 auf die Gate-isolierende Schicht 205a verzichtet werden.
  • In 2A ist ferner gezeigt, dass eine leitende Gate-Schicht 205b aus p-dotiertem Polysilizium auf der Gate-isolierenden Schicht 205a jedes FinJFETs 201 sowie auf einer auf einem Silizium-Substrat 206 ausgebildeten elektrisch isolierenden Siliziumdioxidschicht 207 ausgebildet ist (vgl. 2B).
  • Mit Hilfe des gemeinsamen Gate-Bereiches 205 können die beiden als FinJFET ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 201 (und wahlweise auch noch weitere, nicht gezeigte, parallel geschaltete FinJFETs) gemeinsam angesteuert werden. Bei jedem FinJFET ist die dünne Gateisolierende Oxidschicht 205a auf den beiden Seitenflächen und der oberen Deckfläche des Kanalbereiches 204 der Fin-Strukturen 201 ausgebildet, so dass der Kanalbereich 204 mit Hilfe des Gate-Bereiches 205 von drei Seiten aus angesteuert werden kann. Bei den in 2A gezeigten Fin-Strukturen 201 handelt es sich daher um Triple-Gate-Strukturen.
  • Wie oben erwähnt, kann bei einem Gate-gesteuerten Fin-Widerstandselement 201 auf die Gate-isolierende Schicht 205a verzichtet werden, und die leitende Gate-Schicht 205b kann direkt auf einem Teil der Oberfläche des Kanalbereiches 204 ausgebildet sein. Für diesen Fall entspricht die Wirkungsweise des Gate-gesteuerten Fin-Widerstandselementes 201 derjenigen eines klassischen Junction-Feldeffekttransistors (JFET).
  • Die Einrichtung 200 kann in einem elektrischen Schaltkreis bzw. einem IC ausgebildet sein, derart dass die beiden als FinJFET ausgebildeten Gate-gesteuerten Fin- Widerstandselemente 201 (und eventuell weitere nicht gezeigte FinJFETs) parallel zu einem oder mehreren vor einem ESD-Ereignis zu schützenden Elementen des elektrischen Schaltkreises bzw. IC geschaltet sind. Bei dem zu schützenden Element handelt es sich beispielsweise um einen auf Fin-Technologie basierenden Feldeffekt-Treibertransistor mit einer Mehrzahl von Transistorfingern bzw. Finnen. Die Gategesteuerten Fin-Widerstandselemente 201 sind in diesem Fall parallel zu den Finnen des Treibertransistors geschaltet, so dass während eines ESD-Ereignisses, d.h. einer elektrostatischen Entladung, der hohe ESD-Strom über die während des ESD-Ereignisses niederohmigen FinJFETs optimal abgeleitet werden kann und die Transistorfinger, d.h. die einzelnen Finnen, des Treibertransistors im Idealfall nicht geschädigt werden.
  • Wie in 2A gezeigt, sind die ersten Anschlussbereiche 202 (auch Drain-Bereiche genannt) der beiden FinJFETs 201 (und evtl. weiterer FinJFETs) miteinander verbunden und bilden einen gemeinsamen, stark n-dotierten (n+-dotierten) Drain-Bereich. Ebenso sind die zweiten Anschlussbereiche 203 (auch Source-Bereiche genannt) der beiden FinJFETs 201 miteinander verbunden und bilden einen gemeinsamen, stark n-dotierten (n+-dotierten) Source-Bereich. Der gemeinsame Drain-Bereich ist ferner mit den Drain-Bereichen der einzelnen Transistorfinger bzw. Finnen des Treibertransistors verbunden (nicht gezeigt). Ferner ist der gemeinsame Source-Bereich mit den Source-Bereichen der einzelnen Transistorfinger bzw. Finnen des Treibertransistors verbunden (nicht gezeigt).
  • 2B zeigt einen Querschnitt durch eines der beiden in 2A dargestellten Gate-gesteuerten Fin-Widerstandselemente 201 entlang der gestrichelten Schnittlinie A-A', d.h. entlang der Längsachse der Fin-Struktur. Gezeigt sind der stark n-dotierte (n+-dotierte) erste Anschlussbereich 202 (auch Drain-Bereich genannt), der stark n-dotierte (n+-dotierte) zweite Anschlussbereich 203 (auch Source-Bereich genannt) sowie der zwischen dem ersten Anschlussbereich 202 und dem zweiten Anschlussbereich 203 ausgebildete schwach n-dotierte (n–-dotierte) Kanalbereich 204. Über dem Kanalbereich 204 ist der Gate-Bereich 205 ausgebildet (vgl. 2A), welcher Gate-Bereich 205 die auf dem Kanalbereich 204 ausgebildete dünne Gate-isolierende Schicht 205a und die auf der Gateisolierenden Schicht 205a ausgebildete leitende Gate-Schicht 205b aufweist. Die Anschlussbereiche 202 und 203 sowie der Kanalbereich 204 sind auf der isolierenden Siliziumdioxid-Schicht 207 ausgebildet, welche ihrerseits auf dem Silizium-Substrat 206 ausgebildet ist. Der erste Anschlussbereich bzw. Drain-Bereich 202 ist mit einer elektrischen Versorgungsspannungsquelle, welche ein elektrisches Versorgungspotential VDD bereitstellt, elektrisch gekoppelt. Der zweite Anschlussbereich bzw. Source-Bereich 203 ist mit einem Massepotential verbunden.
  • Alternativ können der erste Anschlussbereich bzw. Drain-Bereich 202 mit einem I/O-Pin und der zweite Anschlussbereich bzw. Source-Bereich 203 mit dem Massepotential verbunden sein, oder der Drain-Bereich 202 kann mit dem VDD-Potential verbunden sein, während der Source-Bereich 203 mit dem I/O-Pin verbunden ist.
  • In 2B ist ferner eine Gate-Steuereinrichtung 208 gezeigt, welche mit dem Gate-Bereich, genauer mit der leitenden Gate-Schicht 205b elektrisch gekoppelt ist. Die Gate-Steuereinrichtung 208 ist über einen elektrischen Anschluss mit dem elektrischen Versorgungspotential VDD elektrisch verbunden sowie über einen weiteren elektrischen Anschluss mit dem Massepotential oder VSS-Potential. Die Gate-Steuereinrichtung 208 kann ferner mit weiteren Sense-Pins elektrisch verbunden sein (nicht gezeigt). Mit Hilfe der Gate-Steuereinrichtung 208 kann an dem Gate-Bereich 205 ein elektrisches Potential VG mit einem vorgegebenen Wert angelegt werden und gesteuert werden, derart, dass das Gategesteuerte Fin-Widerstandselement 201 während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das Gategesteuerte Fin-Widerstandselement 201 während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.
  • Im Folgenden wird anhand der 3A und der 3B die Funktion der Gate-Steuereinrichtung näher erläutert.
  • 3A zeigt die Querschnittsansicht des Gate-gesteuerten Widerstandselementes 201 aus 2B, wobei zur Vereinfachung der Darstellung die Verbindungen des ersten Anschlussbereiches 202 mit dem elektrischen Versorgungspotential VDD und die Verbindung des zweiten Anschlussbereiches 203 mit dem Massepotential weggelassen sind. Ferner ist der mit der Gate-Steuereinrichtung 208 elektrisch gekoppelte Gate-Bereich 205 nur symbolisch durch die über dem Kanalbereich 204 gezeichnete Elektrode 205 dargestellt.
  • 3A zeigt das Verhalten des Gate-gesteuerten Fin-Widerstandselementes 201 während eines ersten (normalen) Betriebszustandes des elektrischen Schaltkreises, anders ausgedrückt unter Normalbetrieb, in welchem ersten Betriebszustand der elektrische Schaltkreis mit einer äußeren Betriebsspannung versorgt wird ("powered" Zustand). Mit Hilfe der Gate-Steuereinrichtung 208 wird an dem über dem Kanalbereich 204 ausgebildeten Gatebereich 205 ein elektrisches Potential VG bereitgestellt, welches einen viel geringeren Wert aufweist als das Drain-Potential VD, d.h. VG << VDrain. Der Gate-Bereich 205 weist also einen negativen Bias gegenüber dem Drain-Bereich 202 auf, wodurch sich eine stark ausgedehnte Raumladungszone 209 in dem Kanalbereich 204 bildet und den Kanalbereich 209 abschnürt (pinch-off). Der FinJFET 201 weist daher einen hohen elektrischen Widerstand auf. Da der Kanalbereich 204 fast vollständig an freien Ladungsträgern verarmt ist (depletion), fließt in dem ersten Betriebszustand nur ein sehr geringer Leckstrom Ileak durch den Kanalbereich 204 des FinJFETs 201. Anschaulich ist also der FinJFET 201 ausgeschaltet, in 3A als "off"-Zustand gekennzeichnet.
  • 3B zeigt das Verhalten des Gate-gesteuerten Fin-Widerstandselementes 201 während eines zweiten Betriebszustandes des elektrischen Schaltkreises, d.h. bei einem Eintritt einer elektrostatischen Entladung bzw. eines ESD-Ereignisses. Bei einem ESD-Ereignis liegt keine äußere Betriebsspannung an dem FinJFET 201 an ("non-powered" Zustand), und das an dem Gate-Bereich 205 angelegte elektrische Potential VG wird in diesem Fall von der Gate-Steuereinrichtung so gesteuert, dass der Wert VG des Gate-Potentials ungefähr gleich dem Drain-Potential VDrain ist, d.h. VG ~ VDrain. Dadurch verringert sich in dem zweiten Betriebszustand die Ausdehnung der Raumladungszone 209 in dem Kanalbereich 204 deutlich im Vergleich zu derjenigen in dem ersten Betriebszustand, und der elektrische Widerstand des FinJFETs 201 verringert sich dementsprechend ebenfalls. Anders ausgedrückt verringert sich die Verarmung an freien elektrischen Ladungsträgern in dem Kanalbereich 204. Der FinJFET 201 wird niederohmig, und es fließt ein signifikanter elektrischer Strom Ion durch den Kanalbereich 204 des FinJFETs 201, der FinJFET 201 ist in einem leitenden Zustand (in 3B als "on"-Zustand gekennzeichnet). In dem leitenden Zustand wirkt das als FinJFET 201 ausgebildete Gategesteuerte Fin-Widerstandselement 201 daher anschaulich als Blitzableiter.
  • Der FinJFET 201 weist außerdem eine sehr gute Strom-Spannungs-Charakteristik auf, was im Folgenden anhand der 4A und der 4B näher erläutert wird.
  • 4A zeigt ein elektrisches Schaltungsbild 400 zur Veranschaulichung der Wirkungsweise des Gate-gesteuerten Fin-Widerstandselementes bzw. FinJFETs 201 als ESD-Schutzelement. In dem Schaltbild 400 ist ein ESD-Schutzelement 402 parallel zu einer Kapazität 403 geschaltet, welche die Kapazität 403 einer dünnen Gateoxid-Schicht darstellt. Das ESD-Schutzelement 402 (zum Beispiel der FinJFET 201) und die Gateoxid-Kapazität 403 sind mit einem Kontaktpad 401 elektrisch gekoppelt. Bei einem ESD-Ereignis kommt es zu einer starken Spannungsspitze bzw. Spannungspuls an dem Kontaktpad 401 (durch den Blitz in 4A dargestellt), und es muss ein hoher ESD-Strom durch die Schaltung 400 abgeleitet werden. Aufgrund der günstigen Strom-Spannungs-Charakteristik des ESD-Schutzelementes 402 (d.h. des FinJFETs), welche in 4B gezeigt ist, fließt der ESD-Strom nahezu vollständig über den linken Ast des Schaltkreises 400, d.h. über das ESD-Schutzelement 402 (FinJFET) ab.
  • Der in 4B gezeigten Strom-Spannungscharakteristik (I-V-Charakteristik) 450 kann nämlich entnommen werden, dass bereits bei Spannungen, die deutlich unterhalb der Durchbruchspannung des Gateoxids liegen, der Stromfluss durch den FinJFET steil ansteigt (Kurve 451 in 4B), so dass der in 4B schraffiert dargestellte kritische Bereich, d.h. der Spannungsbereich, bei dem ein Durchbruch des Gateoxids auftritt was zur Zerstörung des Gateoxids und damit des Widerstandselementes führen kann, nicht erreicht wird, da der hohe ESD-Strom über das ESD-Schutzelement 402, d.h. den FinJFET abfließen kann und damit die durch das ESD-Ereignis auftretende Spannungsspitze abgeschwächt wird.
  • 5A zeigt eine Einrichtung 500 zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis mit zwei als serielle Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselementen 501 gemäß einem Ausführungsbeispiel der Erfindung. Die Gategesteuerten Fin-Widerstandselemente 501 weisen eine Fin-Struktur auf, mit jeweils einem stark n-dotierten ersten Anschlussbereich 502, einem stark n-dotierten zweiten Anschlussbereich 503 sowie einem zwischen dem ersten Anschlussbereich 502 und dem zweiten Anschlussbereich 503 ausgebildeten schwach n-dotierten Kanalbereich 504, wobei der Kanalbereich 504 von einem über den Seitenflächen und der oberen Deckfläche des Kanalbereiches 504 ausgebildeten Gatebereich bzw. Gate 505 verdeckt wird, vgl. 5B.
  • Die Gate-gesteuerten Fin-Widerstandselemente 501 weisen eine ähnliche Fin-Struktur auf wie die in 2A gezeigten als FinJFET ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 201. Im Unterschied zu den FinJFETs 201 sind die Gate-gesteuerten Fin-Widerstandselemente 501 hier allerdings als serielle Ballastwiderstände in den einzelnen Fingern bzw. Finnen 551 eines auf Fin-Technologie basierenden Transistors, z.B. eines Treibertransistors, ausgebildet. Genauer gesagt sind die Gate-gesteuerten Fin-Widerstandselemente 501 in dem Drain-Bereich des Transistors bzw. in den Drain-Bereichen der einzelnen Transistorfinger 551 ausgebildet.
  • In einer alternativen Ausgestaltung der Erfindung können die als Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 501 in dem Source-Bereich des Transistors bzw. den Source-Bereichen der einzelnen Transistorfinger (Finnen) 551 ausgebildet sein.
  • Mit anderen Worten ist ein als Ballastwiderstand ausgebildetes Gate-gesteuertes Fin-Widerstandselement 501 zum Beispiel Teil eines Transistorfingers 551, wie in 5A gezeigt.
  • Da die Gate-gesteuerten Fin-Widerstandselemente 501 in dem Drain-Bereich des Transistors bzw. der Transistorfinger (Finnen) 551 ausgebildet sind, werden die ersten Anschlussbereiche 502 der Gate-gesteuerten Fin-Widerstandselemente 501 im Folgenden auch als erste Drain-Bereiche 502 bezeichnet, und die zweiten Anschlussbereiche 503 der Gate-gesteuerten Fin-Widerstandselemente 501 werden auch als zweite Drain-Bereiche 503 bezeichnet. Zusätzlich sind in 5A schwach n-dotierte (n–-dotierte) Source-Bereiche 553 der zwei Transistorfinger 551 dargestellt. Zwischen dem zweiten Drain-Bereich 503 eines Gate-gesteuerten Fin-Widerstandselementes 501 und dem Source-Bereich 553 des Transistorfingers 551 ist ein schwach p-dotierter (p–-dotierter) Kanalbereich 554 des Transistorfingers 551 ausgebildet, welcher Kanalbereich 554 jedoch von einem über den Seitenflächen und der oberen Deckfläche des Kanalbereiches 554 ausgebildeten Gatebereich 555 bzw. Gate 555 des Transistorsfingers 551 verdeckt wird, vgl. 5B.
  • Die Fin-Strukturen der als serielle Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 501 weisen vorzugsweise eine Länge zwischen 10 nm und 10 μm, sowie eine Breite zwischen 5 nm und 50 nm, sowie eine Höhe zwischen 5 nm und 200 nm auf.
  • Analog zu dem oben beschriebenen Ausführungsbeispiel sind die beiden als Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselemente der Einrichtung 500 parallel zueinander geschaltet, und der Gate-Bereich bzw. das Gate 505 ist als gemeinsamer Gate-Bereich bzw. gemeinsames Gate 505 ausgebildet, wobei auf einem Teil des Kanalbereiches 504 jedes Ballastwiderstandes 501 jeweils eine dünne Gateisolierende Schicht 505a aus Siliziumdioxid ausgebildet ist. Genauer gesagt ist die Gate-isolierende Schicht 505a auf den Seitenflächen und auf der oberen Deckfläche jedes Ballastwiderstandes 501 ausgebildet. Die Gate-isolierende Oxidschicht kann eine Dicke von ungefähr 2 nm aufweisen. Ferner ist eine leitende Gate-Schicht 505b aus p-dotiertem Polysilizium auf der Gate-isolierenden Schicht 505a jedes Ballastwiderstandes 501 sowie auf einer auf einem Silizium-Substrat 506 ausgebildeten elektrisch isolierenden Siliziumdioxidschicht 507 (vgl. 5B) ausgebildet.
  • In einer alternativen Ausgestaltung der Erfindung kann auf die Gate-isolierende Schicht 505a verzichtet werden, und die leitende Gate-Schicht 505b kann direkt auf einem Teil der Oberfläche des Kanalbereiches 504 ausgebildet sein.
  • Mit Hilfe des gemeinsamen Gate-Bereiches 505 können die beiden als Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 501 (und wahlweise auch noch weitere, nicht gezeigte, parallel geschaltete Ballastwiderstände) gemeinsam angesteuert werden. Bei jedem Gate-gesteuerten Fin-Widerstandselement 501 ist die dünne Gate-isolierende Oxidschicht 505a auf den beiden Seitenflächen und der oberen Deckfläche des Kanalbereiches 504 der Fin-Strukturen 501 ausgebildet, so dass der Kanalbereich 504 mit Hilfe des Gate-Bereiches 505 von drei Seiten aus angesteuert werden kann. Bei den in 5A gezeigten Fin-Strukturen 501 handelt es sich daher um Triple-Gate-Strukturen.
  • In alternativen Ausgestaltungen kann der Kanalbereich 504 auch bloß von zwei Seiten aus (zum Beispiel den beiden Seitenflächen), oder von vier Seiten aus (vgl. 7C) angesteuert werden.
  • Die Einrichtung 500 kann in einem elektrischen Schaltkreis bzw. einem IC ausgebildet sein, derart dass die beiden als Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 501 (und eventuell weitere nicht gezeigte Ballastwiderstände) in Serie zu einem oder mehreren vor einem ESD-Ereignis zu schützenden Elementen des elektrischen Schaltkreises bzw. IC geschaltet sind. Bei dem zu schützenden Element handelt es sich beispielsweise um einen auf Fin-Technologie basierenden Feldeffekt-Treibertransistor mit einer Mehrzahl von Transistorfingern 551 bzw. Finnen 551. In jedem Transistorfinger 551 bzw. in jeder Finne 551 des Treibertransistors ist jeweils ein Gate-gesteuertes Fin-Widerstandselement 501 in Serie geschaltet, so dass während eines ESD-Ereignisses, d.h. einer elektrostatischen Entladung, ein hoher ESD-Strom durch die in jeder Finne 551 ausgebildeten Ballastwiderstände 501 gleichmäßig auf alle Transistorfinger 551 bzw. Finnen 551 verteilt wird, und damit eine homogene (im Idealfall möglichst niedrige) Stromdichte über alle Finnen 551 zusammen erreicht wird, so dass der Treibertransistor (allgemein ein vor einem ESD-Ereignis zu schützendes Element) eine hohe intrinsische Robustheit aufweist.
  • Wie in 5R gezeigt, sind die ersten Anschlussbereiche 502 (auch erste Drain-Bereiche 502 genannt) der beiden als Ballastwiderstände ausgebildeten Gate-gesteuerten Fin-Widerstandselemente 501 (und evtl. weiterer Ballastwiderstände) miteinander verbunden und bilden einen gemeinsamen, stark n-dotierten (n+-dotierten) ersten Drain-Bereich. Ebenso sind die Anschlussbereiche 553 (auch Source-Bereiche 553 genannt) der beiden Transistorfinger 551 miteinander verbunden und bilden einen gemeinsamen, stark n-dotierten (n+-dotierten) Source-Bereich.
  • 5B zeigt einen Querschnitt durch einen der beiden in 5A dargestellten Transistorfinger 551 mit einem als serieller Ballastwiderstand ausgebildeten Gate-gesteuerten Fin-Widerstandselement 501 entlang der gestrichelten Schnittlinie A-A', d.h. entlang der Längsachse der Fin-Struktur. Gezeigt sind der stark n-dotierte (n+-dotierte) erste Anschlussbereich 502 des Gate-gesteuerten Fin-Widerstandselementes (auch erster Drain-Bereich genannt), der stark n-dotierte (n+-dotierte) zweite Anschlussbereich 503 des Gate-gesteuerten Fin-Widerstandselementes (auch zweiter Drain-Bereich genannt) sowie der zwischen dem ersten Anschlussbereich 502 und dem zweiten Anschlussbereich 503 ausgebildete schwach n-dotierte (n–-dotierte) Kanalbereich 504 des Gate-gesteuerten Fin-Widerstandselementes 501. Über dem Kanalbereich 504 des Gate-gesteuerten Fin-Widerstandselementes ist der Gate-Bereich 505 des Gategesteuerten Fin-Widerstandselementes 501 ausgebildet (vgl. 5A), welcher Gate-Bereich 505 die auf dem Kanalbereich 504 des Gate-gesteuerten Fin-Widerstandselementes 501 ausgebildete dünne Gate-isolierende Schicht 505a und die auf der Gate-isolierenden Schicht 505a ausgebildete leitende Gate-Schicht 505b aufweist.
  • 5B zeigt weiterhin den stark n-dotierten (n+-dotierten) Source-Bereich 553 des Transistorfingers sowie den zwischen dem zweiten Drain-Bereich 503 und dem Source-Bereich 553 ausgebildeten schwach p-dotierten (p–-dotierten) Kanalbereich 554 des Transistorfingers.
  • Über dem Kanalbereich 554 des Transistorfingers ist der Gate-Bereich 555 des Transistorfingers ausgebildet (vgl. 5A), welcher Gate-Bereich 555 die auf dem Kanalbereich 554 des Transistorfingers ausgebildete dünne Gate-isolierende Schicht 555a und die auf der Gate-isolierenden Schicht 555a ausgebildete leitende Gate-Schicht 555b aufweist.
  • Die Fin-Struktur des Gate-gesteuerten Fin-Widerstandselementes 501 bzw. des Transistorfingers, i.e. die Anschlussbereiche 502, 503 und 553 sowie die Kanalbereiche 504 und 554 sind auf der isolierenden Siliziumdioxid-Schicht 507 ausgebildet, welche wiederum auf dem Silizium-Substrat 506 ausgebildet ist. Der erste Anschlussbereich bzw. erste Drain-Bereich 502 des Gate-gesteuerten Fin-Widerstandselementes ist (zum Beispiel über ein Kontaktpad) mit einer elektrischen Versorgungsspannungsquelle, welche ein elektrisches Versorgungspotential VDD bereitstellt, elektrisch gekoppelt. Der zweite Anschlussbereich bzw. zweite Drain-Bereich 503 ist mit dem Gate-Bereich 505 bzw. der leitenden Gate-Schicht 505b elektrisch gekoppelt, so dass sich durch einen Rückkopplungseffekt ein elektrisches Potential VG1 an dem Gate-Bereich 505 des Gate-gesteuerten Fin-Widerstandselementes 501 einstellt. Mit anderen Worten wird das Gate-Potential VG1 nicht von außen fest vorgegeben, sondern stellt sich durch die Rückkopplung selbst ein. An dem Gate-Bereich 555 bzw. der leitenden Gate-Schicht 555b des Transistorfingers 551 wird ein vorgegebenes elektrisches Potential VG2 zum Steuern des Transistors bereitgestellt, und der Source-Bereich 553 des Transistorfingers 551 ist mit dem Massepotential verbunden.
  • 5C zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem zusätzlich zu der in 5B gezeigten Anordnung eine Gate-Steuereinrichtung 508 ausgebildet ist, welche mit dem Gate-Bereich 505 bzw. der leitenden Gate-Schicht 505b des Gate-gesteuerten Fin-Widerstandselementes 501 elektrisch gekoppelt ist. Mit Hilfe der Gate-Steuereinrichtung 508 kann während eines ersten (normalen) Betriebszustandes des elektrischen Schaltkreises an dem Gate-Bereich 505 ein vorgegebenes niedriges elektrisches Potential VG1 bereitgestellt werden, während der elektrische Schaltkreis bzw. IC mit Spannung versorgt wird. Dadurch lässt sich zum Beispiel der Widerstand des Gate-gesteuerten Fin-Widerstandselementes in dem ersten (normalen) Betriebszustand weiter verringern.
  • Im Folgenden wird anhand der 6A und der 6B die Funktion des als Ballastwiderstand ausgebildeten Gategesteuerten Fin-Widerstandselementes 501 näher erläutert.
  • 6A zeigt das in einer Transistor-Finne 551 als serieller Ballastwiderstand ausgebildete Gate-gesteuerte Fin- Widerstandselement 501 während eines ersten (normalen) Betriebszustandes des elektrischen Schaltkreises, d.h. unter Normalbetrieb. In dem ersten Betriebszustand wird der elektrische Schaltkreis mit einer Betriebsspannung versorgt ("powered" Zustand), und es fließt ein elektrischer Strom mit einer geringen Stromstärke durch den Transistorfinger 551 und damit auch durch den Ballastwiderstand 501. Der über dem Kanalbereich 504 des Ballastwiderstandes 501 ausgebildete Gate-Bereich 505 (in 6A symbolisch als Elektrode 505 gekennzeichnet) ist mit dem zweiten Anschlussbereich 503, (bzw. zweiten Drain-Bereich 503), des Ballastwiderstandes 501 elektrisch gekoppelt. Daher liegt an dem Gate-Bereich 505 dasselbe elektrische Potential VG1 an wie an dem zweiten Anschlussbereich 503. Auf Grund der geringen Stromstärke kommt es nur zu einem geringen Spannungsabfall zwischen dem ersten Anschlussbereich 502 (erster Drain-Bereich) und dem zweiten Anschlussbereich 503 (zweiter Drain-Bereich), so dass das elektrische Potential VG1 an dem Gate-Bereich 505 ungefähr gleich dem elektrischen Potential des ersten Drain-Bereiches 502 ist. Es bildet sich daher nur eine relativ kleine Raumladungszone 509 in dem Kanalbereich 504 aus. Anders ausgedrückt kommt es während des ersten (normalen) Betriebszustandes des elektrischen Schaltkreis zu keiner signifikanten Verarmung an freien elektrischen Ladungsträgern in dem Kanalbereich 204, und das als Ballastwiderstand ausgebildete Gate-gesteuerte Fin-Widerstandselement weist einen geringen elektrischen Widerstand auf. Der Stromfluss durch den Transistorfinger 551 wird also unter Normalbetrieb nicht wesentlich durch den Ballastwiderstand 501 eingeschränkt, und der Transistor daher nicht in seiner Funktion eingeschränkt.
  • Sobald jedoch in einem zweiten Betriebszustand des elektrischen Schaltkreises der Strompegel (Stromfluss) durch den Transistorfinger 551 ansteigt, zum Beispiel auf Grund eines ESD-Ereignisses, kommt es zu einem deutlichen Spannungsabfall zwischen dem ersten Drain-Bereich 502 und dem zweiten Drain-Bereich 503. Als Folge daraus weist das Gate-Potential VG1 einen negativen Bias gegenüber dem Potential des ersten Drain-Bereiches 502 auf. Der Gate-Bereich 504 weist also ein deutlich niedrigeres elektrisches Potential auf VG1 als der erste Drain-Bereich 502. Dadurch kommt es zu einer starken Verarmung (depletion) an freien elektrischen Ladungsträgern in dem Kanalbereich 504 des Gate-gesteuerten Fin-Widerstandselementes 501. Die Ausdehnung der Raumladungszone 509 in dem Kanalbereich 504 nimmt also zu, wodurch der elektrische Widerstand des Gate-gesteuerten Fin-Widerstandselementes 501 deutlich ansteigt. Noch anders ausgedrückt weist das als Ballastwiderstand ausgebildete Gate-gesteuerte Fin-Widerstandselement 501 in dem zweiten Betriebszustand, welcher durch den Eintritt eines ESD-Ereignisses gekennzeichnet ist, einen deutlich höheren elektrischen Widerstand auf als in dem ersten Betriebszustand.
  • Sobald sich eine ausgedehnte Verarmungszone 509 in dem Kanalbereich 504 ausgebildet hat, bewirkt diese einen noch höheren Spannungsabfall zwischen dem ersten Drain-Bereich 502 und dem zweiten Drain-Bereich 503, wodurch sich wiederum die Verarmungszone 509 noch weiter ausdehnt. Diese negative Rückkopplungsschleife stabilisiert den Stromfluss und sichert eine homogene Verteilung des durch die ESD-Entladung erzwungenen Stroms auf die einzelnen Transistorfinger 551 bzw. Finnen, d.h. die einzelnen Fin-Strukturen eines zu schützenden Transistors (z.B. Treibertransistor).
  • Die 7A bis 11 zeigen weitere Ausführungsbeispiele der Erfindung. Die 7A bis 7D dienen dabei im Wesentlichen zur Veranschaulichung verschiedener Möglichkeiten des Ausbildens des Gate-Bereiches, genauer der Gate-isolierenden Schicht, über dem Kanalbereich eines als FinJFET ausgebildeten Gate-gesteuerten Fin-Widerstandselementes. Die
  • 8A bis 10 dienen im Wesentlichen zur Veranschaulichung verschiedener Möglichkeiten der Dotierung der Anschlussbereiche und der Kanalbereiche eines als serieller Ballastwiderstand ausgebildetem Gate-gesteuerten Fin-Widerstandselementes. 11 zeigt eine Einrichtung zum Schutz vor elektrostatischen Entladungen, welche eine Mehrzahl als Ballastwiderstand ausgebildeter Gate-gesteuerter Fin-Widerstandselemente aufweist, welche Ballastwiderstände in Serie zu einem Planartransistor geschaltet sind.
  • 7A zeigt einen Querschnitt durch den Gate-Bereich 205 eines als FinJFET ausgebildeten Gate-gesteuerten Fin-Widerstandselementes 201 entlang der in 2A gezeigten Schnittlinie B-B', d.h. entlang der Längsachse des Gate-Bereiches 205 bzw. entlang der Querachse des FinJFETs 201. In dem gezeigten Ausführungsbeispiel ist die auf dem Kanalbereich 204 ausgebildete Gate-isolierende Schicht 205a (zum Beispiel aus Siliziumdioxid) auf der oberen Deckfläche 204b des Kanalbereiches 204 mit einer größeren Dicke ausgebildet als auf den beiden Seitenflächen 204a des Kanalbereiches 204. Die Dicke der Gate-isolierenden Schicht 205a auf den Seitenflächen 204a beträgt dabei zum Beispiel ungefähr 2 nm. Die leitende Gate-Schicht 205b (zum Beispiel aus Polysilizium) ist auf der Gate-isolierenden Schicht 205a und der auf dem Silizium-Substrat 206 ausgebildeten vergrabenen Oxidschicht 207 ausgebildet. Dadurch, dass die Gate-isolierende Schicht 204 auf der oberen Deckfläche 204b des Kanalbereiches eine größere Dicke aufweist als auf den Seitenflächen 204a des Kanalbereiches 204, wird erreicht, dass der Kanalbereich 204 mit Hilfe der leitenden Gate-Schicht 205b von zwei Seiten, i.e. den beiden Seitenflächen 204b, aus angesteuert werden kann. Die in 7A gezeigte Struktur stellt daher eine Double-Gate-FinJFET-Struktur oder kurz FinJFET-Struktur dar. Der Kanalbereich 204 kann schwach n-dotiert oder schwach p-dotiert sein (wobei die nicht gezeigten Anschlussbereiche 202 und 203 dementsprechend stark n-dotiert bzw. stark p-dotiert sind). Falls die FinJFET- Struktur beispielsweise einen schwach n-dotierten Kanalbereich 204 aufweist (durch n– in 7A dargestellt), handelt es sich um eine n-FinJFET-Struktur. Falls die FinJFET-Struktur alternativ einen schwach p-dotierten Kanalbereich 204 aufweist (durch p– in 7A dargestellt), handelt es sich um eine p-FinJFET-Struktur.
  • 7B zeigt eine zu 7A äquivalente Querschnittsansicht durch einen Gate-Bereich 205, wobei allerdings der auf der oberen Deckfläche 204b des Kanalbereiches ausgebildete Teil der auf dem Kanalbereich 204 ausgebildeten Gate-isolierenden Schicht 205a die gleich Dicke aufweist wie die auf den Seitenflächen 204a des Kanalbereiches 204 ausgebildeten Teile der Gate-isolierenden Schicht 205a. Mit anderen Worten weist die auf dem Kanalbereich 204 ausgebildete Gate-isolierende Schicht 205a überall die gleiche Dicke (z.B. 2 nm) auf. Dadurch wird erreicht, dass der Kanalbereich 204 mit Hilfe der auf der Gate-isolierenden Schicht 205a ausgebildeten leitenden Gate-Schicht 205b von drei Seiten aus angesteuert werden kann. Die in 7B gezeigte Struktur stellt daher eine Triple-Gate-FinJFET-Struktur oder MuGJFET-Struktur dar.
  • Analog zu oben handelt es sich bei einer MuGJFET-Struktur mit einem schwach n-dotiertem Kanalbereich 204 um einen n-MuGJFET, und bei einer MuGJFET-Struktur mit einem schwach p-dotiertem Kanalbereich 204 um einen p-MuGJFET.
  • 7C zeigt eine zu 7A und 7B äquivalente Querschnittsansicht durch einen Gate-Bereich 205, wobei allerdings die Gate-isolierende Schicht 205a auf allen vier Seiten des Kanalbereiches 204 ausgebildet ist. Mit anderen Worten ist die Gate-isolierende Schicht 205a auf den beiden Seitenflächen 204a des Kanalbereiches 204, der oberen Deckfläche 204b des Kanalbereiches 204 und der unteren Deckfläche 204c des Kanalbereiches 204 ausgebildet. Die Gateisolierende Schicht 205a weist überall dieselbe geringe Dicke auf, z.B. ungefähr 2 nm. Die leitende Gate-Schicht 205b ist wiederum auf der Gate-isolierenden Schicht 205a ausgebildet, d.h. dass die leitende Gate-Schicht 205b in dem gezeigten Ausführungsbeispiel die Gate-isolierende Schicht 205a vollständig umgibt. Somit lässt sich der Kanalbereich 204 mit Hilfe der leitenden Gate-Schicht 205b von allen vier Seiten aus ansteuern. Es handelt sich also um eine MuGJFET-Struktur.
  • Die in 7C gezeigte MuGJFET-Struktur wird auch als SON-JFET-Struktur (Silicon-On-Nothing-JFET) bezeichnet, da zum Ausbilden der Gate-isolierenden Schicht 205a zunächst ein frei hängender Steg bzw. eine frei hängende Brücke durch Unterätzen einer Fin-Struktur ausgebildet wird, wie in 7D gezeigt. Auf dem Kanalbereich 204 der frei hängenden Steg-Struktur, welche einen ersten Anschlussbereich 202, einen zweiten Anschlussbereich 203 sowie den Kanalbereich 204 aufweist, wird anschließend die Gate-isolierende Schicht 205a ausgebildet, und auf der Gate-isolierenden Schicht 205a wird die leitende Gate-Schicht 205b ausgebildet. 7D zeigt die frei hängende Steg-Struktur vor dem Ausbilden der Gateisolierenden Schicht 205a und der leitenden Gate-Schicht 205b. Die Darstellung in 7C ergibt sich als Querschnitt entlang der gestrichelten Schnittlinie B-B' nach dem Ausbilden der Gate-isolierenden Schicht 205a und der leitenden Gate-Schicht 205b.
  • Das Ausbilden eines frei hängenden Stegs bzw. einer frei hängenden Brücke kann dadurch erfolgen, dass auf einem Silizium-Substrat durch ein selektives Epitaxie-Verfahren (Selective Epitaxial Growth, SEG) eine Mono-SiGe-Schicht ausgebildet wird, und auf der Mono-SiGe-Schicht ebenfalls durch ein selektives Epitaxie-Verfahren eine Silizium-Schicht ausgebildet wird, siehe zum Beispiel [5]. Auf der Silizium-Schicht wird dann die Fin-Struktur gebildet. Die SiGe-Schicht wird selektiv isotrop entfernt (zum Beispiel durch selektives isotropes Ätzen), so dass ein Tunnel unterhalb der Fin- Struktur entsteht. Der Tunnel kann in einem anderen Prozess-Schritt mit einem dielektrischen Material aufgefüllt werden.
  • 8A zeigt ein als serieller Ballastwiderstand in einem Transistorfinger 551 ausgebildetes Gate-gesteuertes Fin-Widerstandselement 501. Der Ballastwiderstand 501 weist einen ersten stark n-dotierten Anschlussbereich (Drain-Bereich) 502, einen zweiten stark n-dotierten Anschlussbereich (Drain-Bereich) 503 sowie einen zwischen dem ersten Drain-Bereich 502 und dem zweiten Drain-Bereich 503 ausgebildeten schwach n-dotierten Kanalbereich 504 auf. Der in Serie geschaltete Ballastwiderstand 501 ist in dem Drain-Bereich eines Transistorfingers 551 bzw. einer Finne eines n-Kanal-Feldeffekttransistors (n-FET) mit einem schwach p-dotierten Kanalbereich 554 und einem stark n-dotierten Source-Bereich 553 ausgebildet. Der über dem Kanalbereich 504 des Ballastwiderstandes 501 ausgebildete Gate-Bereich 505 ist symbolisch durch die Elektrode 505 mit dem elektrischen Potential VG1 dargestellt. Analog ist das Gate 555 des p-FETs symbolisch als Elektrode 555 mit dem Potential VG2 dargestellt.
  • 8B zeigt eine zu 8A äquivalente Darstellung eines in dem Drain-Bereich eines p-Kanal-Feldeffekttransistors (p-FET) 551 ausgebildeten Ballastwiderstandes 501 mit stark p-dotierten (p+-dotierten) Anschlussbereichen (Drain-Bereichen) 502 und 503, sowie einem schwach p-dotierten (p–-dotierten) Kanalbereich 504.
  • 9A zeigt eine Darstellung eines in dem Drain-Bereich eines n-Kanal-Feldeffekttransistors (n-FET) 551 ausgebildeten Ballastwiderstandes 501 mit stark n-dotierten (n+-dotierten) Anschlussbereichen (Drain-Bereichen) 502 und 503, sowie einem Kanalbereich 504, welcher eine Menge von ersten Teilbereichen 504a und eine Menge von zweiten Teilbereichen 504b aufweist, wobei die ersten Teilbereiche 504a eine intrinsische Leitfähigkeit aufweisen, und wobei die zweiten Teilbereiche 504b stark n-dotiert (n+-dotiert) sind. Die ersten Teilbereiche 504a und die zweiten Teilbereiche 504b sind abwechselnd nebeneinander ausgebildet und bilden somit eine alternierende Folge. Die Anzahl der ersten Teilbereiche 504a (in dem gezeigten Beispiel vier) ist größer als die Anzahl der zweiten Teilbereiche 504b (in dem gezeigten Beispiel drei), und daher wird der Kanalbereich 504 an seinen beiden äußeren Enden von jeweils einem ersten Teilbereich 504a begrenzt. Der Gate-Bereich bzw. die leitende Gate-Schicht 505b ist über den ersten Teilbereichen 504a des Kanalbereiches 504 ausgebildet.
  • 9B zeigt eine zu 9A analoge Darstellung eines in dem Drain-Bereich eines n-Kanal-Feldeffekttransistors (n-FET) 551 ausgebildeten Ballastwiderstandes 501 mit stark n-dotierten Anschlussbereichen (Drain-Bereichen) 502 und 503, sowie einem Kanalbereich 504, welcher eine alternierende Folge von ersten Teilbereichen 504a und zweiten Teilbereichen 504b aufweist. Im Unterschied zu 9A sind die ersten Teilbereiche 504a schwach p-dotiert (p–-dotiert).
  • Weitere (nicht gezeigte) Ausführungsbeispiele, bei denen ein Ballastwiderstand in Serie zu einem p-Kanal-Feldeffekttransistor (p-FET) ausgebildet ist, ergeben sich sofort, wenn in 9A oder in 9B n-Dotierung und p-Dotierung vertauscht werden.
  • 10 zeigt eine Draufsicht einer Einrichtung zum Schutz vor elektrostatischen Entladungen 1000, welche als ESD-Schutz für einen planaren PD-Transistor (partially depleted transistor) 1001 dient. Die Einrichtung 1000 weist mehrere parallel geschaltete als Ballastwiderstände ausgebildete Gategesteuerte Fin-Widerstandselemente 501 auf, welche Ballastwiderstände in Serie zu dem planaren PD-Transistor 1001 geschaltet sind. Der PD-Transistor wird über das Gate 1005 gesteuert, und die Kanalbereiche der Ballastwiderstände 501 werden mit Hilfe eines gemeinsamen Gate-Bereiches bzw. Gates 505 gesteuert. Durch die Fin-Struktur der Ballastwiderstände 501 wird eine optimale Steuerwirkung durch den Gate-Bereich 505 gewährleistet und dadurch eine effektive Verarmung an freien elektrischen Ladungsträgern in den Kanalbereichen der einzelnen Gate-gesteuerten Fin-Widerstandselemente 501 erreicht, was zu einem effektiven Schutz des PD-Planartransistors 1001 während einer elektrostatischen Entladung bzw. eines ESD-Ereignisses führt.
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    • 100
    FinFET-Struktur
    101
    Silizium-Substrat
    102
    Finne
    103
    Source/Drain-Bereich
    104
    Gate
    105
    Vergrabene Oxidschicht
    150
    Planarer FDSOI-Feldeffekttransistor
    151
    Silizium-Substrat
    152
    vergrabene Siliziumdioxid-Schicht
    153
    Isolationsbereich
    154
    Diffusionsbereich
    155
    Wannenbereich
    156
    Raised Source/Drain-Bereich
    157
    Gate-Bereich
    200
    Einrichtung zum Schutz vor elektrostatischen Entladungen
    201
    Gate-gesteuertes Fin-Widerstandselement
    202
    erster Anschlussbereich
    203
    zweiter Anschlussbereich
    204
    Kanalbereich
    204a
    Seitenfläche
    204b
    obere Deckfläche
    204c
    untere Deckfläche
    205
    Gate-Bereich
    205a
    Gate-isolierende Schicht
    205b
    leitende Gate-Schicht
    206
    Substrat
    207
    elektrisch isolierende Schicht
    208
    Gate-Steuereinrichtung
    209
    Raumladungszone
    400
    Schaltbild
    401
    Kontaktpad
    402
    ESD-Schutzelement
    403
    Gateoxid-Kapazität
    450
    Strom-Spannungscharakteristik
    451
    Kurve
    452
    kritischer Spannungsbereich
    500
    Einrichtung zum Schutz vor elektrostatischen Entladungen
    501
    Gate-gesteuertes Fin-Widerstandselement
    502
    erster Anschlussbereich
    503
    zweiter Anschlussbereich
    504
    Kanalbereich
    504a
    erster Teilbereich
    504b
    zweiter Teilbereich
    505
    Gate-Bereich
    505a
    Gate-isolierende Schicht
    505b
    leitende Gate-Schicht
    506
    Substrat
    507
    elektrisch isolierende Schicht
    508
    Gate-Steuereinrichtung
    509
    Raumladungszone
    551
    Transistorfinger
    553
    Source-Bereich
    554
    Kanal-Bereich
    555
    Gate
    555a
    Gate-isolierende Schicht
    555b
    leitende Gate-Schicht
    1000
    Einrichtung zum Schutz vor elektrostatischen Entladungen
    1001
    Transistor
    1005
    Gate

Claims (23)

  1. Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis, • mit einer Fin-Struktur, welche einen ersten Anschlussbereich, einen zweiten Anschlussbereich sowie einen zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich ausgebildeten Kanalbereich aufweist; • mit einem zumindest über einem Teil der Oberfläche des Kanalbereiches ausgebildeten Gate-Bereich; • mit einer mit dem Gate-Bereich elektrisch gekoppelten Gate-Steuereinrichtung, welche ein an dem Gate-Bereich angelegtes elektrisches Potential steuert, derart, dass das Gate-gesteuerte Fin-Widerstandselement während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das Gate-gesteuerte Fin-Widerstandselement während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.
  2. Gate-gesteuertes Fin-Widerstandselement zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis, • mit einer Fin-Struktur, welche einen ersten Anschlussbereich, einen zweiten Anschlussbereich sowie einen zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich ausgebildeten Kanalbereich aufweist; • mit einem zumindest über einem Teil der Oberfläche des Kanalbereiches ausgebildeten Gate-Bereich, wobei der Gate-Bereich mit dem zweiten Anschlussbereich elektrisch gekoppelt ist, so dass das Gate-gesteuerte Fin-Widerstandselement während eines ersten Betriebszustandes des elektrischen Schaltkreises einen niedrigen elektrischen Widerstand aufweist, und dass das Gate gesteuerte Fin-Widerstandselement während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen höheren elektrischen Widerstand aufweist.
  3. Widerstandselement gemäß Anspruch 2, mit einer mit dem Gate-Bereich elektrisch gekoppelten Gate-Steuereinrichtung, mit deren Hilfe • während des ersten Betriebszustandes des elektrischen Schaltkreises der elektrische Widerstand des Gategesteuerten Fin-Widerstandselementes weiter verringert wird und/oder • während des zweiten Betriebszustandes des elektrischen Schaltkreises das Ansteigen des elektrischen Widerstandes verstärkt wird.
  4. Widerstandselement gemäß einem der Ansprüche 1 bis 3, wobei die Anschlussbereiche n-dotiert sind, und wobei der Kanalbereich als n-dotierter Bereich oder als Bereich mit intrinsischer Leitfähigkeit ausgebildet ist.
  5. Widerstandselement gemäß einem der Ansprüche 1 bis 3, wobei die Anschlussbereiche p-dotiert sind, und wobei der Kanalbereich als p-dotierter Bereich oder als Bereich mit intrinsischer Leitfähigkeit ausgebildet ist.
  6. Widerstandselement gemäß einem der Ansprüche 2 oder 3, wobei • die Anschlussbereiche n-dotiert sind; • der Kanalbereich eine Menge von ersten Teilbereichen und eine Menge von zweiten Teilbereichen aufweist, welche ersten Teilbereiche und zweiten Teilbereiche eine alternierende Folge bilden; • die ersten Teilbereiche eine intrinsische Leitfähigkeit aufweisen oder p-dotiert sind; • die zweiten Teilbereiche n-dotiert sind; • die Anzahl der ersten Teilbereiche größer ist als die Anzahl der zweiten Teilbereiche.
  7. Widerstandselement gemäß einem der Ansprüche 2 oder 3, wobei • die Anschlussbereiche p-dotiert sind; • der Kanalbereich eine Menge von ersten Teilbereichen und eine Menge von zweiten Teilbereichen aufweist, welche ersten Teilbereiche und zweiten Teilbereiche eine alternierende Folge bilden; • die ersten Teilbereiche eine intrinsische Leitfähigkeit aufweisen oder n-dotiert sind; • die zweiten Teilbereiche p-dotiert sind; • die Anzahl der ersten Teilbereiche größer ist als die Anzahl der zweiten Teilbereiche.
  8. Widerstandselement gemäß einem der Ansprüche 6 oder 7, wobei der Gate-Bereich zumindest über den ersten Teilbereichen des Kanalbereiches ausgebildet ist.
  9. Widerstandselement gemäß einem der Ansprüche 1 bis 8, wobei der Gate-Bereich eine elektrisch leitende Gate-Schicht aufweist, welche zumindest auf einem Teil der Oberfläche des Kanalbereiches ausgebildet ist.
  10. Widerstandselement gemäß einem der Ansprüche 1 bis 9, wobei der Gate-Bereich aufweist: • eine Gate-isolierende Schicht, welche zumindest auf einem Teil der Oberfläche des Kanalbereiches ausgebildet ist; • eine elektrisch leitende Gate-Schicht, welche zumindest auf der Gate-isolierenden Schicht ausgebildet ist.
  11. Widerstandselement gemäß einem der Ansprüche 9 oder 10, wobei die elektrisch leitende Gate-Schicht eines der folgenden Materialien aufweist: • Titannitrid, • Silizid, • Kohlenstoff, • Poly-Silizium, • eine metallische Verbindung mit geeigneter Workfunktion.
  12. Widerstandselement gemäß Anspruch 11, wobei die elektrisch leitende Gate-Schicht p-dotiertes Poly-Silizium-Material aufweist.
  13. Widerstandselement gemäß einem der Ansprüche 10 bis 12, wobei die Gate-isolierende Schicht Siliziumdioxid oder ein Material mit einer hohen Dielektrizitätskonstante aufweist.
  14. Widerstandselement gemäß einem der Ansprüche 10 bis 13, wobei die Gate-isolierende Schicht eine Dicke von mindestens 2 nm aufweist.
  15. Widerstandselement gemäß einem der Ansprüche 1 bis 14, wobei der erste Anschlussbereich und/oder der zweite Anschlussbereich und/oder der Kanalbereich Silizium-Material aufweist.
  16. Widerstandselement gemäß einem der Anspruch 1 bis 15, wobei die Fin-Struktur eine Länge zwischen 10 nm und 10 μm, sowie eine Breite zwischen 5 nm und 50 nm, sowie eine Höhe zwischen 5 nm und 200 nm aufweist.
  17. Widerstandselement gemäß einem der Ansprüche 1 bis 16, wobei der erste Anschlussbereich mit einer elektrischen Versorgungsspannungsquelle elektrisch gekoppelt ist.
  18. Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis, mit mindestens einem Gate-gesteuerten Fin-Widerstandselement gemäß Anspruch 1 oder gemäß einem der Ansprüche 4 bis 17, welches parallel zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises geschaltet ist.
  19. Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis, mit mindestens einem Gate-gesteuerten Fin-Widerstandselement gemäß einem der Ansprüche 2 bis 17, welches in Serie zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises geschaltet ist.
  20. Einrichtung gemäß einem der Ansprüche 18 oder 19, mit einer Mehrzahl von Gate-gesteuerten Fin-Widerstandselementen, welche einen gemeinsamen Gate-Bereich aufweisen.
  21. Einrichtung gemäß einem der Ansprüche 18 bis 20, • mit einem Substrat; • mit einer auf dem Substrat ausgebildeten elektrisch isolierenden Schicht, wobei die Einrichtung auf der elektrisch isolierenden Schicht ausgebildet ist.
  22. Einrichtung gemäß Anspruch 21, wobei das Substrat als Siliziumsubstrat ausgebildet ist.
  23. Einrichtung gemäß einem der Ansprüche 21 oder 22, wobei die elektrisch isolierende Schicht als Oxidschicht ausgebildet ist.
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