DE102005028630A1 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Ein Verfahren zur Herstellung eines Halbleiterbauelements, in welchem ein Ätzprozess zum Bilden eines M1-Grabens für eine Bitleitung auf einer Nitrid-Ätzstoppschicht gestoppt wird und die Bitleitung auf der Nitridschicht gebildet wird.

Description

  • Hintergrund
  • Gebiet der Erfindung
  • Die folgende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleiterbauelementen. Weiter insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zur Herstellung eines NAND Flash-Speichers.
  • Im Allgemeinen wird in dem Prozess zur Bildung einer Metallleitung eines Halbleiterbauelements eine Ätzstoppschicht zum Definieren eines Zeitpunktes eines Ätzstopps in einem Ätzprozess zum Definieren der Metallleitungen gebildet.
  • Wenn ein Überätzen in dem Ätzprozess zum Definieren der Metallleitungen ausgeführt wird, kann jedoch eine darunter liegende Schicht beschädigt werden. In diesem Fall besteht ein Nachteil darin, dass die Halbleiterbauelemente verschlechtert oder sogar zerstört werden.
  • Daher besteht ein Bedarf für ein Verfahren, in welchem Schäden, die einer darunter liegenden Schicht zugefügt werden, auch dann minimiert werden können, wenn ein Überätzen in dem Ätzprozess zum Definieren der Metallleitungen ausgeführt wird.
    •
  • Zusammenfassung der Erfindung
  • Daher wurde die vorliegende Erfindung hinsichtlich der obigen Probleme getätigt, und es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung zu stellen, in welchem Schäden an darunter liegende Schichtqualitäten minimiert werden können, auch in dem Fall eines Überätzens in einem Ätzprozess zum Definieren der Metallleitung.
  • Um das obige Ziel zu erreichen, wird gemäß einem Aspekt der vorliegenden Erfindung ein Verfahren zur Bildung einer Metallleitung eines Halbleiterbauelements zur Verfügung gestellt, mit den Schritten des sequenziellen Bildens einer ersten Ätzstoppschicht, einer ersten Zwischenschicht-Isolationsschicht, einer zweiten Zwischenschicht-Isolationsschicht, einer zweiten Ätzstoppschicht, einer Pufferoxidschicht, und einer ersten harten maskierenden leitenden Schicht auf einem Halbleitersubstrat, in welchem eine erste Übergangsregion ausgebildet ist; des Strukturierens des obigen Ergebnisses, bis die erste Ätzstoppschicht exponiert ist, um ein Kontaktloch durch die erste Übergangsregion zu bilden; des Strukturierens der ersten Ätzstoppschicht unter Verwendung der strukturierten Schichtqualitäten als eine Ätzmaske; des Bildens der gleichen leitenden Schicht, wie die erste harte maskierende leitende Schicht, auf der resultierenden Oberfläche, und des Ausführens eines Polierprozesses, um einen Kontaktpfropfen zu definieren, bis die Pufferoxidschicht exponiert ist; des sequenziellen Bildens einer dritten Zwischenschicht-Isolationsschicht, einer zweiten harten maskierenden leitenden Schicht, und einer Antireflexionsschicht auf der resultierenden Oberfläche einschließlich des Kontaktpfropfens; des Strukturierens der Antireflexionsschicht, um eine Region zu definieren, in der ein Graben gebildet werden wird, und zur gleichen Zeit, des Bildens einer Antireflexionsschicht mit dem Profil einer trapezförmigen Form; des Strukturierens der harten Maske unter Verwendung der Antireflexionsschicht mit einem trapezförmig geformten Profil als eine Ätzmaske; des Strukturierens der obigen Ergebnisse, bis die zweite Ätzstoppschicht exponiert ist, wodurch ein Graben definiert wird, durch welchen der Kontaktpfropfen exponiert ist; des Strukturierens der zweiten Ätzstoppschicht unter Verwendung der strukturierten Schichtqualitäten als eine Ätzmaske; und des Bildens der gleichen leitenden Schicht, wie die zweite harte maskierende leitende Schicht, auf der resultierenden Oberfläche, und des Ausführens eines Polierprozesses, um eine Metallleitung zu bilden, bis die dritte Zwischenschicht-Isolationsschicht exponiert ist.
  • In Ausführungsformen ist die erste harte maskierende leichte Schicht eine Polysiliziumschicht.
  • In Ausführungsformen ist die zweite harte maskierende leitende Schicht eine Wolframschicht.
  • In Ausführungsformen wird der Strukturierungsprozess der Antireflexionsschicht mit einem trapezförmig geformten Profil unter Verwendung eines Ätzprozesses unter Verwendung von HBr-Gas ausgeführt.
  • In Ausführungsformen ist der Strukturierungsprozess der harten Maske ein Ätzprozess, der unter Verwendung einer Zusammensetzung ausgeführt wird, die aus einer Kombination von SF6, Cl2, O2, BCl3 und N2 gebildet ist.
  • In Ausführungsformen wird der Ätzprozess, der nur so lange ausgeführt wird, bis die zweite Ätzstoppschicht exponiert ist, unter Verwendung eines gemischten Gases aus C4F8, CH2F2, Ar und O2, eines gemischten Gases aus C4F8, CH2F2 und Ar, eines gemischten Gases aus C5F8, Ar und O2, oder eines gemischten Gases aus C5F8, Ar und O2CH2F2 ausgeführt.
  • In Ausführungsformen wird der Prozess eines Polierens der Polysiliziumschicht, welcher ausgeführt wird, bis die Pufferoxidschicht exponiert ist, ausgeführt, bis die Polysiliziumschicht der harten Maske entfernt ist.
  • In Ausführungsformen wird der Prozess eines Polierens der Wolframschicht, welcher ausgeführt wird, bis die zweite Ätzstoppschicht exponiert ist, ausgeführt, bis die Wolframschicht der harten Maske entfernt ist.
    •
  • Kurze Beschreibung der Zeichnungen
  • 1 bis 7 sind Querschnitte zum Erläutern eines Verfahrens zur Bildung einer Metallleitung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung, und
  • 8 und 9 sind Querschnitte zum Erklären eines Verfahrens zur Bildung einer Metallleitung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die begleitenden Zeichnungen beschrieben. Da diese Ausführungsformen derart zur Verfügung gestellt werden, dass ein Durchschnittsfachmann der Technik in der Lage ist, die vorliegende Erfindung zu verstehen, können sie auf verschiedene Weisen modifiziert werden, und der Bereich der vorliegenden Erfindung wird durch die hier beschriebenen Ausführungsformen nicht beschränkt.
  • Dort, wo eine Schicht als "auf" der anderen Schicht oder dem Halbleitersubstrat beschrieben wird, kann die eine Schicht die andere Schicht oder das Halbleitersubstrat direkt kontaktieren. Alternativ können eine oder mehrere Schichten zwischen die eine Schicht und die andere Schicht oder das Halbleitersubstrat eingeschoben sein. Darüber hinaus sind in der Zeichnung die Dicke und die Größe jeder Schicht zur Erleichterung von Erklärung und Klarheit übertrieben dargestellt. Gleiche Bezugszeichen werden verwendet, um die gleichen oder ähnliche Teile zu identifizieren.
  • 1 bis 7 sind Querschnitte zum Erklären eines Verfahrens zur Bildung einer Metallleitung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Gemäß 1 wird eine Mehrzahl von Isolationsschichten (nicht dargestellt), welche parallel zueinander sind, in vorbestimmten Regionen auf dem Halbleitersubstrat 10 gebildet, um eine aktive Region zu definieren. Ein NAND Flash-Speicherbauelement wird weitest gehend in eine (nicht dargestellte) Zellenregion und eine (nicht dargestellte) periphere Region unterteilt. Die Zellenregion besteht aus einer Mehrzahl von Strings, wobei ein (nicht dargestellter) Source-Auswahltransistor, eine Mehrzahl von (nicht dargestellten) Speicherzellen und ein (nicht dargestellter) Drain-Auswahltransistor in Serie in jedem String verbunden sind. Die (nicht dargestellte) periphere Region weist darin ausgebildete periphere Transistoren auf.
  • Es wird ein Ionenimplantationsprozess auf der gesamten Struktur, welche die gebildeten Transistoren und die Speicherzellen aufweist, ausgeführt, wodurch eine (nicht dargestellte) Source-Region innerhalb des Halbleitersubstrats auf einer Seite des Source-Auswahltransistors gebildet wird, eine Drain-Region 100 (siehe 2) innerhalb des Halbleitersubstrats auf einer Seite des Drain-Auswahltransistors gebildet wird, und eine Störstellenregion (nicht dargestellt) zwischen den Speicherzellen gebildet wird.
  • Auf der gesamten Struktur werden eine erste Ätzstoppschicht 12 und eine erste Zwischenschicht-Isolationsschicht 14 gebildet. Es wird auch ein Source-Kontaktpfropfen 16 gebildet, durch welchen die Source-Region exponiert wird.
  • Eine zweite Zwischenschicht-Isolationsschicht 18, eine zweite Ätzstoppschicht 20, eine Pufferoxidschicht 22 und eine Polysiliziumschicht 24 für eine harte Maske werden sequenziell auf der gesamten Struktur einschließlich des Source-Kontaktpfropfens 16 gebildet.
  • Eine Polysiliziumschicht 24 wird als eine harte Maske für einen Strukturierungsprozess verwendet. Die Polysiliziumschicht 24 wird zum Sichern eines Spielraums gebildet, wenn ein Ätzprozess auf einem Fotolack ausgeführt wird, welcher später auf einer harten Maske gebildet werden wird. Die Polysiliziumschicht 24 wird auch derart gebildet, dass sie zur gleichen Zeit in einem Polierprozess, wie etwa einem Zurückätzprozess, entfernt werden kann, welcher ausgeführt wird, nachdem eine Polysiliziumschicht 24 in einem nachfolgenden Kontaktloch vergraben ist.
  • Eine erste Fotolackstruktur PR1 zum Bilden eines Drain-Kontaktpfropfens wird auf einer vorbestimmten Region der Polysiliziumschicht 24 für eine harte Maske gebildet.
  • Gemäß 2 wird ein Ätzprozess unter Verwendung der gebildeten ersten Fotolackstruktur PR1 als eine Ätzmaske so lange ausgeführt, bis die darunter liegende erste Ätzstoppschicht 12 exponiert ist.
  • Ein Ätzprozess wird dann auf der exponierten ersten Ätzstoppschicht 12 unter Verwendung der geätzten Schicht als eine Ätzmaske ausgeführt, wodurch ein Drain-Kontaktloch DT gebildet wird, durch welches die Drain-Region 100 exponiert ist.
  • Da der Ätzprozess auf der ersten Ätzstoppschicht ausgeführt wird, nachdem der Ätzprozess in der ersten Ätzstoppschicht angehalten hat, kann ein gleichförmiger Kontaktwiderstand implementiert werden, so dass ein Verlust des Halbleitersubstrats minimiert werden kann.
  • Gemäß 3 wird eine Polysiliziumschicht auf der resultierenden Oberfläche gebildet, in welcher das Drain-Kontaktloch DT gebildet ist. Es wird dann ein Einebnungsprozess, wie etwa ein Zurückätzprozess, ausgeführt, bis die Pufferoxidschicht 22 exponiert ist, wodurch ein Drain-Kontaktpfropfen 26 gebildet wird.
  • In diesem Fall wird in dem Zurückätzprozess unter Isolationsschichten benachbart zu der Polysiliziumschicht innerhalb des Drain-Kontaktpfropfens eine Topologie gegeben.
  • In dem Zurückätzprozess zum Bilden des Drain-Kontaktpfropfens 26 wird eine darunter liegende harte Maske bis zu der und die Polysiliziumschicht 24 einschließend entfernt.
  • Gemäß 4 werden eine dritte Zwischenschicht-Isolationsschicht 28, eine Wolframschicht 30 für eine harte Maske und eine Antireflexionsschicht 32 sequenziell auf der resultierenden Oberfläche einschließlich des Drain-Kontaktpfropfens 26 gebildet.
  • Auf der Antireflexionsschicht 32 wird eine zweite Fotolackstruktur PR2 zum Definieren einer Metallleitung gebildet. Der Grund, warum die harte Maske unter Verwendung der Wolframschicht gebildet wird, liegt darin, der Wolframschicht zu erlauben, gleichzeitig mit einem Einebnungsprozess entfernt zu werden, welcher ausgeführt wird, nachdem Wolfram in einem nachfolgenden Graben vergraben wurde.
  • Gemäß 5 wird die Antireflexionsschicht 32 unter Verwendung der zweiten Fotolackstruktur PR2 als eine Ätzmaske geätzt, wodurch eine Antireflexionsschicht 32 mit einem trapezförmig geformten Profil gebildet wird.
  • Wenn ein HBr-Gas in dem Ätzprozess zur Bildung der Antireflexionsschicht 32 mit dem trapezförmig geformten Profil verwendet wird, dann wird ein Polymer in großen Mengen erzeugt, und wird somit auf der Antireflexionsschichtstruktur abgeschieden, so dass das trapezförmig geformte Profil gebildet wird.
  • Die harte Maske aus einer Wolframschicht 30 wird unter Verwendung der zweiten Fotolackstruktur PR2 und der Antireflexionsschicht-Ätzmaske 32 mit dem trapezförmig geformten Profil strukturiert.
  • Da die das trapezförmig geformte Profil aufweisende Antireflexionsschicht gebildet wird, kann die kritische Dimension (CD) der Wolframschicht für eine darunter liegende harte Maske erhöht werden. Der Ätzprozess zum Strukturieren der harten Maske aus einer Wolframschicht wird unter Verwendung einer Zusammensetzung ausgeführt, die aus einer Kombination von SF6, Cl2, O2, BCl3 und N2 gebildet ist.
  • Gemäß 6 wird ein Ätzprozess ausgeführt, bis die darunter liegende zweite Ätzstoppschicht 20 exponiert ist, unter Verwendung der strukturierten harten Maske aus einer Wolframschicht 30 und der Antireflexionsschicht-Ätzmaske 32 mit dem trapezförmig geformten Profil, wodurch ein Graben MT für eine Bitleitung gebildet wird.
  • Die zweite Ätzstoppschicht 20 verbleibt unterhalb des Grabens MT. In einem Vergrabungsprozess einer leitenden Schicht für eine Metallleitung, welcher ein nachfolgender Prozess ist, wird die leitende Schicht für die Metallleitung auf der zweiten Ätzstoppschicht 20 gebildet.
  • Da der Grabenätzprozess angehalten wird, wenn die Ätzstoppschicht exponiert wird, kann eine Metallleitung einer gleichförmigen Dicke implementiert werden. Aus diesem Grund kann in einem Ätzprozess zum Bilden eines darunter liegenden Kontakts ein Kontaktätzspielraum durch Ausführen einer geringen Dicke einer darunter liegenden Oxidschicht gesichert werden.
  • Der Ätzprozess, welcher ausgeführt wird, bis die zweite Ätzstoppschicht exponiert ist, wird unter Verwendung eines Prozesses ausgeführt, welcher ein hohes Selektivitätsverhältnis gegenüber der Zwischenschicht-Isolationsschicht und der Ätzstoppschicht, welche die Oxidschichten sind, aufweist. In diesem Fall wird der ausgeführte Ätzprozess unter Verwendung eines gemischten Gases aus C4F8, CH2F2, Ar und O2, eines gemischten Gases aus C4F8, CH2F2 und Ar, eines ge mischten Gases aus C5F8, Ar und O2, oder eines gemischten Gases aus C5F8, Ar und O2CH2F2 ausgeführt.
  • Gemäß 7 wird eine leitende Schicht, wie etwa eine Wolframschicht, auf der resultierenden Oberfläche einschließlich des Grabens MT gebildet. Ein Polierprozess wird ausgeführt, bis die dritte Zwischenschicht-Isolationsschicht 28 exponiert ist, wodurch der Bildungsprozess der Metallleitung 34 vervollständigt wird.
  • In dem Polierprozess, der ausgeführt wird, nachdem Wolfram in dem Graben vergraben ist, kann auch die Wolframschicht 30 für eine harte Maske entfernt werden.
  • 8 und 9 sind Querschnitte zum Erklären eines Verfahrens zur Bildung einer Metallleitung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Gemäß 8 ist die zweite Ausführungsform der vorliegenden Erfindung die gleiche wie die erste Ausführungsform bis zu den Schritten der 3. Eine dritte Zwischenschicht-Isolationsschicht 28 und eine Antireflexionsschicht 32 werden sequenziell auf der resultierenden Oberfläche gebildet, auf welcher die Schritte der 3 vervollständigt sind. Eine zweite (nicht dargestellte) Fotolackstruktur zum Definieren einer Metallleitung wird auf der Antireflexionsschicht 32 gebildet. Die Antireflexionsschicht 32 wird unter Verwendung der (nicht dargestellten) gebildeten zweiten Fotolackstruktur als eine Ätzmaske geätzt, wodurch Antireflexionsschichten 32 mit dem trapezförmig geformten Profil gebildet werden.
  • Es wird dann ein Ätzprozess unter Verwendung der Antireflexionsschicht 32 mit dem trapezförmig geformten Profil und der zweiten Fotolackstruktur als eine Ätzmaske ausgeführt, bis die darunter liegende zweite Ätzstoppschicht 20 exponiert ist, wodurch ein Graben MT gebildet wird.
  • Durch Verwendung der Antireflexionsschicht 32 mit dem trapezförmig geformten Profil und der zweiten Fotolackstruktur als die Ätzmaske werden die dritte Zwi schenschicht-Isolationsschicht 28 und die Pufferoxidschicht 22 strukturiert, um eine Neigung aufzuweisen.
  • Die zweite Ätzstoppschicht 20 verbleibt unterhalb des Grabens MT. In einem Vergrabungsprozess einer leitenden Schicht für eine Metallleitung, welche ein nachfolgender Prozess ist, wird die leitende Schicht für die Metallleitung auf der zweiten Ätzstoppschicht gebildet. In diesem Fall wird ein Prozess zum Entfernen der zweiten Ätzstoppschicht 20, die auf dem Drain-Kontaktpfropfen gebildet ist, ausgeführt, um den gebildeten Drain-Kontaktpfropfen 26 und die nachfolgend gebildete Metallschicht in Kontakt miteinander zu bringen.
  • Gemäß 9 wird eine leitende Schicht, wie etwa eine Wolframschicht, auf der gesamten Oberfläche einschließlich des Grabens MT gebildet. Es wird dann ein Polierprozess ausgeführt, bis die dritte Zwischenschicht-Isolationsschicht 28 exponiert ist, wodurch der Bildungsprozess der Metallleitung 34 vervollständigt wird.
  • Wie oben beschrieben, wird ein Ätzen gemäß der vorliegenden Erfindung zum Bilden eines Grabens und eines Kontaktloches nur ausgeführt, bis eine Ätzstoppschicht exponiert ist. Obwohl ein Überätzen in einem Ätzprozess zum Definieren einer Metallleitung auftritt, können somit Schäden, die an eine darunter liegende Isolationsschicht weitergegeben werden, minimiert werden. Darüber hinaus kann eine DICD (Entwicklung Inspektion Kritische Dimension) (englisch = Development Inspection Critical Dimension) nach einer Entwicklung erhöht werden und ein Fotolackspielraum auch dementsprechend sichergestellt werden, da eine Antireflexionsschicht mit dem Profil einer trapezförmigen Form enthalten ist.
  • Da eine Formation einer Schichtqualität weggelassen werden kann, um Schäden an darunter liegenden Isolationsschichten zu verhindern, kann darüber hinaus eine ausreichende Breite einer Metallleitung sichergestellt werden. Dementsprechend bestehen Effekte darin, dass die Anzahl von Prozessen verkürzt werden kann und Kosten eingespart werden können.
  • Da ein Ätzen zum Bilden eines Grabens und eines Kontaktloches nur ausgeführt wird, bis eine Ätzstoppschicht exponiert wird, kann darüber hinaus eine Tiefe des Grabens und des Kontaktloches auf einen vorbestimmten Wert gesteuert werden. Somit kann eine Isolationsschicht, wo der Graben und das Kontaktloch gebildet werden, bis zu einer gewünschten Höhe gebildet werden, und es kann ein Ätzspielraum für die Isolationsschicht ebenfalls sichergestellt werden.
  • Obwohl die vorstehende Beschreibung mit Bezug auf die obigen Ausführungsformen vorgenommen wurde, ist klar, dass Veränderungen und Modifikationen der vorliegenden Erfindung durch einen Durchschnittsfachmann der Technik vorgenommen werden können, ohne von dem Geist und dem Bereich der vorliegenden Erfindung und der anhängenden Ansprüche abzuweichen.

Claims (16)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, aufweisend: a) sequenzielles Bilden einer ersten Ätzstoppschicht, einer ersten Zwischenschicht-Isolationsschicht, einer zweiten Zwischenschicht-Isolationsschicht, einer zweiten Ätzstoppschicht, einer Pufferoxidschicht und einer ersten harten maskierenden leitenden Schicht auf einem Halbleitersubstrat, in welchem eine erste Übergangsregion gebildet ist; b) Ausführen eines Ätzprozesses, bis die erste Ätzstoppschicht exponiert ist, um ein Kontaktloch zu bilden; c) Entfernen der exponierten ersten Ätzstoppschicht, um die erste Übergangsregion zu exponieren; d) Bilden der gleichen leitenden Schicht wie die erste harte maskierende leitende Schicht auf der resultierenden Oberfläche, und Ausführen eines ersten Einebnungsprozesses, um einen Kontaktpfropfen zu bilden, bis die Pufferoxidschicht exponiert ist; e) sequenzielles Bilden einer dritten Zwischenschicht-Isolationsschicht, einer zweiten harten maskierenden leitenden Schicht und einer Antireflexionsschicht auf der resultierenden Oberfläche einschließlich des Kontaktpfropfens; f) Strukturieren der Antireflexionsschicht, um eine Region zu definieren, wo ein Graben gebildet werden wird, und um gleichzeitig eine Antireflexionsschicht mit einem trapezförmig geformten Profil zu bilden; g) Strukturieren der harten Maske unter Verwendung der Antireflexionsschicht mit dem trapezförmig geformten Profil als eine Ätzmaske; h) Ausführen eines Ätzprozesses, bis die zweite Ätzstoppschicht exponiert ist, so dass ein Graben gebildet wird; und i) Bilden der gleichen leitenden Schicht wie die zweite harte maskierende leitende Schicht auf der resultierenden Oberfläche, und Ausführen eines zweiten Einebnungsprozesses, um eine Metallleitung zu definieren, bis die dritte Zwischenschicht-Isolationsschicht exponiert ist.
  2. Verfahren nach Anspruch 1, wobei die erste harte maskierende leitende Schicht eine Polysiliziumschicht ist.
  3. Verfahren nach Anspruch 1, wobei die zweite harte maskierende leitende Schicht eine Wolframschicht ist.
  4. Verfahren nach Anspruch 1, wobei der Strukturierungsprozess der Antireflexionsschicht mit dem trapezförmig geformten Profil unter Verwendung eines Ätzprozesses unter Verwendung von NBr-Gas ausgeführt wird.
  5. Verfahren nach Anspruch 1, wobei der Strukturierungsprozess der harten Maske unter Verwendung einer Verbindung ausgeführt wird, die aus einer Kombination von SF6, Cl2, O2, BCl3 und N2 gebildet ist.
  6. Verfahren nach Anspruch 1, wobei der Ätzprozess, der nur ausgeführt wird, bis die zweite Ätzstoppschicht exponiert ist, unter Verwendung eines gemischten Gases aus C4F8, CH2F2, Ar und O2, eines gemischten Gases aus C4F8, CH2F2 und Ar, eines gemischten Gases aus C5F8, Ar und O2 oder eines gemischten Gases aus C5F8, Ar und O2CH2F2 ausgeführt wird.
  7. Verfahren nach Anspruch 1, wobei die erste leitende Schicht während der ersten Einebnung entfernt wird.
  8. Verfahren nach Anspruch 1, wobei die zweite leitende Schicht während der zweiten Einebnung entfernt wird.
  9. Verfahren zur Bildung einer Bitleitung eines NAND Flash-Speicherbauelements, aufweisend: a) sequenzielles Bilden einer ersten Ätzstoppschicht, einer ersten Zwischenschicht-Isolationsschicht, einer zweiten Zwischenschicht-Isolationsschicht, einer zweiten Ätzstoppschicht, einer Pufferoxidschicht und einer ersten harten maskierenden leitenden Schicht auf einem Halbleitersubstrat, in welchem eine erste Übergangsregion gebildet ist; b) Ausführen eines Ätzprozesses, bis die erste Ätzstoppschicht exponiert ist, um ein Kontaktloch zu bilden; c) Entfernen der exponierten ersten Ätzstoppschicht, um die erste Übergangsregion zu exponieren; d) Bilden der gleichen leitenden Schicht wie die erste harte maskierende leitende Schicht auf der resultierenden Oberfläche, und Ausführen eines ersten Einebnungsprozesses, um einen Kontaktpfropfen zu definieren, bis die Pufferoxidschicht exponiert ist; e) sequenzielles Bilden einer dritten Zwischenschicht-Isolationsschicht, einer zweiten harten maskierenden leitenden Schicht und einer Antireflexionsschicht auf der resultierenden Oberfläche einschließlich des Kontaktpfropfens; f) Strukturieren der Antireflexionsschicht, um eine Region zu definieren, wo ein Graben gebildet werden wird, und um zur gleichen Zeit eine Antireflexionsschicht mit einem trapezförmig geformten Profil zu bilden; g) Strukturieren der harten Maske unter Verwendung der Antireflexionsschicht mit dem trapezförmig geformten Profil als eine Ätzmaske; h) Ausführen eines Ätzprozesses, bis die zweite Ätzstoppschicht exponiert ist, so dass ein Graben gebildet wird; und i) Bilden der gleichen leitenden Schicht wie die zweite harte maskierende leitende Schicht auf der resultierenden Oberfläche, und Ausführen eines zweiten Einebnungsprozesses, um eine Bitleitung zu definieren, bis die dritte Zwischenschicht-Isolationsschicht exponiert ist.
  10. Verfahren nach Anspruch 9, wobei die erste harte maskierende leitende Schicht eine Polysiliziumschicht ist.
  11. Verfahren nach Anspruch 9, wobei die zweite harte maskierende leitende Schicht für eine harte Maske eine Wolframschicht ist.
  12. Verfahren nach Anspruch 9, wobei der Strukturierungsprozess der Antireflexionsschicht mit dem trapezförmig geformten Profil unter Verwendung eines Ätzprozesses unter Verwendung von HBr-Gas ausgeführt wird.
  13. Verfahren nach Anspruch 9, wobei der Strukturierungsprozess der harten Maske unter Verwendung einer Verbindung ausgeführt wird, die aus einer Kombination aus SF6, Cl2, O2, BCl3 und N2 gebildet ist.
  14. Verfahren nach Anspruch 9, wobei der Ätzprozess, der nur ausgeführt wird, bis die zweite Ätzstoppschicht exponiert ist, unter Verwendung eines gemischten Gases aus C4F8, CH2F2, Ar und O2, eines gemischten Gases aus C4F8, CH2F2 und Ar, eines gemischten Gases aus C5F8, Ar und O2, oder eines gemischten Gases aus C5F8, Ar und O2CH2F2 durchgeführt wird.
  15. Verfahren nach Anspruch 9, wobei die erste leitende Schicht während der ersten Einebnung entfernt wird.
  16. Verfahren nach Anspruch 9, wobei die zweite leitende Schicht während der zweiten Einebnung entfernt wird.
DE102005028630A 2004-12-29 2005-06-20 Verfahren zur Herstellung eines Halbleiterbauelements Withdrawn DE102005028630A1 (de)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7510928B2 (en) * 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
KR100863419B1 (ko) 2007-03-20 2008-10-14 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US8030203B2 (en) 2007-03-06 2011-10-04 Hynix Semiconductor Inc. Method of forming metal line of semiconductor device
JP5248902B2 (ja) 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
JP2010041028A (ja) 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
JP5102720B2 (ja) 2008-08-25 2012-12-19 東京エレクトロン株式会社 基板処理方法
JP5180121B2 (ja) 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
JP5275094B2 (ja) 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
JP5275093B2 (ja) 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
US8202766B2 (en) * 2009-06-19 2012-06-19 United Microelectronics Corp. Method for fabricating through-silicon via structure
US9312354B2 (en) 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2814972B2 (ja) * 1995-12-18 1998-10-27 日本電気株式会社 半導体装置の製造方法
JP2900881B2 (ja) * 1996-05-30 1999-06-02 日本電気株式会社 半導体装置の製造方法
US5929476A (en) * 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US5753418A (en) * 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
JP3449137B2 (ja) * 1996-11-08 2003-09-22 ソニー株式会社 半導体装置の製造方法
JP3384714B2 (ja) * 1997-07-16 2003-03-10 富士通株式会社 半導体装置およびその製造方法
CN1116695C (zh) * 1997-10-16 2003-07-30 现代电子产业株式会社 半导体元件的微细图形间隙的形成方法
TW389988B (en) * 1998-05-22 2000-05-11 United Microelectronics Corp Method for forming metal interconnect in dielectric layer with low dielectric constant
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
KR20000050330A (ko) * 1999-01-06 2000-08-05 윤종용 반도체 장치의 콘택 형성 방법
TW451405B (en) * 2000-01-12 2001-08-21 Taiwan Semiconductor Mfg Manufacturing method of dual damascene structure
KR100323140B1 (ko) * 2000-01-17 2002-02-06 윤종용 낸드형 플래쉬 메모리소자 및 그 제조방법
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7061111B2 (en) * 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
US6720249B1 (en) * 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
US6372653B1 (en) * 2000-07-07 2002-04-16 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming dual damascene structure
US6878622B1 (en) * 2000-10-10 2005-04-12 Advanced Micro Devices, Inc. Method for forming SAC using a dielectric as a BARC and FICD enlarger
US20020098673A1 (en) * 2001-01-19 2002-07-25 Ming-Shi Yeh Method for fabricating metal interconnects
SG143944A1 (en) * 2001-02-19 2008-07-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6514868B1 (en) * 2001-03-26 2003-02-04 Advanced Micro Devices, Inc. Method of creating a smaller contact using hard mask
US6815331B2 (en) * 2001-05-17 2004-11-09 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
KR100386622B1 (ko) * 2001-06-27 2003-06-09 주식회사 하이닉스반도체 듀얼 다마신 배선 형성방법
US6806197B2 (en) * 2001-08-07 2004-10-19 Micron Technology, Inc. Method of forming integrated circuitry, and method of forming a contact opening
US20030064582A1 (en) * 2001-09-28 2003-04-03 Oladeji Isaiah O. Mask layer and interconnect structure for dual damascene semiconductor manufacturing
US6831013B2 (en) * 2001-11-13 2004-12-14 United Microelectronics Corp. Method of forming a dual damascene via by using a metal hard mask layer
KR100443513B1 (ko) * 2001-12-22 2004-08-09 주식회사 하이닉스반도체 구리 금속배선 형성방법
KR20030058523A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
US7157366B2 (en) * 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
JP2004063731A (ja) * 2002-07-29 2004-02-26 Matsushita Electric Ind Co Ltd 多層配線の形成方法及びその検査方法
US6756321B2 (en) * 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US7119006B2 (en) * 2002-11-26 2006-10-10 Texas Instruments Incorporated Via formation for damascene metal conductors in an integrated circuit
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
KR100514673B1 (ko) * 2003-04-03 2005-09-13 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
US6913994B2 (en) * 2003-04-09 2005-07-05 Agency For Science, Technology And Research Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
JP2004363524A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法および半導体装置
KR100568425B1 (ko) * 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
US6946391B2 (en) * 2003-09-08 2005-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming dual damascenes
US7122903B2 (en) * 2003-10-21 2006-10-17 Sharp Kabushiki Kaisha Contact plug processing and a contact plug
US7297628B2 (en) * 2003-11-19 2007-11-20 Promos Technologies, Inc. Dynamically controllable reduction of vertical contact diameter through adjustment of etch mask stack for dielectric etch
KR100583957B1 (ko) * 2003-12-03 2006-05-26 삼성전자주식회사 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법
KR20050056392A (ko) * 2003-12-10 2005-06-16 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100607323B1 (ko) * 2004-07-12 2006-08-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP4410075B2 (ja) * 2004-09-28 2010-02-03 株式会社東芝 半導体装置およびその製造方法
US7335980B2 (en) * 2004-11-04 2008-02-26 International Business Machines Corporation Hardmask for reliability of silicon based dielectrics
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal
US7387961B2 (en) * 2005-01-31 2008-06-17 Taiwan Semiconductor Manufacturing Co., Ltd Dual damascene with via liner
TW200634983A (en) * 2005-03-18 2006-10-01 United Microelectronics Corp Method of forming a plug
US7432194B2 (en) * 2005-06-10 2008-10-07 United Microelectronics Corp. Etching method and method for forming contact opening
US7531448B2 (en) * 2005-06-22 2009-05-12 United Microelectronics Corp. Manufacturing method of dual damascene structure

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