CN1992073B - 地址译码器、存储装置、处理器装置、以及地址译码方法 - Google Patents

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Abstract

地址译码器、存储装置、处理器装置、以及地址译码方法。地址译码器包括：多个译码单元(13)，各由组合逻辑电路构成；取反电路(16)，对所述译码单元(13)的输出进行取反；“与”电路(14)，在已由所述取反电路(16)取反的所述译码单元(13)的输出信号与所述译码单元(13)的另一个输出信号之间执行逻辑“与”运算。这种布置使得可以简化电路结构、提高处理速度，并减少功耗。

Description

地址译码器、存储装置、处理器装置、以及地址译码方法
技术领域
本发明涉及用于在为诸如CPU(中央处理单元)的处理器装置提供的SRAM(静态RAM)中对地址信号进行译码处理的技术。
背景技术
在CPU(中央处理单元)的寄存器和高速缓存存储器中使用的SRAM(静态RAM)电路，设有用于在其中存储数据的多个存储器单元，所述多个存储器单元被布置为阵列形式。
图7是示出SRAM的译码电路和存储器单元的视图。图8是将图7的译码电路示出为其两个部分(预译码器和主译码器)的组合的图。在这种情况下，在图7和图8的示例中，只例示了所述多个存储器单元中的一个。图9是示出先前的SRAM的译码电路和存储器单元的视图。这个示例是通过由动态电路构成的“与非”电路来实现的，所述动态电路是这样的电路，即，其中，在没有输入时钟时，由单个pMOS电路[p沟道MOS(金属氧化物半导体)]执行预充电，并由多个nMOS(n沟道MOS)电路构成逻辑函数。
在下文中，有时也将使用动态电路配置电路称为“对电路进行动态化”。
如图7所示，SRAM 50包括按阵列形式排列的多个存储器单元51(单元阵列53；见图9)和译码电路(译码器)52。这些译码电路52和存储器单元51通过字线(选择信号线)54相互连接。
译码电路52对地址信号进行译码(地址译码)，并且对应于每一存储器单元51而设置。该译码电路52对从SRAM 50的外部接收的地址信号进行译码并激活对应于译码结果的字线54，由此执行针对对应的存储器单元51的读/写处理。
以下，以标号AD[*](*是0到i-1的整数；i是表示地址的位宽度的自然数)表示输入地址，并且输入对应于该输入地址的地址信号。此外，标号PC表示预充电信号，而标号EN表示使能信号。
图9的示例示出译码电路52的结构，译码电路52对形成单元阵列53的存储器单元51-1到51-5中的存储器单元51-2进行激活。
一般而言，如图8和图9所示，考虑到电路尺寸、布线方便、以及延迟，由两个部分(预译码电路(预译码器)521和主译码电路(主译码器)522)形成译码电路52。预译码器521设有由多个组合逻辑电路形成的译码单元55a，而主译码器522设有同样由多个组合逻辑电路形成的译码单元55b。在图9中，为便于例示，只示出了一个译码单元55b。
在预译码器521中，将地址信号输入到每个译码单元55a并使其经受预译码处理。在此之后，将来自译码单元55a的输出信号输入到主译码器522的译码单元55b并使其经受主译码处理。
此外，对于先前的SRAM 50，由于使用负逻辑的结构，从良好兼容性的角度出发，由采用其中将译码结构分成预译码器和主译码器的译码处理中的“与非”逻辑，来实现这些预译码器521和主译码器522。
在SRAM 50的技术中要求加快地址译码处理的速度.例如，下面的专利文献1公开了这样一种技术，其中，在激活给出关于存储器单元操作的指令的控制信号之前将地址信号传送到译码器.结果，在激活控制信号之后激活译码器，由此输出译码信号，以便增加存取速度并防止错误操作.
还使用了下面的用于提高SRAM 50中的地址译码速度的技术：使静态电路动态化；增加驱动功率，由此改善延迟；减少串联连接的n沟道晶体管树的级数并调节其尺寸。
这里，如图9所示，使静态电路动态化是一种只使用nMOS晶体管而不使用pMOS晶体管形成电路的技术。结果，因为可以减小pMOS晶体管的负载，所以在速度上改进了电路。
【专利文献1】日本特开No.2002-63792
然而，在这种先前的SRAM中，如果为了提高地址译码的速度而简单地增加晶体管的驱动功率(驱动能力)，则增大了晶体管的尺寸，从而扩大了布局面积并且增加了译码器的输入电容和功耗。
此外，在由“与非”逻辑实现译码处理的情况下，假定地址输入的数量是N，而预译码器输入的数量是i，则到主译码器的输入的数量是j＝CELL(N/i)(CELL(x)…关于x的天棚函数(ceiling function))。即使执行动态化，与(粗略估算的)(i+j)步长并行的选通传递时间对于地址译码处理也是必需的。
这里，可以使用“或非”逻辑代替“与非”逻辑来实现译码处理。此外，可以对这种“或非”逻辑进行动态化(动态“或非”电路)。通过使用动态“或非”电路实现译码电路52，不考虑地址的数量而使译码时间固定(例如，两个步长)，从而可以在速度上改进地址译码。
然而，在由动态“或非”电路实现译码电路时，(1)当其与输入地址匹配时其输出保持“H”状态，而(2)当其与输入地址不匹配时其输出从“H”状态变成“L”。即，除执行译码的时间之外，激活所有的字线54，由此增加了功耗，从而从操作的角度来看这不是优选的。
图10是示出先前的SRAM的译码电路和存储器单元的视图。在这个示例中，由动态“或非”电路实现译码电路52，并且为主译码器522的输出设置了“与”电路。同样，在图10的示例中，为便于例示，只例示了一个译码单元55b。
为了减少功耗，图10的示例在主译码器522的译码单元55b输出端处设有“与”电路56。向这个“与”电路56输入主译码器522的输出和使能时钟(EN_B)，并且主译码器522的输出随这个使能时钟而被脉冲化。
然而，如图10所示，因为先前的SRAM 50具有设置在主译码器522的输出端处的“与”电路56，所以需要设置用于产生使能时钟的电路。另外，在主译码器522中，需要在译码单元55b的输出之间执行的定时调节使该电路结构复杂化，并且定时调节易出故障。
此外，必须保证操作，以防止由制造SRAM 50时半导体器件的小型化和高密度封装所导致的制造变化。因此，必须确保充分的准备(set-up)时间(从确定信号时到改变时钟时的最小裕度时间)。
发明内容
鉴于前述问题，本发明的目的是(i)简化电路结构，(ii)提高处理的速度，并且(iii)减少功耗。
为了达到上述目的，根据本发明，提供了一种连接到存储器单元的地址译码器，用于根据输入的地址信号选择性地激活所述存储器单元，所述地址译码器包括：多个译码单元，各由组合逻辑电路构成；取反电路，对所述译码单元的输出进行取反；“与”电路，在已由所述取反电路取反的所述译码单元的输出信号与所述多个译码单元的另一个输出信号之间执行逻辑“与”运算.
作为优选特征，所述地址译码器进一步包括：多个预译码单元，对输入的地址信号进行译码，其中所述译码单元连接到所述多个预译码单元，接收所述多个预译码单元的输出，并对其执行进一步的译码。
作为一般特征，提供了一种存储装置，其包括：多个存储器单元，用于在其中存储信息；和地址译码器，连接到所述存储器单元，并根据输入的地址信号选择性地激活所述存储器单元，所述地址译码器包括：多个译码单元；取反电路，对所述译码单元的输出进行取反；“与”电路，在已由所述取反电路取反的所述译码单元的输出信号与所述多个译码单元的另一个输出信号之间执行逻辑“与”运算，并输出运算结果，作为用于激活所述存储器单元的选择信号。
作为优选特征，所述存储装置进一步包括：多个预译码单元，对输入的地址信号进行译码，其中所述译码单元连接到所述多个预译码单元，接收所述多个预译码单元的输出，并对其执行进一步的译码。
作为一般特征，提供了一种处理器装置，其包括存储装置，该存储装置包括：多个存储器单元，用于在其中存储信息；和地址译码器，其连接到所述存储器单元并根据输入的地址信号选择性地激活存储器单元，所述地址译码器包括：多个译码单元，各由组合逻辑电路构成；取反电路，对所述译码单元的输出进行取反；“与”电路，在已由所述取反电路取反的所述译码单元的输出信号与所述多个译码单元的另一个输出信号之间执行逻辑“与”运算，并输出运算结果，作为用于激活所述存储器单元的选择信号。
作为优选特征，所述地址译码器包括：多个预译码单元，对输入的地址信号进行译码，其中所述译码单元连接到所述多个预译码单元，接收所述多个预译码单元的输出，并对其执行进一步的译码。
作为另一个一般特征，提供了一种用于存储装置的地址译码方法，其根据输入的地址信号选择性地激活存储器单元，所述方法包括：译码步骤，利用组合逻辑电路对输入的地址信号进行译码；取反步骤，对通过译码步骤获得的译码结果进行取反；以及“与”运算步骤，在已由取反步骤进行取反的译码结果与通过译码步骤获得的另一个译码结果之间执行逻辑“与”运算，并输出运算结果，作为用于激活所述存储器单元的选择信号。
作为优选特征，所述译码步骤包括：多个预译码步骤，用于对输入的地址信号进行译码；和主译码步骤，用于接收通过所述多个预译码步骤获得的译码结果，并对其执行进一步的译码。
本发明保证至少一个下面的有利结果：
(1)简化电路结构，以便减小电路面积并提高处理速度；
(2)减少功耗；
(3)减少电路设计的工作量；
(4)对于制造LSI时的制造变化，可以期待定时自校正效果。
结合附图阅读时，根据下面的详细描述，本发明的其它目的和进一步的特征将变得明显.
附图说明
图1是示意性地示出根据本发明一个优选实施例的SRAM的结构的图；
图2是示意性地示出包括根据本实施例的SRAM的处理器的结构的图；
图3是用于描述由图2的处理器执行的处理的视图；
图4(a)和图4(b)是各用于描述在根据本实施例的SRAM中使用的“或非”电路的视图；
图5(a)和图5(b)是各用于描述根据本实施例的SRAM的主译码器的结构的视图；
图6是示出根据本实施例的SRAM的结构的具体示例的视图；
图7是示出SRAM的译码电路和存储器单元的视图；
图8是示出图7的译码电路的预译码器和主译码器的视图；
图9是示出先前的SRAM的译码电路和存储器单元的视图；以及
图10是示出先前的SRAM的译码电路和存储器单元的视图。
具体实施方式
现在参照相关附图来描述本发明的一个优选实施例。
图1是示意性地示出根据本发明一个优选实施例的SRAM的结构的图；图2是示意性地示出包括根据本实施例的SRAM的处理器的结构的图；图3是用于描述由图2的处理器执行的处理的视图。
如图2所示，把根据本发明一个优选实施例的SRAM[静态随机存取存储器；不需要存储操作(更新)的半导体存储电路]用作诸如L1高速缓存和L2高速缓存的存储器电路，该存储器电路设置在诸如CPU(中央处理单元)的处理器(处理器装置)100的同一芯片中。在这种情况下，图2是处理器100的剖视图。
如图3所示，在处理器100中，L1高速缓存102a充当数据高速缓存，用于在处理器100的处理执行时执行诸如数据加载和数据存储等的处理。此外，L1高速缓存102b充当指令高速缓存，执行诸如取指令(指令取出)的处理。
如图1所示，本实施例的SRAM 20包括地址译码器10和存储器单元阵列30。
存储器单元阵列30包括按阵列形式排列的多个(在图1中为3个)存储器单元17-1、17-2以及17-3。存储器单元17-1、17-2以及17-3中的每一个都在其中存储数据，由此保存各种信息。
在下文中，当需要指定一个特定存储器单元时，使用标号17-1、17-2以及17-3。然而，当指定任意的存储器单元时，使用标号17。
为所述多个存储器单元17中的每一个对应地设置对从SRAM 20外部接收的地址信号进行译码(地址译码；译码，分析)的地址译码器10，并将地址译码器10通过字线(选择信号线)40连接到对应的存储器单元17。
在这种情况下，以标号AD[*](其中*是从0到i-1的整数；i是代表地址位宽度的自然数)表示输入地址，并且输入对应于这个输入地址的地址信号。此外，以标号PC表示预充电信号；以标号EN表示使能信号。
如图1所示，地址译码器10具有预译码器(预译码器电路)11和主译码器(主译码电路)12。预译码器11包括多个(在图1中为3个)预译码单元(译码单元)15-1、15-2以及15-3；主译码器12包括多个(在图1中为3个)主译码单元(译码单元)13-1、13-2以及13-3。
预译码器11和主译码器12评估输入信号与已预先设置的地址数据是否匹配，由此完成译码处理。
在下文中，当需要指定一个特定的预译码单元时，使用标号15-1、15-2以及15-3。当指定任意的预译码单元时，使用标号15。类似地，当需要指定一个特定的主译码单元时，使用标号13-1、13-2以及13-3。当指定任意的主译码单元时，使用标号13。
在当前的SRAM 20中，预译码单元15-1、15-2以及15-3和主译码单元13-1、13-2以及13-3各由动态“或非”电路(由动态电路构成的“或非”电路)实现。
图4(a)和图4(b)是各用于描述在根据本实施例的SRAM 20中使用的动态“或非”电路的视图。图4(a)示出静态“或非”电路的示例；图4(b)示出动态“或非”电路的示例。
如图4(a)所示，例如，静态“或非”(静态-或非)电路包括非门(非电路)63和64、pMOS晶体管61以及nMOS晶体管62。非门64的数量[在图4(a)中为4个]等于输入信号的数量。非门64对从外部输入的地址信号A1到A4进行取反，并产生信号xa1、xa2、xa3以及xa4。
pMOS晶体管61的数量[在图4(a)中为4个]等于输入信号的数量，并且这些pMOS晶体管被串联布置。将输入信号A1到A4的取反信号xa1到xa4对应输入到每一个pMOS晶体管61。nMOS晶体62的数量[在图4(a)中为4个]等于输入信号的数量，并被并联布置在pMOS晶体管61的下游。
这种静态“或非”电路输出输入信号A1、A2、A3以及A4之间的“与”，作为输出信号X1。即，X1＝A1·A2·A3·A4成立(在下文中，“·”表示“与”运算)。
另外，如图4(a)所示，设置在静态“或非”电路的输出端的非门(非电路)63使该电路成为静态“或”(静态-或)电路，并获得输出信号X2。即：
X2＝X1＝A1·A2·A3·A4
然而，因为在图4(a)中示出的静态“或非”电路包括多个串联连接的pMOS晶体管61，所以输出信号X1从低向高的转变较慢。
与之对照，如图4(b)所示，在当前的SRAM 20的地址译码器10中使用的动态“或非”(动态-或非)电路包括非门(“非”电路)64、nMOS晶体管62-1、62-2、62-3、62-4和62-5、以及预充电晶体管65。
非门64的数量[在图4(b)中为4个]等于输入信号的数量。非门64对从外部输入的地址信号A1到A4进行取反，并产生信号xa1、xa2、xa3以及xa4。
这些nMOS晶体管62-1、62-2、62-3以及62-4被并联布置，并接收由非门64对输入信号A1到A4进行取反后的取反信号xa1到xa4。此外，将nMOS晶体管62-5连同预充电晶体管(PC)65与nMOS晶体管62-1串联布置。
预充电晶体管65对要被预先预充电到“高”的动态节点(nd)进行设置，并在多于一个的输入端子变成“高”时使该动态节点(nd)放电到“低”。
动态“或非”电路输出输入信号A1、A2、A3以及A4之间的“与”，作为输出信号Y1.即，Y1＝A1·A2·A3·A4成立.
此外，如图4(b)所示，设置在动态“或非”电路的输出端的取反电路66使该电路成为动态“或”(动态-或)电路，并可以获得输出信号Y2。即：
Y2＝Y1＝A1·A2·A3·A4
取反电路66包括非门63和保持器晶体管(保持器)67，一旦输出变成“低”该保持器67就强制维持高电平。在该动态电路中，当预充电晶体管65处于截止状态并且所有输入端子的电平为低时，动态节点(nd)落入被称为浮接状态的不稳定状态，在该状态下该动态节点既不连接到Vdd也不连接到Vss。在正常使用的情况下，这种状态将导致错误操作，因而，保持器晶体管67防止由于泄漏而导致的电平降低。
因为动态“或非”电路是由nMOS晶体管构成的，所以可以减少pMOS晶体管的负载，从而简化并在速度上改进该电路。
此外，在当前的SRAM 20中，主译码器12具有设置在主译码单元13-1、13-2和13-3下游的“与”电路14-1、14-2和14-3以及非门(“非”电路)16-1、16-2和16-3。
在下文中，当需要指定一个特定的“与”电路时，使用标号14-1到14-3。然而，当指定任意的“与”电路时，使用标号14。同样地，当需要指定一个特定的主非门时，使用标号16-1到16-3。然而，当指定任意的主非门时，使用标号16。
非门(取反信号产生单元，取反电路)16对来自主译码单元13的输出信号进行取反。这个非门16接收来自主译码单元13的输出信号。此外，将已由非门16取反的来自主译码单元13的输出信号输入到“与”电路14。
“与”电路14获得一个译码单元的输出信号与已由非门16取反的另一个译码单元13的输出信号之间的逻辑“与”，并输出结果，作为用于激活存储器单元17的选择信号。
这个“与”电路14接收设置在“与”电路14上游的主译码单元13的输出信号，以及邻近上述主译码单元13的另一个主译码单元13的输出信号，该输出信号是经非门16取反的取反信号。
在图1的示例中，例如，“与”电路14-1接收主译码单元13-1的输出信号和从主译码单元13-2输出之后经非门16-1取反的输出信号(取反信号)。类似地，“与”电路14-2接收主译码单元13-2的输出信号和从主译码单元13-3输出之后经非门16-2取反的输出信号(取反信号)。
图5(a)和图5(b)是用于描述根据本实施例的SRAM 20的主译码器12的结构的图。图5(a)示出执行译码处理之前的初始状态的示例；图5(b)示出执行译码处理之后的状态。
例如，如果在图5(a)示出的状态下执行译码处理，则主译码单元13-1和主译码单元13-3输出“低(L)”，而主译码单元13-2输出“高(H)”。在此情况下，如图5(b)所示，选中字线40-2，并且其状态从“L”变成“H”，而其它线40-1和40-3的状态保持“L”。
结果，可以对连接到字线40-2的存储器单元17执行数据读/写处理。
在地址译码器10中，与输入地址不匹配的译码器的输出电势从“H”变成“L”。如果这个未选中的电路的输出结果被认为是从“高(H)”变成“低(L)”的脉冲信号，则可以将经非门16取反之后的这个信号视为“已经受过来自主译码单元13的输出(主译码单元输出)的定时调节的使能时钟”。
即，通过获得上述的与另一个主译码单元13的输出之间的逻辑“与”，主译码单元13能够实现操作，使得(1)选中的字线40的状态从“L”变成“H”，而(2)其它字线40的状态保持“L”。
换句话说，在当前的SRAM 20中，主译码单元13能够使用从与其邻近的另一个主译码单元13输出之后经非门16取反为使能时钟的信号。这种布置消除了准备用于产生使能时钟的电路的必要性，由此简化了电路构造并减少了功耗。另外，不需要在主译码器12的主译码单元13之间执行定时调节。
图6是示出根据本发明一个优选实施例的SRAM 20的结构的具体示例的图。下面参照图6，描述由当前的SRAM 20的地址译码器10执行的处理。
图6的示例示出用于存储器单元阵列30中的存储器单元17-2的地址译码器10。在图6的示例中，输入6位的地址信号(AD[0]到AD[5])。预译码器11包括预译码单元15-1到15-6；主译码器12包括主译码单元13-1到13-4。另外，在图6的示例中，省略每个预译码单元(15)的保持器晶体管67(见图4)。
向每个预译码单元15输入任意两个地址位。在主译码器12中，从预译码器11向每个主译码单元13输入三根信号线。
在这个预译码单元15中，当输入的地址信号与已预先设置的地址数据匹配时，节点152输出“L”，否则，节点151放电并向节点152输出“H”。
主译码单元13包括“或非”单元131和“与非”单元132。主译码单元13接收预译码单元15的结果并对其执行译码处理。
如果“或非”单元131的译码处理结果与已预先设置的地址数据匹配，则节点133保持“H”。如果该结果与地址数据不匹配，则节点133放电到“L”。
译码结果被输出到后一级处的“与非”单元132，并经由非门16被输出到邻近的主译码单元13的“与非”单元132，作为使能信号(见箭头a)。
“与非”单元132接收“或非”单元131的结果和来自另一主译码单元13的使能信号。只有当符合条件时，“与非”单元132才使该结果转变成脉冲(“L到H”)，或者相反，向字线40输出“L”。利用这种布置，可以对任意的单元执行读/写操作。
在这种情况下，如果在邻近的主译码单元13之间形成输出结果链，则错误操作依赖于输入的组合而发生，因为预译码器11(预译码单元15)的输出并非总是同时到达主译码器12(主译码单元13)。更具体地，在由“或非”电路做出判决之前，可以接收来自另一主译码单元13的使能信号，由此导致字线40的多个选中。
因此，必需在发送/接收使能信号的主译码单元13的输入信号之间确认到达时间。例如，假定针对主译码单元13的输入的数量是n，必需评估错误操作是否在最多2n个信号之间发生，以便增加仿真模式的数量。
因此，在本实施例中，当由每一主译码单元13接收的经预译码的信号的数量是n时，(n-1)个输入信号构成一组，并在这个组中执行使能信号的发送/接收。
在图6的示例中，从预译码器11向每个主译码单元13输入三根信号线(n＝3)。在这三根信号线A、B和C中，信号A和信号B布置在公共组中，由此使得可以收发使能信号。
结果，将其中应当考虑变化的信号的数量减少到2，因而，在这两个信号之间确保的定时可以抑制错误操作，以便减少在电路设计所需的工作量.
这样，根据本实施例的SRAM 20，提高了译码器的处理速度。另外，消除了用于产生针对主译码单元13的使能信号的附加电路的必要性，由此简化了电路结构。
此外，在主译码器12中产生针对主译码器的使能信号12，使得不需要对每个输入信号进行定时调节。因此，减少了电路设计所需的工作量。
此外，对于制造LSI时的制造变化，也可以期待定时自校正效果。
此外，决不应当将本发明限于上述例示的实施例，而在不背离本发明要旨的情况下可以提出各种变化或修改。
例如，向地址译码器10输入的位数量不应当限于6，而可以应用2到5位或多于7位。
此外，预译码单元15和主译码单元13的结构决不应当限于上述实施例的结构，而在不背离本发明要旨的情况下可以提出各种变化或修改。
本发明可以概括如下。
提供了一种处理器装置，其包括半导体存储器，
该半导体存储器包括：
多个存储器单元，用于在其中存储数据；
地址译码器，对应于所述多个存储器单元而设置，用于根据在其中输入的地址信号选择性地激活一个存储器单元，并且该地址译码器包括：
多个译码单元，各由动态“或非”电路构成；
取反信号产生单元，对所述多个译码单元中的第一译码单元的输出进行取反；以及
“与”电路，在已由取反信号产生单元取反的第一译码单元的输出信号与邻近于第一译码单元的第二译码单元的输出信号之间执行逻辑“与”运算，并输出逻辑“与”运算的结果，作为选择信号。
作为优选特征，所述地址译码器包括：
预译码器，其对地址信号进行预译码；和
主译码器，设置在预译码器的下游，用于对已由预译码器预译码的地址信号进行译码，
所述主译码器包括：
多个译码单元，各由动态“或非”电路构成；
取反信号产生单元；以及
“与”电路。
作为一般特征，提供了一种半导体存储电路，其包括：
多个存储器单元，用于在其中存储数据；和
地址译码器，对应于所述多个存储器单元而设置，用于根据在其中输入的地址信号选择性地激活一个存储器单元，
所述地址译码器包括：
多个译码单元，各由动态“或非”电路构成；
取反信号产生单元，其对所述多个译码单元中的第一译码单元的输出进行取反；以及
“与”电路，在已由取反信号产生单元取反的第一译码单元的输出信号与邻近第一译码单元的第二译码单元的输出信号之间执行逻辑“与”运算，并输出逻辑“与”运算的结果，作为选择信号。
作为优选特征，所述地址译码器包括：
预译码器，其对地址信号进行预译码；和
主译码器，设置在预译码器的下游，用于对已由预译码器预译码的地址信号进行译码，
所述主译码器包括：
多个译码单元，各由动态“或非”电路构成；
取反信号产生单元；以及
“与”电路。
作为又一一般特征，提供了一种地址译码器，其对应于多个存储器单元而设置，用于根据在其中输入的地址信号选择性地激活一个存储器单元，该地址译码器包括：
多个译码单元，各由动态“或非”电路构成；
取反信号产生单元，对所述多个译码单元中的第一译码单元的输出进行取反；以及
“与”电路，在已由取反信号产生单元取反的第一译码单元的输出信号与邻近于第一译码单元的第二译码单元的输出信号之间执行“与”运算，并输出逻辑“与”运算的结果，作为选择信号。
作为优选特征，所述地址译码器进一步包括：
预译码器，其对地址信号进行预译码；和
主译码器，设置在预译码器的下游，用于对已由预译码器预译码的地址信号进行译码，
所述主译码器包括：
多个译码单元，各由动态“或非”电路构成；
取反信号产生单元；以及
“与”电路。
本发明的应用不应当限于地址信号译码，并且可以将本申请应用于对各类信息的译码处理。

Claims (8)

1.一种连接到存储器单元(17)的地址译码器，用于根据输入的地址信号选择性地激活所述存储器单元(17)，所述地址译码器包括：
多个译码单元(13)，各由组合逻辑电路构成；
取反电路(16)，对所述译码单元(13)的输出进行取反；
“与”电路(14)，在所述多个译码单元(13)中的一个的输出信号与经所述取反电路(16)取反后的、所述多个译码单元(13)中的另一个的输出信号之间执行逻辑“与”运算。
2.如权利要求1所述的地址译码器，进一步包括：
多个预译码单元(15)，对输入的地址信号进行译码；和
主译码单元(13)，连接到所述多个预译码单元(15)，接收所述多个预译码单元(15)的输出，并对其执行进一步的译码。
3.一种存储器装置，包括：
多个存储器单元(17)，用于在其中存储信息；和
地址译码器(10)，连接到所述存储器单元(17)，用于根据输入的地址信号选择性地激活所述存储器单元(17)，
所述地址译码器(10)包括：
多个译码单元(13)；
取反电路(16)，对所述译码单元(13)的输出进行取反；
“与”电路(14)，在所述多个译码单元(13)中的一个的输出信号与经所述取反电路(16)取反后的、所述多个译码单元(13)中的另一个的输出信号之间执行逻辑“与”运算，并输出运算结果，作为用于激活所述存储器单元(17)的选择信号。
4.如权利要求3所述的存储器装置，进一步包括：
多个预译码单元(15)，对输入的地址信号进行译码；和
主译码单元(13)，连接到所述多个预译码单元(15)，接收所述多个预译码单元(15)的输出，并对其执行进一步的译码。
5.一种处理器装置，包括存储器装置，
所述存储器装置包括：
多个存储器单元(17)，用于在其中存储信息；和
地址译码器(10)，连接到所述存储器单元(17)，用于根据输入的地址信号选择性地激活所述存储器单元(17)，
所述地址译码器(10)包括：
多个译码单元(13)，各由组合逻辑电路构成；
取反电路(16)，对所述译码单元(13)的输出进行取反；
“与”电路(14)，在所述多个译码单元(13)中的一个的输出信号与经所述取反电路(16)取反后的、所述多个译码单元(13)中的另一个的输出信号之间执行逻辑“与”运算，并输出运算结果，作为用于激活所述存储器单元(17)的选择信号。
6.如权利要求5所述的处理器装置，其中，所述地址译码器(10)包括：
多个预译码单元(15)，对输入的地址信号进行译码；和
主译码单元(13)，连接到所述多个预译码单元(15)，接收所述多个预译码单元(15)的输出，并对其执行进一步的译码。
7.一种用于存储器装置的地址译码方法，根据输入的地址信号选择性地激活存储器单元(17)，包括以下步骤：
译码步骤，借助组合逻辑电路对输入的地址信号进行译码；
取反步骤，对通过译码步骤得到的译码结果进行取反；以及
“与”运算步骤，在所述译码结果与通过所述取反步骤进行取反后的、由所述译码步骤得到的另一译码结果之间执行逻辑“与”运算，并输出运算结果，作为用于激活所述存储器单元的选择信号。
8.如权利要求7所述的地址译码方法，其中，所述译码步骤进一步包括以下步骤：
多个预译码步骤，用于对输入的地址信号进行译码；和
主译码步骤，用于接收通过所述多个预译码步骤获得的译码结果，并对其执行进一步的译码。
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