CN1700434A - 在焊盘内的测试电路 - Google Patents

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Abstract

本发明涉及集成电路芯片与封装该集成电路芯片的管壳之间互连的末端配置。更具体地，关于集成电路芯片有源电路上方的接合焊盘的配置以便降低芯片尺寸。将第一接合焊盘置于集成电路的有源区域，其中该第一接合焊盘电连接到该集成电路的有源区域外部的第二接合焊盘。封装期间使用第二接合焊盘，测试使用第一接合焊盘的封装。当涉及使用第一接合焊盘的过程已经证实成功且可持续时，第二接合焊盘可以被除去，导致集成电路器件尺寸的降低。可节省芯片面积，增加一个硅片上可以制造的器件数目，器件成本降低。无论芯片大小由电路的复杂性决定还是由封装的引线数目决定，本发明的方法都工作得很好。本发明可以使用在其他材料的集成电路器件的制造。

Description

在焊盘内的测试电路
技术领域
本发明涉及集成电路，更具体地说，本发明涉及集成电路接合焊盘装置。
背景技术
集成电路(Inegrated Circuit，IC)典型地由多行位于电路小片(die)的边缘和有源电路之间的输入/输出(input/output，I/O)焊盘制成。典型的输入/输出焊盘布局包含通过导电通路连接到外部线路的接合焊盘、执行所要求的输入/输出功能的硅片的有源区域。外部线路的接合焊盘用于通过接合外部电路接合焊盘与封装焊针的金属线把器件的有源电路连接到封装引脚。输入/输出焊盘使得芯片的核心功能能够与外部信号、器件的电源以及接地电压连接。器件的有源电路通常不在电路接合焊盘下面的芯片面积内。这是因为，当连接线路接合焊盘到封装引脚的线路被压力接合到电路小片时，线路接合焊盘下面的集成电路可能损坏。因为集成电路器件的成本与集成电路的芯片面积直接相关，降低线路接合焊盘占用的芯片面积引起极大关注。
发展应用称作焊盘下电路(circuit under pad，CUP)方法的制造技术的努力已经在进行中，该方法中，线路接合焊盘被制造在集成电路器件电路小片的有源区域内。特别是，一种方法在临近选定线路接合焊盘使用冗余的有源电路。冗余线路的目的是帮助确定是否发生了由于线路接合操作引起的结构损坏。然而，这种技术仅限于使用在有源区域的电路数量限制的集成电路器件上，而不是需要的输入/输出线路接合焊盘的数量限制的集成电路器件上。
这种方法仅在无输入/输出限制的设计中奏效，因为需要为防止临近线路接合焊盘的冗余电路腾出空间。不论是否采用焊盘下电路，芯片的尺寸都保持相同。可能在冗余电路顶端执行接合以便帮助证明没有结构损坏。这种方法可能是单步的焊盘下电路技术，因为仅要求一个单独的所有层故障发生。这样的实现效率较低，因为这种方法假定芯片不是受限的输入/输出线路接合焊盘。
通过将本领域内的通常技术的这种系统与本申请的其他部分结合附图的本发明作比较，对本领域的普通技术人员而言，传统的和惯常的方法的进一步限制和缺点变得更加明显。
发明内容
本发明的一个方面可能在一个集成电路接合焊盘配置内发现，该接合焊盘配置包括第一接合焊盘，该第一接合焊盘包含位于第一区域上方的第一曝光导体层，相对进一步远离集成电路芯片边缘，该第一区域包括有源电路元件。本发明的典型实施方式也可能包括第二接合焊盘，该第二接合焊盘包括位于第二曝光导体层上方，相对较接近集成电路芯片边缘，该第二区域不包括有源电路元件。另外，本发明的典型实施方式可能包括连接第一曝光导体层和第二曝光导体层的第一导电通路。第二接合焊盘和导电通路可能在不改变集成电路的其余电路的情况下被除去以便降低集成电路芯片的尺寸。根据本发明的典型实施方式，集成电路芯片可能包括硅，有源电路元件可能包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。第一接合焊盘和第二接合焊盘可能适于导线接合，接合可能包括气压粘结。
本发明的另外的方面可能在一种集成电路器件内看到，该集成电路器件包括半导体芯片，该半导体芯片包含多个有源区域，每个有源区域包括位于该有源区域的至少一个部分上方的第一曝光导体层。每个有源区域的第一曝光导体层可能被连接到对应的该有源区域外部的第二曝光导体层，第一曝光导电区域和第二曝光导电区域适于线路的接合。半导体芯片包括硅，多个有源区域中的每个包括用于传输信号进入或者传输信号输出该半导体芯片中至少一个的电路。每个有源区域包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。
本发明的更进一步的方面可能在一种用于执行至少一个预定功能的集成电路器件内观察到。这样的器件包括半导体芯片，该半导体芯片包含第一区域，该第一区域包括用于执行该至少一个预定功能的有源电路元件的配置。该器件也可能包括多个第一接合焊盘区域，每个第一接合焊盘区域包括用于分离出进入和输出该第一区域的组合信号中至少一个的有源电路元件。每个第一接合焊盘可能包含用于传输该组合信号的第一曝光导体层。每个半导体芯片可能包含第二区域，该第二区域包括多个第二接合焊盘区域，每个第二接合焊盘区域对应第一接合焊盘区域中的一个，第二接合焊盘区域可能不包括有源电路元件。每个第二接合焊盘区域可能包括被组合导线连接到对应第一接合焊盘区域的该曝光导体层的第二曝光导体层，第一曝光导体层和第二曝光导体层可能适于导线的接合。该半导体芯片可能包括硅，该有源电路元件可能包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。在本发明的典型实施方式中，通过除去该半导体芯片的第二区域，无需修改有源电路元件的配置和预定功能的性能中的至少一个，即可能降低该半导体芯片的至少一个尺寸。
依然是在本发明的其他方面可能在制造一种集成电路器件的方法中发现，该集成电路器件包括核心区域和位于至少一个有源电路元件上方的第一多个接合焊盘。该方法可能包括：建立布图设计，该布图设计至少显示该核心区域、第一多个接合焊盘和位于不具有有源电路元件的器件区域的第二多个接合焊盘。该方法可能包括使用第一多个接合焊盘封装制造好的电路小片的第一部分，测试第一部分以确定第一多个接合焊盘的使用是否成功。如果测试成功，该方法可能包括修改布图设计信息以除去第二多个接合焊盘。如果测试不成功，该方法也可能包括修改该布图设计信息，重复封装、测试、修改，直到测试成功。该方法可能包括使用第二多个接合焊盘封装制造好的电路小片的第二部分并把该封装好的第二部分交付给用户。
在本发明的典型实施方式中，该集成电路器件包括硅。封装包括把导线接合到至少一个接合焊盘，接合包括气压粘结。有源电路元件可能包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。多个第二接合焊盘中的每个可能被导电通路连接到对应的第一多个接合焊盘中的一个。如果测试成功，该方法也可能包括使用第一多个接合焊盘封装该电路小片，并将使用第一多个接合焊盘封装好的电路小片交付用户。另外，该方法可能包括使用该布图设计信息制造集成电路。
根据本发明的一方面，所提供的集成电路接合焊盘配置包括：
第一接合焊盘，该第一接合焊盘包含位于第一区域上方的第一曝光导体层，相对远离该集成电路芯片的边缘，该第一区域包括有源电路元件；
第二接合焊盘，该第二接合焊盘包括位于第二区域上方的第二曝光导体层，相对较接近该集成电路芯片的边缘，该第二区域不包括有源电路元件；
连接该第一曝光导体层和第二曝光导体层的导电通路；
其中该第二接合焊盘和该导电通路可能被除去以便在不改变集成电路的其他电路的情况下降低该集成电路芯片的尺寸。
优选地，该集成电路芯片包括硅。
优选地，有源电路元件包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。
优选地，第一接合焊盘和第二接合焊盘适于导线的接合。
优选地，该接合包括气压粘结。
根据本发明的一方面，集成电路器件包括：
半导体芯片，该半导体芯片包含多个有源区域，每个有源区域包括位于该有源区域的至少一个部分上的第一曝光导体层，其中每个有源区域的该第一曝光导体层被连接到该有源区域外部的对应第二曝光导体层，其中第一曝光导体层和第二曝光导体层适于线路接合。
优选地，该半导体芯片包括硅。
优选地，该多个有源区域中的每个包括向该半导体芯片输入信号和输出信号的电路中的至少一个。
优选地，每个该有源区域包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。
根据本发明的一方面，提供执行至少一个预定功能的集成电路器件，该器件包括：
半导体芯片，该半导体芯片包含第一区域和多个第一接合焊盘区域，该第一区域包括执行至少一个预定功能的有源电路元件配置，该多个第一接合焊盘区域中每个包括用于分离出进入和输出该第一区域的组合信号中至少一个的有源电路元件，每个第一接合焊盘区域包含用于传输该组合信号的第一曝光导体层；
该半导体芯片包含第二区域，该第二区域包括多个第二接合焊盘区域，每个该第二接合焊盘区域对应第一接合焊盘区域中的一个，第二接合焊盘区域不包括有源电路元件，每个第二接合焊盘区域包括被组合导线连接到该对应第一接合焊盘区域的曝光导体层的第二曝光导体层；
该第一曝光导体层和第二曝光导体层适于导线接合。
优选地，该半导体芯片包括硅。
优选地，每个该有源区域包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。
优选地，通过除去该半导体芯片的第二区域，无需修改有源电路元件的配置和预定功能的性能中的至少一个，即可能降低该半导体芯片的至少一个尺寸。
根据本发明的一方面，提供了一种制造集成电路器件的方法，该集成电路器件包括核心区域和位于至少一个有源电路元件上方的第一多个接合焊盘，该方法包括：
i)建立布图设计信息，该布图设计信息至少显示核心区域、第一多个接合焊盘和位于不具有有源电路元件的器件的一个部分上的第二多个接合焊盘；
ii)使用第一多个接合焊盘封装制造好的集成电路芯片的第一部分；
iii)测试该第一部分以便确定第一多个接合焊盘的使用是否成功；
iv)如果测试成功，修改布图设计信息以除去第二多个接合焊盘；
v)如果测试不成功，修改布图设计信息；
vi)重复(ii)到(iv)直到测试成功。
优选地，该方法进一步包括：
vii)使用第二多个接合焊盘封装制造好的电路小片的第二部分；
viii)将封装好的第二部分交付给用户。
优选地，该集成电路包括硅。
优选地，该封装包括将导线接合到至少一个接合焊盘。
优选地，该接合包括气压粘结。
优选地，有源电路元件包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一个。
优选地，第二多个接合焊盘中的每个被导电通路连接到对应的第一多个接合焊盘。
优选地，该方法进一步包括：
vii)如果测试成功，用第一多个接合焊盘封装电路小片；
viii)将使用第一多个接合焊盘封装好的电路小片交付用户。
优选地，该方法进一步包括使用布图设计信息制造集成电路芯片。
本发明的所述以及其他优点、方面和新颖的特征，以及所示实施方式的细节，通过以下描述和图式将被更充分地理解。
附图说明
图1显示根据本发明的一种典型实施方式的示例的集成电路器件，该集成电路器件包含多个内部线路接合焊盘，每个内部线路接合焊盘被导电通路连接到外部线路接合焊盘，该外部线路接合焊盘用于提供电线到封装接合手指的电连接。
图2显示根据本发明的一种典型实施方式的示例的输入/输出焊盘结构配置，该焊盘结构包含位于该输入/输出焊盘得有源区域的一部分上方的内部线路接合焊盘，该内部接合焊盘被导电通路连接到外部线路接合焊盘。
图3显示根据本发明的实施方式的示例的集成电路器件，该集成电路器件包含多个内部线路接合焊盘，每个线路接合焊盘被导电通路连接到外部接合焊盘，内部线路接合焊盘用于提供电线到伴随限定的内部线路接合焊盘下电路的封装接合手指间的电连接。
图4显示根据本发明的典型实施方式的示例集成电路器件配置，其中接合焊盘置于输入/输出焊盘的有源区域的上方。
图5显示根据本发明的典型实施方式的建立集成电路设计的方法。
图6显示根据本发明的典型实施方式的制造集成电路的方法。
具体实施方式
本发明的一方面涉及集成电路芯片和包装该集成电路芯片的管壳之间的互相连接点配置。更特别地，本发明的一方面是关于位于集成电路芯片的有源电路上方且为了降低电路小片的尺寸的线路接合焊盘配置。在本发明的典型实施方式中，采用双步骤、称作焊盘下测试电路(TCUP)的焊盘下电路(CUP)方法。该方法最初不会缩小该集成电路器件的尺寸(a/k/a，“chip”)，但是该方法可用于输入/输出受限的设计以便改善焊盘下电路的质量。外部线路接合焊盘和内部线路接合焊盘(a/k/a，TCUP)的同时使用是唯一的，因为其允许使得焊盘下线路与交付客户的使用同样的集成电路器件的质量一致。
本发明的典型实施方式可能将第一线路接合焊盘置于集成电路的有源区域上方，其中该第一线路接合焊盘电连接到该集成电路的有源区域外部的第二线路接合焊盘。该集成电路的制造和交付可能继续进行，在封装期间使用第一线路接合焊盘，与此同时，测试使用第一线路接合焊盘的封装。当涉及使用第一线路接合焊盘的步骤证明成功且可持续时，第二线路接合焊盘可能被除去，以致降低集成电路器件的尺寸。该方法可能用于节省电路封装区域，增加可以制造在一个硅片上的器件数目，导致降低器件的成本。无论芯片大小由电路的复杂性决定还是由封装的引线数目决定，本发明的方法都适用。虽然曾经提到的该技术的应用是在硅片上，但是在不脱离本发明的精神和范围的情况下，本发明的实施方式也可以使用在使用其他的材料的集成电路器件的制造。
术语“有源区域”和“有源电路”用于此处是指集成电路的区域或者集成电路的部分，在该集成电路中，电路元件在对应集成电路晶片制造过程中已经制造出来。例如，诸如晶体管、二极管、电阻器、电容器、感应器的电子元件和在半导体材料制造过程中产生的其他载流结构，可能被看作该应用目的的电路元件。与此相反，内部没有形成电子元件的集成电路晶片或者电路小片可能被看作是“非放射区域”或“不活跃区”。
图1显示根据本发明的典型实施方式的示范的集成电路(IC)器件100，该集成电路器件100包含多个内部线路接合焊盘115，每个内部线路接合焊盘115被导电通路120连接到用于提供电线150到封装接合手指140的电连接的外部线路接合焊盘110。如图1所示，集成电路器件100包括设置在集成电路管壳内的集成电路芯片105，该集成电路管壳包含多个封装接合手指140。该集成电路芯片105包括周围设置有附属输入/输出焊盘130的核心区域160。在本发明的典型实施方式中，每个输入/输出焊盘130包括位于该输入/输出焊盘130的有源电路区域的一部分上方的内部线路接合焊盘115，形成所谓的焊盘下电路。图1的内部线路接合焊盘115被导电通路120连接到集成电路芯片105的有源电路区域外面的外部线路接合焊盘110。图1所示的封装接合手指140被线路150连接到外部线路接合焊盘110。如图1所示，采用外部线路接合焊盘110的集成电路芯片105具有与采用传统的设计方法的集成电路芯片同样的内部X尺寸(即宽度)170和Y尺寸(即高度)175。
在本发明的典型实施方式中，通过使用外线路接合焊盘110，位于内部线路接合焊盘115下面的焊盘下电路可能符合客户的交付认证。位于内部线路接合焊盘115下面的焊盘下电路可能遵从长度和严格的认证过程以便降低或者消除线路接合的压力引起的设备失效的风险。这种失效可以通过测试内部线路接合焊盘115在取自交付给客户的集成电路器件同一批次的集成电路器件的样品上的使用来监控。这种监控可以这样完成，例如，通过偶尔的延迟将内部线路接合焊盘115下面的焊盘下电路接合到已经进行过线路接合的层，检查内部线路接合焊盘和它下面的连接到该输入/输出焊盘130的有源器件的金属层的任何损伤。根据本发明的典型实施方式，使得独立于任何客户的表单或者生产条件限制的内部线路接合焊盘115下面的焊盘下电路的完整评价成为可能。由于外部线路接合焊盘110的使用，这成为可能。外部线路接合焊盘下面没有冗余电路。这消除了由于线路接合引起的有源电路的任何可能风险。集成电路器件100可以立即载运给客户，无需冒内部线路接合焊盘115的不成熟应用所引起的未经证实的焊盘下线路方法的实地失效的风险。通过使用本发明的典型实施方式，制造商可以使用外部线路接合焊盘110连续载运产品，而对内部线路接合焊盘115的使用的认证正在进行中。没有由于使用本发明的焊盘下电路方法引起的调度风险。
图2显示根据本发明的典型实施方式的示例的输入/输出焊盘结构200的配置，该输入/输出焊盘结构200包含位于输入/输出焊盘230的有源区域的一部分上方的内部线路接合焊盘215，该输入/输出焊盘结构200被导电通路220连接到外部线路接合焊盘210。外部线路接合焊盘210、内部线路接合焊盘215、导电通路220和图2的输入/输出焊盘230能分别对应，例如，图1的外部线路接合焊盘110、内部线路接合焊盘115、导电通路120和输入/输出焊盘130。输入/输出焊盘230可以包括用于分离集成电路器件的核心部分有源电路、例如其他的集成电路器件的外部电路、或者电源和接地的有源电路，该核心部分是例如图1的核心160。在本发明的典型实施方式中，外部线路接合焊盘210位于集成电路器件的区域内，该集成电路器件下面没有有源元件或导电通路。然而，内部线路接合焊盘215位于输入/输出焊盘230的有源电路的一部分上方。导电通路220将外部线路接合焊盘210连接到内部线路接合焊盘215。外部线路接合焊盘210的突起280超过输入/输出焊盘230的最外部分，显示潜在地降低了沿着集成电路芯片的一个边缘的尺寸，该集成电路芯片是诸如图1的集成电路芯片105的集成电路芯片，根据本发明的典型实施方式，通过使用内部线路接合焊盘，集成电路芯片105的尺寸被保留了。
图3显示根据本发明的实施方式的示例的集成电路器件300，该集成电路300包含多个内部线路接合焊盘315，每个内部线路接合焊盘315被导电通路320连接到外部接合焊盘310，内部线路接合焊盘315用于为电线350到伴随有内部线路接合焊盘315下电路认证的封装接合手指340之间提供电连接。如图3所示，集成电路器件300包括集成电路芯片305，该集成电路芯片305包含围绕核心区域360的多个输入/输出焊盘330。每个输入/输出焊盘330包括内部线路接合焊盘315，该内部线路接合焊盘315被电线350连接到富庶封装接合手指340中的单独一个上。图3所示的集成电路300的输入/输出焊盘330、集成电路核心区域360、封装接合手指340和电线350可能分别对应，例如，图1的集成电路100的输入/输出焊盘130、集成电路核心区域160、封装接合手指140和电线150。图3的集成电路芯片305在每个功能方面与图1的集成电路芯片105可以是一样的，不同之处在于图3中存在内部线路接合焊盘315和导电通路320。
内部线路接合焊盘315和导电通路320被加到图1的集成电路设计中，以便允许集成电路芯片的制造可以用于：使用外部线路接合焊盘310交货给客户，和测试使用内部线路接合焊盘315的线路接合以便降低以后的芯片尺寸。一旦线路接合过程和内部线路接合焊盘315下面的电路(即焊盘下电路)通过测试被证明，焊盘下测试电路配置的外部线路接合焊盘310即可除去，导致芯片布图设计尺寸降低。与必须包括在有源区域330内改变电路的风险相比，外部线路接合焊盘310的移除对于器件布图设计是相对低风险的改变。
在本发明的典型实施方式中，糟糕的电路设计或意外的机械问题引起的新的焊盘下测试电路(即内部线路接合焊盘)不奏效的风险被适当地限制在组合内部线路接合焊盘和外部线路接合焊盘的集成电路设计期间(即第一步)。因为内部线路接合焊盘315被置于输入/输出焊盘330的有源区域上方，其余的焊盘环路总线可以降低以容纳影响其载流能力的焊盘。然而，焊盘环路总线的降低引起的电路操作上的影响可以在测试和认证内部线路接合焊盘315期间解决，显示了独立的风险，该风险独立于制造器件时对内部线路接合焊盘315的后期测试和认证的风险。
本发明的典型实施方式所提供的在集成电路芯片面积上的节省具有特殊意义，当集成电路芯片尺寸减少时，用于集成电路芯片的节省下来的面积增加了。例如，通过使用本发明的典型实施方式除去采用0.18u方法制造的集成电路内的外部接合焊盘，该集成电路芯片的每条侧边有大约74u被移除。这显示节省了148u的集成电路芯片宽度(例如图1的X尺寸170)和148u的集成电路芯片高度(例如图1的尺寸175)。对具有小核心面积的集成电路器件来说，由于使用本发明的典型实施方式，集成电路芯片面积显著降低了。例如，在现有的芯片尺寸为1486u高、1680u宽的集成电路器件情况下，在宽度和高度上的148u的尺寸降低导致节省了大约446,664平方微米的芯片面积或17.89％的芯片面积。
图4显示根据本发明的实施方式的示例的集成电路器件400的配置，其中外部线路接合焊盘和导电通路，例如图3的集成电路器件300的外部线路接合焊盘310和导电通路320之类的，在发展随后对内部线路接合焊盘415成功确认的第二步骤已经移除。如图4所示，集成电路器件400包括集成电路芯片405，该集成电路芯片405包含围绕核心区域460的多个输入/输出焊盘430。每个输入/输出焊盘430包括内部线路接合焊盘415，该内部线路接合焊盘415被电线450连接到多个封装接合手指440中的单独一个。图4所示的集成电路器件400的输入/输出焊盘430、集成电路核心区域460、内部线路接合焊盘415、封装接合手指440和电线450可以分别对应，例如图3所示的集成电路器件300的输入/输出焊盘330、集成电路核心区域360、内部线路接合焊盘315、封装接合手指340和电线350。图4的集成电路芯片405可以在每个功能方面与图3的集成电路芯片305可以是一样的，不同之处在于图3缺少外部线路接合焊盘310和导电通路320。在本发明的典型实施方式中，图3的外部线路接合焊盘310和导电通路320在发展随后对内部线路接合焊盘415成功确认的集成电路器件405的设计中已经移除。外部线路接合焊盘和导电通路的移除，导致电路芯片405的有源区域的宽度470的左右边缘的减少480和集成电路芯片405的有源区域的高度475的顶端和底端边缘的减少485。图4显示有源区域和不活跃芯片区域490的降低。图3所示的外部线路接合焊盘310和导电通路320的移除允许集成电路芯片405使用图4的虚线边界所示的更小的有源区域495制造。通过调整集成电路芯片405的制造过程，可以从每个硅片上制造更大数目的集成电路芯片405。
图5显示根据本发明的典型实施方式的流程图500，流程图显示建立集成电路设计的方法。图5的方法从开始框(start block)505开始。建立线路接合焊盘，例如位于集成电路芯片，例如图4所示的集成电路芯片405的有源电路上方的内部线路接合焊盘05的方法的下一个框510。下一个框520建立例如图3所示的集成电路芯片305的外部线路接合310之类的有源线路区域外部的线路接合焊盘。下一个框530建立从位于有源电路区域(即内部线路接合焊盘)上方的线路接合焊盘到位于有源电路区域(即外部线路接合焊盘)上方的线路接合焊盘的导电通路。然后，集成电路设计准备使用上述的焊盘下测试电路方法制造和测试。该方法在结束框599处结束。
图6显示根据本发明的典型实施方式的流程图600，该流程图600显示了制造集成电路的方法。图6显示的方法包含两条平行的路径，显示该方法的几个部分可以同时发生。该方法开始于开始框605。在下一个框610，集成电路芯片，例如图3的集成电路芯片305被制造出来，包含位于有源电路区域(即内部线路接合焊盘)上方且被连接到有源电路区域外部的线路接合焊盘(即外部线路接合焊盘)的线路接合焊盘。然后，制造好的集成电路芯片中的一些被分配到流程图600左边路径的活动，而大多数制造好的集成电路芯片可能被分配到流程图600右边路径的活动。
在流程图600左边路径的活动中，使用框620处的有源电路区域(即内部线路接合焊盘)上方的线路接合焊盘，线路接合该集成电路芯片。然后，在下一个框630处，测试使用内部线路接合焊盘的集成电路芯片线路接合。如果使用内部线路接合焊盘的集成电路芯片线路接合通过测试(框640)，有源电路区域(即外部线路接合焊盘)外部的线路接合焊盘被从集成电路芯片设计移除(框660)。然后，该没有外部线路接合焊盘的新型集成电路芯片设计被制造出来(框670)，集成电路芯片被线路接合并使用有源电路区域(即内部线路接合焊盘)上方的线路接合焊盘封装(框680)，封装后的集成电路器件被交付给客户(框690)。然后，方法结束(框699)。如果使用内部线路接合焊盘的集成电路芯片线路接合没有通过测试(框640)，使用位于有源电路区域(即内部线路接合焊盘)上方的接合焊盘的集成电路芯片设计被根据失效测试修改正确(框610)。根据本发明的典型实施方式的集成电路设计允许连续测试位于有源区域(即内部线路接合焊盘)上方的线路接合焊盘，与此同时允许供应商连续地满足客户需求。
流程图600的右边路径用于内部线路接合焊盘测试期间。一旦发现使用内部线路接合焊盘可以支持集成电路设计的可靠及可持续的生产，右边路径就不再需要了。在流程图600的右边路径中的框690处，使用有源电路区域(即外部线路接合焊盘)上方的线路接合焊盘线路接合测试过程中被分配给客户的集成电路芯片。然后，在框695处，线路接合过和封装过的集成电路器件被交付给客户。然后，图6的方法结束。
尽管已经通过参考某些实施方式描述了本发明，具有本领域的那些技术人员可以理解：在不脱离本发明的范围内，可以做各种变化和等同替换。另外，根据本发明的教导，为了适应特殊情况或特殊材料，不脱离本发明的范围，即可以做许多修改。因此，可以期望：本发明不限于所揭露的特殊实施方式，本发明将包括所有落入所附权利要求范围内的实施方式。

Claims (10)

1.一种集成电路接合焊盘装置，其特征在于：该装置包括：
第一接合焊盘，该第一接合焊盘包含位于第一区域上方的第一曝光导体层，该第一接合焊盘相对远离于该集成电路芯片的边缘，该第一区域包括有源电路元件；
第二接合焊盘，该第二接合焊盘包括位于第二区域上方的第二曝光导体层，该第二接合焊盘相对接近于该集成电路芯片的边缘，该第二区域不包括有源电路元件；
连接第一曝光导体层和第二曝光导体层的导电通路；
第二接合焊盘和导电通路可以移除以便在不改变该集成电路的其余电路的情况下降低该集成电路芯片的尺寸。
2.根据权利要求1所述的装置，其特征在于：该集成电路芯片包括硅。
3.根据权利要求1所述的装置，其特征在于：该有源电路元件包括晶体管、二极管、电阻器、电容器、感应器和导电通路中的一种。
4.根据权利要求1所述的装置，其特征在于：该第一接合焊盘和第二接合焊盘适于导线的接合。
5.一种集成电路器件，其特征在于：该器件包括：
半导体芯片，该半导体芯片包含多个有源区域，每个有源区域包括位于该有源区域的至少一个部分上方的第一曝光导体层，每个有源区域的第一曝光导体层被连接到有源区域与外部的对应的第二曝光导体层，第一曝光导体层和第二曝光导体层区域适于线路接合。
6.根据权利要求5所述的器件，其特征在于：该半导体芯片包括硅。
7.一种用于执行至少一个预定功能的集成电路器件，其特征在于：该集成电路器件包括：
包含第一区域的半导体芯片，该第一区域包括用于执行该至少一个预定功能的有源电路元件配置和多个第一接合焊盘区域，每个第一接合焊盘区域包括用于分离来自第一区域的至少一个组合信号的有源电路元件，每个第一接合焊盘区域包含用于传输该组合信号的第一曝光导体层；
该半导体芯片包含第二区域，该第二区域包括多个第二接合焊盘区域，每个第二接合焊盘区域对应第一接合焊盘区域中的一个，每个第二接合焊盘区域不包括有源电路元件，每个第二接合焊盘区域包括被组合导线连接到对应的第一接合焊盘区域的曝光导体层的第二曝光导体层；
该第一曝光导体层和第二曝光导体层适于导体接合。
8.一种集成电路器件包括核心区域和位于至少一个有源电路元件上方的第一多个接合焊盘，其特征在于：该集成电路的制造方法包括：
i)建立布图设计信息，该布图设计信息至少显示核心区域、第一多个接合焊盘和位于不具有有源电路元件的该器件的一个区域上的第二多个接合焊盘；
ii)使用第一多个接合焊盘封装制造好的集成电路芯片的第一部分；
iii)测试该第一部分以便确定第一多个接合焊盘的使用是否成功；
iv)如果测试成功，修改布图设计信息以除去第二多个接合焊盘；
v)如果测试不成功，修改布图设计信息；
vi)重复(ii)到(iv)直到测试成功。
9.根据权利要求8所述的方法，其特征在于：该方法进一步包括：
vii)使用第二多个接合焊盘封装制造好的电路小片的第二部分；
viii)将封装好的第二部分交付给用户。
10.根据权利要求8所述的方法，其特征在于：该集成电路器件包括硅。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184904A (zh) * 2011-04-12 2011-09-14 中颖电子股份有限公司 一种针对boac构架的焊盘结构及集成电路器件结构
CN102779791A (zh) * 2011-05-12 2012-11-14 南亚科技股份有限公司 凸块结构及其制造方法
CN110718530A (zh) * 2018-07-12 2020-01-21 英飞凌科技股份有限公司 用于集成电路（ic）封装的多分支端子
CN114270201A (zh) * 2019-08-29 2022-04-01 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构
CN114270201B (zh) * 2019-08-29 2024-05-14 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922028B2 (en) * 2007-02-13 2014-12-30 Advanced Semiconductor Engineering, Inc. Semiconductor package
US20140085317A1 (en) * 2012-09-27 2014-03-27 Kristopher A. Lavery Transparent multi-layer structure with transparent electrical routing
US9117825B2 (en) 2012-12-06 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate pad structure
US20200227328A1 (en) * 2019-01-11 2020-07-16 Texas Instruments Incorporated Electronic device package with board level reliability

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4541067A (en) * 1982-05-10 1985-09-10 American Microsystems, Inc. Combinational logic structure using PASS transistors
JPH0650761B2 (ja) * 1986-08-12 1994-06-29 富士通株式会社 半導体装置
US5891745A (en) * 1994-10-28 1999-04-06 Honeywell Inc. Test and tear-away bond pad design
JPH09252034A (ja) * 1996-03-18 1997-09-22 Mitsubishi Electric Corp 半導体ウエハ，半導体装置及び半導体装置の製造方法
US5870408A (en) * 1996-04-30 1999-02-09 Sun Microsystems, Inc. Method and apparatus for on die testing
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
JPH10163319A (ja) * 1996-11-29 1998-06-19 Hitachi Ltd 半導体集積回路装置の製造方法
US6133637A (en) * 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
US5923047A (en) * 1997-04-21 1999-07-13 Lsi Logic Corporation Semiconductor die having sacrificial bond pads for die test
KR100295637B1 (ko) * 1997-12-29 2001-10-24 김영환 반도체웨이퍼의구조및반도체칩의제조방법
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP2000138292A (ja) * 1998-10-30 2000-05-16 Fujitsu Ltd エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体
JP4234244B2 (ja) 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
JP3516608B2 (ja) * 1999-04-27 2004-04-05 沖電気工業株式会社 半導体装置
JP2001267511A (ja) * 2000-03-22 2001-09-28 Mitsubishi Electric Corp 半導体集積回路
JP2001358169A (ja) * 2000-06-15 2001-12-26 Nec Corp 半導体装置
JP3645172B2 (ja) 2000-10-27 2005-05-11 シャープ株式会社 半導体集積回路装置搭載用基板
JP2002303653A (ja) * 2001-01-30 2002-10-18 Hitachi Ltd 半導体集積回路装置
US6433628B1 (en) * 2001-05-17 2002-08-13 Agere Systems Guardian Corp. Wafer testable integrated circuit
TW558772B (en) * 2001-08-08 2003-10-21 Matsushita Electric Ind Co Ltd Semiconductor wafer, semiconductor device and fabrication method thereof
JP3737405B2 (ja) 2001-09-13 2006-01-18 Ｎｅｃマイクロシステム株式会社 チップ製造方法およびシステム、回路基板、回路チップ
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
JP3886793B2 (ja) * 2001-12-03 2007-02-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP2004063540A (ja) * 2002-07-25 2004-02-26 Nec Electronics Corp 半導体装置
US6891275B2 (en) * 2002-07-26 2005-05-10 Qualcomm Incorporated Method for accommodating small minimum die in wire bonded area array packages
KR100487530B1 (ko) * 2002-07-26 2005-05-03 삼성전자주식회사 테스트 소자 그룹이 구비된 반도체 소자
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
JP4146290B2 (ja) * 2003-06-06 2008-09-10 株式会社ルネサステクノロジ 半導体装置
US20050223289A1 (en) * 2004-03-24 2005-10-06 Ming-Jing Ho Semiconductor embedded memory devices having bist circuit situated under the bonding pads

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184904A (zh) * 2011-04-12 2011-09-14 中颖电子股份有限公司 一种针对boac构架的焊盘结构及集成电路器件结构
CN102779791A (zh) * 2011-05-12 2012-11-14 南亚科技股份有限公司 凸块结构及其制造方法
CN102779791B (zh) * 2011-05-12 2014-11-19 南亚科技股份有限公司 凸块结构及其制造方法
CN110718530A (zh) * 2018-07-12 2020-01-21 英飞凌科技股份有限公司 用于集成电路（ic）封装的多分支端子
CN110718530B (zh) * 2018-07-12 2023-06-02 英飞凌科技股份有限公司 用于集成电路（ic）封装的多分支端子
CN114270201A (zh) * 2019-08-29 2022-04-01 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构
CN114270201B (zh) * 2019-08-29 2024-05-14 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构

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Publication number Publication date
US20050242356A1 (en) 2005-11-03
US20110020962A1 (en) 2011-01-27
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