CN114270201B - 小间距集成刀刃临时结合微结构 - Google Patents

小间距集成刀刃临时结合微结构 Download PDF

Info

Publication number
CN114270201B
CN114270201B CN202080058164.3A CN202080058164A CN114270201B CN 114270201 B CN114270201 B CN 114270201B CN 202080058164 A CN202080058164 A CN 202080058164A CN 114270201 B CN114270201 B CN 114270201B
Authority
CN
China
Prior art keywords
wafer
chip
die
pads
temporary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080058164.3A
Other languages
English (en)
Other versions
CN114270201A (zh
Inventor
艾瑞克·S·丹尼尔
奥雷里奥·洛佩兹
彼得·布鲁尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HRL Laboratories LLC
Original Assignee
HRL Laboratories LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HRL Laboratories LLC filed Critical HRL Laboratories LLC
Publication of CN114270201A publication Critical patent/CN114270201A/zh
Application granted granted Critical
Publication of CN114270201B publication Critical patent/CN114270201B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0491—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets for testing integrated circuits on wafers, e.g. wafer-level test cartridge
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06733—Geometry aspects
    • G01R1/06744—Microprobes, i.e. having dimensions as IC details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06733—Geometry aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07371—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate card or back card with apertures through which the probes pass
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2887—Features relating to contacting the IC under test, e.g. probe heads; chucks involving moving the probe head or the IC under test; docking stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

公开了用于允许晶片、芯片或小芯片的临时结合的方法和设备。为了进行测试，临时结合方法和设备包括：临时连接设备，该临时连接设备具有多个刀刃微结构中的一个，其中，临时连接设备在使用中用作用于探测小芯片的探针装置，各个小芯片包括具有一个或多个扁平接触焊盘的裸片，该一个或多个扁平接触焊盘与临时连接设备的多个刀刃微结构中的一个配合；挤压设备，该挤压设备用于在小芯片上的一个或多个扁平接触焊盘与临时连接设备的多个刀刃微结构中的一个之间施加压力，从而在临时连接焊盘与和该一个或多个扁平晶片焊盘接触的刀刃微结构之间形成临时结合；该挤压设备能够在测试小芯片期间或之前施加压力以维持临时结合连接。

Description

小间距集成刀刃临时结合微结构
【相关申请的交叉引用】
本申请要求2019年8月29日提交且标题为“Small Pitch Integrated Knife EdgeTemporary Bonding Microstructures”的美国临时专利申请号62/893,650的权益，此处据此以引用的方式将该申请的公开并入。
【关于政府赞助的研究或开发的声明】
无
【技术领域】
本公开涉及一种新颖的方法，该方法允许对具有例如大量(＞1000，甚至＞20000)的非常细间距(通常≤10μm)互连焊盘的IC晶片(wafers)、芯片(chips)和/或小芯片(chiplets)进行已知良好小芯片(Known Good Chiplet/KGC)测试。
【背景技术】
IC芯片的探针测试(probe testing)在工业中是公知的，但是限于互连焊盘间距(pitches)相当大(例如，约50μm或更大)的芯片。如本文所公开的，微电子件的临时对齐的“粘性”结合(“tack”bonding)在本领域中是未知的。“粘性”结合是一种临时的结合，其具有被分离或成为永久的可能性。虽然金属表面的低温(摩擦结合、咬合、冷焊)固态结合已经很好地建立并且在文献中已有50多年的报道(甚至在极冷温度下)，但是允许检查和返工的在室温下具有精细对齐(约微米尺度)能力的微制造工艺(如果需要)是不存在的。参见，例如，A.Coucoulas和B.H.Cranston,“Compliant Bonding-ANew Technique for JoiningMicroelectronic Components”,IEEE Transactions on Electron Devices,第15卷,第9期,1968年9月和O.L.Anderson,H.Christensen以及P.Andreatch,“Technique forConnecting Electrical Leads to Semiconductors”Journal of Applied Physics 28,923(1957年)。
本文中称为Tech I、Tech II、Tech III和Tech IV的现有技术可能涉及以下内容(并且不一定以这个顺序)：级联微技术(参见www.cascademicrotech.com/files/PYRPROBE_APP.PDF)；技术探针：(参见www.technoprobe.com/soluzione/tpeg-mems-t4-power-your-device)；形状因子：(参见www.formfactor.com/product/probe-cards/foundry-logic/vx-mp)；以及MJC悬臂(参见www.mjc.co.jp/en/products/semiconductor/probe_card.html)
在该文献中，公开了新颖的刀刃微结构触点，这些触点使得能够施加高的局部压力，这些压力形成在室温下建立的弱临时结合或形成更强的结合(如果使用更高的压力和温度)。附图所示的这些微结构可以使用标准微制造工艺来制造，并且容易集成到CMOS或其它器件技术布局格式中。
如上所述，探针测试在工业中是公知的，但是在此提出的小间距集成刀刃(SPIKE)方法在设计和实现方面与传统的探针或面积阵列(例如，金字塔探针(pyramid probe))技术显著不同。该方法不是探针测试技术或热压结合技术的明显扩展。
关于2D和3D集成制造在集成之前是否需要已知良好裸片测试，或者未经筛选(未经测试)裸片的成品率是否足够高以及与集成工艺相关联的退出是否足够低以至于集成多裸片模块成品率是否足够，技术界人士之间一直存在一些争论。有人提出这个问题也就不足为奇了，因为在当今的商业工业中的许多情况下，未经筛选的裸片被封装，并且仅在封装之后进行筛选。然而，我们坚持认为，对于常规制造和先进的2D和3D集成制造，当总的集成裸片/小芯片面积超过约10cm2时，成品率和关联成本将驱动裸片/小芯片筛选的必要性(实际上，差成品率的经济影响是为什么诸如赛灵思、英特尔和英伟达的商业公司生产当今使用中介层技术集成的多芯片处理器的一个原因)。这一点在图1中例示并在下面详细讨论。
尽管可以开发在每个掩模步骤并入工艺细节和关联成品率限制的异常复杂且详细的集成电路成品率模型，但是用于半导体工艺的简单的常用成品率模型是墨菲(Murphy)模型(参见图1中的等式)，该模型仅取决于与所有掩模步骤(D)相关联的合计缺陷密度(aggregated defect density)和总裸片面积(total die area)(A)。墨菲模型考虑了缺陷之间的一定程度的空间相关性，因此预测比独立缺陷(泊松(Poisson))模型稍高的成品率。假设从小芯片到小芯片的缺陷是独立的，具有未经筛选小芯片的完整模块组件的成品率简单地是所有单独小芯片的成品率乘以所有小芯片的集成成品率的乘积(在此，假设成功地集成各个单独小芯片的概率相同(图1的图例示出)，使得总集成成品率是单个小芯片成品率与小芯片总数的次方之比)。成本乘数(即，生产单个全功能模块的成本除以生产单个未经测试模块的成本，或等同地，为了平均生产一个功能模块必须组装的模块的总数)仅仅是该总成品率乘积的倒数。对于所示的曲线图，假设最大小芯片尺寸为1cm2，但是曲线非常弱地依赖于该选择(因为更小的小芯片尺寸导致更高的成品率，但是对应地需要更多的小芯片来实现总的期望小芯片面积，使得总成品率大致不变)。
【发明内容】
该文献公开了一种用于产生到微电子部件(例如半导体裸片)的临时电连接的方法，该微电子部件具有非常细间距的互连(例如，≤10μm的互连间距)。这种技术的一个重要使用情况是用非常细间距的互连(≤10μm间距)对半导体裸片或其它微电子部件进行电筛选，以便建立“已知良好裸片”(KGD)半导体模块或裸片的库存。如果期望，则本文所公开的技术可与具有间隔更宽的互连的半导体裸片或其它微电子部件一起使用。
本文公开的技术的另一用途涉及将多个裸片临时组装成集成组件，执行集成组件的测试或使用，然后替换可能已被确定为已失效或降级的一个或多个裸片。在一个实施方式中，所公开的方法通过使用具有成形尖端的小间距集成刀刃(SPIKE)探针“凸块”的微制造以允许细间距探测或临时附着，来将常规晶片探测技术与裸片结合技术结合。所公开的技术克服了通常仅支持大得多的互连间距(约50μm或更大)的常规晶片探测方法的限制。对于裸片筛选/探针使用实施方式，优选地使用商业精密裸片结合器(或其适度的改进)将具有带微制造的尖锐SPIKE探针凸块的探针头的测试夹具与被测裸片对齐，该结合器使得探针凸块能够着陆在接触焊盘上，并在SPIKE凸块与被测小芯片的互连凸块之间产生低电阻(对于5×5μm2焊盘为≤1欧姆)接触。着陆工艺优选地不形成强冶金结合，由此可见，SPIKE和小芯片凸块可以在测试之后容易地分离。在临时组件使用实施方式中，SPIKE探针形成小面积弱冶金结合，该结合不需要持续的压力(与裸片筛选情况相同)，但是可以根据需要从触点分离，以便通过裸片更换来返工集成组件，或者可以用更大的力结合，以便形成更永久的传统冶金结合。
为了形成这种弱冶金结合，优选地，探针尖端由如Ti(钛)或W(钨)或者甚至Au(金)或Al(铝)的金属形成，只要为探针尖端选择的金属至少比接触焊盘的金属稍微硬即可，接触焊盘可以由例如In(铟)、Al、Cu(铜)或Au形成。因此，当在探针与焊盘之间施加压缩压力时，它们变得物理连接...，所发生的结合(称为弱冶金结合)实际上不是化学结合，而是更像物理约束的某种结合，这提供了优秀的欧姆接触，然而物理约束或弱冶金结合可以被破坏以允许集成组件的返工。
本文所公开的技术的一种用途是在包括裸片到裸片(die-to-die)、裸片到晶片(die-to-wafe)和晶片到晶片(wafer-to-wafer)配置的堆叠的部件对之间形成临时结合，以允许在永久倒装芯片结合之前进行对齐和质量检查(以及可能还有电测试)，和/或允许表征临时组件。本文公开的技术可用于电子封装和集成应用，尤其是当前缺乏临时结合技术以允许在最终附着之前进行对齐检查以及如果需要的话进行修理的那些应用，诸如3D和2.5D集成、不同半导体的异质集成以及混合工艺。本文公开的临时结合技术可在室温(例如，23°±10℃，并且如果在气候受控环境中，则更好地为23°±3℃)下进行。
临时室温粘性结合的优点包括以下优点：
·对于大的多芯片模块(＞40cm2)能够实现＞100倍的成本降低。
·与SOTA商业探测技术相比，能够使探针间距<10μm减小>5倍。
·小间距集成刀刃(SPIKE)探针尖端在大凸块阵列(＞20000)上提供均匀的低接触电阻，并且为了本公开的目的，低接触电阻小于1欧姆。但是即使接触电阻稍微大于1欧姆，这仍然优于其它技术。
在一个方面，本公开技术提供了一种用于在晶片、芯片或小芯片的测试期间形成到晶片、芯片或小芯片上的连接焊盘的临时结合的设备，设备包括：探针头，该探针头关联有多个探针，多个探针各自具有朝向至少一个点、脊和/或其他接触区域汇聚或到达其的倾斜侧壁，探针头在使用中用作用于在晶片、芯片或小芯片的测试期间探测所述晶片、芯片或小芯片的探针装置，各个晶片、芯片或小芯片包括表面，该表面上具有多个连接焊盘，各个连接焊盘在所述测试期间与多个探针的点、脊或其他接触区域中与探针头相关联的对应的一个或多个相配合；以及挤压设备，该挤压设备用于在要用探针头的一个或更多个探针测试的晶片、芯片或小芯片上的多个连接焊盘之间施加压力，从而在多个连接焊盘中的每一个与多个探针的点、脊或其他接触区域中的对应的一个或多个之间形成临时结合连接。
在另一方面，本公开技术提供了一种用于在测试夹具与晶片、芯片或小芯片之间形成可去除或临时连接的结合设备，晶片、芯片或小芯片具有耦合到晶片、芯片或小芯片中的待测试电路的多个扁平金属焊盘，临时结合设备包括：多个刀刃构件，该多个刀刃构件布置在所述测试夹具上，指向与测试夹具的长轴正交的方向；以及挤压设备，该挤压设备用于在刀刃构件与多个扁平晶片焊盘之间施加压缩力，从而在使用中在(i)待测试的晶片、芯片或小芯片上的多个扁平晶片焊盘与(ii)多个刀刃构件之间形成临时电连接结合。
在上述结合设备中，在晶片、芯片或小芯片的电路已经被测试并且确定为良好之后，挤压设备在刀刃构件与多个扁平晶片焊盘之间施加比最初使用的更大的压缩力，从而在使用中在(i)晶片、芯片或小芯片上的多个扁平晶片焊盘与(ii)多个刀刃构件之间形成高性能电连接结合，高性能电连接结合具有比临时电连接结合更大的结合强度。
在又一方面，本公开技术提供了一种使用临时结合连接测试晶片、芯片或小芯片的方法，包括：形成测试设备，该测试设备包括具有倾斜侧壁的多个构件，这些构件指向与测试设备的长轴垂直的方向；在测试设备的具有倾斜侧壁的构件和与被测晶片、芯片或小芯片相关联的焊盘之间施加压缩力，以在测试设备的具有倾斜侧壁的构件和与被测晶片、芯片或小芯片相关联的焊盘之间形成临时电连接；以及进行对被测晶片、芯片或小芯片中的电路的测试，所述测试包括经由所述临时电连接向所述被测晶片、芯片或小芯片施加电信号和/或感测所述被测晶片、芯片或小芯片中的电信号。
【附图说明】
图1呈现了演示假设用于小芯片制造成品率的墨菲(簇缺陷)模型和用于小芯片集成成品率的泊松(独立缺陷)模型的集成模块成本乘数对总小芯片面积的曲线图。
图2提供了优选地使用稍微改进的裸片结合器的细间距探测台的示意图，该裸片结合器具有上平台(附着有探针头的工具头)和下平台(附着有被测晶片或小芯片)，使得可以在探针头上的尖锐的(尖的)“探针”焊盘与晶片、芯片或小芯片上的焊盘之间形成临时连接，允许细间距(＜10μm)的焊盘已知良好小芯片(KGC)测试。对现有技术裸片结合器的修改优选地包括硬件和配方(软件)改变。硬件的改变是图2所示的在上平台与下平台之间的那些改变，并且优选地改变用于结合器的配方，使得在探测之后，探针头保持在上平台上。结合器将把结合的芯片留在配合件上(通过释放真空)。
图3(a)至图3(c)描绘了具有三个蒸镀金的尖锐的或钉状的触点的金焊盘(参见图3(a))；由具有交叉钉触点的焊盘的低温结合阵列形成的十微米间距的菊花链(daisychain)(参见图3(b))；以及基于图3(c)所示的四个测试结果的四个150×150阵列的测量串联电阻对链长度的曲线图(参见图3(c))，其指示100％的成品率和130mOhm(0.13欧姆每触点)的基本上均匀的接触电阻。
图4描绘了晶片、芯片或小芯片探针布置的实施方式，其可以在探测台处用于已知良好芯片或小芯片(KGC)工艺。
图4A描绘了晶片、芯片或小芯片探针布置的另一个实施方式，其可以在探测台处用于已知良好芯片或小芯片(KGC)工艺。
图5(a)至图5(d)描绘了用于制造本文所公开的探针结构的工艺的实施方式，该工艺利用标准微制造工艺；刀刃探针微结构的高度由抗蚀图案开口控制；通常，这可以变化以产生高度范围从<1μm到>10μm的探针。
图6(a)和图6(b)各自以剖视图描绘了具有相对较软内芯与相对较硬外表面的单个探针(参见图6(a))或具有相对较软和相对较硬材料的交替层的探针(参见图6(b))。
【具体实施方式】
以下描述被提出为使得本领域普通技术人员能够进行并使用本发明，并且将本发明并入在特定应用的语境中。各种修改以及在不同应用中的各种用途将对本领域技术人员容易地清晰，并且这里所定义的一般原理可以应用于宽范围的实施方式。由此，本发明不旨在限于所提出的实施方式，而是符合与这里所公开的原理和新型特征一致的最宽范围。
在以下详细描述中，为了提供本发明的更彻底理解，阐述了大量具体细节。然而，将对本领域技术人员显而易见的是，本发明可以在不必限于这些具体细节的情况下实践。在其他情况下，为了避免使本发明模糊，以框图形式而不是详细地示出公知结构和装置。
读者的注意力被引导到(i)与本说明书同时提交的所有文件和文献，文件和文献与本说明书一起对公众审查开放(此处以引证的方式将所有这种文件和文献的内容并入)和(ii)此处以引证的方式另外并入的(但不是在物理上与本说明书一起提交的)所有文件和文献。
在本说明书中公开的所有特征(包括任意所附权利要求、摘要以及附图)可由用于相同、等效或类似目的的另选特征来替换，除非另外明确陈述。由此，除非另外明确陈述，否则所公开的每个特征仅是通用的一系列等效或类似特征的一个示例。
此外，未明确陈述用于执行指定功能的“装置”或用于执行具体功能的“步骤”的权利要求中的任意元素不被解释为如在35U.S.C第112节第6段落中指定的“装置”或“步骤”条款。具体地，这里权利要求中“的步骤”或“的动作”的使用不旨在调用35U.S.C第112节第6段落中的规定。
在本文件的上下文中，SPIKE概念主要被描述为用于对“小芯片”或具有非常小、细间距焊盘的裸片执行已知良好裸片测试的手段。我们设想相同的结构和大致相同的结合方法可以用于临时组装用途的实施方式。
本文公开了一种用于对具有大量(＞1000，甚至＞20000)的非常细间距(≤10μm)互连焊盘的小芯片执行已知良好小芯片(KGC)测试的新颖方法，该方法降低了包括例如大的合计小芯片面积的集成电路(IC)或芯片模块的成本(以10X到100X的因数)。所公开的方法利用了我们已经开发的用于在该目标间距(以及以下)的焊盘上制造小间距集成刀刃(SPIKE)均匀尖锐凸块的技术，来开发新颖的细间距探测技术，表示对现有技术的显著改进(参见表I)。
表I(下面)演示了，与现有技术(Tech I-Tech IV)相比，本文公开的HRL探针技术(有时称为SPIKE)为面积阵列探测提供了焊盘间距的>5倍的减小，同时还支持大量的触点和低的接触电阻。
考虑到上述表，本文公开的HRL SPIKE技术(HRL探针20)满足＜25欧姆-μm2的目标比接触电阻，这与图3(c)中阐述的数据一致。图3(c)是四个150×150阵列的测量串联电阻对链长度的曲线图，其指示100％的成品率和130mOhm(0.13欧姆每触点)的基本上均匀的接触电阻。由于对于5×5μm2的焊盘，＜25欧姆-μm2的目标等于＜1欧姆每触点，所以获得0.13欧姆每触点的接触电阻意味着该技术已经超过该目标。
如上所述，关于2D或3D集成制造系统在集成之前是否需要已知良好裸片测试，或者未经筛选裸片的成品率是否足够高以及与集成工艺相关联的退出是否足够低以至于2D或3D集成制造系统模块成品率是否足够，技术界人士之间一直存在一些争论。
我们相信，对于常规制造和2D或3D集成制造系统，当总集成裸片/小芯片面积超过约10cm2时，成品率和关联成本将驱动裸片/小芯片筛选的必要性。这一点在图1中例示并在下面更详细讨论。
尽管可以开发在每个掩模步骤并入工艺细节和关联成品率限制的异常复杂且详细的集成电路成品率模型，但是用于半导体工艺的简单的常用成品率模型是墨菲模型(参见图1中的等式)，该模型仅取决于与所有掩模步骤(D)相关联的合计缺陷密度和总裸片面积(A)。墨菲模型考虑了缺陷之间的一定程度的空间相关性，因此预测比独立缺陷(泊松)模型稍高的成品率。假设从小芯片到小芯片的缺陷是独立的，具有未经筛选小芯片的完整模块组件的成品率简单地是所有单独小芯片的成品率乘以所有小芯片的集成成品率的乘积(在此，假设成功地集成各个单独小芯片的概率相同(图1的图例示出)，使得总集成成品率是单个小芯片成品率与小芯片总数的次方之比)。成本乘数(即，生产单个全功能模块的成本除以生产单个未经测试模块的成本，或等同地，为了平均生产一个功能模块必须组装的模块的总数)仅仅是该总成品率乘积的倒数。对于所示的曲线图，假设最大小芯片尺寸为1cm2，但是曲线非常弱地依赖于该选择(因为更小的小芯片尺寸导致更高的成品率，但是对应地需要更多的小芯片来实现总的期望小芯片面积，使得总成品率大致不变)。
对于先进半导体(例如CMOS)工艺的典型的或甚至非常激进的缺陷密度(0.1-0.3/cm2)，一旦裸片面积超过1cm2，单个裸片的成品率开始显著下降(75％到90％)。结果，即使对于适度的总小芯片面积，没有裸片筛选的成本乘数也变得难以接受(例如，10倍的成本由具有0.3/cm2缺陷密度的7.8cm2总小芯片面积或具有0.1/cm2缺陷密度的23.4cm2总小芯片面积造成)。相比之下，即使是相对适度的每小芯片集成成品率(99％至99.9％)产生的成本乘数也对应地非常低。因此，一旦总的小芯片面积超过大约10cm2，已知良好小芯片(KGC)筛选(测试)就变得重要，以便通过确保半导体晶片/芯片/小芯片在将晶片/芯片/小芯片并入到制造中的一些设备之前实际上是良好的(KGC)来管理成本。实际上，从图1中可以看出，即使执行KGC筛选的成本将变成生产单个集成模块的成本的几倍，在足够大的总小芯片面积下，与利用有缺陷的晶片/芯片/小芯片相关联的成本考虑仍然会使KGC筛选具有成本效益。
对于常规的半导体裸片(芯片)，目前存在许多探测技术，包括用于周边触点的各种形式的DC和微波“楔形”探针以及诸如用于面积阵列探测的级联微技术的金字塔探针卡(其使用柔性衬底上的微成型探针尖端)的产品。然而，这些技术通常限于相当大的间距(≥50μm)的互连焊盘，并且一些技术还限于相对少量的连接(约100至200)。参见例如级联微技术的“Pyramid Probe Cards”(可在www.cascademicrotech.com/files/PYRPROBE_APP.PDF获得)；技术探针的“TPEGTM MEMS T4_POWER YOUR DEVICE”(可在www.technoprobe.com/soluzione/tpeg-mems-t4-power-your-device/获得)；形状因子的“Vx-MP”(可在www.formfactor.com/product/probe-cards/foundry-logic/vx-mp/获得)；以及MJCMicronics日本有限公司的“Probe Card”(可在www.mjc.co.jp/en/products/semiconductor/probe_card.html获得)。
从长远观点来看，为了大量生产，设想KGC探测解决方案(参见图2)，其将探针卡技术的最佳特征与常规裸片结合器的许多特征(例如，精确的放置准确度和匹配力的施加)相组合，并且利用成形(尖锐的)的细间距凸块作为探针尖端20，以与被测晶片/芯片/小芯片24上的细间距小芯片焊盘22临时配合。探针20具有锥形边缘，其可以形成为点或者可以采取形成为脊(ridge)的楔形，如图3(a)所示。探针20上的锥形边缘或斜面可以使用本领域公知的技术形成。对于使用图像反转技术形成具有锥形侧壁的尖锐的、钉状或刀刃形构件的一种方法的讨论，参见例如“Image Reversal Resists and their Processing”(作为附录A附上的副本)。如果附录A中图107所示的金属沉积继续进行，则所得探针20可具有尖的刀状远边或尖端，这与附录A中所示的较钝的边或尖端相反。实施本技术的人可以选择使用本文公开的尖锐的、钉状或刀刃形的探针20，但应该理解，探针20可以另选地稍微钝一些，从而具有与本文描绘的探针20相比不那么尖锐或刀状的接触区域。
接触和测试小芯片裸片和/或晶片上的细间距(≤10μm)焊盘的成功方法应当满足多个准则：
1.必须以相对低的电阻(优选地，对于每个单独的小芯片焊盘＜1欧姆)可靠地进行被测晶片/芯片/小芯片上的焊盘的整个阵列与探针焊盘之间的电连接。
2.必须可以合理地容易地将探针焊盘从被测晶片/芯片/小芯片上的焊盘分离。
3.在探测之后，被测晶片/芯片/小芯片上的焊盘必须仍然支持可靠的永久封装-对小芯片焊盘的任何损坏必须不妨碍随后的永久集成(例如，到中介层上的凸块结合)。
4.在需要更换探针焊盘之前，探针焊盘必须经受与被测晶片/芯片/小芯片上的不同组焊盘的相对大量的配合(例如，＞100个配合，并且优选地，更多的配合)。
5.必须有一种方法，该方法将细间距(≤10μm)的探针焊盘对齐和操纵为与被测晶片/芯片/小芯片上的对应焊盘接触，同时维持焊盘在整个晶片/芯片/小芯片面积上对准。
使用蒸发金属沉积(通常为Ti、Au或Al)和剥离光刻(例如，参见附录A)，我们已经演示了在十微米间距的凸块或探针20阵列上制造高(几微米高)尖端的非常均匀的阵列的能力。为了使探针20的尖端更坚固，我们推荐向探针20添加钨或镍层的涂层(参见图6)。被测晶片/芯片/小芯片24使用优选具有扁平表面轮廓的常规Au或Au-Sn焊盘22。当通过结合设备施加压缩压力时，我们预期上面提出的较硬的探针尖端(具有钨或镍的层或涂层)稍微进入焊盘22，由此在测试期间在探针20与焊盘22之间形成电接触，但是优选地不在两者之间形成冶金结合(如常规的凸块结合)，并且不排除在测试完成之后被测晶片/芯片/小芯片24的分离或者随后将被测(且良好)晶片/芯片/小芯片24永久结合到利用其的一些设备中。
多个探针20可以形成在基座或焊盘26上，因此经由基座或焊盘26和导体38共同电连接到测试设备。图3(a)的多个探针20的尺寸被设置为与待测试的晶片/芯片/小芯片上的单个焊盘22临时配合。晶片的直径通常为几英寸，并且许多芯片(或小芯片)由单个晶片形成。术语“芯片(chip)”是指单个集成电路或IC。术语“小芯片(chiplet)”是指可以与其他小芯片封装或组合以形成单个集成电路或IC的集成电路或IC。可以在逐个晶片的基础上或者逐个芯片的基础上或者逐个小芯片的基础上进行这里公开的测试。如果在逐个晶片的基础上进行，那么可以同时测试晶片中具体实施的所有芯片，或者可以在某个时刻测试其子集。如果在逐个芯片的基础上或者在逐个小芯片的基础上进行，则优选的是，芯片或者小芯片在晶片中保持彼此附着，以便减少裸片结合器的设置工作量。当然，如果同时测试晶片上的所有芯片或小芯片，则探针头28的尺寸应设置为使得多个探针阵列20可以与对应的多个焊盘阵列22接触，每个这样的阵列通常与晶片中的单个芯片或小芯片相关联。
可以在探针头28上制造探针焊盘20的阵列，该探针头优选地被构造为附着到中介层30的可替换单元(临时测试夹具)，可以使用本文公开的设备和工艺将被测晶片/芯片/小芯片24临时附着到该中介层。使用例如由法国圣约里尔的智能设备技术公司(SET公司SA)制造的FC300裸片结合器，在压缩下将探针20与细间距小芯片焊盘22图案配合，以在其上头(或工具头12)与其下平台14之间施加压缩力，从而在晶片/芯片/小芯片24的测试期间在探针20和与它们配合的焊盘22之间施加压缩力。裸片结合器用作挤压设备，当然，可以使用其他设备来代替在探针阵列20与细间距晶片/芯片/小芯片24焊盘22的对应图案(或阵列)22之间施加压缩力。中介层30可以将电连接从细间距小芯片焊盘22的图案或阵列经由探针20和探针头28分布到常规探针焊盘36的布置，该布置优选地布置在中介层30的周边(参见图2)。在一些实施方式中，常规探针焊盘36的布置可位于别处，诸如在探针头28的周边处(参见图4)。与在被测晶片/芯片/小芯片24上使用的细间距焊盘图案相比，常规的探针焊盘36通常以大得多的(相对粗的，常规的)间距布置，从而允许使用常规探针和探针台硬件的小芯片测试与常规的粗间距探针焊盘图案36接合，并且进行对晶片/芯片/小芯片24期望的任何测试，以确保在差不多永久固定到利用晶片/芯片/小芯片24构造的一些设备之前是KGC。
图4在许多方面与图2的实施方式类似，但是在图4的实施方式中，焊盘36布置在探针头28上。示出了焊盘36(用于测试设备)与探针20(用于被测晶片/芯片/小芯片24)之间的示例性连接38，并且在该实施方式中，在中介层(interposer)30内或上不需要连接。而且，在图4中，省略了在中介层30与被测晶片或小芯片24之间施加压力的裸片结合器的元件(上平台12和下平台14)，从而允许图4更好地描绘探针20。
图4A呈现了探针20、相关联的焊盘26、探针头28和中介层30的又一实施方式，但是在该实施方式中，探针20不仅用于与被测晶片/芯片/小芯片24上的焊盘22接触，而且还用于(i)在(在该实施方式中可替换的)探针头28与中介层30之间形成导电接触，而且(ii)在中介层30与读出IC之间形成导电接触，在该实施方式中使用该读出IC代替图4的实施方式中的焊盘36。读出IC执行上述测试设备的功能。而且，与图4中相同，省略了在中介层30与被测晶片或小芯片24之间施加压力的裸片结合器的元件(上平台12和下平台14)，从而允许图4A更好地描绘探针20及其额外用途。
本领域技术人员现在应当认识到，探针20可以以多种不同的方式使用，并且用于测试晶片/芯片/小芯片24的设备可以采取若干不同的形式，并且现在本领域技术人员将想到除图2、4和4A所描绘的那些形式之外的另外的形式。
图5(a)至图5(d)中示出了用于制造探针20的工艺流程的一个实施方式。探针20优选地具体实施为刀刃微结构。但是探针20不必以尖锐或刀刃端部结束，而是如果期望可以稍微更钝。控制刀刃探针结构的重要因素是凹入光刻胶40(参见图5(b))轮廓(使用图像反转光刻)和探针20沉积期间蒸发源或溅射源的几何扩展。对于图像反转光刻的讨论，参见附录A。根据抗蚀剂40中的线宽开口G的尺寸，可以在宽范围(例如＜lμm-l0μm)上设计刀刃探针微结构的高度(参见5(b))。通过减少在探针形成期间沉积的材料(参见图5(c)中的金属42)的量，可以使探针20更钝并且更不象刀刃。
探针制造工艺采用标准半导体制造工艺，从诸如衬底281或301的衬底开始，该衬底具有布置或形成在其上的诸如电介质层282或302的电介质层。由于探针20可与探针头28和/或中介层30中的任一个或两者一起使用，因此在此描述了两种可能性，因为相同的工艺流程可根据期望与任一个或两者一起使用。参见图5(a)。衬底281或301优选由硅形成，因为其机械强度高并且还由于其低成本。衬底281或301以及电介质层282或302形成探针头28(参见图2、4和4A的实施方式)或中介层30(参见图4A的实施方式)。
使用图案化的抗蚀剂(未示出)沉积金属(通常为Ti、Au或Al)接触层并将其形成为探针焊盘26的阵列，或者另选地，可以首先沉积抗蚀剂，然后图案化，然后沉积金属接触层，然后通过剥离工艺形成探针焊盘26。图5(a)中未示出的是优选地在形成探针焊盘26的同时形成的额外金属，该额外金属形成例如粗间距探针焊盘图案36(如果利用的话)以及可能还形成提供焊盘36(如果使用的话，用于测试设备)与探针20(用于被测晶片/芯片/小芯片24以及一些实施方式中的其他地方)之间的连接的导体38的全部或一部分，因为这些导体容易使用标准半导体制造工艺形成。同样未示出的是埋设导体38或用于导体38的竖直硅通孔或也用于先前图中描绘的导体38的再分布层，其也可以使用标准半导体制造工艺容易地形成。这些细节在图5(a)至图5(d)中没有示出，因为这些图旨在示教制造刀刃探针20的方法。
在如图5(a)所示形成探针焊盘26之后，在电介质层282或302上形成凹入抗蚀剂层40(参见图5(b))，并图案化为具有倾斜侧壁(由于抗蚀剂40的底切)，在抗蚀剂40层的顶部处的每个探针焊盘26上方留下通向其中的开口或间隙G。如上所述，开口或间隙G的尺寸(线宽)将影响即将沉积的探针20的高度。在图5(c)中，每个焊盘26被描绘为具有单个探针20。该实施方式可以容易地修改(通过使探针焊盘26更宽)，使得单个探针焊盘26可以容纳多个探针20，如图2和4所示。
转到图5(c)，然后优选地通过蒸发在图5(b)所示的结构上沉积金属42(通常为Ti、Au、Pd或Al)。大量沉积的金属42终止于抗蚀剂40上，但是一些金属42通过抗蚀剂40中的开口或间隙G，从而形成具有倾斜侧壁的金属探针20。金属探针20由在经由抗蚀剂40中的开口或间隙G暴露的每个探针焊盘26上的金属42形成。
金属42可以从如上所述的Au或Al开始，但是在沉积过程结束时变为钨或镍，使得探针以其上的钨或镍薄层结束，以使它们如上所述更坚固。图6(a)以剖视图描绘了具有相对较软的内芯20I(例如由Au或Al制成)和相对较硬的外表面20O(例如由Ti或W制成)的单个探针20。这些材料可以颠倒，内芯20I由相对较硬的材料制成，外表面20O由相对较软的材料制成。
另选地，探针20可由相对较硬材料20H的层(例如参见图6(b)的实施方式)的堆叠形成，例如与相对较软材料20S的层交替。因此探针20的堆叠实施方式可以包括不同材料层，诸如Ti/Au/Ti/Au。此外，图6(b)的堆叠实施方式可以用作如图6(a)所描绘的探针20的内芯20I，在这种情况下，图6(b)的材料堆叠被外表面20O覆盖，与图6(a)的实施方式的情况相同。外表面20O可以类似地限定为类似于图6(b)所示的材料的堆叠。因此，存在具有不同硬度(弹性模量)的许多不同材料可以产生具有期望弹性模量的探针20的许多方式。弹性模量支配探针20的接触特性。通常，是被测晶片/芯片/小芯片24的金属接触焊盘22确定探针20期望使用什么材料。而且，人们通常期望足够硬的探针20，使得它使接触焊盘22塑性变形。我们发现，分层金属结构(参见图6(b)具有交替的硬金属20H和软金属20S，使得由例如Ti或Ni形成的探针20的尖端或尖锐端部21最初在接触焊盘22上形成凹痕，然后当裸片结合器(die bonder)施加压缩力时，探针20的由例如Al或Au形成的较软主体部分20S将展开。
再次转到图5(c)，例如，如图5(d)所示，通过在剥离工艺中溶解抗蚀剂40，暴露探针20，来去除抗蚀剂40上的金属42以及抗蚀剂40。
现在已经根据专利法规的要求描述了本技术，本领域技术人员将理解如何对本发明进行改变和修改以满足其特定要求或条件。这种改变和修改可以在不脱离如本文公开的本发明的范围和精神的情况下进行。
为了例示和公开，根据法律的要求，呈现了示例性和优选实施方式的前述详细描述。不旨在穷尽也不将本发明限于所述的精确形式，而是仅使得本领域其他技术人员能够理解本发明如何适合于特定的用途或实施方案。修改例和变型例的可能性对于本领域技术人员将是明显的。示例性实施方式的描述不旨在限制，这些实施方式可以已包括公差、特征尺寸、特定操作条件、工程规范等，并且可以在实施方案之间变化或随着现有技术的变化而变化，并且不应从其暗示任何限制。申请人已经关于当前技术水平做出了本公开，但是还预期进展，并且未来的改编可以考虑这些进展，即根据当时的当前技术水平。如果适用，则预期本发明的范围由书面权利要求以及等同物来限定。对单数形式的权利要求元件的参照不旨在意指“一个且仅一个”，除非明确这样陈述。而且，不管本公开中的元件、部件、方法或工艺步骤是否在权利要求中明确列举，该元件、部件或步骤都不旨在专用于公众。本文中没有权利要求元素被解释为在35美国第112节第6段的规定下，因为它存在于提交本申请的日期，除非元件使用短语“用于……的装置”明确叙述，并且本文的方法或工艺步骤均不在这些规定下进行解释，除非步骤使用短语“包括步骤……”明确叙述。
可以在不偏离本发明的范围的情况下对此处描述的系统、设备以及方法进行修改、添加或省略。系统和设备的部件可以集成或分离。而且，系统和设备的操作可以由更多、更少或其他部件来执行。方法可以包括更多、更少或其他步骤。另外，步骤可以以任意合适的顺序来执行。如本文献中使用的，“每个”是指集合的每个成员或集合的子集的每个成员。
本发明的概念包括：
概念1.一种用于在晶片、芯片或小芯片的测试期间形成到晶片、芯片或小芯片上的连接焊盘的临时结合的设备，设备包括：
探针头，该探针头关联有多个探针，多个探针各自具有朝向至少一个点、脊和/或其他接触区域汇聚或到达其的倾斜侧壁，探针头在使用中用作用于在晶片、芯片或小芯片的测试期间探测所述晶片、芯片或小芯片的探针装置，各个晶片、芯片或小芯片包括表面，该表面上具有多个连接焊盘，各个连接焊盘在所述测试期间与多个探针的点、脊或其他接触区域中与探针头相关联的对应的一个或多个相配合；以及
挤压设备，该挤压设备用于在要用探针头的一个或更多个探针测试的晶片、芯片或小芯片上的多个连接焊盘之间施加压力，从而在多个连接焊盘中的每一个与多个探针的点、脊或其他接触区域中的对应的一个或多个之间形成临时结合连接。
概念2.概念1的设备，其中，挤压设备包括用于在晶片、芯片或小芯片的测试期间施加压力以维持临时结合连接或在多个连接焊盘与多个探针的点、脊或其它接触区域中的对应一个或多个之间形成临时冶金结合的装置。
概念3.概念1或2的设备，其中，具有倾斜侧壁的探针由刀刃微结构限定，这些刀刃微结构在使用中在垂直于主平面的方向上突出，该主平面由待测试的晶片、芯片或小芯片上的连接焊盘中的至少一个限定。
概念4.概念3的设备，其中，刀刃微结构具有相对软的导电材料的内芯和布置在所述内芯上的相对硬的导电材料的外涂层或层。
概念5.概念3的设备，其中，刀刃微结构具有相对软的导电材料的主体和布置在所述主体上的相对硬的导电材料的尖端。
概念6.概念4的设备，其中，临时结合连接具有小于一欧姆的欧姆电阻。
概念7.概念1至6中任一项的设备，其中，挤压设备是常规的裸片结合器。
概念8.概念1至7中任一项的设备，其中，探针头具有第一主表面和第二主表面，并且其中，多个探针布置在探针头的第一主表面上。
概念9.一种用于在测试夹具与晶片、芯片或小芯片之间形成可去除和/或临时连接的结合设备，晶片、芯片或小芯片具有耦合到晶片、芯片或小芯片中的待测试电路的多个扁平金属焊盘，临时结合设备包括：
多个刀刃构件，该多个刀刃构件布置在所述测试夹具上，指向与测试夹具的长轴正交的方向；以及
挤压设备，该挤压设备用于在刀刃构件与多个扁平晶片焊盘之间施加压缩力，从而在使用中在(i)待测试的晶片、芯片或小芯片上的多个扁平晶片焊盘与(ii)多个刀刃构件之间形成临时电连接结合。
概念10.根据概念9的结合设备，其中，刀刃构件的数量大于扁平晶片焊盘的数量。
概念11.根据概念9或10的结合设备，其中，临时电连接结合是具有不大于1欧姆的电阻的临时粘性结合。
概念12.根据概念9至11中任一项的结合设备，其中，刀刃构件包括相对软的金属材料的内芯和布置在相对软的金属材料上的相对较硬的金属材料的外层。
概念13.根据概念9至12中任一项的结合设备，其中，临时电连接结合为临时冶金结合，该临时冶金结合可被克服而不会损坏晶片、芯片或小芯片中的电路。
概念14.根据概念13的结合设备，其中，在晶片、芯片或小芯片的电路已经被测试并且确定为良好之后，挤压设备在刀刃构件与多个扁平晶片焊盘之间施加比最初使用的更大的压缩力，从而在使用中在(i)晶片、芯片或小芯片上的多个扁平晶片焊盘与(ii)多个刀刃构件之间形成高性能电连接结合，高性能电连接结合具有比临时电连接结合更大的结合强度。
概念15.根据概念9至14中任一项的临时结合设备，其中，临时电连接结合为接触(非冶金)结合。
概念16.一种使用临时结合连接测试晶片、芯片或小芯片的方法，包括：
a.形成测试设备，该测试设备包括具有倾斜侧壁的多个构件，这些构件指向与测试设备的长轴垂直的方向；
b.在测试设备的具有倾斜侧壁的构件和与被测晶片、芯片或小芯片相关联的焊盘之间施加压缩力，以在测试设备的具有倾斜侧壁的构件和与被测晶片、芯片或小芯片相关联的焊盘之间形成临时电连接；以及
c.进行对被测晶片、芯片或小芯片中的电路的测试，所述测试包括经由所述临时电连接向所述被测晶片、芯片或小芯片施加电信号和/或感测所述被测晶片、芯片或小芯片中的电信号。
概念17.概念16的方法，其中，具有倾斜侧壁的构件限定刀刃微结构。
概念18.概念17的方法，其中，所述刀刃微结构包括相对软的金属材料的主体和布置在相对软的金属材料上的相对较硬的金属材料的尖端。
概念19.概念17或18的方法，其中，刀刃微结构的数量大于与被测晶片、芯片或小芯片相关联的焊盘的数量。
概念20.概念17至19中任一项的方法，其中，刀刃微结构的多个尖端接触与被测晶片、芯片或小芯片相关联的焊盘中的至少一个。
概念21.概念17至20中任一项的方法，其中，刀刃微结构的多个尖端接触与被测晶片、芯片或小芯片相关联的焊盘中的对应焊盘。
概念22.概念16至21中任一项的方法，其中，测试设备包括探针头，该探针头具有多个构件，该多个构件上布置有倾斜侧壁，多个构件指向与探针头的长轴垂直的方向。
概念23.概念22的方法，其中，测试设备还包括布置在探针头与裸片结合器的一部分之间的中介层，裸片结合器在测试设备的具有倾斜侧壁的构件和与被测晶片、芯片或小芯片相关联的焊盘之间施加压缩力。

Claims (36)

1.一种用于在晶片、芯片或小芯片的测试期间形成到晶片、芯片或小芯片上的连接焊盘的临时结合的设备，所述设备包括：
探针头，所述探针头关联有多个探针，所述多个探针各自具有朝向至少一个点、脊和/或其他接触区域汇聚或到达其的倾斜侧壁，所述探针头在使用中用作用于在所述晶片、芯片或小芯片的所述测试期间探测所述晶片、芯片或小芯片的探针装置，各个晶片、芯片或小芯片包括表面，所述表面上具有多个连接焊盘，各个连接焊盘在所述测试期间与所述多个探针的所述点、脊或其他接触区域中与所述探针头相关联的对应的一个或多个相配合；以及
挤压设备，所述挤压设备用于在要用所述探针头的所述一个或更多个探针测试的晶片、芯片或小芯片上的所述多个连接焊盘之间施加压力，从而在所述多个连接焊盘中的每一个与所述多个探针的所述点、脊或其他接触区域中的对应的一个或多个之间形成临时结合连接，其中每个所述探针包括相对较硬金属的层的堆叠，与相对较软金属的层交替。
2.根据权利要求1所述的设备，其中，所述挤压设备包括用于在所述晶片、芯片或小芯片的测试期间施加压力以维持所述临时结合连接或在所述多个连接焊盘与所述多个探针的所述点、脊或其它接触区域中的对应一个或多个之间形成临时冶金结合的装置。
3.根据权利要求1或2所述的设备，其中，具有倾斜侧壁的所述探针由刀刃微结构限定，这些刀刃微结构在使用中在垂直于主平面的方向上突出，所述主平面由所述待测试的晶片、芯片或小芯片上的所述多个连接焊盘中的至少一个所限定。
4.根据权利要求3所述的设备，其中，所述刀刃微结构每个包括布置在所述层的堆叠上的金属材料的外层；或者其中所述刀刃微结构每个包括金属内芯，所述层的堆叠形成所述金属内芯的外表面。
5.根据权利要求4所述的设备，其中，所述临时结合连接具有小于一欧姆的欧姆电阻。
6.根据权利要求1或2所述的设备，其中，所述挤压设备是常规的裸片结合器。
7.根据权利要求1或2所述的设备，其中，所述探针头具有第一主表面和第二主表面，并且其中，所述多个探针布置在所述探针头的第一主表面上。
8.一种用于在测试夹具与晶片、芯片或小芯片之间形成可去除和/或临时连接的结合设备，所述晶片、芯片或小芯片具有耦合到所述晶片、芯片或小芯片中的待测试电路的多个扁平金属焊盘，所述结合设备包括：
多个刀刃构件，所述多个刀刃构件布置在所述测试夹具上，指向与所述测试夹具的长轴正交的方向；以及
挤压设备，所述挤压设备用于在所述刀刃构件与所述多个扁平晶片焊盘之间施加压缩力，从而在使用中在(i)所述待测试的晶片、芯片或小芯片上的所述多个扁平晶片焊盘与(ii)所述多个刀刃构件之间形成临时电连接结合；
其中所述刀刃构件每个包括相对较硬金属的层的堆叠，与相对较软金属的层交替。
9.根据权利要求8所述的结合设备，其中，所述刀刃构件的数量大于所述扁平晶片焊盘的数量。
10.根据权利要求8或9所述的结合设备，其中，所述临时电连接结合是具有不大于1欧姆的电阻的临时粘性结合。
11.根据权利要求8或9所述的结合设备，其中，所述刀刃构件每个包括布置在所述层的堆叠上的金属材料的外层；或者其中所述刀刃构件每个包括金属内芯，所述层的堆叠形成所述金属内芯的外表面。
12.根据权利要求8或9所述的结合设备，其中，所述临时电连接结合为临时冶金结合，所述临时冶金结合可被克服而不会损坏所述晶片、芯片或小芯片中的所述待测试电路。
13.根据权利要求12所述的结合设备，其中，在所述晶片、芯片或小芯片的所述待测试电路已经被测试并且确定为良好之后，所述挤压设备在所述刀刃构件与所述多个扁平晶片焊盘之间施加比最初使用的更大的压缩力，从而在使用中在(i)所述晶片、芯片或小芯片上的所述多个扁平晶片焊盘与(ii)所述多个刀刃构件之间形成高性能电连接结合，所述高性能电连接结合具有比所述临时电连接结合更大的结合强度。
14.根据权利要求8或9所述的结合设备，其中，所述临时电连接结合为接触(非冶金)结合。
15.根据权利要求8所述的结合设备，还包括可更换探针头，所述探针头具有设置在其上的所述多个刀刃构件，所述多个刀刃构件指向垂直于所述探针头的长轴的方向。
16.一种使用临时结合连接测试晶片、芯片或小芯片的方法，包括：
a.形成测试设备，所述测试设备包括具有倾斜侧壁的多个构件，这些构件指向与所述测试设备的长轴垂直的方向，每个具有倾斜侧壁的构件探针包括相对较硬金属的层的堆叠，与相对较软金属的层交替；
b.在所述测试设备的具有倾斜侧壁的所述构件和与被测晶片、芯片或小芯片相关联的焊盘之间施加压缩力，以在所述测试设备的具有倾斜侧壁的所述构件和与所述被测晶片、芯片或小芯片相关联的焊盘之间形成临时电连接；以及
c.进行对所述被测晶片、芯片或小芯片中的电路的测试，所述测试包括经由所述临时电连接向所述被测晶片、芯片或小芯片施加电信号和/或感测所述被测晶片、芯片或小芯片中的电信号。
17.根据权利要求16所述的方法，其中，具有倾斜侧壁的所述构件限定多个刀状微结构。
18.根据权利要求17所述的方法，其中，所述多个刀状微结构的每个包括布置在所述层的堆叠上的金属材料的外层；或者其中所述刀刃微结构每个包括金属内芯，所述层的堆叠形成所述金属内芯的外表面。
19.根据权利要求17或18所述的方法，其中，所述刀刃微结构的数量大于与所述被测晶片、芯片或小芯片相关联的焊盘的数量。
20.根据权利要求18所述的方法，其中，所述刀刃微结构的多个尖端接触与所述被测晶片、芯片或小芯片相关联的所述焊盘中的至少一个。
21.根据权利要求18所述的方法，其中，所述刀刃微结构的多个尖端接触与所述被测晶片、芯片或小芯片相关联的所述焊盘中的对应焊盘。
22.根据权利要求16、17或18中任一项所述的方法，其中，所述测试设备包括探针头，所述探针头具有多个构件，所述多个构件上布置有倾斜侧壁，所述多个构件指向与所述探针头的长轴垂直的方向。
23.根据权利要求22所述的方法，其中，所述测试设备还包括布置在所述探针头与裸片结合器的一部分之间的中介层，所述裸片结合器在所述测试设备的具有倾斜侧壁的所述构件和与所述被测晶片、芯片或小芯片相关联的焊盘之间施加压缩力。
24.根据权利要求16所述使用临时结合连接测试晶片、芯片或小芯片的方法，其中，所述倾斜侧壁被配置为限定通过使用单个掩模层的图像反转工艺形成的刀状微结构。
25.根据权利要求24所述使用临时结合连接测试晶片、芯片或小芯片的方法，其中，所述刀状微结构包括刀状边缘或点。
26.根据权利要求24或25所述的方法，其中，在对所述测试晶片、芯片或小芯片中的电路进行所述测试并确定所述测试晶片、芯片或小芯片的电路良好之后，在刀刃部件和多个扁平晶片焊盘之间施加比在第一次提到的施加压缩力步骤期间使用的更大的压缩力，从而在使用中在(i)所述晶片、芯片或小芯片上的多个扁平晶片焊盘和(ii)所述多个刀刃微结构之间形成高性能电连接结合，所述高性能电连接结合具有比所述临时电连接更大的结合强度。
27.根据权利要求16所述的方法，其中，所述形成测试设备，所述测试设备包括具有倾斜侧壁的多个构件，这些构件指向与所述测试设备的长轴垂直的方向，包括通过将相对较硬的材料层与相对较软的材料层交替形成的层的堆叠来形成具有倾斜侧壁的所述构件中的每一个。
28.根据权利要求16所述使用临时结合连接测试晶片、芯片或小芯片的方法，其中，所述测试设备还包括其中嵌入导体的电介质材料层，所述电介质材料中的导体与具有倾斜侧壁的构件欧姆耦合，并且具有倾斜侧壁的构件限定设置在所述电介质层材料上的刀状微结构。
29.根据权利要求28所述的方法，其中，所述具有嵌入其中的导体的电介质材料层具有基本平坦的表面，并且其中，指向垂直于测试设备的长轴的方向具有倾斜侧壁的多个构件设置在所述电介质材料层的所述基本平坦的表面上。
30.一种用于在晶片、芯片或小芯片的测试期间形成到晶片、芯片或小芯片上的连接焊盘的临时结合的设备，所述设备包括：
具有多个金属探针的探针头或中介层，包括具有主表面的电介质材料主体，并包括第一多个金属探针，所述多个金属探针设置在所述电介质材料主体的主表面上，所述第一多个金属探针各自具有朝向至少一个点、脊和/或其他接触区域汇聚或到达其的倾斜侧壁，其中每个所述金属探针包括相对较硬金属的层的堆叠，与相对较软金属的层交替；所述探针头或中介层在使用中用作在测试期间与所述晶片、芯片或小芯片连接的装置，每个晶片、芯片或小芯片包括其上具有多个连接焊盘的表面，每个连接焊盘在所述测试期间与所述探针头相关联的多个金属探针的点、脊或其他接触区域中对应的一个或多个相配合，所述电介质材料主体具有嵌入其中的多个导电互连，所述嵌入的互连在其一端与所述金属探针中至少选定的一个相耦合；和
挤压设备，所述挤压设备用于在要用所述探针头的所述第一多个金属探针测试的晶片、芯片或小芯片上的多个连接焊盘之间施加压力，从而在所述多个连接焊盘中的每一个与所述第一多个金属探针的所述点、脊或其他接触区域中的对应的一个或多个之间形成临时结合连接。
31.根据权利要求30所述的设备，其中，所述探针头或中介层的电介质材料主体具有第一和第二主表面，并且其中所述第一多个金属探针设置在所述探针头或中介层的第一主表面上，并且其中，第二多个连接焊盘设置在所述第二主表面上，设置在所述第二主表面上的所述第二多个连接焊盘通过嵌入在所述电介质材料主体中的所述导电互连与设置在所述第一主表面上的第一多个金属探针互连。
32.根据权利要求30所述的设备，其中，所述探针头或中介层的电介质材料主体具有第一和第二主表面，并且其中第一多个金属探针设置在探针头或中介层的第一主表面上，并且其中，第二多个金属探针设置在所述第一主表面上，与第一多个金属探针间隔一定距离，设置在所述第一主表面上的所述第二多个金属探针通过所述电介质材料主体中的金属导体与设置在所述第一主表面上的第一多个金属探针互连。
33.根据权利要求32所述的设备，其中，所述第一多个金属探针适用于在测试期间连接到晶片、芯片或小芯片上的焊盘，所述第二多个金属探针和所述电介质材料主体中的金属导体适用于连接到读出芯片，从而所述晶片、芯片或小芯片上的焊盘和读出芯片在所述测试期间通过所述设备直接连接。
34.根据权利要求30所述的设备，其中，所述电介质材料主体的共同主表面是平坦表面。
35.一种用于形成与晶片、芯片或小芯片的可移除和/或临时连接的临时结合设备，所述晶片、芯片或小芯片具有耦合到晶片、芯片或小芯片中待测试电路的多个扁平金属焊盘，所述临时结合设备包括：
多个刀刃构件，所述多个刀刃构件设置在所述临时结合设备的电介质表面上并指向与临时结合设备的电介质表面垂直的方向，所述电介质表面被限定在临时结合设备的电介质材料主体上，所述电介质材料主体具有嵌入其中的多个导体，与所述多个刀刃构件中的至少一个选定的刀刃构件连接，其中每个所述刀刃构件包括相对较硬金属的层的堆叠，与相对较软金属的层交替；和
挤压设备，所述挤压设备用于在所述刀刃构件与所述多个扁平晶片焊盘之间施加压缩力，从而在使用中在(i)所述待测试的晶片、芯片或小芯片上的所述多个扁平晶片焊盘与(ii)所述多个刀刃构件之间形成临时电连接结合。
36.根据权利要求35所述的设备临时结合设备，其中，所述临时结合设备的所述电介质表面基本上是平坦的，并且其中，所述多个刀刃构件设置在连接焊盘上，所述连接焊盘设置在所述临时结合设备的基本上平坦的电介质表面上。
CN202080058164.3A 2019-08-29 2020-08-28 小间距集成刀刃临时结合微结构 Active CN114270201B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962893650P 2019-08-29 2019-08-29
US62/893,650 2019-08-29
PCT/US2020/048553 WO2021041917A1 (en) 2019-08-29 2020-08-28 Small pitch integrated knife edge temporary bonding microstructures

Publications (2)

Publication Number Publication Date
CN114270201A CN114270201A (zh) 2022-04-01
CN114270201B true CN114270201B (zh) 2024-05-14

Family

ID=74681708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080058164.3A Active CN114270201B (zh) 2019-08-29 2020-08-28 小间距集成刀刃临时结合微结构

Country Status (4)

Country Link
US (1) US11555830B2 (zh)
EP (1) EP4022671A4 (zh)
CN (1) CN114270201B (zh)
WO (1) WO2021041917A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12057429B1 (en) * 2021-06-23 2024-08-06 Hrl Laboratories, Llc Temporary bonding structures for die-to-die and wafer-to-wafer bonding

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160779A (en) * 1989-11-30 1992-11-03 Hoya Corporation Microprobe provided circuit substrate and method for producing the same
CN1218285A (zh) * 1997-11-18 1999-06-02 三星电子株式会社 测试集成电路芯片的探针卡
US6045026A (en) * 1998-02-23 2000-04-04 Micron Technology, Inc. Utilize ultrasonic energy to reduce the initial contact forces in known-good-die or permanent contact systems
CN1700434A (zh) * 2004-05-03 2005-11-23 美国博通公司 在焊盘内的测试电路
CN1954225A (zh) * 2004-03-26 2007-04-25 株式会社瑞萨科技 半导体集成电路器件的制造方法
CN101211807A (zh) * 2006-12-28 2008-07-02 株式会社瑞萨科技 半导体集成电路装置和用于其的薄膜探针片材的制造方法
CN101625394A (zh) * 2008-07-08 2010-01-13 恩益禧电子股份有限公司 半导体芯片的检查用夹具、检查装置及检查方法、半导体装置的制造方法
JP2010256255A (ja) * 2009-04-28 2010-11-11 Kiyota Seisakusho:Kk 積層型プローブ
CN103197227A (zh) * 2013-03-25 2013-07-10 西安华芯半导体有限公司 一种用于设计分析目的的晶圆测试方法
CN105874584A (zh) * 2013-12-30 2016-08-17 塞勒林特有限责任公司 使用临时牺牲接合焊盘测试半导体晶片的方法
CN108630562A (zh) * 2017-03-21 2018-10-09 马维尔国际贸易有限公司 用于极小节距集成电路测试的设备和构造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812559A (en) 1970-07-13 1974-05-28 Stanford Research Inst Methods of producing field ionizer and field emission cathode structures
JPH02237047A (ja) * 1989-03-09 1990-09-19 Mitsubishi Electric Corp 半導体試験装置
US5716218A (en) * 1991-06-04 1998-02-10 Micron Technology, Inc. Process for manufacturing an interconnect for testing a semiconductor die
US5326428A (en) * 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US5483741A (en) * 1993-09-03 1996-01-16 Micron Technology, Inc. Method for fabricating a self limiting silicon based interconnect for testing bare semiconductor dice
US5929521A (en) 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
WO2010141264A1 (en) 2009-06-03 2010-12-09 Hsio Technologies, Llc Compliant wafer level probe assembly
JP5687172B2 (ja) * 2011-11-01 2015-03-18 三菱電機株式会社 半導体テスト治具およびそれを用いた耐圧測定方法
US10120011B2 (en) * 2014-02-13 2018-11-06 Nhk Spring Co., Ltd. Test unit
US10330701B2 (en) * 2014-02-22 2019-06-25 International Business Machines Corporation Test probe head for full wafer testing

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160779A (en) * 1989-11-30 1992-11-03 Hoya Corporation Microprobe provided circuit substrate and method for producing the same
CN1218285A (zh) * 1997-11-18 1999-06-02 三星电子株式会社 测试集成电路芯片的探针卡
US6045026A (en) * 1998-02-23 2000-04-04 Micron Technology, Inc. Utilize ultrasonic energy to reduce the initial contact forces in known-good-die or permanent contact systems
CN1954225A (zh) * 2004-03-26 2007-04-25 株式会社瑞萨科技 半导体集成电路器件的制造方法
CN1700434A (zh) * 2004-05-03 2005-11-23 美国博通公司 在焊盘内的测试电路
CN101211807A (zh) * 2006-12-28 2008-07-02 株式会社瑞萨科技 半导体集成电路装置和用于其的薄膜探针片材的制造方法
CN101625394A (zh) * 2008-07-08 2010-01-13 恩益禧电子股份有限公司 半导体芯片的检查用夹具、检查装置及检查方法、半导体装置的制造方法
JP2010256255A (ja) * 2009-04-28 2010-11-11 Kiyota Seisakusho:Kk 積層型プローブ
CN103197227A (zh) * 2013-03-25 2013-07-10 西安华芯半导体有限公司 一种用于设计分析目的的晶圆测试方法
CN105874584A (zh) * 2013-12-30 2016-08-17 塞勒林特有限责任公司 使用临时牺牲接合焊盘测试半导体晶片的方法
CN108630562A (zh) * 2017-03-21 2018-10-09 马维尔国际贸易有限公司 用于极小节距集成电路测试的设备和构造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
声表面波器件小型化工艺中芯片的测试与改进;董姝等;压电与声光;第37卷(第1期);147-153 *
提高功率多芯片模块终测成品率的方法探讨;邵一琼等;半导体技术;第34卷(第11期);1078-1081 *

Also Published As

Publication number Publication date
CN114270201A (zh) 2022-04-01
US20210063439A1 (en) 2021-03-04
EP4022671A1 (en) 2022-07-06
EP4022671A4 (en) 2023-09-27
WO2021041917A1 (en) 2021-03-04
US11555830B2 (en) 2023-01-17

Similar Documents

Publication Publication Date Title
JP3727540B2 (ja) 隆起した接触要素を有するウェハのプロービングを行うためのプローブカード
US8638113B2 (en) Temporary planar electrical contact device and method using vertically-compressible nanotube contact structures
US6791171B2 (en) Systems for testing and packaging integrated circuits
US8213184B2 (en) Method of testing using a temporary chip attach carrier
US7247035B2 (en) Enhanced stress metal spring contactor
JP4160809B2 (ja) プローブカード・アセンブリ及びキット、及びそれらを用いる方法
US7710132B2 (en) Method for making a conductive film and a probe card using the same
US7384277B1 (en) Reinforced contact elements
US9182443B2 (en) Testing device and testing method thereof
JP2006507479A (ja) ウエハレベルのスプリングを有するプローブカードアセンブリおよびパッケージの構造および製造工程
US7172431B2 (en) Electrical connector design and contact geometry and method of use thereof and methods of fabrication thereof
US7456640B2 (en) Structure for coupling probes of probe device to corresponding electrical contacts on product substrate
CN114270201B (zh) 小间距集成刀刃临时结合微结构
KR100340754B1 (ko) 커넥터 장치
KR101990458B1 (ko) 프로브 카드 및 그 제조방법
Liu et al. Transferrable fine pitch probe technology
US12057429B1 (en) Temporary bonding structures for die-to-die and wafer-to-wafer bonding
Spanier et al. Platform for temporary testing of hybrid microsystems at high frequencies
US20240272200A1 (en) Probe card for fine pitch circuit probe testing of semiconductor integrated circuit devices and methods of forming the same
KR100446551B1 (ko) 화산형 프로브, 이의 제조방법 및 이를 구비한프로브카드
US20090039904A1 (en) Probe card, production method thereof and repairing method of probe card
JP2004207412A (ja) 半導体装置の検査装置及び製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant