CN1954225A - 半导体集成电路器件的制造方法 - Google Patents

半导体集成电路器件的制造方法 Download PDF

Info

Publication number
CN1954225A
CN1954225A CNA2005800159055A CN200580015905A CN1954225A CN 1954225 A CN1954225 A CN 1954225A CN A2005800159055 A CNA2005800159055 A CN A2005800159055A CN 200580015905 A CN200580015905 A CN 200580015905A CN 1954225 A CN1954225 A CN 1954225A
Authority
CN
China
Prior art keywords
mentioned
semiconductor device
integrated circuit
manufacture method
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800159055A
Other languages
English (en)
Inventor
稹平尚宏
今须诚士
佐藤齐尚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1954225A publication Critical patent/CN1954225A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G01R1/0483—Sockets for un-leaded IC's having matrix type contact fields, e.g. BGA or PGA devices; Sockets for unpackaged, naked chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

在半导体集成电路器件的老化步骤(S19)中，包括：在具有剥离机构的插座的焊盘上对半导体集成电路器件的突起电极进行定位的第1步骤；通过向半导体集成电路器件施加负荷而将上述突起电极向上述焊盘按压的第2步骤；以及由上述剥离机构向上述半导体集成电路器件赋予与上述第2步骤中的施加负荷方向成相反方向的力，将上述突起电极从上述焊盘剥离的第3步骤，通过顶起半导体集成电路器件而将上述突起电极从上述焊盘剥离，实现在老化测试中半导体集成电路芯片的自动插拔的容易化。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及制造半导体器件的技术，涉及例如有效地适用于从老化(通电加速)测试装置拆装以突起电极构成外部连接端子的半导体器件的技术。
背景技术
关于在半导体集成电路器件(半导体器件)的老化测试中，与半导体集成电路器件上的突起电极接触来进行测试的老化测试用插座(以下也简称为“插座”)侧的电极的改进，已由专利文献1公开。
专利文献1：日本特开2000-235062号公报(图1等)
在半导体集成电路的制造工艺中，为了去除不良产品，测量产品的寿命，在将从晶片分割(切割)出的芯片封在封装内之后，在出货前先进行老化测试。该老化测试为以下的测试，即：将封装的外部端子与安装于插座的衬底(插座衬底)的电极(焊盘)连接，从外部电源向封装内的芯片供给电流、电压，使半导体集成电路芯片在100℃以上的高温环境中连续工作数小时左右。
在上述老化测试中使用的插座衬底(带式衬底)，为了确保与封装的外部连接端子的良好的导通，根据外部连接端子的形状、引脚数，分别按每种封装的种类进行设计、制作。
近年来，半导体封装，正在从如QFP(Quad Flat Package)、SOJ(Small Qutline J-leaded package)那样从封装的侧面引出作为外部连接端子的引线的现有类型的半导体封装，朝着如BGA(Ball GridArray)、CSP(Chip Size Package)那样将安装于封装的安装面或者芯片的元件形成面的突起电极作为外部连接端子的表面安装类型转移，后者正逐渐成为主流。
在对以球状的突起电极构成外部连接端子的上述BGA、CSP进行老化测试时，由于插座衬底的电极(焊盘)与突起电极形成点接触造成两者的接触电阻变大，或者由于突起电极的直径差异造成一部分突起电极与焊盘不导通。因此，为了确保焊盘与突起电极接触良好，例如采取了以下的对策，即：将安装于封装(或者芯片)的突起电极定位在插座衬底的焊盘上之后，对封装(或者芯片)进行加压，将突起电极压扁。
但是，在将突起电极过度压扁而使其与焊盘的接触面积变大时，可能会导致以下的问题，即：测试结束后突起电极难以从焊盘剥离，在将封装(芯片)从插座取出时，突起电极从封装(芯片)脱离而留在焊盘侧。
要想不将封装的突起电极过度压扁也能确保与插座衬底的焊盘的良好导通，最好是在插座衬底的焊盘上设置多个微小突起。
但是，在将突起电极连接在设置了上述那样的微小突起的焊盘上进行高温的老化测试时，在测试结束后将突起电极从焊盘剥离时，突起电极表面的薄的自然氧化膜残留在突起的表面。为此，随着反复进行老化测试，残留在突起的表面的自然氧化膜的膜厚逐渐变厚，突起电极与突起的接触电阻增加，或者变得参差不齐，结果导致难以进行稳定的测试。
此外，老化测试要在100℃以上的高温环境中持续进行数小时，因此，突起电极会由于测试中的发热而产生一定程度的软化。尤其是以Sn/Pb软钎焊这样的低熔点金属构成的突起电极容易软化。为此，在突起电极的下端、与突起和突起之间的焊盘表面接触时，在测试结束后将突起电极从焊盘的表面剥离时，突起电极材料的一部分仍附着残留在焊盘的表面。于是，在多次反复进行老化测试时，由于附着在焊盘表面的突起电极材料的膜厚逐渐变厚，突起的表面与焊盘表面的级差消失，导致无法获得设有突起的效果。
因此，本申请人先开发了在以突起电极构成外部连接端子的半导体集成电路芯片的老化测试中，稳定地确保插座衬底的焊盘(电极)与突起电极之间的接触电阻的技术(参照专利文献1)。根据该技术，在插座衬底的主面，形成有多个与布线构成为一体的焊盘，在上述多个焊盘的每一个的表面，设置多个规定了高度和相互距离的突起，以便在进行老化测试时，与上述焊盘连接的上述突起电极不接触上述焊盘的表面，由此能够稳定地确保安装在封装、半导体集成电路芯片上的突起电极与插座衬底的焊盘之间的接触电阻。
根据本申请的发明人的研究，发现了能够通过接触突起的边缘嵌入突起电极使突起电极表面的覆膜破损，而获得良好的接触性能，但是，由于接触突起的边缘嵌入突起电极，或者通过接触最上方表面电镀的Au与突起电极的软钎焊存在化学亲和而使得上述接触突起容易与突起电极接合，在老化测试后，想要利用自动插拔机的真空焊盘的吸引将半导体集成电路芯片从插座拔离时，多引脚型的半导体集成电路芯片由于真空焊盘的吸力不足而难以从插座拔离。这种倾向伴随着半导体集成电路器件的多引脚化的发展而越发显著，因此，难以进行老化测试中的半导体集成电路芯片的自动插拔。
本申请所公开的一个发明目的在于，提供一种能够制造具有高可靠性的半导体集成电路器件的技术。
本申请所公开的一个发明目的在于，提供一种适宜于具有高密度的突起电极的半导体集成电路器件的老化测试技术。
本申请所公开的一个发明目的在于，提供一种适宜于具有与突起的宽度相比突起高度低的突起电极的半导体集成电路器件的老化测试技术。
本发明的上述目的和其他目的以及新的特征将通过本说明书的描述和附图得以明确。
发明内容
《1》以下对本申请所公开的发明中代表性内容的概要进行简单的说明。
本申请所公开的半导体集成电路器件的制造方法，包括：
(a)在半导体衬底上形成电路的步骤；
(b)从形成了电路的半导体衬底分离芯片状的半导体集成电路器件的步骤；
(c)对已分离的上述半导体集成电路器件进行老化测试的步骤；以及
(d)从经过了老化测试的半导体集成电路器件中选择优良品的步骤。上述半导体集成电路器件，作为外部连接电极具有突起电极，上述步骤(c)，包括将上述半导体集成电路器件装入老化测试用插座的第1处理；按压所装入的上述半导体集成电路器件，在将半导体集成电路器件的突起电极按压在老化测试用插座的焊盘电极上的状态下，在与上述老化测试用插座之间使半导体集成电路器件动作的第2处理；以及在半导体集成电路器件的动作结束后，解除对半导体集成电路器件的按压压力，并且沿着使上述突起电极从焊盘电极脱离的方向顶起半导体集成电路器件的第3处理。能够通过第3处理进行分离，以使半导体集成电路器件从老化测试用插座的焊盘电极脱离。
根据上述方法，在将半导体集成电路器件的突起电极按压在老化测试用插座的焊盘电极的状态下进行半导体集成电路器件的老化测试，在测试后解除对半导体集成电路器件的按压压力，并且沿着使上述突起电极从焊盘电极脱离的方向顶起半导体集成电路器件，即便由于半导体集成电路器件的突起电极的窄间距、和多端子化的倾向而造成突起电极对焊盘电极的卡嵌力变大，在设定了顶起力之后，就能发挥抵消该卡嵌力的作用。在通过真空吸附进行剥离时，为了使剥离力变大，需要增大真空压力，为了满足这种要求就需要变更在整个半导体集成电路器件的制造生产线使用的真空压力，有时这种变更非常困难，在这一点上，上述方法也有助于使半导体集成电路电路装置从老化测试用插座剥离的处理变得容易化。
在本申请所公开的一个发明中，上述突起电极例如为以软钎焊球电极为代表的焊球电极。焊球电极由于老化测试的热而容易变形，在进行剥离处理时需要较大的力。
在本申请所公开的一个发明中，上述焊盘电极在平面焊盘上具有多个被分割的突起，在上述第2处理中，上述多个突起以不使之与上述平面焊盘接触地支撑被按压的突起电极。在老化测试时能够稳定地保持焊盘电极与突起电极的电接触。
在本申请所公开的一个发明中，在上述第3处理中，半导体集成电路器件的顶起，利用弹性体的反弹力来进行；在上述第2处理中，突起电极对上述焊盘电极的按压，通过使上述弹性体变形来进行。上述弹性体可以使用弹簧部件。
本申请所公开的一个发明，在基于晶片级CSP技术的半导体集成电路器件的制造方法中，上述步骤(a)，包括在半导体衬底上形成多个电路元件，在表面露出焊接焊盘形成芯片基体的步骤；在上述芯片基体之上形成与焊接焊盘连接的再布线、和与焊接焊盘不连接的金属层，在除去上述再布线的一部分和上述金属层的一部分之外的区域，用耐热性热固性树脂膜覆盖其表面的步骤；以及在从上述耐热性热固性树脂膜露出的上述再布线的一部分形成突起电极的步骤。
此时，上述第3处理中的上述半导体集成电路器件的顶起，可以通过向从上述耐热性热固性树脂膜露出的上述金属层作用上述顶起力来进行。这是为了抑制耐热性热固性树脂膜的损伤。
上述方法适宜于制造上述多个突起电极的排列间距小于0.5mm的窄间距半导体集成电路器件。
本申请所公开的一个发明，在基于晶片级CSP技术的半导体集成电路器件中，包括在半导体衬底上形成多个电路元件，使焊接焊盘露出在表面的芯片基体；设置于上述芯片基体之上，并与上述焊接焊盘连接的再布线；设置于上述芯片基体之上，与上述焊接焊盘不连接金属层；覆盖除去上述再布线的一部分和上述金属层的一部分之外的表面的耐热性热固性树脂膜；以及设置于从上述耐热性热固性树脂膜露出的上述再布线的一部分的突起电极，上述金属层在芯片基体的周围部分形成有多个。在老化测试后，从老化测试用插座的焊盘电极剥离半导体集成电路器件时，只需向从上述耐热性热固性树脂膜露出的上述金属层作用上述顶起力即可。从这个意义上，上述金属层最好是至少具有3个。以能够稳定地作用顶起力。进而，被剥离的半导体集成电路器件的姿势难以变得不稳定。
本申请所公开的一个电子电路装置的制造方法，包括：
(a)在封装衬底上装配电路器件的步骤；
(b)进行装配了电路器件的电子电路的测试的步骤；以及
(c)从经过了测试的电子电路选择优良品的步骤，上述步骤(c)，包括将在封装衬底上装配了电路器件的电子电路装入安装用插座的第1处理；按压所装入的电子电路，将封装衬底的外部连接电极朝上述安装用插座的焊盘电极按压，同时在与上述安装用插座之间使电子电路动作的第2处理；以及在电子电路的动作结束后，解除对电子电路的按压压力，并且将电子电路朝着使上述外部连接电极从焊盘电极脱离的方向顶起的第3处理。根据以上步骤，也能够容易并且可靠地进行电子电路的剥离。
《2》以下对本申请所公开的其他发明的概要分项进行简单的说明。
〔1〕一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在半导体衬底上形成电路的步骤(第1步骤)；
(b)从形成了电路的半导体衬底分离芯片状的上述半导体集成电路器件的步骤(第2步骤)；
(c)进行已分离的上述半导体集成电路器件的老化测试的步骤(第3步骤)；以及
(d)从经过了老化测试的上述半导体集成电路器件选择优良品的步骤(第4步骤)，
此处，上述半导体集成电路器件，作为外部连接电极具有突起电极，
上述步骤(c)，包括以下的下位步骤：
(i)将上述半导体集成电路器件装入老化测试用插座的步骤(第1处理)；
(ii)按压所装入的上述半导体集成电路器件，将上述半导体集成电路器件的突起电极朝老化测试用插座的焊盘电极按压，同时在与上述老化测试用插座之间使上述半导体集成电路器件动作的步骤(第2处理)；以及
(iii)在上述半导体集成电路器件的动作结束后，解除对上述半导体集成电路器件的按压压力，并且将半导体集成电路器件朝着使上述突起电极从焊盘电极脱离的方向顶起(第3处理)。
〔2〕在上述项1所述的半导体集成电路器件的制造方法中，上述突起电极为焊球电极。
〔3〕在上述项1或者2所述的半导体集成电路器件的制造方法中，上述焊盘电极在平面焊盘上具有多个被分割的突起，在上述第2处理中，上述多个突起使被按压的突起电极不与上述平面焊盘接触地被支撑。
〔4〕在上述项1至3中任一项所述的半导体集成电路器件的制造方法中，在上述第3处理中，半导体集成电路器件的顶起，通过弹性体的反弹力来进行；
在上述第2处理中，突起电极对上述焊盘电极的按压加压，通过使上述弹性体变形来进行。
〔5〕在上述项4所述的半导体集成电路器件的制造方法中，上述弹性体为弹簧部件。
〔6〕在上述项1至5中任一项所述的半导体集成电路器件的制造方法中，上述第1步骤，包括以下的下位步骤：
(x)在半导体衬底上形成多个电路元件，使焊接焊盘露出在表面的形成芯片基体的步骤；
(y)在上述芯片基体之上形成与焊接焊盘连接的再布线、和与焊接焊盘不连接的金属层，在除去上述再布线的一部分和上述金属层的一部分之外的区域，用耐热性热固性树脂膜覆盖其表面的步骤；
(z)在从上述耐热性热固性树脂膜露出的上述再布线的一部分形成突起电极的步骤。
〔7〕在上述项6所述的半导体集成电路器件的制造方法中，上述第3处理中的上述半导体集成电路器件的顶起，可以通过向从上述耐热性热固性树脂膜露出的上述金属层作用上述顶起力来进行。
〔8〕在上述项1至7中任一项所述的半导体集成电路器件的制造方法中，上述多个突起电极的排列间距小于0.5mm。
〔9〕一种半导体集成电路器件，包括：
(a)在半导体衬底上形成多个电路元件，使焊接焊盘露出在表面的芯片基体；
(b)设置于上述芯片基体之上，并与上述焊接焊盘连接的再布线；
(c)设置于上述芯片基体之上，与上述焊接焊盘不连接金属层；
(d)覆盖除去上述再布线的一部分和上述金属层的一部分之外的表面的耐热性热固性树脂膜；以及
(e)设置于从上述耐热性热固性树脂膜露出的上述再布线的一部分的突起电极，
此处，上述金属层在芯片基体的周围部分形成有多个。
〔10〕在上述项9所述的半导体集成电路器件中，上述金属层至少具有3个。
〔11〕一种电子电路装置的制造方法，包括以下步骤：
(a)在封装衬底上装配电路器件的步骤(第1步骤)；
(b)进行装配了电路器件的电子电路装置的测试的步骤(第2步骤)；以及
(c)从经过了测试的电子电路装置选择优良品的步骤(第3步骤)，
此处，上述步骤(c)(第3步骤)，包括以下的下位步骤：
(i)将在封装衬底上装配了电路器件的电子电路装置装入安装用插座的步骤(第1处理)；
(ii)按压所装入的电子电路装置，将封装衬底的外部连接电极朝上述安装用插座的焊盘电极按压，同时在与上述安装用插座之间使电子电路装置动作的步骤(第2处理)；以及
(iii)在电子电路装置的动作结束后，解除对电子电路装置的按压压力，并且将电子电路装置朝着使上述外部连接电极从焊盘电极脱离的方向顶起的步骤(第3处理)。
《3》此外，以下对本申请所公开的另外的其他发明的概要分项进行简单的说明。
〔1〕一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在晶片的第1主面上形成普通布线(例如铝多层布线、铜镶嵌或者双镶嵌多层布线)的步骤；
(b)在上述普通布线上形成多个包括第1金属膜区域和第2金属膜区域的再布线(例如铜类的再配置布线或者再分配布线等)的步骤(该步骤并非必须的。即，只要具有突起电极，也可以适用于不具有再布线的结构)；
(c)在上述再布线上形成高分子树脂膜的步骤(除了利用一般的平版印刷形成之外，也可以基于使用了密封树脂或其他树脂的涂敷、印刷、模制(mold)、以及其他方法形成)；
(d)通过在对应于上述高分子树脂膜的上述第1金属膜区域和第2金属膜区域的部分，通过平版印刷的方法形成开口，由此形成多个第1金属焊盘区域(突起用底层金属层状的2次末级钝化的圆形开口)和第2金属焊盘区域(与之前相同为底层金属膜状的2次末级钝化的主要是长方形或者正方形开口，也可以是其他形状。尺寸例如为纵250微米，横500微米)的步骤(上述第2金属膜区域并非必须的。原则上只要不给高分子树脂膜的上面带来损伤即可，因此，只要在以下的自电极面的突起的分离步骤中在加压时能不接触上述高分子树脂膜的上面，或者即便接触上述高分子树脂膜的上面也不会造成损伤即可。因此，也可以是以具有比上述高分子树脂膜柔软的表面的，并且具有比较大面积的接触面的加压部件直接按压上述高分子树脂膜的上面。此处，所谓“上面”，不是指重力的反方向，而是表示芯片的器件形成面，即突起形成面、晶片的第1主面侧的面等。)；
(e)在各个上述每个第1金属焊盘区域形成软钎焊突起的步骤；
(f)在上述步骤(e)后，将上述晶片分割成多个半导体集成电路芯片的步骤；
(g)使对应于被分割的上述多个半导体集成电路芯片内的第1半导体集成电路芯片的上述晶片的第1主面的突起形成面与老化测试用插座的电极面相对，在上述突起形成面的多个上述突起与设置于上述电极面的多个金属突起电极被相互压紧的状态下，执行老化测试的步骤；以及
(h)在上述步骤(g)后，使至少一个加压部件，与上述突起形成面的多个上述第2金属焊盘区域中至少一个焊盘区域接触，其中，该加压部件具有比上述焊盘区域窄的接触面(例如为长方形，纵150微米，横400微米)，通过向使上述第1半导体集成电路芯片与上述电极面分离的方向加压，使上述金属突起电极与上述第1半导体集成电路芯片的上述软钎焊突起分离的步骤。
〔2〕在上述项1所述的半导体集成电路器件的制造方法中，上述高分子树脂膜含有热固性树脂并以此作为主要成分。
〔3〕在上述项1或者2所述的半导体集成电路器件的制造方法中，上述高分子树脂膜含有耐热性热固性树脂并以此作为主要成分(例如聚酰亚胺类树脂、BCB(BenzoCycloButene)类树脂等)。
〔4〕在上述项1至3中任一项所述的半导体集成电路器件的制造方法中，上述高分子树脂膜含有聚酰亚胺类树脂并以此作为主要成分。
〔5〕在上述项1至4中任一项所述的半导体集成电路器件的制造方法中，上述高分子树脂膜含有有机类热固性树脂并以此作为主要成分。
〔6〕在上述项1至5中任一项所述的半导体集成电路器件的制造方法中，上述软钎焊突起的间距小于500微米(软钎焊例如为无铅软钎焊)。
〔7〕在上述项1至6中任一项所述的半导体集成电路器件的制造方法中，上述软钎焊突起利用平版印刷方法或者印刷技术形成。
〔8〕在上述项1至7中任一项所述的半导体集成电路器件的制造方法中，上述软钎焊突起的突起完成时在芯片内的平均比率的突起高度(H)与突起径长(D)之比(H/D)的百分率小于60％(例如突起径长180微米，突起高度100微米。第2金属焊盘区域的径长利用回流焊时的软钎焊表面张力，形成能成为如这样形状的尺寸)。
〔9〕在上述项1至8中任一项所述的半导体集成电路器件的制造方法中，上述第1半导体集成电路芯片内的上述至少一个焊盘区域的数为2个以上。
〔10〕在上述项1至9中任一项所述的半导体集成电路器件的制造方法中，上述第1半导体集成电路芯片内的上述至少一个焊盘区域的数为3个以上(具有在分离步骤中不使芯片倾斜的优点。结果是对多个第2金属焊盘区域的加压变得均等。而且，向多个软钎焊突起施加的力变得比较均一)。
〔11〕在上述项1至10中任一项所述的半导体集成电路器件的制造方法中，上述第1半导体集成电路芯片内的上述至少一个焊盘区域，设置于上述第1半导体集成电路芯片的上述突起形成面的芯片周边部(只要存在于周边部，加压部件等与突起接触的可能性变少)。
〔12〕在上述项1至11中任一项所述的半导体集成电路器件的制造方法中，上述第1半导体集成电路芯片内的上述至少一个焊盘区域，设置于上述第1半导体集成电路芯片的上述突起形成面的芯片角(corner)部。
〔13〕在上述项1至12中任一项所述的半导体集成电路器件的制造方法中，上述第1半导体集成电路芯片内的上述至少一个焊盘区域，为电浮动状态。
〔14〕在上述项1至13中任一项所述的半导体集成电路器件的制造方法中，单一的上述第2金属焊盘区域的面积，比单一的上述第1金属焊盘区域的面积大。
〔15〕在上述项1至14中任一项所述的半导体集成电路器件的制造方法中，单一的上述第2金属焊盘区域的面积，为单一的上述第1金属焊盘区域的面积的2倍以上。
〔16〕在上述项1至14中任一项所述的半导体集成电路器件的制造方法中，单一的上述第2金属焊盘区域的面积，为单一的上述第1金属焊盘区域的面积的3倍以上。
〔17〕在上述项1至16中任一项所述的半导体集成电路器件的制造方法中，单一的上述加压部件的上述接触面的面积，为单一的上述第1金属焊盘区域的面积的2倍以上。
〔18〕在上述项1至17中任一项所述的半导体集成电路器件的制造方法中，上述加压部件，不与上述高分子树脂膜的上面接触。
〔19〕在上述项1至18中任一项所述的半导体集成电路器件的制造方法中，上述金属突起电极在以镍为主要成分的芯材上进行了以金为主要成分的电镀(镍具有确保突起的刚性的效果，金具有将接触电阻抑制在低水平的效果)。
〔20〕在上述项19所述的半导体集成电路器件的制造方法中，上述金属突起电极在以上述金为主要成分的电镀上还进行了铑的电镀(铑的电镀并非必须的，具有弱化突起电极与软钎焊突起之间的物理或者化学亲合性的效果)。
〔21]在上述项1至20中任一项所述的半导体集成电路器件的制造方法中，上述加压部件的主要部分由金属构成(通过用金属构成加压部件，具有能够确保充足的机械强度的优点)。
〔22〕在上述项1至20中任一项所述的半导体集成电路器件的制造方法中，上述加压部件的主要部分由高分子树脂(即绝缘体)构成。
〔23〕在上述项22所述的半导体集成电路器件的制造方法中，上述高分子树脂主要成分含有聚醚砜(Poly-Ether-Sulfon)类树脂(具有以下等优点，即：尤其是在用绝缘体构成加压部件的前端部时，即便在金属焊盘区域不浮动的情况下，也不会发生问题)。
以下对通过本申请所公开的发明中的代表性内容所获得的效果进行简单的说明。
即，可以对具有高密的突起电极的半导体集成电路器件进行老化测试，从而能够提供一种可靠性高的半导体集成电路器件。
附图说明
图1是本发明的一个实施例的半导体集成电路器件的制造方法的主要步骤的说明图。
图2是在半导体集成电路器件的制造方法中所使用的插座的分解斜视图。
图3A是在组装了图2所示的插座的状态下的C-C′线切割剖面图。
图3B是图3A中的剥离机构的主要部分的平面图。
图3C是图3B中的D-D′切割剖面图。
图4是插座所包含的焊盘的斜视图。
图5是焊盘中的突起部与半导体集成电路芯片的软钎焊突起的关系的说明图。
图6是焊盘中的突起部与半导体集成电路芯片的软钎焊突起的其他关系的说明图。
图7A是插座的盖子关闭时的说明图。
图7B是插座的盖子关闭时的说明图。
图7C是插座的盖子关闭时的说明图。
图8是插座的盖子打开时的说明图。
图9是半导体集成电路芯片中的接触目标(target)的说明图。
图10是作为半导体集成电路器件的一例的晶片级CSP的说明图。
图11是图10中的主要部分的切割剖面图。
具体实施方式
以下，基于附图详细说明本发明的实施方式。另外，在用于说明实施方式的全部附图中，原则上对于相同的部件赋予相同的标号，省略反复的说明。
在详细说明本发明之前，将本申请中的术语的含义说明如下：
所谓半导体晶片，是指用于制造集成电路的单晶硅衬底(一般呈大致的平面圆形形状)、蓝宝石(sapphire)衬底、玻璃衬底、其他的绝缘、反绝缘或者半导体衬底等、以及这些的复合衬底。此外，在本申请中称半导体集成电路器件这一术语时，不仅包括在硅晶片、蓝宝石晶片衬底等半导体或者绝缘体衬底上制造的集成电路，也包括TFT(Thin-Film-Transistor)和STN(Super-Twisted-Nematic)液晶等在玻璃等其他的绝缘衬底上制造的集成电路等，除非专门明确表明不包括此类。
在以下的实施方式中，为了便于说明，在需要的时候分成多个部分(section)或者实施方式进行说明，除了专门明确说明的情况之外，不代表这些相互之间没有关联，而是表示一方为另一方的一部分或者全部的变形例、详细、补充说明等这样的关系。
此外，在以下的实施方式中，除了专门明确说明的情况以及从原理上明确限定为特定的数的情况之外，在涉及要素的数等(包括个数、数值、量、范围等)时，都不限于该特定的数，既可以是特定的数以上，也可以是特定的数以下。
进而，显然在以下的实施方式中，除了专门明确说明的情况以及能够想到从原理上明确为必不可少的情况之外，其构成要素(要包括要素步骤等)并都不是必须的。
同样，在以下的实施方式中，除了专门明确说明的情况以及能够想到从原理上明确不属于这种情形的情况之外，在涉及构成要素等的形状、位置关系等时，包括实质上与该形状等近似或者类似的情况等。这对于上述数值和范围也同样。
图10表示作为本发明的半导体集成电路器件的一例的通过被称作晶片级CSP的技术而形成的晶片。在图10中，10为晶片，经过切割(dicing)步骤从上述晶片10取得多个半导体集成电路芯片(半导体集成电路器件)。11为对上述晶片10的主要部分进行了放大。而且，图11表示图10中的A-A′切割剖面。在图11中，11A在单晶硅的半导体衬底上形成MOS晶体管等所需的多个电路元件和用于对这些进行接合的布线层，在表面露出焊接焊盘的芯片基体。在芯片基体11A之上，形成一端与焊接焊盘16接合的由Cr(铬)、Cu(铜)、以及Ni(镍)等构成的再布线层12。在此，上述芯片基体11A的布线层，没有特殊的限制，包括铝多层布线、铜镶嵌或者双镶嵌多层布线等。该布线为普通布线，区别与上述再布线层12的布线。
在再布线层12的另一端施以Au(金)电镀，在其上形成软钎焊(焊球电极、突起电极)15。使再布线层12能够以比焊接焊盘的排列间距宽的间距排列突起电极15。上述突起电极15在每个芯片区域以预定的排列间距排列有多个。各半导体集成电路芯片能够经由该软钎焊突起15与外部之间进行各种信号的交换。多个软钎焊突起15的排列间距小于0.5mm，为了对如这样具有超小间距的软钎焊的半导体集成电路芯片进行老化，将半导体集成电路器件装入老化测试装置的插座进行测试。
进而，作为与上述焊接焊盘16不连接的金属层，形成接触目标13。该接触目标13，如图9所示形成在半导体集成电路芯片90的四个角，如后文详述，使之与在老化测试中所使用的插座的剥离机构的臂(arm)部接触。在图9的图纸的表面，例如以0.37mm间距排列着256个突起电极15。而且，该半导体集成电路芯片900的尺寸，纵为6.005mm，横为8.725mm。
另外，在图9中，在芯片900的中央部，设置有与上述接触目标13同样地形成的开口部91。该开口部91作为软钎焊形成的标记，以该开口部91为基准，按预定的间距排列多个软钎焊突起15。
晶片10的表面，除上述软钎焊15和接触目标13的形成区域之外，形成高分子树脂膜、例如作为耐热性热固性树脂的一例的聚酰亚胺的保护膜14。17为聚酰亚胺的绝缘层，18为钝化层。保护膜14具有保护位于其下的再布线层12，进而保护芯片基体11A的电路元件的功能，因此，在老化测试等当中，必须尽量避免对保护元件14造成损伤。
图1表示上述半导体集成电路器件的制造方法中的主要步骤。另外，在图1中，以与上述半导体集成电路器件的制造方法的主要步骤之间的关系来表示图10中的A-A′线切割剖面和B-B′线切割剖面。
此处，设在前步骤中在半导体衬底上形成了焊接焊盘16。在除了该焊接焊盘16的形成区域之外的区域，形成聚酰亚胺的绝缘层17(S11)。然后，在上述聚酰亚胺的绝缘层17之上形成Cr-Cu籽晶层(溅射膜)。然后，在该Cr-Cu籽晶层之上形成再布线层，进而进行Cu-Ni电镀(S13)。另外，在接触目标13的形成区域，除去形成接触目标13所不需要的籽晶层。接着，形成聚酰亚胺的保护膜14以覆盖上述Cu-Ni电镀部分。然后，利用平版印刷的方法在软钎焊15的形成区域形成开口部5，在接触目标13的形成区域形成开口部6，而且，对该开口部5、6施以Au电镀的前处理(S15)。接着对上述开口部5、6进行Au电镀(S16)。通过对上述开口部5进行Au电镀而形成第1金属焊盘区域。通过对上述开口部6进行Au电镀而形成第2金属焊盘区域(接触目标)13。然后，进行在闪存(flash memory)等的制造步骤中用于检测被称作保存(retention)不良的写入数据的消失的测试(retention baking)、探针测试(S17)。如果在上述步骤S17的测试中不存在异常，则在第1金属焊盘区域(开口部5)形成软钎焊突起15(S18)。软钎焊突起15的径长为180微米，突起高度为100微米，径长与高度之比的百分率不足60％。接着，通过切割(dicing)来进行半导体集成电路芯片的切分(S19)，进行老化测试(S20)。在老化测试后，测试半导体集成电路芯片是否正常工作(S21)，之后，经过外观检查进行成品化(S22)。上述测试(S21)和外观检查(S22)，总称为用于选择优异品的选择步骤。
接着，详述上述步骤S20的老化测试。
图2表示在进行上述老化测试时，用于安装入半导体集成电路芯片的插座。
盖22经铰链机构23由具有开口部的框架(frame)30可开闭地支撑。在该盖22的中央部，设置有用于压入半导体集成电路芯片90的推块(pusher)21。在上述框架30的开口部嵌合定位(alignment)板24。为了半导体集成电路芯片90的定位，在定位板24上设置有对应于半导体集成电路芯片90的尺寸的开口部。而且，在上述定位板24的下侧设置带式电路25，设置可隔着弹性体26支撑带式电路25的基座(base)27。在上述带式电路25上设置有可与上述半导体集成电路芯片90的软钎焊突起15接触的焊盘电极和与焊盘电极连接的布线。弹性体26由硅胶形成，安装在基座27上。通过使弹性体26介于带式电路25与基座27之间，谋求软钎焊突起15与上述焊盘电极的接触稳定化。在上述框架30、上述带式电路25和上述基座27，设置有可插入螺栓28的螺栓孔，上述框架30、上述带式电路25由6个螺栓28和与此对应的6个螺母29固定在基座27上。上述基座27安装在老化测试机上，老化测试用的测试端子经基座27、带式电路25与突起电极连接。
图3A示出在组装了图2所示的插座的状态下的C-C′线切割剖面。此外，图3B表示图3A中的剥离机构61的主要部分(从基座27侧观察到的)，图3C表示图3B中的D-D′切割剖面。
在盖22的内侧形成凹部，在该凹部经弹簧222安装有推块压紧部221。通过关闭盖22来按压弹簧222，利用该弹簧222的反弹力向推块压紧部221赋予箭头611方向的力。在推块压紧部221设置突起部，经该突起部223按压推块21使推块21成为可摇动的状态。由此，能够在关闭盖22时，推块21的芯片按压面211正对着半导体集成电路芯片90，从而对半导体集成电路芯片90的上面的整个区域施加均匀的按压压力(负荷)。
定位板24的开口部，如图3B和图3C所示，设置可支撑半导体集成电路芯片90的臂部242。通过上述臂部242的前端向上述芯片的方向突出而形成突出部241(加压部件)，上述半导体集成电路芯片90的接触目标13仅与该突出部241接触。突出部241与上述接触目标13的接触面没有特殊的限制，此处形成矩形，其尺寸为纵150微米，横400微米。此处，接触目标13的面积，可以取为形成软钎焊突起15的开口部5的面积的2倍以上。此时，突出部241与上述接触目标13接触的接触面的面积，也可以对应于接触目标13的面积，取上述开口部5的面积的2倍以上。接触目标13与上述突出部241的接触面积越大，接触目标13由突出部241受到的每个单位面积的损伤就越少。
在半导体集成电路芯片90形成有聚酰亚胺的保护膜14，但如上述，突出部241仅与接触目标13接触，而不与上述保护膜14接触，因此，能够防止上述保护膜14的损伤。
而且，可以利用例如聚醚砜(Poly-Ether-Sulfon)类树脂等高分子树脂(绝缘体)来形成上述突出部241的前端部等主要部分，在这种情况下，在上述接触目标13不处于浮动(floating)状态时也能够应对。
在上述定位板24设置有定位板前推机构62。该定位板前推机构62，包括前推部621和弹簧62，其中，该前推部621配置在设置于定位板24具有锥状的前端收窄的倾斜的贯通孔，该弹簧62支撑该前推部621。前推部621的周面具有与设置在上述定位板24上的锥状的前端收窄的倾斜同等的倾斜。而且，形成在该前推部621与上述贯通孔嵌合时其前端部突出稍许与上述推块21抵接。由此，在关闭盖22时，前推部621比定位板24先被推块21按压而按压弹簧62，前推部621被按下稍许。该前推部621被按下稍许后推块21的芯片按压面211与半导体集成电路芯片90的上面接触，沿箭头611方向对半导体集成电路芯片90施加负荷。由此，半导体集成电路芯片90的软钎焊突起15与突起部63(金属突起电极)接触。该突起部63设置在形成于上述带式电路25(参照图2)的焊盘上。上述焊盘，如后文详述，对应于上述半导体集成电路芯片90的多个软钎焊突起15而形成多个，通过上述软钎焊突起15与上述焊盘的突起部63接触，能够在上述半导体集成电路芯片90与外部电路(测试仪器)之间进行各种信号的交换。另一方面，在打开盖22时，定位板24由于弹簧622的反弹力而被顶向箭头612方向，半导体集成电路芯片90的软钎焊突起15从上述带式电路25的突起部63剥离。从这个意义上，将上述定位板24的臂部242称作剥离机构61。
图4表示形成于上述带式电路25(参照图2)的多个焊盘中的一个。
通过在形成于上述带式电路25的主面的多个焊盘40的每一个的表面设置十字形的狭缝(slit)41，形成4个突起部63。这4个突起部63是为了稳定地确保软钎焊突起15与焊盘40的电接触电阻而设置的，例如以在Cu的表面施以Ni与Au的电镀的金属材料构成。Ni具有确保突起的刚性的效果，Au具有将接触电阻抑制在低水平的效果。另外，可以在Au电镀上进一步施以铑电镀，在这种情况下，可以期待弱化突起部63与软钎焊突起15之间的物理或者化学亲合性的效果。
上述多个突起部63，规定了突起部63的高度和相互的距离，以使与这些连接的软钎焊突起的下端不与焊盘40的表面接触。即，如图5所示，在将突起部63的高度取为h；与突起部63接触的软钎焊突起15的半径取为R；将在焊盘40的平面内，在突起部63的边缘与通过软钎焊突起15的中心C的垂线之间能够取得的最大距离取为L时，突起部63的高度(h)和最大距离(L)设定为公式1所示的关系成立。
h＞R-√(R2-L2)...公式1
另外，在实际进行老化测试时，为了确保软钎焊突起15与突起部63之间的接触面积，以某种程度按压软钎焊突起15，或者由于测试中的热使软钎焊突起15变形，因此，最好是使突起部63的高度(h)保有一定程度的余量。例如，即便在突起部63的高度(h)和最大距离(L)满足了上述条件的情况下，在突起部63的高度(h)不足5μm时，当软钎焊突起6被压扁，或者由于测试中的热而变形时，其下端与相互邻接的突起部63隙间(狭缝41)的焊盘40的表面接触。为此，在反复进行老化测试时，附着于突起部63、5的隙间的焊盘4表面的软钎焊材料的膜厚逐渐变厚，难以获得设置突起部63的效果。因此，突起部63的高度(h)至少在5μm以上，最好是在10μm以上。
图7A表示将上述半导体集成电路芯片90装入插座20时的样子。
如图7A所示，半导体集成电路芯片90载置于插座20的定位板24上，当在这种状态下关闭盖22时，如图7B所示，前推部621比定位板24先被推块21按压而按压弹簧62，前推部621朝箭头611方向被按下稍许。然后，如图7C所示，在上述前推部621被按下稍许后推块21的芯片按压面211与半导体集成电路芯片90的上面接触，沿箭头611方向对半导体集成电路芯片90施加负荷。由此，半导体集成电路芯片90的软钎焊突起15与突起部63接触。在这种状态下，从外部电源向半导体集成电路芯片90供给电流、电压，同时，使半导体集成电路芯片90在100℃以上的高温环境中连续工作数小时左右，判断半导体集成电路芯片90是否优良。此时，突起5的高度和与软钎焊突起6之间的距离，规定为满足式1，因此，如图6所示，焊盘40的突起部63的边缘与软钎焊突起15接触，刺破表面的薄的自然氧化膜151而嵌入软钎焊突起40内。而且，在反复数次进行老化测试后的突起部63的表面，附着有包含软钎焊突起15的自然氧化膜151的高电阻的软钎焊残渣51，通过突起部63的边缘嵌入软钎焊突起15，边缘表面的软钎焊残渣51被软钎焊突起15推至周围，因此，突起部63与软钎焊突起15之间能够充分地确保相互的接触面积。为此，不会出现由于软钎焊突起6的表面的自然氧化膜151、突起部63的表面的软钎焊残渣51的影响，造成增加突起部63与软钎焊突起15的接触电阻增加，或者变得参差不齐。突起部63的高度(h)越大这种效果就越明显。
接着，在为了将半导体集成电路芯片90与别的芯片进行交换而打开盖22时，如图8所示，定位板24在前推部621的前端部通过弹簧622的反弹力沿箭头612方向被顶起。为此，即便发生了突起部63的边缘嵌入软钎焊突起15，或者由于接触最表面电镀的Au与突起电极的软钎焊之间发生物理或者化学亲合而造成上述突起部63与突起电极15接合的情况下，半导体集成电路芯片90的软钎焊突起15也能够从焊盘40的突起部63容易地剥离。在该剥离步骤中，如图3B、图3C、图9所示，定位板24的臂部242的前端的突出部241与半导体集成电路芯片90的接触目标13接触，而半导体集成电路芯片90的保护膜14不与任何物体接触，因此，能够防止该保护膜14的损伤。然后，半导体集成电路芯片90交换为别的芯片，对该芯片进行与上述同样的老化测试。
经上述选择步骤(S21～S22)作为优良品选择出的半导体集成电路芯片90被提供给用户。该用户在将上述半导体集成电路芯片90安装于电子装置的部件安装用衬底来制造电子装置时，可以将半导体集成电路芯片90的接触目标13用于定位。即，接触目标13如图9所示形成在半导体集成电路芯片90的四个角，因此，通过在用户的部件安装用衬底上形成可与该接触目标13接触的定位用标记，使半导体集成电路芯片90的接触目标13与该定位用标记接触，能够容易地进行在将半导体集成电路芯片90安装到用户的部件安装用衬底上时的定位。例如，作为上述定位用标记，可以在部件安装用衬底上设置可与上述接触目标13嵌合的凸部。
根据上述例子，能够获得以下的作用效果。
(1)通过设置剥离机构61，在打开盖22时，如图8所示，定位板24由弹簧622的反弹力沿朝箭头612方向被顶起，因此，即便发生了突起部63的边缘嵌入软钎焊突起15，或者由于接触最表面电镀的Au与突起电极的软钎焊之间发生物理或者化学亲合而造成上述突起部63与突起电极15接合的情况下，也能够由弹簧622的反弹力沿箭头612方向顶起定位板24，使得半导体集成电路芯片90的软钎焊突起15从焊盘40的突起部63容易地剥离。
(2)根据上述(1)的作用效果，半导体集成电路芯片90的软钎焊突起15能够从焊盘40的突起部63容易地剥离，因此，在老化测试中，能够容易地谋求半导体集成电路芯片90的自动插拔。
(3)在半导体集成电路芯片90形成接触目标13，定位板24的臂部242的前端的突出部241与该接触目标13接触，而半导体集成电路芯片90的上述保护膜14不与任何物体接触，因此，能够防止上述保护膜14的损伤。
以上对本发明人实施的发明进行了具体的说明，显然，本发明不限于此，在不脱离本发明的中心思想的范围内可以进行各种各样的变更。
例如，既可以代替弹簧622适用其他的弹性部件，也可以向插座20内送入空气来顶起定位板24。
在上述例子中，将软钎焊突起15的排列间距设为不足0.5mm，但不限于此，而当考虑在软钎焊突起15的排列间距不足0.5mm的情况下，由于真空焊盘的吸引力不足，难以将软钎焊突起15从插座20的焊盘40剥离时，在软钎焊突起15的排列间距不足0.5mm的情况下本发明的效果尤其显著。
在上述例子中，将接触目标13的数设为每1个半导体集成电路芯片是4个接触目标13，而只要是2个以上就可以。另外，在接触目标13的数为每1个半导体集成电路芯片是3个以上时，在半导体集成电路芯片90的软钎焊突起从焊盘40的突起部63剥离的步骤中，半导体集成电路芯片也可以不倾斜，能够使对多个接触目标13的加压变得均等，向多个软钎焊突起15施加的力变得比较均匀。
在上述例子中将突起电极设为软钎焊，但也可以软钎焊以外的金属来形成突起电极。所谓突起电极代表是突起状电极，对于焊接区网格阵列(Land Grid Array)这样的封装，焊接区(land)相当于突起电极。
本申请所公开的发明不仅适用于晶片级CPS的制造，还能够适用于BGA等其他封装形式的半导体集成电路器件的制造。进而，本申请所公开的发明，还能够适用于如以多芯片模块(multichip module)为代表的，在封装衬底上安装了半导体器件的电子电路、或者电子电路器件的制造。例如，包括在多芯片模块的封装衬底上作为电路器件而装配多个半导体集成电路芯片的第1步骤，对安装了多个半导体集成电路芯片的多芯片模块进行测试的第2步骤，以及从经过了测试的多芯片模块中选择优良品的第3步骤。此时，上述第3步骤，包括将在封装衬底上安装了半导体集成电路芯片的多芯片模块装入测试仪器的安装(mount)用插座的第1处理；按压所装入的多芯片模块，将封装衬底的外部连接电极向上述安装用插座的焊盘电极按压，同时在与上述安装用插座之间使多芯片模块动作的第2处理；以及在多芯片模块的动作结束后，解除对该多芯片模块的按压压力，并且将多芯片模块向上述外部连接电极从焊盘电极脱离的方向顶起的第3处理。安装用插座采用与在图2和图3A中说明的剥离机构同样的剥离机构即可。由此，能够容易并且可靠地进行多芯片模块的剥离。电子电路器件不限于多芯片模块。
作为用于晶片的形成的高分子树脂膜，可以适用含有热固性树脂或者以耐热性热固性树脂为主要成分的材料。后者包括聚酰亚胺类树脂、BCB(Benzo Cyclo Butene)类树脂等。此外，聚酰亚胺类树脂中也存在耐热性低的品种，只要能够承受老化测试的材料就可以适用。
工业可利用性
本发明适用于半导体集成电路器件的制造。

Claims (20)

1.一种半导体集成电路器件的制造方法，其特征在于，包括以下步骤：
(a)在晶片的第1主面上形成普通布线的步骤；
(b)在上述普通布线上形成多个包括第1金属膜区域和第2金属膜区域的再布线的步骤；
(c)在上述再布线上形成高分子树脂膜的步骤；
(d)通过平版印刷方法在与上述高分子树脂膜的上述第1金属膜区域和第2金属膜区域对应的部分形成开口，由此形成多个第1金属焊盘区域和多个第2金属焊盘区域的步骤；
(e)在每个上述第1金属焊盘区域形成突起的步骤；
(f)在上述步骤(e)后，将上述晶片分割成多个半导体集成电路芯片的步骤；
(g)使被分割的上述多个半导体集成电路芯片内的第1半导体集成电路芯片的与上述晶片的第1主面对应的突起形成面与老化测试用插座的电极面相对，在上述突起形成面的多个上述突起与设置于上述电极面的多个金属突起电极被相互压紧的状态下，执行老化测试的步骤；
(h)在上述步骤(g)后，在上述突起形成面的上述多个第2金属焊盘区域内的至少一个焊盘区域，接触至少一个具有比上述焊盘区域窄的接触面的加压部件，通过向上述第1半导体集成电路芯片与上述电极面分离的方向加压，使上述金属突起电极与上述第1半导体集成电路芯片的上述软钎焊突起分离的步骤。
2.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述高分子树脂膜的主要成分含有热固性树脂。
3.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述高分子树脂膜的主要成分含有耐热性热固性树脂。
4.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述高分子树脂膜的主要成分含有聚酰亚胺类树脂。
5.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述高分子树脂膜的主要成分含有有机类热固性树脂。
6.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述突起的间距小于500微米。
7.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述突起利用平版印刷的方法或者印刷技术形成。
8.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述突起的突起完成时的芯片内平均比率的突起高度(H)与突起径长(D)之比(H/D)的百分率小于60％。
9.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第1半导体集成电路芯片内的上述至少一个焊盘区域的数目为2个以上。
10.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第1半导体集成电路芯片中的上述多个第2金属焊盘区域内的至少一个焊盘区域的数为3个以上。
11.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第1半导体集成电路芯片中的上述多个第2金属焊盘区域内的至少一个焊盘区域，设置于上述第1半导体集成电路芯片的上述突起形成面的芯片周边部。
12.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第1半导体集成电路芯片中的上述多个第2金属焊盘区域内的至少一个焊盘区域，设置于上述第1半导体集成电路芯片的上述突起形成面的芯片角部。
13.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第1半导体集成电路芯片中的上述多个第2金属焊盘区域内的至少一个焊盘区域，为电浮动状态。
14.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
单一的上述第2金属焊盘区域的面积，比单一的上述第1金属焊盘区域的面积大。
15.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
单一的上述第2金属焊盘区域的面积，为单一的上述第1金属焊盘区域的面积的2倍以上。
16.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
单一的上述第2金属焊盘区域的面积，为单一的上述第1金属焊盘区域的面积的3倍以上。
17.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
单一的上述加压部件的上述接触面的面积，为单一的上述第1金属焊盘区域的面积的2倍以上。
18.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述加压部件，不与上述高分子树脂膜的上面接触。
19.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述金属突起电极在以镍为主要成分的芯材上进行了以金为主要成分的电镀。
20.根据权利要求19所述的半导体集成电路器件的制造方法，其特征在于：
上述金属突起电极在上述以金为主要成分的电镀层上还进行了铑的电镀。
CNA2005800159055A 2004-03-26 2005-01-18 半导体集成电路器件的制造方法 Pending CN1954225A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004092982 2004-03-26
JP092982/2004 2004-03-26

Publications (1)

Publication Number Publication Date
CN1954225A true CN1954225A (zh) 2007-04-25

Family

ID=35056312

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800159055A Pending CN1954225A (zh) 2004-03-26 2005-01-18 半导体集成电路器件的制造方法

Country Status (6)

Country Link
US (1) US7524697B2 (zh)
JP (1) JPWO2005093442A1 (zh)
KR (1) KR20060130683A (zh)
CN (1) CN1954225A (zh)
TW (1) TW200532837A (zh)
WO (1) WO2005093442A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604000B (zh) * 2008-06-09 2012-08-22 富士通半导体股份有限公司 电子部件的测试装置用部件及该电子部件的测试方法
CN103943582A (zh) * 2013-01-18 2014-07-23 英飞凌科技股份有限公司 具有不同形状因数的端子焊盘的芯片封装体
CN113823585A (zh) * 2021-09-23 2021-12-21 华东光电集成器件研究所 一种陶瓷管壳集成电路的开盖装置
CN114270201A (zh) * 2019-08-29 2022-04-01 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5007250B2 (ja) 2008-02-14 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8168458B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
US9494642B2 (en) * 2009-11-30 2016-11-15 Essai, Inc. Systems and methods for conforming test tooling to integrated circuit device profiles with ejection mechanisms
JP6005922B2 (ja) * 2011-10-13 2016-10-12 株式会社エンプラス 電気部品用ソケット
JP5412552B2 (ja) * 2012-05-28 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置
TWI490508B (zh) * 2012-12-17 2015-07-01 Princo Corp 軟性測試裝置及其測試方法
KR102332339B1 (ko) * 2015-07-08 2021-12-01 삼성전자주식회사 진공 소켓 및 이를 포함하는 반도체 검사 장비
EP3358603A4 (en) * 2015-10-01 2019-06-12 Renesas Electronics Corporation SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP2017096864A (ja) * 2015-11-27 2017-06-01 三菱電機株式会社 検査体押さえ機構
KR102520051B1 (ko) 2015-12-18 2023-04-12 삼성전자주식회사 테스트 소켓 및 반도체 패키지 테스트 방법
US11081460B2 (en) * 2018-12-28 2021-08-03 Micron Technology, Inc. Methods and systems for manufacturing pillar structures on semiconductor devices
CN115877047B (zh) * 2023-01-18 2023-06-16 南京燧锐科技有限公司 一种微波芯片测试夹具装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08271580A (ja) * 1995-03-31 1996-10-18 Oki Electric Ind Co Ltd ベアチップテスト方法
US6337522B1 (en) * 1997-07-10 2002-01-08 International Business Machines Corporation Structure employing electrically conductive adhesives
JP3951436B2 (ja) * 1998-04-01 2007-08-01 株式会社アドバンテスト Ｉｃ試験装置
JP3854419B2 (ja) 1999-02-16 2006-12-06 株式会社ルネサステクノロジ 半導体装置の製造方法
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
TW508440B (en) * 1999-12-27 2002-11-01 Hoya Co Ltd Probe structure and manufacturing method thereof
JP2001230341A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体装置
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
JP4451992B2 (ja) * 2001-02-28 2010-04-14 株式会社アドバンテスト 試験用電子部品搬送媒体、電子部品試験装置および試験方法
US6841413B2 (en) * 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
JP4233825B2 (ja) * 2002-07-09 2009-03-04 山一電機株式会社 半導体装置用ソケット

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604000B (zh) * 2008-06-09 2012-08-22 富士通半导体股份有限公司 电子部件的测试装置用部件及该电子部件的测试方法
CN103943582A (zh) * 2013-01-18 2014-07-23 英飞凌科技股份有限公司 具有不同形状因数的端子焊盘的芯片封装体
US9362187B2 (en) 2013-01-18 2016-06-07 Infineon Technologies Ag Chip package having terminal pads of different form factors
CN103943582B (zh) * 2013-01-18 2017-03-01 英飞凌科技股份有限公司 具有不同形状因数的端子焊盘的芯片封装体
CN114270201A (zh) * 2019-08-29 2022-04-01 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构
CN114270201B (zh) * 2019-08-29 2024-05-14 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构
CN113823585A (zh) * 2021-09-23 2021-12-21 华东光电集成器件研究所 一种陶瓷管壳集成电路的开盖装置
CN113823585B (zh) * 2021-09-23 2023-10-31 华东光电集成器件研究所 一种陶瓷管壳集成电路的开盖装置

Also Published As

Publication number Publication date
TW200532837A (en) 2005-10-01
JPWO2005093442A1 (ja) 2008-02-14
US7524697B2 (en) 2009-04-28
US20070287206A1 (en) 2007-12-13
WO2005093442A1 (ja) 2005-10-06
KR20060130683A (ko) 2006-12-19

Similar Documents

Publication Publication Date Title
CN1954225A (zh) 半导体集成电路器件的制造方法
US5817535A (en) LOC SIMM and method of fabrication
KR100314135B1 (ko) Ｂｇａ 패키지의 전기적 검사를 위한 소켓 및 이를 이용한검사방법
US6091251A (en) Discrete die burn-in for nonpackaged die
KR100301866B1 (ko) 영역 어레이 배선 칩의 tab시험
US5878485A (en) Method for fabricating a carrier for testing unpackaged semiconductor dice
US6747361B2 (en) Semiconductor device and packaging method thereof
US8945953B2 (en) Method of manufacturing semiconductor device
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
US5942908A (en) Apparatus for testing a nonpackaged die
US20060125501A1 (en) Modularized probe head
US20010040464A1 (en) Electric contact device for testing semiconductor device
US6004833A (en) Method for constructing a leadless array package
US6340894B1 (en) Semiconductor testing apparatus including substrate with contact members and conductive polymer interconnect
US9412691B2 (en) Chip carrier with dual-sided chip access and a method for testing a chip using the chip carrier
US5677203A (en) Method for providing known good bare semiconductor die
KR19980086450A (ko) 다이를 검사하기 위한 방법 및 장치
JP2716663B2 (ja) 半導体ダイの試験装置
US6281693B1 (en) Semiconductor device test board and a method of testing a semiconductor device
KR100548803B1 (ko) 프로브 카드의 프로브 핀 블록
JP4877465B2 (ja) 半導体装置、半導体装置の検査方法、半導体ウェハ
US6998860B1 (en) Method for burn-in testing semiconductor dice
KR100560410B1 (ko) 프로브 카드의 프로브 핀 블록
KR970013160A (ko) 노운 굿 다이 제조방법
KR20090041587A (ko) 반도체 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication