JP3854419B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、バーンイン試験装置およびそれを用いた半導体装置の製造技術に関し、特に、外部接続端子をバンプ電極で構成した半導体装置のバーンイン(通電加速)試験に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体装置の製造工程では、不良製品を取り除いたり、製品の寿命を測定したりするために、ウエハから分割(ダイシング)したチップをパッケージに封止した後、出荷に先立ってバーンイン試験を行なっている。このバーンイン試験は、ソケットに装着された基板(ソケット基板)の電極(パッド)にパッケージの外部接続端子を接続し、外部電源からパッケージ内のチップに電流、電圧を負荷しながら、集積回路を100℃以上の高温雰囲気中で数時間程度連続動作させる試験である。
【0003】
上記バーンイン試験に用いるソケットは、パッケージの外部接続端子と良好な導通を確保するために、外部接続端子の形状やピン数に応じてパッケージの品種毎に設計、製作される。
【0004】
近年、半導体パッケージは、QFP(Quad Flat Package) やSOJ(Small Outline J-leaded package)のように、パッケージの側面から外部接続端子としてのリードを引き出す従来タイプのものから、BGA(Ball Grid Array) やCSP(Chip Size Package) のように、パッケージの実装面あるいはチップの素子形成面に取り付けたバンプ電極を外部接続端子とする表面実装タイプのものが主流になりつつある。
【0005】
外部接続端子をボール状のバンプ電極で構成した上記BGAやCSPをバーンイン試験に付す場合は、ソケット基板の電極(パッド)とバンプ電極とが点接触となるために両者のコンタクト抵抗が大きくなるという問題や、バンプ電極の直径のばらつきによって、一部のバンプ電極とパッドとが非導通になるという問題が生じる。そこで、パッドとバンプ電極との接触を良好に確保するために、例えばパッケージ(またはチップ)に取り付けたバンプ電極をソケット基板のパッド上に位置決めした後、パッケージ(またはチップ)を加圧してバンプ電極を潰すといった対策が採られている。
【0006】
しかし、バンプ電極を過度に潰してパッドとの接触面積を大きくすると、試験終了後にバンプ電極がパッドから剥離し難くなり、パッケージ(チップ)をソケットから取り外すときにバンプ電極がパッケージ(チップ)から離脱してパッド側に残ってしまう恐れがある。
【0007】
公知例調査の結果、発見した特開平8−29454号公報は、上記したバンプ電極の離脱を防ぎ、かつソケット基板との接触を良好に確保する対策として、ソケット基板(テストカード)のパッド(電極)上にその径よりも小さい複数個の突起(ランド)を設け、バンプ電極を過度に潰さなくともパッドとの電気的接続を確保できるようにした技術を開示している。このランドは、例えばCr/Cu/Cr積層膜をパターニングして形成した直径100μm 程度の電極上にNiメッキ法で形成された直径25μm 、高さ約2μm の円柱からなり、テストカードの各電極上に互いに37μm の間隔を置いて3個ずつ配置される。
【0008】
【発明が解決しようとする課題】
パッケージのバンプ電極を過剰に潰さなくともソケット基板のパッドとの良好な導通を確保するには、上記従来技術のように、ソケット基板のパッド上に複数個の微小突起を設けることが望ましい。
【0009】
ところが、上記のような微小突起を設けたパッド上にバンプ電極を接続して高温のバーンイン試験を行うと、試験終了後にバンプ電極をパッドから剥離する際に、バンプ電極の表面の薄い自然酸化膜が突起の表面に残留する。そのため、バーンイン試験を繰り返すにつれて、突起の表面に残留した自然酸化膜の膜厚が次第に厚くなり、バンプ電極と突起との接触抵抗が増加したり、ばらついたりするようになる結果、安定した試験を行なうことが困難になる、ということが本発明者の検討によって明らかとなった。
【0010】
また、バーンイン試験は、100℃以上の高温雰囲気中で数時間にわたって行なわれるため、試験中の熱によってバンプ電極がある程度軟化する。特に、Sn/Pb半田のような低融点金属で構成されたバンプ電極は、軟化し易い。そのため、バンプ電極の下端が突起と突起の間のパッド表面に接触していると、試験終了後にバンプ電極をパッドの表面から剥離する際に、バンプ電極材料の一部がパッドの表面に付着したまま残る。そして、バーンイン試験を何回か繰り返すと、パッドの表面に付着したバンプ電極材料の膜厚が次第に厚くなり、突起の表面とパッドの表面との段差が消失するために、突起を設けた効果が得られなくなってしまう。
【0011】
本発明の目的は、外部接続端子をバンプ電極で構成した半導体装置のバーンイン試験において、ソケット基板のパッド(電極)とバンプ電極との接触抵抗を安定に確保する技術を提供することにある。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0013】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
(1)本発明のバーンイン試験装置は、外部接続端子をバンプ電極で構成した半導体装置のバーンイン試験装置であって、ソケット基板の主面には、配線と一体に形成された複数個のパッドが形成され、前記複数個のパッドのそれぞれの表面には、バーンイン試験時に前記パッドに接続される前記バンプ電極が前記パッドの表面と接触しないように、その高さおよび互いの距離が規定された複数個の突起が設けられている。
【0015】
(2)本発明の半導体装置の製造方法は、以下の工程(a)〜(c)を含んでいる。
【0016】
(a)外部接続端子をバンプ電極で構成した半導体装置を用意し、前記(1)のバーンイン試験装置に装着された前記ソケット基板の前記パッド上に前記半導体装置の前記バンプ電極を位置決めする工程、
(b)前記半導体装置に荷重を印加することよって、前記バンプ電極を前記パッドの表面に形成された前記突起のエッジに押し付ける工程、
(c)前記ソケット基板に形成された前記配線、前記パッドおよび前記突起と、前記バンプ電極とを通じて前記半導体装置に電流、電圧を負荷し、100℃以上の高温雰囲気中で集積回路を動作させる工程。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0018】
(実施の形態1)
図1(a)は、本実施の形態のバーンイン試験装置の要部を示す平面図、(b)は、同じく側面図、図2は、図1に示すバーンイン試験装置に装着されたソケット基板の拡大斜視図である。なお、図1(a)は、ソケット基板の主面に形成された配線の図示を一部省略してある。
【0019】
バーンイン試験装置1のソケット7に装着されたソケット基板2の主面には、配線3と一体に形成された複数個のパッド(電極)4がマトリクス状に配置されている。これらの配線3の一端は、ソケット7の外部に引き出され、図示しない電源に接続されている。
【0020】
上記ソケット基板2の主面に形成された複数個のパッド4のそれぞれの表面には、図2に示すように、円柱状の突起5が所定の間隔で複数個設けられている。これらの突起5は、後述する半田バンプ(バンプ電極)とパッド4との接触抵抗を安定に確保するために設けられたものであり、例えばCuの表面にNiとAuのメッキを施した金属材料で構成されている。
【0021】
上記複数個の突起5は、それらに接続される半田バンプの下端がパッド4の表面と接触することがないように、その高さおよび互いの距離が規定されている。すなわち、図3に示すように、突起5の高さをh、突起5上に接続される半田バンプ6の半径をR、パッド4の平面内において突起5のエッジと半田バンプ6の中心Cとの間でとり得る最大距離をLとしたとき、突起5の高さ(h)および最大距離(L)は、
【0022】
【数2】
【0023】
となるように規定されている。なお、実際のバーンイン試験に際しては、半田バンプ6と突起5との接触面積を確保するために半田バンプ6をある程度押し潰したり、試験中の熱で半田バンプ6が変形したりするので、突起5の高さ(h)にある程度の余裕を持たせておくことが望ましい。例えば突起5の高さ(h)および最大距離(L)が上記の条件を満たしている場合であっても、突起5の高さ(h)が5μm に満たない場合には、半田バンプ6が押し潰されたり、試験中の熱で変形したりしたときにその下端が突起5、5の隙間のパッド4表面に接触する。そのため、バーンイン試験を繰り返すと、突起5、5の隙間のパッド4表面に付着した半田材料の膜厚が次第に厚くなり、突起5を設けた効果が得られ難くなる。従って、突起5の高さ(h)は、少なくとも5μm 以上、望ましくは10μm 以上とするのがよい。
【0024】
図4は、突起5が三角形に配置された場合の、突起5のエッジと半田バンプ6の中心Cとのパッド平面内でとり得る最大距離(L)を示している。ここで、突起5のエッジ間の距離をg、突起5の半径をrとしたとき、3個の突起5で形成される一辺の長さが(g+2r)の三角形の外接円の半径からrを差し引いた数値がLとなる。
【0025】
図5は、突起5が正方形に配置された場合の、突起5のエッジと半田バンプ6の中心Cとのパッド平面内でとり得る最大距離Lを示している。ここで、突起5のエッジ間の距離をg、突起5の半径をrとしたとき、4個の突起5で形成される一辺の長さが(g+2r)の正方形の外接円の半径からrを差し引いた数値がLとなる。
【0026】
図6のグラフは、突起5の高さ(h)および最大距離(L)の可能な組み合わせ領域を示している。ここでは、半田バンプ6の直径のばらつきを考慮し、最小バンプ径を250μm とした場合を(a)に示し、最小バンプ径を200μm とした場合を(b)に示す。
【0027】
グラフ内の曲線は、
【0028】
【数3】
【0029】
を示し、この曲線よりも下方の領域(斜線で示す領域)が高さ(h)および最大距離(L)の可能な組み合わせ領域である。
【0030】
上記突起5は、例えばメッキやエッチングによって形成することができる。メッキで突起5を形成する場合は、まず、図7に示すように、配線3およびパッド4が一体形成されたソケット基板2上にフォトレジスト膜10を塗布し、次いでこのフォトレジスト膜10を露光、現像して突起形成領域に開孔11を形成する。配線3およびパッド4は、例えばソケット基板2に貼り付けたCu箔をエッチングして配線3およびパッド4のパターンを形成した後、その表面にNiおよびAuのメッキを施すことによって形成する。
【0031】
次に、図8に示すように、電気メッキ法で開孔11の底部のパッド4の表面にCu膜5aを成長させる。その後、フォトレジスト膜10を除去し、続いてCu膜5aの表面にNiおよびAuのメッキを施すことによって、図9に示すような突起5が形成される。突起5はCu以外の金属、例えばNiなどで形成してもよいが、その上に接続されるバンプ電極よりも硬い導電材料を使って形成することが望ましい。また、Ni表面のメッキは、Auに代えてPd(パラジウム)、Rh(ロジウム)などを使用してもよい。
【0032】
他方、エッチングで突起5を形成する場合は、まず、図10に示すように、配線3およびパッド4が一体形成されたソケット基板2上に塗布したフォトレジスト膜12を露光、現像することによって、突起形成領域にフォトレジスト膜12を残す。次に、図11に示すように、上記フォトレジスト膜12をマスクにしてパッド4(および配線3)をエッチングした後、フォトレジスト膜12を除去し、続いて残ったパターンの表面にNiおよびAuなどのメッキを施すことにより、図12に示すような突起5が形成される。
【0033】
突起5は、上記の方法(メッキやエッチング)以外にも、例えば溶射法を用いたり、耐熱プラスチックで成型した突起の表面にメッキを施したりすることによって形成することができる。
【0034】
パッド4の表面に上記のような突起5を設けたソケット基板2上にCSPやBGAなどの面実装型パッケージ、あるいは素子形成面に半田バンプ6を接続した半導体チップを搭載してバーンイン試験を行うには、図13に示すように、例えばCSP8の実装面に取り付けた半田バンプ6をソケット基板2のパッド4上に位置決めし、CSP8の上面にソケット7で荷重を印加することよって、半田バンプ6を突起5に押し付ける。
【0035】
このとき、突起5の高さおよび半田バンプ6との距離が前記のように規定されている本実施の形態では、図14に示すように、突起5のエッジが半田バンプ6に接触し、表面の薄い自然酸化膜13を破って半田バンプ6内に食い込む。また、バーンイン試験を何度か繰り返した後の突起5の表面には、自然酸化膜を含んだ高抵抗の半田残渣14が付着しているが、突起5のエッジが半田バンプ6に食い込むと、エッジの表面の半田残渣14は半田バンプ6によって周囲に押し遣られるので、突起5と半田バンプ6とは相互の接触面積が十分に確保される。そのため、半田バンプ6の表面の自然酸化膜13や突起5の表面の半田残渣14の影響で突起5と半田バンプ6との接触抵抗が増加したり、ばらついたりすることはない。この効果は、突起5の高さ(h)が大きいほど大きくなる。
【0036】
次に、この状態で電源から配線3、パッド4、突起5および半田バンプ6を通じてCSP8のチップに電流、電圧を負荷し、例えば125℃の高温雰囲気中で数時間程度集積回路を動作させることによってチップの良否を判定した後、ソケット基板2からCSP8を取り外し、新たなCSP8をソケット基板2に実装して上記の試験を繰り返す。
【0037】
上記バーンイン試験中、CSP8の半田バンプ6は、熱によって僅かに軟化、変形する。しかし、突起5の高さおよび半田バンプ6との距離が前記のように規定されている場合は、半田バンプ6の下端がパッド4に接触することは殆どないため、試験終了後にCSP8をソケット基板2から取り外しても、パッド4の表面に半田残渣14が付着したまま残ることは殆どない。
【0038】
なお、上記ソケット基板2は、半田バンプ6の径のばらつきが小さい場合には、通常のプリント配線基板用の樹脂やセラミックを使って作成すればよいが、ばらつきが大きい場合には、加圧によって変形し易い可撓性の材料を使って作成する必要がある。例えば図15(a)に示すように、ソケット基板2を薄いFPC(Flexible Print Circuit board)のような柔らかくて変形し易いフィルムで構成し、その裏面にゴム状弾性体15を貼り付けることにより、半田バンプ6の径のばらつきを吸収し、すべての半田バンプ6と突起5との導通を確保することができる。またその際、図15(b)に示すように、パッド4、4の間にスリット16を設けたソケット基板2を使用することにより、半田バンプ6の径のばらつきをより効果的に吸収することができる。
【0039】
図16は、本実施の形態のバーンイン試験装置1を使ってCSP8の半田バンプ6の簡易寿命評価試験を行った結果を示すグラフである。この簡易寿命評価は、エージング(150℃−8時間)とCSPの挿抜(100回)とを1サイクルとした繰り返しで行い、各サイクルの終わりに接触抵抗を測定した。接触抵抗値は、ソケット基板の配線抵抗を含んだ値(平均値)である。CSPの半田バンプは、Sn−Ag合金ベースのPbフリー半田(直径0.3mm)で構成し、ソケットによる荷重の印加は、半田バンプ1個あたり20gとした。上記のグラフから、接触抵抗値は、10サイクルまで殆ど変化しないことが判る。
【0040】
このように、本実施の形態によれば、ソケット基板2のパッド4と半田バンプ6との接触抵抗を長期間に渡って安定に確保することができるバーンイン試験装置1を提供することができる。
【0041】
パッド4の表面に形成する突起5の形状は、円柱に限定されるものではなく、例えば図17に示すような直方体、図18、図19に示すような、パッド4の中央部に十字形のスリットを有するパターン、図20に示すようなリング状のパターン、図21に示すような細長いパターンなどでもよい。
【0042】
また、図22〜図26に示すように、突起5の側壁にテーパを設けてもよい。このようにすると、突起5とパッド4の接触面積が大きくなるので、突起5の強度が向上する。また、突起5をメッキ法で形成したような場合には、突起5がパッド4の表面から剥離し難くなる。
【0043】
(実施の形態2)
前記実施の形態1では、パッド4の表面に複数個の突起5を設けたが、例えば図27、図28に示すように、パッド4の一部の領域に半田バンプ6が位置決めされる凹溝9を設け、この凹溝9のエッジに半田バンプ6を押し付けて接続するようにしてもよい。凹溝9は、ソケット基板2に配線3およびパッド4を形成する際に同時に形成することができるので、パッド4の表面に突起5を形成する場合に比べて、ソケット基板2の製造コストを低減することができる。
【0044】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0045】
前記実施の形態1では、パッド4の表面に突起5を設けたが、図29に示すように、突起5、5の間のパッド4またはさらにその下部のソケット基板2に凹溝17を設けてもよい。また、実施の形態2では、パッド4に凹溝9を設けたが、図30に示すように、凹溝9の底部のソケット基板2にさらに凹溝17を設けてもよい。
【0046】
突起5、5の間のパッド4やさらにその下部のソケット基板2に凹溝17を設けた場合には、突起5の高さが見かけ上大きくなるので、突起5のエッジに半田バンプ6を接続した際、エッジに付着していた半田残渣14を周囲に押し遣る効果が高くなる。同様に、凹溝9の底部のソケット基板2に凹溝17を設けた場合には、溝9の深さが見かけ上深くなるので、凹溝9のエッジに半田バンプ6を接続した際、エッジに付着していた半田残渣14を周囲に押し遣る効果が高くなる。
【0047】
前記実施の形態1では、半田バンプ6の径のばらつきを吸収するために、パッド4、4の間のソケット基板2にスリット16を設けた(図15(b))が、このとき、図31に示すように、突起5の周囲のパッド4にスリット18を設けると、パッド4も変形し易くなるので、半田バンプ6の径のばらつきをより効果的に吸収することができる。
【0048】
CSP、BGA、半導体チップに取り付ける半田バンプ6は、Sn−Ag合金以外の半田材料で構成してもよい。また、半田以外の金属材料で構成されたバンプ電極を使用したCSP、BGA、半導体チップなどをバーンイン試験に付す場合にも適用することができる。
【0049】
また、本発明によれば、基板のパッドとバンプ電極との接触抵抗を安定に確保できるので、ソケット基板のみならず、パッケージや半導体チップなどを面実装する通常のプリント配線基板にも適用することができる。
【0050】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0051】
本発明によれば、パッケージや半導体チップに取り付けたバンプ電極とソケット基板のパッドとの接触抵抗を長期に渡って安定に確保することができるバーンイン試験装置を提供することができる。
【図面の簡単な説明】
【図1】(a)は、本発明のバーンイン試験装置の要部を示す平面図、(b)は、同じく側面図である。
【図2】本発明のバーンイン試験装置に装着されたソケット基板の要部拡大斜視図である。
【図3】ソケット基板のパッドに形成された突起の配置を説明する図である。
【図4】ソケット基板のパッドに形成された突起の配置を説明する図である。
【図5】ソケット基板のパッドに形成された突起の配置を説明する図である。
【図6】(a)、(b)は、突起の高さ、および突起のエッジとバンプ電極の中心との間でとり得る最大距離の可能な組み合わせ領域を示すグラフである。
【図7】メッキによる突起の形成方法を示すソケット基板の要部断面図である。
【図8】メッキによる突起の形成方法を示すソケット基板の要部断面図である。
【図9】メッキによる突起の形成方法を示すソケット基板の要部断面図である。
【図10】エッチングによる突起の形成方法を示すソケット基板の要部断面図である。
【図11】エッチングによる突起の形成方法を示すソケット基板の要部断面図である。
【図12】エッチングによる突起の形成方法を示すソケット基板の要部断面図である。
【図13】本発明のバーンイン試験方法の説明図である。
【図14】本発明のバーンイン試験方法の説明図である。
【図15】(a)および(b)は、本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大図である。
【図16】本発明のバーンイン試験装置を使ったバンプ電極の簡易寿命評価試験結果を示すグラフである。
【図17】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図18】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図19】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図20】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図21】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図22】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図23】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図24】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図25】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図26】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図27】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図28】本発明のバーンイン試験装置の別例を示すソケット基板の要部拡大斜視図である。
【図29】本発明のバーンイン試験装置の別例を示すソケット基板の要部断面図である。
【図30】本発明のバーンイン試験装置の別例を示すソケット基板の要部断面図である。
【図31】本発明のバーンイン試験装置の別例を示すソケット基板の要部平面図である。
【符号の説明】
1 バーンイン試験装置
2 ソケット基板
3 配線
4 パッド(電極)
5 突起
5a Cu膜
6 半田バンプ(バンプ電極)
7 ソケット
8 CSP
9 凹溝
10 フォトレジスト膜
11 開孔
12 フォトレジスト膜
13 自然酸化膜
14 半田残渣
15 ゴム状弾性体
16 スリット
17 凹溝
18 スリット
Claims (10)
- 以下の工程を含む半導体装置の製造方法:
(a)ソケット内に設けられたフレキシブル配線フィルムの第1の主面上に設けられた複数の電極パッドのそれぞれに、個別チップに分割された半導体装置の第2の主面に設けられた複数の半田バンプのそれぞれを押し付ける工程;
(b)前記複数の半田バンプが、前記複数の電極パッド部に押し付けられた状態で、前記半導体装置に対して、バーンインテストを実行する工程;
(c)前記バーンインテスト終了後、前記複数の半田バンプを前記複数の電極パッドから離脱させる工程、
ここで、前記ソケットは、以下の構成を含む:
(i)ソケット基板;
(ii)前記ソケット基板の第1の主面上に設けられたゴム状弾性シート;
(iii)前記ゴム状弾性シートの第1の主面上に設けられた前記フレキシブル配線フィルム;
(iv)前記フレキシブル配線フィルムの前記第1の主面上に設けられた前記複数の電極パッド;
(v)前記各電極パッド上に設けられた複数の突起電極;
(vi)前記複数の電極パッドの間の位置の前記フレキシブル配線フィルムに設けられた複数のスリット;
ここで、前記各突起電極の高さおよび配置は、前記複数の半田バンプのそれぞれが前記各電極パッドの表面に接触しないようにされている。 - 請求項1記載の半導体装置の製造方法において、前記各突起電極の高さは、5ミクロン以上である。
- 請求項1記載の半導体装置の製造方法において、前記各突起電極の高さは、10ミクロン以上である。
- 請求項3記載の半導体装置の製造方法において、前記バーンインテストは摂氏100度以上の温度下で行われる。
- 請求項4記載の半導体装置の製造方法において、前記複数の半田バンプは鉛フリー半田で作られている。
- 請求項5記載の半導体装置の製造方法において、前記鉛フリー半田はSn−Ag合金ベースの材料から作られている。
- 請求項1〜6のいずれか一項に記載の半導体装置の製造方法において、前記半導体装置は素子形成面に前記半田バンプを形成した半導体チップである。
- 請求項1〜6のいずれか一項に記載の半導体装置の製造方法において、前記半導体装置は面実装型である。
- 請求項1〜6のいずれか一項に記載の半導体装置の製造方法において、前記半導体装置はCSP型である。
- 請求項1〜6のいずれか一項に記載の半導体装置の製造方法において、前記半導体装置はBGA型である。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03703499A JP3854419B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03703499A JP3854419B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000235062A JP2000235062A (ja) | 2000-08-29 |
JP2000235062A5 JP2000235062A5 (ja) | 2005-08-04 |
JP3854419B2 true JP3854419B2 (ja) | 2006-12-06 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03703499A Expired - Fee Related JP3854419B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3854419B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005069813A (ja) * | 2003-08-22 | 2005-03-17 | Murata Mfg Co Ltd | 電子部品の測定治具 |
JP3947144B2 (ja) * | 2003-09-11 | 2007-07-18 | 田中貴金属工業株式会社 | 半導体素子又は配線基板へのバンプ形成方法 |
TW200532837A (en) | 2004-03-26 | 2005-10-01 | Renesas Tech Corp | Method for manufacturing semiconductor integrated circuit device |
JP2007232620A (ja) * | 2006-03-02 | 2007-09-13 | Nec Corp | 半導体評価方法、被験体実装用基板、および半導体評価装置 |
JP5217063B2 (ja) * | 2006-05-30 | 2013-06-19 | 日本電産リード株式会社 | 検査方法及び検査装置 |
JP2008175572A (ja) * | 2007-01-16 | 2008-07-31 | Canon Machinery Inc | 測定用プローブ |
JP2017194322A (ja) * | 2016-04-19 | 2017-10-26 | 株式会社ヨコオ | コンタクタ |
-
1999
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Publication number | Publication date |
---|---|
JP2000235062A (ja) | 2000-08-29 |
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