CN103943582B - 具有不同形状因数的端子焊盘的芯片封装体 - Google Patents

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Abstract

一种芯片封装体包括集成电路芯片。芯片封装体的第一组端子焊盘与集成电路芯片电连接，并且芯片封装体的第二组端子焊盘与集成电路芯片电连接。第一和第二组端子焊盘被布置在芯片封装体的共同端子表面上。第一组端子焊盘中的端子焊盘的焊盘尺寸大于第二组端子焊盘中的端子焊盘的焊盘尺寸。

Description

具有不同形状因数的端子焊盘的芯片封装体
技术领域
本发明涉及电子器件，并更具体地涉及封装集成电路半导体芯片的技术。
背景技术
半导体器件生产厂家一直在努力提高其产品的性能，同时降低他们的制造成本。半导体器件制造中的成本密集型领域是对半导体芯片进行测试。正如本领域技术人员所意识到的，封装体级测试涉及将单独的芯片封装体沉积到测试槽中以将失败的封装体从好的封装体中筛选掉。测试可能费时，并且可能需要在生产时保持大量可用的测试槽。
发明内容
根据本公开的一个方面，提供了一种芯片封装体，包括：
集成电路芯片，
所述芯片封装体的与所述集成电路芯片电连接的第一组端子焊盘，
所述芯片封装体的与所述集成电路芯片电连接的第二组端子焊盘，其中，所述第一组端子焊盘和所述第二组端子焊盘被布置在所述芯片封装体的共同端子表面上，并且所述第一组端子焊盘中的端子焊盘的焊盘尺寸大于所述第二组端子焊盘中的端子焊盘的焊盘尺寸。
根据一种实施方式，所述第一组端子焊盘中的每个端子焊盘的所述焊盘尺寸大于或等于250μm。
根据一种实施方式，所述第二组端子焊盘中的每个端子焊盘的所述焊盘尺寸小于或等于200μm。
根据一种实施方式，所述第一组端子焊盘中的每个端子焊盘的间距大于或等于400μm。
根据一种实施方式，所述第二组端子焊盘中的每个端子焊盘的间距小于或等于300μm。
根据一种实施方式，所述第一组端子焊盘中的所述端子焊盘被布置在第一阵列中，所述第一阵列的轮廓在所述芯片封装体的所述共同端子表面上限定第一端子区域，并且其中，所述第二组端子焊盘中的所述端子焊盘被布置在第二阵列中，所述第二阵列的轮廓在所述芯片封装体的所述共同端子表面上限定第二端子区域。
根据一种实施方式，所述第二端子区域部分地或完全地环绕所述第一端子区域。
根据一种实施方式，所述第一端子区域和所述第二端子区域彼此分隔开。
根据一种实施方式，进一步包括：
所述芯片封装体的与所述集成电路芯片电连接的第三组端子焊盘，
其中，所述第三组端子焊盘被布置在所述芯片封装体的所述共同端子表面上，并且所述第三组端子焊盘中的端子焊盘的焊盘尺寸小于所述第二组端子焊盘中的端子焊盘的焊盘尺寸。
根据一种实施方式，所述第三组端子焊盘中的每个端子焊盘的所述焊盘尺寸小于或等于100μm。
根据一种实施方式，所述第三组端子焊盘中的每个端子焊盘的间距小于150μm。
根据一种实施方式，所述第三组端子焊盘中的所述端子焊盘被布置在第三阵列中，所述第三阵列的轮廓在所述封装体的所述共同端子表面上限定第三端子区域，所述第一端子区域和所述第三端子区域彼此分开。
根据一种实施方式，所述第三端子区域部分地或完全地环绕所述第一端子区域。
根据一种实施方式，所述第三组端子焊盘中的所述端子焊盘被配置成接线键合焊盘。
根据一种实施方式，所述第三组端子焊盘中没有端子焊盘被配置成在烧入芯片测试期间使用的烧入型端子焊盘。
根据一种实施方式，所述芯片封装体是单芯片封装体。
根据一种实施方式，所述芯片封装体是多芯片封装体。
根据一种实施方式，所述芯片封装体是晶片级封装体。
根据一种实施方式，所述集成电路芯片具有包含有源区域的第一表面和与所述第一表面相对的第二表面，所述第二表面部分地或完全地暴露。
根据一种实施方式，所述芯片封装体是裸片封装体。
根据一种实施方式，所述芯片封装体是如下封装体：所述封装体的所述共同端子表面的面积小于所述芯片的面积的1.5倍。
根据一种实施方式，所述第一组端子焊盘中的所述端子焊盘被配置成在烧入芯片测试期间使用的烧入型焊盘。
根据一种实施方式，所述第二组端子焊盘中的所述端子焊盘被配置成在功能芯片测试期间使用的测试焊盘。
根据一种实施方式，所述第二组端子焊盘中没有端子焊盘被配置成在烧入芯片测试期间使用的烧入型端子焊盘。
根据本公开的另一方面，提供了一种芯片封装体，包括：
集成电路芯片，
所述芯片封装体的与所述集成电路芯片电连接的第一组端子焊盘，
所述芯片封装体的与所述集成电路芯片电连接的另一组端子焊盘，其中，所述第一组端子焊盘被布置在共同端子表面的内部区域中，所述另一组端子焊盘被布置在所述共同端子表面的部分地或完全地环绕所述内部区域的区域中，所述第一组端子焊盘中的所述端子焊盘被配置成在烧入芯片测试期间使用的烧入型焊盘，并且所述另一组端子焊盘中的所述端子焊盘被配置成在功能芯片测试期间使用的测试焊盘或被配置成键合焊盘。
根据一种实施方式，所述第一组端子焊盘中的每个端子焊盘的焊盘尺寸大于所述另一组端子焊盘中的每个端子焊盘的焊盘尺寸。
根据一种实施方式，所述第一组端子焊盘中的端子焊盘之间的间距大于所述另一组端子焊盘中的端子焊盘之间的间距。
根据本公开的又一方面，提供了一种芯片封装体，包括：
集成电路芯片；
所述芯片封装体的与所述集成电路芯片电连接的第一组端子焊盘，其中，所述第一组端子焊盘形成被布置在所述芯片封装体的共同端子表面上的所有端子焊盘的集合的子集；
其中，所述第一组端子焊盘中的所述端子焊盘被配置成在烧入封装测试期间使用的烧入型焊盘；并且
其中，所述第一组端子焊盘中的所述端子焊盘被布置在形成由所有端子焊盘的集合所形成的图案的子图案的预定的规则图案中。
根据一种实施方式，所述规则图案具有由多个连续地隔开的端子焊盘形成的直线或折线的形状。
根据一种实施方式，由所有端子焊盘的集合所形成的所述图案具有变化的间距，并且其中，所述规则图案的所述间距是恒定的。
根据一种实施方式，所述规则图案由多个非连续端子焊盘形成。
根据一种实施方式，由所有端子焊盘的集合所形成的所述图案具有恒定的间距。
附图说明
将附图包括在内以便提供对实施例的进一步理解，并且它们被并入到并且构成本说明书的一部分。这些附图图示了多个实施例并且与本说明书一起用于解释实施例的原理。其他实施例以及实施例的很多想要达到的优点将很容易地得到了解，因为通过参考以下的详细说明它们将更好地得到理解。附图中的元件彼此不一定是成比例的。相似的参考标号指代对应的类似器件。
图1A是示意性地图示了根据一个实施例的芯片封装体100的截面视图；
图1B是示意性地图示了根据一个实施例的芯片封装体200的截面视图；
图2是被插在用于执行烧入测试的烧入测试槽中的示例性芯片封装体的截面视图；
图3是被插在用于执行功能测试的测试槽中的示例性芯片封装体的截面视图；
图4图示了示例性芯片封装体的端子表面的布局的示例；
图5图示了示例性芯片封装体的端子表面的布局的示例；
图6图示了示例性芯片封装体的端子表面的布局的示例；
图7图示了示例性芯片封装体的端子表面的布局的示例；
图8图示了示例性芯片封装体的端子表面的布局的示例；
图9图示了通过（例如）接线键合安装在应用板上的芯片封装体的示例；
图10图示了图4的示例性芯片封装体的端子表面的布局的示例、以及这种示例性布局的细节；
图11A至图11C图示了示例性芯片封装体的端子表面的布局的进一步细节；
图12图示了示例性芯片封装体的端子表面的布局的示例；以及
图13图示了示例性芯片封装体的端子表面的布局的示例。
具体实施方式
下面将参考附图对多个方面和多个实施例进行描述，其中，同样的附图标记一般用来指代全文中相同的元件。在下面的说明中，出于解释的目的，许多具体细节被阐述是为了提供对这些实施例的一个或多个方面的透彻理解。然而，这些实施例的一个或多个方面可以用较低程度的具体细节实施对本领域技术人员来说是明显的。在其他的实例中，以示意的形式示出了已知的结构和元件是为了方便对这些实施例的一个或多个方面进行描述。因此，下列描述不包括限制的意思，并且范围由所附的权利要求定义。还需要注意的是，图中对各种层、薄片、芯片或衬底的表示并未必按比例进行。
在以下说明中参照了附图，这些附图形成了本详细说明的一部分，并且这些附图通过演示的方式示出了多个可在其中实施本发明的具体实施例。在此方面，参照所描述的图示的定向使用了定向术语，例如像“上部”、“下部”、“顶部”、“底部”、“左边”、“右边”、“前侧”“后侧”，等等。因为多个实施例的元器件可以以多个不同的定向进行定位，所以定向术语仅用于图示目的并且绝非是限制性的。应当理解的是可以使用其他实施例并且可以在不背离本发明的保护范围的情况下进行结构上的或逻辑上的改变。
应当理解的是，在此所述的各种示例性实施例的特征可以彼此结合，除非以其他方式特别说明。
如在本说明书中所采用的，术语“耦合”和/或“电耦合”并不意味着这些元件必须直接连接在一起，可以在这些“耦合”或“电耦合”的元件之间设置多个中介元件。然而，术语“耦合”和/或“电耦合”的可能的披露之一是直接连接，而在这些“耦合”和/或“电耦合”的元件之间没有中介元件。
在此描述的半导体芯片可以是不同类型的，可以用不同技术制造并可以包括例如集成的电、电光、或电机械的电路和/或无源电路。这些半导体芯片可以包括集成电路，例如像逻辑集成电路、控制电路、微处理器、存储器器件等。这些半导体芯片不需要用特定的半导体材料制造，例如像Si、SiC、SiGe、GaAs，并且此外，可以包含非半导体的无机和/或有机材料，例如像绝缘体、塑料或金属。
半导体芯片可以具有多个允许与包括在半导体芯片中的集成电路形成电接触的芯片接触焊盘（或电极）。这些电极可以包括一个或多个被应用到这些半导体芯片的半导体材料的电极金属层。这些电极金属层可以用任何希望的几何形状和任何希望的材料成分制造。这些电极金属层可以例如是覆盖区域的层的形式。任何希望的金属，例如像Cu、Ni、NiSn、Au、Ag、Pt、Pd，以及这些金属中的一种或多种的合金都可以用作这种材料。电极金属层不需要是同质的或由仅仅由一种材料制造而成，也就是说，电极金属层中包含的各种成分和这些材料的浓度都是可能的。
下面对包含一个或多个封装芯片的器件进行描述。芯片封装体包括半导体芯片和封装体衬底。封装体衬底可以包括电互连，例如像一种结构化再分布层。电互连与多个芯片电极有电接触。进一步地，封装体衬底可以包括芯片封装体的这些端子焊盘。芯片封装体的端子焊盘通过电互连与集成电路电连接。因此，电互连可以充当将芯片封装体的端子焊盘耦合到这些芯片电极的电重布线结构。
封装体衬底可以包括一种聚合物材料或陶瓷，或由其制成。例如，封装体衬底可以包括至少一个聚合物材料绝缘层，绝缘层被用结构化金属箔层进行涂层。这种结构化金属箔层可以是附加到绝缘层的电再分布层。绝缘层可以基于环氧树脂、聚四氟乙烯树脂、芳族聚酰胺纤维或碳纤维制成，并可以包括强化手段，例如像纤维毡，例如玻璃或碳纤维。通过举例，此类封装体衬底可以是单层PCB（印刷电路板）或多层PCB。如上所述的电再分布结构可以通过薄膜加工应用到晶片级。在其他实施例中，封装体衬底可以包括用结构化金属层进行涂层的陶瓷板。通过举例，此类封装体衬底可以是DCB（直接黄铜焊接的）陶瓷衬底。
封装体衬底和电互连可以用于生产扇出型（fan-out）封装体。在扇出型封装体中，将半导体芯片连接到这些端子焊盘的电互连的端子焊盘和/或导线中的至少一些被横向地定位在半导体芯片的轮廓的外侧或至少横切半导体芯片的轮廓。从而，在扇出型封装体中，半导体芯片的封装体的外围外部部分典型地（额外地）用于将封装体电性地结合到外部应用，例如像，应用板等。包围半导体芯片的封装体的此外部部分有效地扩大了封装体相对于半导体芯片的足迹（footprint）的接触面积，从而导致从封装体端子焊盘尺寸和间距的角度相对于后续加工（例如像，板级系统集成（二级组装））的约束较松。
进一步地，这些封装体可以包括一种封装剂。封装剂可以例如包括一种热固性材料或一种热塑性材料或由其制成。热固性材料可以例如在环氧树脂的基础上制成。热塑性材料可以例如包括下组中的一种或多种材料：聚醚酰亚胺（PEI）、聚醚砜（PES）、聚苯硫醚（PPS）或聚酰胺酰亚胺（PAI）。热塑性材料通过模制或层压过程中压力和热的应用而融化，并且（可逆地）在冷却或压力释放时被硬化。封装剂可以是模制材料或层压材料。封装剂可以例如被应用在晶片级封装（WLP）工艺期间或其他封装工艺期间。
图1A图示了根据在此描述的一个实施例的芯片封装体100。封装体100包括电性地和机械地耦合到封装体衬底120的半导体芯片110。半导体芯片110可以经过前端晶片级技术加工，以包含集成电路。通过举例，半导体芯片110的上部表面110a经过加工，从而使得半导体芯片110的包括例如集成晶体管等的有源区域被邻近其上部表面110a实施。
进一步地，多个芯片电极111可以被布置在半导体芯片110的上部表面110a上。这些芯片电极111通过芯片内接线被电耦合到半导体芯片110的集成电路。
封装体衬底120可以具有主上部表面120a以及与上部表面120a相对的主下部表面120b。封装体衬底120的下部表面120b面朝并连接到半导体芯片110的上部表面110a。
封装体衬底120的上部表面120a可以设置有第一组端子焊盘300和第二组端子焊盘400。第一和第二组端子焊盘300、400代表半导体芯片封装体100的外部端子。从而，封装体衬底120的上部表面120a代表芯片封装体100的布置有这些端子焊盘300、400的共同端子表面。封装体衬底120可以例如是有机衬底、陶瓷衬底等。进一步地，封装体衬底120可以例如是包括软树脂胶带、刚性纤维玻璃/铜薄片层压、共烧陶瓷衬底等的层压衬底带。
封装体衬底120包括被配置成将单独的芯片电极111电耦合到封装体100的单独的端子焊盘300、400的电互连（未示出）。本领域技术人员将意识到，对于获得此类电互连，有多种技术是可用的，例如，用于创建电再分布结构的薄膜技术，用于创建穿过封装体衬底120的电吞吐量的通孔技术等。电互连（未示出）可以被布置在封装体衬底120的上部表面120a上、封装体衬底120的下部表面120b上，或者可以被设置成封装体衬底120的夹在其绝缘层中间的内部电互连。在所有这些情况下，电互连可以由结构化金属箔形成和/或封装体衬底120与电互连一起可以代表电再分布结构。
半导体封装体100的安装面可以由裸半导体芯片110的下（后侧）表面110b实现。从而，半导体芯片的下部表面110b可以部分地或完全地暴露。从而半导体封装体100可以是如将在更下面更详细地解释的“裸片（bare die）封装体”。安装表面是封装体的如下表面，该表面被安装到应用板上时被直接地结合到应用板。
图1B图示了芯片封装体200。考虑到半导体芯片110、芯片电极111、封装体衬底120、电互连（未示出）和第一和第二组端子焊盘300、400，芯片封装体200可以具有与芯片封装体100相同的结构和特征，参照上述披露以避免重复。进一步地，芯片封装体200可以包括一种封装剂500。
封装剂500可以由模制材料或层压材料制成，例如上述提到的热塑性材料或热固性材料。封装剂500可以覆盖裸半导体芯片110的一部分或所有侧面。裸半导体芯片110的一些或所有侧面可以被封装剂500完全地覆盖。只有裸半导体芯片110的侧面可以被封装剂500覆盖。封装剂500的外部侧面510c和510d可以与封装体衬底120的外部侧面120c、120d分别平齐，从而形成对应的封装侧面120c、510c和120d、510d。进一步地，半导体芯片110的下部（后侧）表面110b可以与封装剂500的下部封装底面510e一样高。要注意的是，封装剂500可以不覆盖半导体芯片110的下部（后侧）表面110b。
半导体芯片110的下部（后侧）表面110b可以是部分地或完全地未覆盖的，例如，可以暴露裸芯片表面。在这种情况下，类似于芯片封装体100，芯片封装体200是裸片封装体。裸片封装体（例如像芯片封装体100或200）可以用与裸片一样的方式安装到应用板上。从而，已知的裸片安装技术和结合材料（例如胶黏剂）可以被使用者用来将裸片封装体100、200附装到应用板上。进一步地，由于裸片封装体（例如像芯片封装体100或芯片封装体200）的后侧表面110b与裸片（例如半导体芯片110）的后侧表面相同，可以获得与在裸片安装技术（例如像板上芯片（COB）技术）一样的优势（例如，裸片封装体100、200和应用板之间的高热连接性、高设计灵活性）。
要注意的是，后侧表面110b可以例如由对半导体芯片110的半导体材料进行涂层的薄保护层（未示出）形成，例如坚硬的钝化层、氧化物层、氮化物层或（薄）聚合物层。保护层应当薄，并且具有高的热导率。即，在此使用的表述“裸片”和“曝露面”可以被理解为不包括封装剂500，以覆盖后侧表面110b，但可以包括在其中提供了（薄）保护层以形成后侧表面110b的实施方式。
图1B中描绘的芯片封装体200或在此考虑的其他芯片封装体的示例可以在晶片级制造，例如通过晶片级工艺，在该工艺中加工过的半导体芯片被从晶片上割离，以空间隔离关系置于临时载体上，并被嵌入形成封装剂500的模制材料中。然后封装体衬底120可以被应用到由封装剂500和分布在其中的半导体芯片120形成的所谓的“人造晶片”或“模制的重配置晶片”。只有在应用封装剂500和封装体衬底120之后，单封装体200才能被从“人造晶片”割离。晶片级上的封装在本领域已知用来生产所谓的晶片级封装体（WLP）。在此考虑的芯片封装体（例如芯片封装体200）可以例如是WLP。
在此考虑的芯片封装体可以是在图1A和图1B中通过示例图示的扇出型封装体。扇出型封装体允许封装体（在此例如上部表面120a）的共同端子表面延伸超过半导体芯片110的轮廓。因此第一和第二端子焊盘300、400不需要被布置在半导体芯片110的轮廓内部，但可以分布在更大的区域上。不言而喻，在许多半导体芯片110（例如逻辑电路、微控制器等）中，大量的芯片电极是必要的，并因此需要封装体的较高的端子数（通常称为“引脚数”）。扇出型封装体（例如像芯片封装体100、200）提供了对这些（外部）封装体端子焊盘300、400的布置可用的增大的面积。为此，封装体衬底120的至少一个横向尺寸大于半导体芯片110的对应横向尺寸。
在其他示例中，在此考虑的芯片封装体可以是扇入型（fan-in）封装体。在扇入型封装体中，所有的端子焊盘300、400被布置在半导体芯片110的轮廓内部。进一步地，封装体衬底120的每个横向尺寸例如小于或等于半导体芯片110的对应的横向尺寸。通过示例，如果封装体衬底120被横向地限制以不延伸超过半导体芯片110的轮廓，芯片封装体100可以被实现成扇入型封装体。
在此考虑的封装体可以例如是所谓的裸片封装体。通过示例，根据上述解释，如图1A和图1B中所图示的，封装体100和封装体200一样被称为裸片封装体。
在此考虑的封装体可以例如是单芯片封装体。通过示例，图1A和图1B中所图示的芯片封装体100、200是单芯片封装体的示例。可替代地，在此考虑的封装体可以例如是多芯片封装体。
在此考虑的封装体可以例如是芯片级封装体（CSP）和/或晶片级封装体（WSP）。在此限定了CSP作为横向尺寸小于裸半导体芯片110的横向尺寸的1.5倍的封装体。从而，上面描述的封装体100、200都可以例如是CSP。进一步地，如果用晶片级封装（WLP）技术制造，封装体200可以是WSP。
在此考虑的封装体可以例如是接线键合封装体。在本文中提到的接线键合封装体是具有包含封装体的所有（外部）端子焊盘的共同端子表面的封装体，并且其中，这些端子焊盘被这样配置使得到应用板的电接触用接线键合专门地完成。
在此考虑的封装体在运送给使用者之前经过部件生产商测试。在下文中，考虑了封装体级测试工艺。封装体级测试工艺的一种在本领域中被称为烧入型测试（burn-intest）。在烧入型测试中，一个或多个芯片封装体被单独地放置在烧入板的多个对应测试槽中，并且这些烧入槽中的接触引脚将与这些芯片封装体的这些（外部）端子焊盘产生电连接。这些处于测试阶段的器件（即封装体）被暴露到升高的温度环境下，并且封装体的部件通过应用输入偏置来长时间（例如几小时）仿真半导体芯片的操作得到运用。烧入测试温度可以超过100℃，且烧入时间可以长于例如8或12小时。因此，通过应用烧入，以烧入过程产生的产量降低为代价，可以避免早期使用过程中的系统故障。要注意的是，封装体级烧入测试对整个系统（即封装体）进行了筛选，并因此暴露出由集成电路或芯片产生的故障、以及在芯片衬底接口处或衬底120的电互连内或在端子焊盘处的电接触损耗产生的故障。此类故障可以例如由半导体芯片110和封装体衬底120的不同的CTE（热膨胀系数）导致，也可以由有缺陷的烧入测试槽导致。
另一种类型的封装体级测试过程在此称为功能测试。在功能测试中，芯片封装体被放置在用于执行功能测试的测试槽中。在功能测试中，对芯片的结构和功能进行测试。每个芯片封装体的测试时间仅为几秒，即比烧入测试的测试时间短很多数量级。典型地，将不同的测试槽用于烧入测试和功能测试。
由于烧入测试时间较长，制造时需要大量的烧入测试槽。因此，在整个生产过程中烧入测试槽的成本是高成本敏感参数。通过示例，烧入测试槽的成本可以约为$5到$50U.S.，然而，用于功能测试的槽的成本可能约为$1，000到$5，000U.S.。虽然如此，由于需要大量的烧入测试槽，总成本受烧入测试槽成本的影响远大于受用于功能测试的测试槽的成本的影响。
图2图示了示例性烧入测试槽600，芯片封装体（例如芯片封装体200）被插在该测试槽中。烧入测试槽600可以包括槽体601和槽体601内容纳的多个触点602。进一步地，烧入测试槽600可以包括可移动地安装在槽体601处的盖体603。通过示例，盖体603可以例如在附图标记603a处被枢转地支撑在槽体601上，并可以被沿着箭头P的移动打开。在图2中，盖体603是关闭的。芯片封装体200被插入槽体601的凹陷中。第一组端子焊盘中的一部分或所有端子焊盘300与烧入测试槽的对应触点602有接触。从而，烧入测试槽的这些触点602与第一组端子焊盘中的这些端子焊盘300对准。至于第二组端子焊盘400，烧入测试槽不包含与这些端子产生电连接的触点。
图3图示了用于功能测试的测试槽700。用于功能测试的测试槽700可以包括槽体701、例如在附图标记703a和触点704处枢转地铰接于槽体701的可移动的盖体703。考虑到槽体701和盖体703，用于功能测试的测试槽700与烧入测试槽600类似，参照了对应披露以避免重复。然而，触点704操作性地连接到芯片封装体200的第二组端子焊盘中的这些端子焊盘400。关于第一组端子焊盘中的端子焊盘300，可以是用于功能测试的测试槽700没有任何触点以与这些端子产生电连接的情况。在另示例中，如图3中所图示的，触点702可以被接收到槽体701中以与第一组端子焊盘的端子焊盘300的至少一部分产生电接触。要注意的是，端子焊盘300还可以用做用于在封装体集成之前或之后进行诊断的调试焊盘。具体地，端子焊盘300可以用于在系统集成之后例如通过接线键合用专用适配器来调试系统。
从而，在专门的烧入测试期间，第一组端子焊盘中的端子焊盘300被接触。另一方面，在功能测试期间，第二组端子的端子焊盘400被接触，并且可选地，第一组端子的端子焊盘300的一部分或可能所有都被接触。
第一组端子焊盘中的端子焊盘300确实具有与第二端子焊盘中的端子焊盘400的形状因数不同的形状因数。如再次使用的，表述端子焊盘的“形状因数”的含义包括端子焊盘的焊盘尺寸和/或间距。即，第一组端子焊盘中的端子焊盘300的焊盘尺寸可以大于第二组端子焊盘中的端子焊盘400的焊盘尺寸。进一步地，第一组端子焊盘中的端子焊盘300之间的间距可以大于第二组端子焊盘中的端子焊盘400之间的间距。
与第一和第二组端子焊盘300、400相关联的形状因数的不同显著地降低了烧入测试槽（例如烧入测试槽600）的成本。相对于传统方法中所有用于烧入测试和用于功能测试的端子焊盘具有相同的考虑到焊盘尺寸、间距等的参数，此披露允许在烧入测试期间专门地使用形状因数（例如焊盘尺寸、间距）较松的端子焊盘，并在功能测试期间使用形状因数“更紧”的端子焊盘。
因为焊盘越大和/或间距越大，烧入槽就越便宜，此概念允许降低烧入测试槽的成本。进一步地，这些触点602与芯片封装体200的端子焊盘300之间在烧入测试期间的电接触的可靠性提高了。这降低了在熔炉里的长期烧入测试期间由槽600与封装体200之间的电接触问题导致的烧入测试失败的可能性。进一步地，由于烧入测试槽600与芯片封装体200之间的电接触容差增大了，所以这些烧入测试槽600可能与常规的具有标准（即更小）的间距和/或焊盘尺寸大小的烧入测试槽相比具有更长的寿命。
就用于进行功能测试的测试槽700而言，接触参数（例如像第二组端子焊盘中的端子焊盘400的端子焊盘尺寸和/或间距）可以显著地小于第一组端子焊盘的端子焊盘300的对应参数。然而，如之前所述的，制造时需要的烧入测试槽600的数量远大于用于进行短期功能测试的测试槽700的数量。因此，从成本的角度考虑，将焊盘尺寸或间距（即较紧的形状因数）的优良接触参数用于功能测试比用于烧入测试更加可接受。
一般来说，包括至少烧入测试和功能测试的封装体级测试流程被映射到封装体的共同端子表面的端子焊盘设计。同时，具有较松的形状因数的端子焊盘300在烧入测试期间是可用的，在功能测试期间使用了具有相当地收缩的形状因数的端子焊盘400。
图4图示了示例性芯片封装体（例如像芯片封装体100或200）的端子表面布局1100的示例。图4是是封装体衬底120的上部表面120a的俯视图。端子表面布局1100的轮廓1101可以由封装体衬底120的轮廓限定。在该示例中，第一组端子焊盘中的端子焊盘300被布置在第一阵列中，并且第二组端子焊盘的这些端子焊盘400被布置在第二阵列中。在此，第一阵列在共同端子表面120a上限定了第一端子区域，并且第二端子阵列在封装的共同端子表面120a上限定了第二端子区域。在图4中，通过示例，第一端子区域是共同端子表面120a的被第二端子区域完全地环绕的内部区域。第一端子区域可以是连续的区域，例如具有矩形或方形形状的连续区域。第二端子区域也可以是连续的区域，例如图4中所示的那样。通过示例，第二端子区域被布置在端子表面布局1100的与其轮廓1101相邻的外围区域。第二端子区域可以被布置为与端子表面布局1100的整个轮廓1101相邻。第二端子区域可以完全地环绕第一端子区域。第一端子区域和第二端子区域例如彼此分离，即它们不重叠。将在下文对其其他可能的设计和变体进行进一步的描述。
第一端子焊盘300的第一阵列可以按行和/或列组织。列间隔和行间隔可以分别限定间距P1a和P1b。参照被布置在第二端子焊盘400的第二阵列中的第二端子焊盘400，第二组端子焊盘中的端子焊盘400之间的间距P2a和P2b可以以类似的方式限定。
进一步地，可以对第一组端子焊盘中的端子焊盘300的焊盘尺寸S1和第二组端子焊盘中的端子焊盘400的焊盘尺寸S2进行限定。对应的焊盘尺寸S1和S2是对应的端子焊盘300、400的横向尺寸。在图4中，通过示例，这些端子焊盘300、400具有方形的形状。如果这些端子焊盘300、400被不同地模制，S1和S2可以涉及直径、最小横向尺寸等。
焊盘间距和焊盘尺寸可以例如如下。第一组端子焊盘（烧入测试焊盘）的端子焊盘300可以有如下尺寸：
400μm≤P1a≤1000μm和/或400μm≤P1b≤1000μm，
200μm≤S1≤600μm。
各端子焊盘300的间距P1a、P1b可以大于或等于400μm或500μm，更具体地大于或等于600μm，仍更具体地大于或等于700μm或甚至800μm。各端子焊盘300的焊盘尺寸S1可以是大于或等于200μm或250μm，更具体地大于或等于300μm，并且仍更加具体地大于或等于400μm或甚至500μm。通过示例，间距P1a和/或P1b可以约为800μm，并且，通过示例，焊盘尺寸S1可以约为500μm。
第二组端子焊盘（用于功能测试的测试焊盘）的端子焊盘400可以有如下尺寸：
200μm≤P2a≤400μm和/或200μm≤P2b≤400μm，
150μm≤S2≤250μm。
各端子焊盘400的间距P2a、P2b可以小于或等于400μm，更具体地小于或等于300μm或250μm。各端子焊盘400的焊盘尺寸S2可以小于或等于250μm，更具体地小于或等于200μm。通过示例，间距P2a和/或P2b可以约为300μm，并且，通过示例，焊盘尺寸S2可以约为170μm。
在此和在其他实施例中，可以提供第一组端子焊盘（即烧入测试焊盘）的例如20-60个端子焊盘300。这些端子焊盘300可以包括I/O（输入/输出）端子焊盘和电源焊盘。作为特定示例，可以提供第一组端子焊盘的共例如约30个端子焊盘300。
在此和在其他实施例中，可以提供第二组端子焊盘的100-180个端子焊盘400。通过示例，所有的焊盘400都可以是I/O端子焊盘。在这种情况下，功能测试期间的电源是通过第一组端子焊盘的端子焊盘300中的一些提供的（见例如图3）。通过示例，除了第二组端子焊盘中的端子焊盘400之外，在功能测试期间可以与第一组端子焊盘中的例如10-25个端子焊盘300产生接触。还可能的是，功能测试期间所接触的第一组端子焊盘中的所有端子焊盘300都是电源焊盘。作为特定示例，在功能测试期间，可以与第二组端子焊盘中例如约140个I/O端子焊盘400，以及第一组端子焊盘中的例如约20个电源端子焊盘300产生接触。
更确切地说，在上述示例中，共同端子表面120可以包括例如第一组端子焊盘中的30个端子焊盘300（I/O焊盘和电源焊盘）和第二组端子焊盘中的例如140个端子焊盘400（仅I/O焊盘）。封装体级烧入测试（见图6）可以使用所有的例如30个端子焊盘300，并且功能测试可以使用一部分例如20个端子焊盘300（仅电源焊盘）和例如所有140个端子焊盘400（仅I/O焊盘）。
如之前所述，第二组端子焊盘中的端子焊盘400可以被布置在共同端子表面120a的一个或多个边缘（对应于轮廓1101）附近。通过示例，端子焊盘400可以被布置在沿着所述多个边缘中的一个或多个走向的两个到四个平行的行中。在图4中，通过示例，这些端子焊盘400被图示为在共同端子表面120a的所有四个边缘附近以例如两个平行的行走向。
第一区域（由端子焊盘300的第一阵列的轮廓限定）和第二区域（由端子焊盘400的第二阵列的轮廓限定）的大量种类的不同设计或形状是可行的。图5到图8不失普遍性地图示了各种端子表面布局设计的非限制性选择。
图5图示了示例性端子表面布局1200。端子表面布局1200与端子表面布局1100的区别仅在于例如共同端子表面120a的两个边缘配备有第二组端子的端子焊盘400。除此之外，上述所有披露适用于图5的端子表面布局1200。
图6图示了示例性端子表面布局1300。端子表面布局1300与端子表面布局1100的区别仅在于由端子焊盘300的第一阵列的轮廓限定第一区域的中央地区没有端子焊盘300。除此之外，上述所有披露适用于图6的端子表面布局1300。
图7图示了示例性端子表面布局1400。端子表面布局1400与端子表面布局1300的区别仅在于这个没有端子焊盘300的中央区域填满了端子焊盘400。除此之外，上述所有披露适用于图7的端子表面布局1400。
图8图示了示例性端子表面布局1500。端子表面布局1500与端子表面布局1200的区别仅在于一行端子焊盘400穿过第一端子焊盘300阵列的轮廓限定的第一区域。除此之外，上述所有披露适用于图8的端子表面布局1500。在所有的实施例中，可以使用标准化的端子焊盘布局，并可以获得产品可伸缩性。
通过示例，如图9中所图示的，芯片封装体（例如像芯片封装体100、200）可以被结合到应用板800。这些芯片封装体100、200可以被以与裸片同样的方式安装到使用者的应用板800（即PCB）上。出于这个原因，芯片封装体100、200被称为裸片封装体。即，胶黏剂550可以被用来将芯片封装体100、200粘合到应用板的安装表面上。胶黏剂550可以被设计成定位于半导体芯片110的下部表面110b和应用板的安装表面之间或例如直接与之接触的薄层。胶黏剂550可以具有高的热导率以提供同裸片安装技术中已知的相同的优势。
通过示例，接线键合技术可以被用于将芯片封装体100、200电连接到应用板800。在此情况下，焊线810被从芯片封装体100、200的共同端子表面120a上的端子焊盘拉到应用板800的电路或互连结构。应用板的安装表面和（通过例如接线键合）电接触的应用板的互连结构可以例如由应用板800的顶部的相同的结构金属层（未示出）制成。芯片封装体100、200通过接线键合到应用板800的电接触，和芯片封装体100、200在半导体芯片110的暴露的后侧110b处与应用板800的热接触可以因此由同样的结构形成和/或处于应用板800的相同的水平。通过示例，应用板800可以是PCB或用金属层进行涂层的陶瓷衬底，例如DCB。图9通过示例的方式图示了裸片封装体100、200的接线键合系统集成，这典型地由使用者在将半导体封装体100、200运送给使用者之后执行。
通过示例，第一组端子焊盘中的端子焊盘300可以不旨在用于板级系统集成，即没有端子焊盘300是如图9的示例所图示的（例如）被接线键合。因此，这些焊盘300可以被专门地配置成测试焊盘，具体地配置成仅烧入型焊盘或配置成用于功能测试的烧入型焊盘和测试焊盘。
第二组端子焊盘的端子焊盘400可以被用作接线键合焊盘，或其部分或全部。通过示例，在端子表面布局1100、1200、1300中，所有的端子焊盘400可以被用作接线键合焊盘，然而，在端子表面布局1300和1500中，只有被布置在共同端子表面120a的边缘附近的端子焊盘1400可以被用作接线键合焊盘。
进一步地，除了第一组端子焊盘的端子焊盘300之外，可选地，第二组端子焊盘的端子焊盘400、芯片封装体的第三组端子焊盘的端子焊盘900可以被设置在在此披露的芯片封装体的共同端子表面120a上。图10的下部部分图示了图10的上部部分的详情，后者与图4完全相同。图10的下部部分中示出的详情图示了端子表面布局1100的放大的边缘部分。要注意的是，图10的下部部分中示出的详情适用其所有封装体和端子表面布局1100到1500，更一般地，适用于在此考虑的所有共同端子表面。第三组端子焊盘的端子焊盘900可以具有间距P3和焊盘尺寸S3。
焊盘间距和焊盘尺寸可以例如如下。第三组端子焊盘中的端子焊盘900可以有如下尺寸：
5μm≤P3≤150μm，
40μm≤S3≤100μm。
各端子焊盘900的间距P3可以小于或等于150μm，更具体地小于或等于120μm或100μm。各端子焊盘900的焊盘尺寸S3可以小于或等于150μm，更具体地小于或等于100μm。端子焊盘900的焊盘尺寸S3可以小于端子焊盘400的焊盘尺寸S2。通过示例，间距P3可以例如约为100μm。通过示例，焊盘尺寸S3可以例如约为60×100μm。
第三组端子焊盘中的端子焊盘900可以被布置在第三阵列中，第三阵列的轮廓在封装体的共同端子表面120a上限定了第三端子区域，第一端子区域和第三端子区域可以彼此分离，即非重叠。进一步地，第三端子区域可以部分地或完全地环绕第一端子区域。如图10的下部部分中所图示的，第三组端子焊盘中的端子焊盘900可以例如被定位在一个或多个最外部的行中。即，第三组端子焊盘中的端子焊盘900可以被定位于共同端子表面120a的轮廓1101与第二组端子焊盘中的端子焊盘400的最外行之间的区域。
第三组端子焊盘中的所有端子焊盘900可以是用于板级系统集成的端子焊盘，例如接线键合焊盘（见图9）。具体地，第三组端子焊盘中的端子焊盘900可以部分地或专门地为电源焊盘。此类电源焊盘被向下接线键合至客户的应用板800上的电源轨道。
通过示例，可以提供第三组端子焊盘中的例如数量为50到100个的端子焊盘900。例如，所有这些端子焊盘900可以是电源焊盘。在上述的特定示例中，可以在共同端子表面120上提供（例如140个可以例如专门是I/O焊盘的）端子焊盘400以及（例如70个可以例如专门是电源焊盘的）端子焊盘900，并通过例如接线键合电连接到应用板800。
如上所述的用于板级系统集成（即用于电连接到应用板）的芯片封装体的端子焊盘不可以是接线键合焊盘。板级系统集成还可以用其他技术执行，例如像焊接、超声键合、导电粘合、烧结等。在此情况下，用于板级系统集成的芯片封装体的端子焊盘被配置成用于这些焊接技术中的一种。
图11A图示了端子表面布局1100的放大的角部分。这些第二端子焊盘400可以被集合起来并被例如与这些第一端子焊盘300分隔开同（例如）第一端子焊盘300的最大焊盘尺寸一样大的最小距离。
图11B图示了图11A中示出的布局的变体。通过示例，一个或多个第一端子焊盘300可以被布置在足迹1100的轮廓1101的附近，就例如在轮廓1101的角处。一个或多个端子焊盘300可以分布在第二端子区域内部。
图11C图示了图11A中示出的布局的进一步的变体。通过示例，第一端子焊盘300可以分布在第二端子焊盘形成的行和/或列中。
要注意的是，芯片封装体的一部分或所有端子焊盘可以被配置成通过不同于接线键合的方式结合到应用板。通过示例，可以用焊料沉积物、导电性胶粘剂或金属柱将芯片封装体电性地互连和机械地安装到板上。在这些和其他情况下，可以采用倒装芯片将封装安装应用板的技术。
图12图示了示例性端子表面布局1200。此布局1200并未被限制但是可以（例如）具体地用于被配置成用于焊球附装和倒装芯片安装的端子表面。如（例如）在本文中之前说明的，芯片封装体的共同端子表面可以包括电连接到集成线路芯片的芯片封装体的第一组端子焊盘300。此外，第一组端子焊盘中的这些端子焊盘300
被配置成烧入芯片测试（即烧入封装测试）期间使用的烧入型焊盘。如之前所述的，它们还可以用于调试。在此，通过示例，第一组端子焊盘300可以形成被布置在共同端子表面上的所有端子焊盘的集合的子集。更具体的，第一组端子焊盘中的这些端子焊盘300被以预定的规则图案布置，从而形成由所有端子焊盘的集合所形成的图案的子集。
子图案可以具有各种形状。通过示例，子图案可以包括具有由连续端子焊盘形成的直线或折线（polygonal line）形状的规则图案。在图12中，造成子图案的这些连续的端子焊盘300被示出为例如被布置在矩形形状的线阵列中。形成线阵列的线可以例如是封闭的。如之前记录的，这些端子焊盘300可以例如也部分地或完全地用作功能测试焊盘。
在图12中，所有端子焊盘的这个集合所形成的图案具有变化的（即不是恒定的）间距。然而，由这些连续的端子焊盘300形成的这个规则的子图案的间距可以例如是恒定的。
进一步地，通过示例，在图12中图示了由连续的端子焊盘300形成的两个替代子图案，即在例如矩形图形中形成的“较小”线阵列LA2和在例如矩形图形中形成的“较大”线阵列LA1。从图12中明显地看出，这些规则子图案中的每具有恒定的间距（然而两个子图案的间距可以例如不同）。
例如如上面举例说明地将端子焊盘300的烧入测试功能映射到焊盘阵列几何结构中（例如，在线阵列LA1或线阵列LA2中）提供了使用具有较松的设计约束的标准的低成本烧入槽的可能性。
图13图示了示例性端子表面布局1300。此布局1300并未被限制但是可以例如具体地用于被配置成用于焊球附装和倒装芯片安装的端子表面。在此，通过示例，由所有端子焊盘的这个集合形成的图案可以具有恒定的间距。然而，被配置成用于烧入测试的端子焊盘300的规则图案或子图案由例如不连续的端子焊盘形成。更具体地，端子焊盘300的子图案可以包括规则地交替的或交错的nx-ny结构（nx:两个相邻端子焊盘300在x轴方向的焊盘数目；ny:两个相邻端子焊盘300在y轴方向的焊盘数目）。图13仅用于示意的目的且不丢失普遍性地对规则地交替或交错的1-1结构进行了举例说明。要注意的是，端子焊盘300的规则子图案可以只在端子表面布局1300的部分区域（例如在其中央区域上）上延伸。
使用图13中图示的概念，用于烧入测试（和例如用于调试）的间距较松，从而提供与上述结合图12所解释的一样的好处。
在此描述的所有实施方式都是基于将足迹布局分离成被配置成用于烧入测试（和例如调试）的端子焊盘300的第一子部分/子阵列/子图案，以及分离成用于一种或多种功能（例如像功能测试、系统集成等）的端子焊盘的剩余的第一子部分/子阵列/子图案的概念。从而，这些封装体端子被分离成至少两类或两种，即被配置成用于烧入测试的端子300和其他端子。要注意的是，端子焊盘功能（是否被配置成用于烧入测试）是一种已实施的装置功能。
要注意的是，如果没有在此另外声明，所有图中的布局设计和与其结合说明的特定特征可以被结合。进一步地，除非明确地相对声明，各种不同的焊接技术（接线键合、焊球焊接、金属柱焊接等）可以被用于上述列出的示例中的系统集成。
虽然在此已图示并描述了多个具体的实施例，但本领域的普通技术人员将认识到可以用多种替代方案和/或等效实现方式替代所图示并描述的具体实施例，而不背离本发明的保护范围。本申请旨在覆盖在此所讨论的具体实施例的任何改编或变体。因此，本发明旨在仅由权利要求以及其等效物所限定。

Claims (25)

1.一种芯片封装体，包括：
集成电路芯片；
所述芯片封装体的与所述集成电路芯片电连接的第一组端子焊盘，其中所述第一组端子焊盘中的端子焊盘与烧入测试槽的触点对准；
所述芯片封装体的与所述集成电路芯片电连接的第二组端子焊盘，其中所述第二组端子焊盘中的端子焊盘与功能测试槽的触点对准；
所述芯片封装体的与所述集成电路芯片电连接的第三组端子焊盘，其中所述第三组端子焊盘中没有端子焊盘与所述烧入测试槽的触点对准；
其中，所述第一组端子焊盘、所述第二组端子焊盘和所述第三组端子焊盘被布置在所述芯片封装体的共同端子表面上，其中所述第一组端子焊盘中的端子焊盘的焊盘尺寸大于所述第二组端子焊盘中的端子焊盘的焊盘尺寸，并且其中所述第三组端子焊盘中的端子焊盘的焊盘尺寸小于所述第二组端子焊盘中的端子焊盘的焊盘尺寸。
2.如权利要求1所述的芯片封装体，其中，所述第一组端子焊盘中的每个端子焊盘的所述焊盘尺寸大于或等于250μm。
3.如权利要求1所述的芯片封装体，其中，所述第二组端子焊盘中的每个端子焊盘的所述焊盘尺寸小于或等于200μm。
4.如权利要求1所述的芯片封装体，其中，所述第一组端子焊盘的间距尺寸大于或等于400μm。
5.如权利要求1所述的芯片封装体，其中，所述第二组端子焊盘的间距尺寸小于或等于300μm。
6.如权利要求1所述的芯片封装体，其中，所述第一组端子焊盘中的所述端子焊盘被布置在第一阵列中，所述第一阵列的轮廓在所述芯片封装体的所述共同端子表面上限定第一端子区域，并且其中，所述第二组端子焊盘中的所述端子焊盘被布置在第二阵列中，所述第二阵列的轮廓在所述芯片封装体的所述共同端子表面上限定第二端子区域。
7.如权利要求1所述的芯片封装体，其中，所述第三组端子焊盘中的每个端子焊盘的所述焊盘尺寸小于或等于100μm。
8.如权利要求1所述的芯片封装体，其中，所述第三组端子焊盘的间距尺寸小于150μm。
9.如权利要求6所述的芯片封装体，其中，所述第三组端子焊盘中的所述端子焊盘被布置在第三阵列中，所述第三阵列的轮廓在所述封装体的所述共同端子表面上限定第三端子区域，所述第一端子区域和所述第三端子区域彼此分开。
10.如权利要求9所述的芯片封装体，其中，所述第三端子区域部分地或完全地环绕所述第一端子区域。
11.如权利要求1所述的芯片封装体，其中，所述第三组端子焊盘中的所述端子焊盘被配置成接线键合焊盘。
12.如权利要求1所述的芯片封装体，其中，所述芯片封装体是单芯片封装体。
13.如权利要求1所述的芯片封装体，其中，所述芯片封装体是多芯片封装体。
14.如权利要求1所述的芯片封装体，其中，所述芯片封装体是晶片级封装体。
15.如权利要求1所述的芯片封装体，其中所述集成电路芯片具有包含有源区域的第一表面和与所述第一表面相对的第二表面，所述第二表面部分地或完全地暴露。
16.如权利要求1所述的芯片封装体，其中，所述芯片封装体是裸片封装体。
17.如权利要求1所述的芯片封装体，其中，所述芯片封装体是如下封装体：所述封装体的所述共同端子表面的面积小于所述芯片的面积的1.5倍。
18.如权利要求1所述的芯片封装体，其中，所述第二组端子焊盘中没有端子焊盘被配置成烧入型端子焊盘。
19.一种芯片封装体，包括：
集成电路芯片；
所述芯片封装体的与所述集成电路芯片电连接的第一组端子焊盘，其中所述第一组端子焊盘中的端子焊盘与烧入测试槽的触点对准；以及
所述芯片封装体的与所述集成电路芯片电连接的另一组端子焊盘，其中所述另一组端子焊盘中的端子焊盘与功能测试槽的触点对准；
其中，所述第一组端子焊盘被布置在共同端子表面的中央区域中并且具有第一间距，其中所述另一组端子焊盘具有第二间距并且被布置在所述共同端子表面的部分地或完全地环绕所述中央区域的区域中，并且其中所述第一组端子焊盘的所述第一间距大于所述另一组端子焊盘的所述第二间距。
20.如权利要求19所述的芯片封装体，其中，所述第一组端子焊盘中的每个端子焊盘的焊盘尺寸大于所述另一组端子焊盘中的每个端子焊盘的焊盘尺寸。
21.一种芯片封装体，包括：
集成电路芯片；
与所述集成电路芯片电连接并且被布置在所述芯片封装体的共同端子表面上的端子焊盘的集合，其中由所述端子焊盘的集合形成的图案具有第一间距；以及
第一组端子焊盘，所述第一组端子焊盘形成所述端子焊盘的集合的子集，其中所述第一组端子焊盘中的端子焊盘与烧入测试槽的触点对准，
其中所述第一组端子焊盘中的所述端子焊盘被布置在形成由所述端子焊盘的集合所形成的所述图案的子图案的预定的规则图案中，并且其中所述子图案具有第二间距，所述第二间距是所述第一间距的偶数倍，所述第二间距对应于所述烧入测试槽的间距。
22.如权利要求21所述的芯片封装体，其中，所述规则图案具有由多个连续地隔开的端子焊盘形成的直线或折线的形状。
23.如权利要求21所述的芯片封装体，其中，由所述端子焊盘的集合所形成的所述图案具有变化的间距，并且其中，所述规则图案的所述间距是恒定的。
24.如权利要求21所述的芯片封装体，其中，所述规则图案由多个非连续端子焊盘形成。
25.如权利要求24所述的芯片封装体，其中，由所述端子焊盘的集合所形成的所述图案具有恒定的间距。
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