KR102332339B1 - 진공 소켓 및 이를 포함하는 반도체 검사 장비 - Google Patents

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Abstract

본 발명은 진공 소켓을 제공한다. 진공 소켓은 리세스된 오목부 및 상기 오목부에 제공된 제 1 홀을 가지는 하부 하우징, 상기 오목부 내에 배치되고 상기 제 1 홀과 연결되는 제 2 홀을 가지는 인쇄회로기판, 상기 인쇄회로기판 상에 배치된 제 1 반도체 칩, 상기 인쇄회로기판 및 상기 제 1 반도체 칩을 덮도록 상기 오목부에 제공되는 커버 및 상기 제 1 홀에 삽입되어 상기 제 2 홀과 접촉하고, 상기 하부 하우징의 하부면 외부로 노출되는 진공 패드를 포함한다.

Description

진공 소켓 및 이를 포함하는 반도체 검사 장비{Vacuum socket and semiconductor detecting device including the same}
본 발명은 진공 소켓에 관한 것으로, 구체적으로 진공 패드를 포함하는 진공 소켓 및 이를 포함하는 반도체 검사 장비에 관한 것이다.
최근 정보 통신의 발달에 따라 다양한 종류의 반도체 장치들이 연구 개발되고 있다. 반도체 장치는 그의 성능만큼 신뢰성이 보장되어야 한다. 테스트 공정에서는 반도체의 신뢰성 평가를 검사 장비들을 통하여 이루어 진다. 검사장비의 테스트부에는 메모리 칩과 로직 칩(Logic chip) 간의 전기적 연결상태를 테스트하는 소켓들이 제공된다.
본 발명의 기술적 과제는 반도체 칩을 픽업하고 테스트 하는 이원화된 방법을 일원화된 방법으로 수행할 수 있는 검사장비에 적용되는 진공 소켓을 제공하는 것이다.
본 발명의 기술적 과제는 로직 칩과 메모리 칩을 패키지 온 패키지(Package on package) 형태가 아닌 로직 칩 상에 메모리 칩을 고정한 상태로 테스트를 진행할 수 있는 진공 소켓을 제공하는 것이다.
본 발명은 진공 소켓을 제공한다. 진공 소켓은 리세스된 오목부 및 상기 오목부에 제공된 제 1 홀을 가지는 하부 하우징, 상기 오목부 내에 배치되고 상기 제 1 홀과 연결되는 제 2 홀을 가지는 인쇄회로기판, 상기 인쇄회로기판 상에 배치된 제 1 반도체 칩, 상기 인쇄회로기판 및 상기 제 1 반도체 칩을 덮도록 상기 오목부에 제공되는 커버 및 상기 제 1 홀에 삽입되어 상기 제 2 홀과 접촉하고, 상기 하부 하우징의 하부면 외부로 노출되는 진공 패드를 포함한다.
일 예에 의하여, 상기 인쇄회로기판의 상부면에는 관로들이 제공되고, 상기 관로들은 상기 인쇄회로기판의 상면에서 하면을 향하는 방향으로 리세스되고, 상기 제 2 홀과 연결되어 공기가 흐르는 통로를 제공한다.
일 예에 의하여, 상기 관로들은 상기 제 2 홀을 중심으로 대칭되게 제공된다.
일 예에 의하여, 평면적인 관점에서, 상기 관로들은 상기 제 2 홀에서 상기 인쇄회로기판의 가장자리를 향해 연장되는 제 1 관로 및 제 2 관로를 포함하고, 상기 제 1 관로 및 제 2 관로는 연장되는 방향이 서로 수직한다.
일 예에 의하여, 상기 인쇄회로기판은 가장자리를 따라 제공되는 패드들을 더 포함하고, 상기 관로들은 상기 패드들과 이격되어 제공된다.
일 예에 의하여, 상기 진공 패드는 상기 제 2 홀과 공기가 흐르는 통로를 제공하는 제 3 홀을 가지고, 상기 진공 패드는 제 2 반도체 칩과 접촉하여 상기 제 2 반도체 칩을 픽업한다.
일 예에 의하여, 상기 인쇄회로기판의 하면에는 상기 인쇄회로기판의 하면을 향해 리세스되어 상기 진공 패드의 일부가 삽입되는 삽입부가 제공되고, 상기 삽입부는 상기 제 2 홀과 수직적으로 중첩된다.
일 예에 의하여, 상기 커버는 상기 제 1 홀 및 상기 제 2 홀과 수직적으로 중첩되게 제공되는 제 4 홀을 가진다.
일 예에 의하여, 상기 하부 하우징의 상기 오목부를 관통하여 외부로 노출되는 프로브을 더 포함한다.
일 예에 의하여, 상기 오목부와 상기 인쇄회로기판 사이에 제공되는 밀폐층을 더 포함한다.
일 예에 의하여, 상기 밀폐층은 폴리이미드 필름 및 상기 폴리이미드 필름의 상면 및 하면에 각각 제공되는 실리콘막들을 포함한다.
일 예에 의하여, 상기 하부 하우징과 접촉하고, 상기 커버를 덮도록 제공되는 상부 하우징을 더 포함한다.
본 발명은 반도체 검사 장비를 제공한다. 반도체 검사 장비는 제 1 반도체 칩들을 운반하는 로딩 부, 상기 제 1 반도체 칩들을 픽업하고 테스트하는 컨택툴을 포함하는 테스트 부 및 상기 제 1 반도체 칩들을 상기 테스트 부에서 언로딩하는 언로딩 부를 포함하고, 상기 컨택툴은 복수개의 진공 소켓들을 가지고, 상기 진공 소켓들의 각각은 리세스된 오목부 및 상기 오목부에 제공된 하부 홀을 가지는 하부 하우징, 상기 상부면 상에 배치되고, 상기 하부 홀과 연결되는 관통 홀을 가지는 인쇄회로기판, 상기 인쇄회로기판 상에 배치된 제 2 반도체 칩, 상기 하부 홀에 삽입되고 상기 인쇄회로기판과 접촉하는 진공 패드 및 상기 하부 하우징 상에 배치되고, 상기 하부 홀과 수직적으로 중첩되는 상부 홀을 가지는 상부 하우징을 포함하고, 상기 인쇄회로기판은 상기 관통홀과 상기 진공 패드를 흐르는 공기가 상기 상부 홀로 흐르게 하는 통로를 제공하는 관로들을 가진다.
일 예에 의하여, 상기 로딩부는 상기 제 1 반도체 칩들을 상기 테스트 부로 이동시키는 제 1 로딩부 및 제 2 로딩부를 포함한다.
일 예에 의하여, 상기 컨택툴은 상기 제 1 로딩부와 인접하는 제 1 컨택툴 및 상기 제 2 로딩부와 인접하는 제 2 컨택툴을 포함한다.
일 예에 의하여, 상기 관로들은 상기 관통홀을 중심으로 상기 인쇄회로기판의 가장자리를 향해 연장된다.
본 발명의 실시예에 따르면, 진공 소켓은 그 내부를 진공 상태로 만들어 별도의 장비없이 로직 칩을 픽업하고 테스트할 수 있다.
본 발명의 실시예에 따르면, 로직 칩과 메모리 칩을 패키지 온 패키지(Package on package) 형태로 패키징하지 않고 테스트를 진행할 수 있어, 메모리 칩이 불량인 경우 로직 칩은 폐기하지 않고 메모리 칩만 폐기할 수 있어 공정상 비용을 절감할 수 있다.
도 1은 제 1 반도체 칩을 테스트하는 대표적 검사 장비를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 진공 소켓을 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 진공 소켓을 나타내는 분해 사시도이다.
도 4는 본 발명의 일 실시예에 따른 하부 하우징을 나타내는 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 인쇄회로기판의 상부를 나타내는 사시도이다.
도 5b는 본 발명의 일 실시예에 따른 인쇄회로기판의 하부를 나타내는 사시도이다.
도 5c는 도 5a의 A-A'를 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 인쇄회로기판의 상부를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 밀폐층을 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 진공 패드를 나타내는 사시도이다.
도 9는 본 발명의 일 실시예에 따른 커버의 하부를 나타내는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 제 1 반도체 칩을 테스트하는 대표적 검사 장비를 나타내는 도면이다.
도 1을 참조하면, 반도체 검사 장비(50)는 로딩 부(20), 테스트 부(30), 및 언로딩 부(40)를 포함할 수 있다. 로딩 부(20)는 스택커(Stacker, 10)에서 테스트 부로 제 1 반도체 칩들(C1)을 제공할 수 있다. 제 1 반도체 칩들(C1)은 로직 칩(Logic chip)일 수 있고, 예를 들어, 로직 칩(Logic chip)은 어플리케이션 프로세서 칩(Application processor chip, AP)일 수 있다. 스택커(10)는 제 1 반도체 칩들(C1)이 담긴 트레이(tray)를 적재한다. 스택커(10)는 반도체 검사 장비(50)의 전면부의 일측에 배치될 수 있다. 로딩 부(20)는 인풋 모듈(12), 로딩 버퍼(14) 및 로딩 셔틀(25)을 포함할 수 있다.
인풋 모듈(12)은 스택커(10)로부터 제 1 반도체 칩들(C1)을 픽업할 수 있다. 인풋 모듈(12)은 제 1 반도체 칩들(C1)을 로딩 버퍼(14)에 전달할 수 있다.
로딩 버퍼(14)는 제 1 반도체 칩들(C1)을 정렬시키고, 제 1 반도체 칩들(C1)에 일정 온도의 열을 가한다. 로딩 버퍼(14) 내의 제 1 반도체 칩들(C1)은 로봇들(미도시)에 의해 로딩 셔틀(25)에 제공될 수 있다.
로딩 셔틀(25)은 테스트 부(30)에 제 1 반도체 칩들(C1)을 제공할 수 있다. 일 예에 따르면, 로딩 셔틀(25)은 제 서브 1 로딩 셔틀(26)과 제 2 서브 로딩 셔틀(28)을 포함할 수 있다. 제 1 서브 로딩 셔틀(26)과 제 2 서브 로딩 셔틀(28)은 각각 제 1 반도체 칩들(C1)을 운반할 수 있어, 로딩 셔틀(25)의 한번의 이동으로 32개의 제 1 반도체 칩들(C1)이 테스트 부(30)로 이동될 수 있다. 로딩 셔틀(25)은 제 1 반도체 칩들(C1)을 고온의 상태로 유지하여 테스트 부(30) 내부의 테스트 사이트(35)로 이동시킬 수 있다. 로딩 셔틀(25)에 의해 이송된 후 생기는 빈자리에는 나머지 트레이가 전진하게 된다. 소자가 다 소진된 트레이는 반송 레일(미도시)로 이송된다.
테스트 부(30)는 제 1 반도체 칩들(C1)을 전기적으로 테스트 할 수 있다. 테스트 부(30)는 로딩 부(20)와 언로딩 부(40) 사이에 배치될 수 있다. 로딩 셔틀(25)을 통해 제 1 반도체 칩들(C1)이 테스트 부(30) 내부의 테스트 사이트(35)로 이동될 수 있다. 테스트 부(30) 내부의 컨택 툴(38)은 제 1 반도체 칩들(C1)을 집어 테스트 사이트(35)에 배치시킬 수 있다. 컨택 툴(38)은 제 1 반도체 칩들(C1)을 핍업할 수 있는 진공 소켓(도 2의 1)을 포함할 수 있다. 컨택 툴(38)의 진공 소켓(도 2의 1)은 제 1 반도체 칩들(C1)을 픽업하여 테스트 사이트(35)로 이동시키면서, 제 1 반도체 칩들(C1)에 테스트 신호를 인가하여 진공 소켓(도 2의 1)과 제 1 반도체 칩들(C1) 간의 테스트를 동시에 진행할 수 있다. 즉, 제 1 반도체 칩들(C1)을 테스트 사이트(35)에 이동시키는 공정과 제 1 반도체 칩들(C1)에 테스트 신호를 인가하는 공정을 하나의 장비를 통해 수행할 수 있어 공정이 단순화될 수 있고, 공정의 시간을 단축시킬 수 있다.
언로딩 부(40)는 테스트 부(30)로부터 제 1 반도체 칩들(C1)을 언로딩할 수 있다. 언로딩 부(40)는 언로딩 셔틀(45), 언로딩 버퍼(34) 및 아웃풋 모듈(32)을 포함할 수 있다.
언로딩 셔틀(45)은 제 1 반도체 칩들(C1)을 테스트 부(30)에서 언로딩 부(40)로 운반할 수 있다. 제 1 반도체 칩들(C1)은 테스트가 완료된 것이다. 언로딩 셔틀(45)은 제 1 서브 언로딩 셔틀(46)과 제 2 서브 언로딩 셔틀(48)을 포함할 수 있다. 로봇(미도시)은 언로딩 셔틀(45) 상의 제 1 반도체 칩들(C1)을 언로딩 버퍼(34)에 이송할 수 있다.
언로딩 버퍼(34)는 제 1 반도체 칩들(C1)을 일시 저장할 수 있다. 아웃풋 모듈(32)은 제 1 반도체 칩들(C1)을 스택커(10)에 제공할 수 있다. 제 1 반도체 칩들(C1)은 테스트 결과에 따라 양품과 불량품으로 구분될 수 있다. 아웃풋 모듈(32)은 양품의 제 1 반도체 칩들(C1)과 불량한 제 1 반도체 칩들(C1)을 분리하여 스택커(10)에 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 진공 소켓을 나타내는 단면도이고, 도 3은 본 발명의 일 실시예에 따른 진공 소켓을 나타내는 분해 사시도이다.
도 2 및 도 3을 참조하면, 진공 소켓(1)은 하부 하우징(100), 상부 하우징(150), 인쇄회로기판(200), 진공 패드(300), 프로브(400) 및 커버(500)를 포함할 수 있다.
하부 하우징(100)은 상부 하우징(150)과 접촉하는 바디부(110) 및 바디부(110)로부터 아래방향으로 리세스된 오목부(130)를 포함할 수 있다. 오목부(130)에는 제 1 하부 홀(135)이 제공될 수 있다. 하부 하우징(100)의 하면 상에는 베이스 커버(180)가 제공될 수 있다.
상부 하우징(150)은 커버(500)를 덮도록 바디부(110) 상에 제공될 수 있다. 상부 하우징(150)은 제 1 하부 홀(135)과 수직적으로 중첩되는 상부 홀(155)을 가질 수 있다. 상부 하우징(150) 상에는 밀폐링(600)이 제공될 수 있다. 밀폐링(600)은 컨택툴(도 1의 38)과 진공 소켓(1)이 결합 시에 컨택툴(도 1의 38)과 진공 소켓(1) 간의 접촉에 따른 파손을 방지하는 역할을 할 수 있다. 밀폐링(600)은 고무일 수 있다.
인쇄회로기판(200)은 오목부(130) 상에 배치될 수 있다. 인쇄회로기판(200)은 제 1 하부 홀(135) 및 상부 홀(155)과 수직적으로 중첩되는 관통 홀(210)을 가질 수 있다. 인쇄회로기판(200) 상에는 제 2 반도체 칩(C2)이 배치될 수 있다. 제 2 반도체 칩(C2)을 메모리 칩일 수 있다. 인쇄회로기판(200)과 제 2 반도체 칩(C2)은 플립 칩(flip-chip) 본딩될 수 있다. 인쇄회로기판(200)은 제 2 반도체 칩(C2)과 프로브(400)를 전기적으로 연결할 수 있다.
인쇄회로기판(200)과 오목부(130) 사이에 밀폐층(250)이 배치될 수 있다. 밀폐층(250)은 관통 홀(210)과 제 1 하부 홀(135)을 통해서 공기가 흐르도록 인쇄회로기판(200)과 오목부(130) 사이를 밀폐할 수 있다.
진공 패드(300)는 오목부(130)의 재 1 하부 홀(135)에 삽입되어 인쇄회로기판(200)의 관통 홀(210)과 접촉하도록 제공될 수 있다. 진공 패드(300)는 패드 홀(350)을 가질 수 있고, 패드 홀(350)의 측벽은 관통 홀(210)의 측벽과 동일 평면 상에 위치할 수 있다. 진공 패드(300)는 제 1 반도체 칩(C1)과 접촉하여 제 1 반도체 칩(C1)을 픽업할 수 있다.
프로브(400)는 하부 하우징(100)의 오목부(130) 및 베이스 커버(180)를 관통하도록 제공될 수 있다. 평면적인 관점에서, 프로브(400)는 오목부(130) 및 베이스 커버(180)의 가장자리를 따라 제공될 수 있다. 프로브(400)는 인쇄회로기판(200)과 제 2 반도체 칩(C2)을 전기적으로 연결하는 복수개의 핀(Pin) 들 또는 복수개의 핀들이 연결된 링 형태일 수 있다. 프로브(400)는 테스터(미도시)를 통해 제 2 반도체 칩(C2)에 인가된 테스트 신호를 제 1 반도체 칩(C1)에 제공할 수 있다. 프로브(400)를 통해 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 간의 전기적 연결을 테스트할 수 있다.
커버(500)는 제 2 반도체 칩(C2) 상에 배치될 수 있다. 커버(500)는 제 1 하부 홀(135), 상부 홀(155) 및 관통 홀(210)과 수직적으로 중접되는 커버 홀(510)을 가질 수 있다. 커버 홀(510)의 측벽은 상부 홀(155)의 측벽과 동일 평면 상에 위치할 수 있다.
패드 홀(350), 제 1 하부 홀(135), 관통 홀(210), 커버 홀(510) 및 상부 홀(155)은 공기가 흐르는 통로를 제공할 수 있다. 본 발명의 실시예에 따른 진공 소켓(1)은 제 1 하부 홀(135), 관통 홀(210), 커버 홀(510) 및 상부 홀(155)이 형성하는 통로를 진공 상태로 만들 수 있어 진공 패드(300)는 제 1 반도체 칩(C1)을 픽업할 수 있다. 따라서, 제 1 반도체 칩(C1)을 이동시키는 별도의 장비가 요구되지 않을 수 있다. 또한, 진공 소켓(1) 내부에 제 2 반도체 칩(C2)이 내장되어 있으므로, 별도의 공정없이 제 2 반도체 칩(C2)과 제 1 반도체 칩(C1)간의 전기적인 연결 상태를 테스트할 수 있다.
또한, 진공 소켓(1)은 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2)을 패키지 온 패키지(Package on package) 형태로 패키징하지 않고 제 1 반도체 칩(C1)에 대한 테스트를 진행할 수 있어, 제 1 반도체 칩(C1)이 불량인 경우 제 2 반도체 칩(C2)은 폐기하지 않고 제 1 반도체 칩(C1)만 폐기할 수 있어 공정상 비용을 절감할 수 있다. 예를 들어, 제 1 반도체 칩(C1)은 로직 칩일 수 있고, 제 2 반도체 칩(C1)은 메모리 칩일 수 있다. 이 때, 로직 칩이 불량일 경우 고가의 메모리 칩을 폐기하지 않을 수 있다. 또한, 로직 칩 상에 메모리 칩을 패키징 하지 않고 로직 칩을 테스트하여, 로직 칩만을 사용할 수 있다. 진공 소켓(1) 내부에 배치되는 제 2 반도체 칩(C2)은 제 1 반도체 칩(C1)의 테스트를 위해 교체되지 않고 진공 소켓(1)에 고정될 수 있다.
도 4는 본 발명의 일 실시예에 따른 하부 하우징을 나타내는 사시도이다.
도 2 내지 도 4를 참조하면, 하부 하우징(100)은 바디부(110) 및 오목부(130)를 포함할 수 있다. 오목부(130)는 바디부(110)에서 아래를 향하는 방향으로 리세스된 영역일 수 있다. 오목부(130)는 모서리가 라운드진 형태로 리세스될 수 있다. 오목부(130)의 모서리는 오목부(130)에 배치되는 사각형 형태의 인쇄회로기판(200), 제 2 반도체 칩(C2) 및 커버(500)의 모서리와 접촉하여 파손되는 것을 방지하는 역할을 할 수 있다. 오목부(130)에는 오목부(130)를 관통하는 제 1 하부 홀(135) 및 제 2 하부 홀(138)이 제공될 수 있다. 제 1 하부 홀(135)은 오목부(130)의 중심에 제공될 수 있고, 제 2 하부 홀들(138)은 오목부(130)의 가장자리를 따라 복수개로 제공될 수 있다. 진공 패드(300)는 제 1 하부 홀(135)에 삽입되어 오목부(130)에 배치되는 인쇄회로기판(200)의 관통 홀(210)과 접촉할 수 있다. 프로브(400)는 제 2 하부 홀(138)에 삽입되어 오목부(130)에 배치되는 인쇄회로기판(200)의 하면과 접촉할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 인쇄회로기판의 상부를 나타내는 사시도이고, 도 5b는 본 발명의 일 실시예에 따른 인쇄회로기판의 하부를 나타내는 사시도이고, 도 5c는 도 5a의 A-A'를 절단한 단면도이다.
도 2, 도 3 및 도 5a를 참조하면, 인쇄회로기판(200)에는 관통 홀(210), 관로(220) 및 상부 패드(230a)가 제공될 수 있다. 관통 홀(210)은 인쇄회로기판(200)을 관통할 수 있다. 관통 홀(210)은 진공 패드(300)와 접촉할 수 있다. 관로(220)는 인쇄회로기판(200) 상에 제공될 수 있다. 관로(220)는 인쇄회로기판(200)의 상면에서 하면을 향하는 방향으로 리세스되고, 관통 홀(210)에서 인쇄회로기판(200)의 가장자리를 향해 연장될 수 있다. 관로(220)는 제 1 관로(220a) 및 제 2 관로(220b)를 포함할 수 있다. 제 1 관로(220a) 및 제 2 관로(220)는 관통 홀(210)을 중심으로 모든 방향에서 대칭되도록 제공될 수 있고, 제 1 관로(220a)와 제 2 관로(220b)는 연장되는 방향이 서로 수직할 수 있다. 제 1 관로(220a)와 제 2 관로(220b)는 각각 복수개로 제공될 수 있다. 관로(220)는 관통 홀(210)을 통해 전달되는 공기가 흐르는 통로를 제공할 수 있다. 상부 패드(230a)는 인쇄회로기판(200) 상면의 가장자리를 따라 복수개로 제공될 수 있다. 상부 패드(230a)는 제 2 반도체 칩(C2)과 전기적으로 연결될 수 있다.
도 2, 도 3 및 도 5b를 참조하면, 인쇄회로기판(200)의 하면에는 삽입부(215) 및 하부 패드(230b)가 제공될 수 있다. 삽입부(215)는 진공 패드(300)의 일부가 삽입되는 공간을 제공할 수 있다. 삽입부(215)는 관통 홀(210)과 수직적으로 중첩될 수 있고, 삽입부(215)는 관통 홀(210)보다 넓은 직경을 가질 수 있다. 하부 패드(230b)는 인쇄회고기판(200)의 하면의 가장자리를 따라 복수개로 제공될 수 있다. 하부 패드(230b)는 프로브(400)와 물리적으로 접촉하여 서로 전기적으로 연결될 수 있다.
도 2, 도 3, 도 5a 및 도 5c를 참조하면, 2개의 제 1 관로들(220a)은 인쇄회로기판(200) 상에 제공될 수 있다. 제 1 관로들(220a)은 인쇄회로기판(200)의 상면에서 하면을 향하는 방향으로 리세스될 수 있다. 예를 들어, 제 1 관로들(220a)은 0.1mm 내지 0.2mm의 단차 높이(h)를 가질 수 있고, 0.05mm 내지 0.12mm의 너비(d)를 가질 수 있다. 다만, 제 1 관로들(220a)의 단차 높이(h) 및 너비(d)는 특정한 수치로 한정되지 않을 수 있고, 제 2 관로들(220b)도 제 1 관로들(220a)과 동일한 단차 높이(h) 및 너비(d)를 가질 수 있다. 제 1 관로들(220a)은 서로 이격되게 제공될 수 있다. 인쇄회로기판(200)의 상면 및 하면에는 각각 상부 패드(230a) 및 하부 패드(230b)가 제공될 수 있다. 상부 패드(230a)와 하부 패드(230b)는 수직적으로 중첩되게 배치될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 인쇄회로기판의 상부를 나타내는 사시도이다.
도 2, 도 3 및 도 6을 참조하면, 제 1 관로들(220a)과 제 2 관로들(220b)은 관통 홀(210)에서 인쇄회로기판(200)의 모서리를 향해 연장될 수 있다. 제 1 관로들(220a)과 제 2 관로들(220b)이 연장되는 방향은 수직하지 않을 수 있다.
상술한 예와 달리, 제 1 관로들(220a) 및 제 2 관로들(220b)이 제공되는 개수 및 배치는 제한되지 않을 수 있다.
도 7은 본 발명의 일 실시예에 따른 밀폐층을 나타내는 사시도이다.
도 2, 도 3 및 도 7을 참조하면, 밀폐층(250)은 폴리이미드 필름(250a) 및 폴리이미드 필름(250a) 상면 및 하면에 제공되는 실리콘막들(250b, 250c)을 포함할 수 있다. 밀폐층(250)은 인쇄회로기판(200)과 하부 하우징(100) 사이를 밀폐할 수 있고, 인쇄회로기판(200)과 하부 하우징(100)과 대응하여 밀폐층(250)에 제 1 필름 홀(255) 및 제 2 필름 홀(258)이 제공될 수 있다. 제 1 필름 홀(255)에는 진공 패드(300)가 삽입될 수 있고, 제 2 필름 홀(258)에는 프로브(400)가 삽입될 수 있다. 밀폐층(250)은 오목부(130)와 인쇄회로기판(200) 사이에 제공되어 진공 패드(300)에서 유출되는 공기가 관통 홀(210) 외부로 새어나오지 못하도록 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 진공 패드를 나타내는 사시도이다.
도 2, 도 3 및 도 8을 참조하면, 진공 패드(300)는 오목부(130)의 제 1 하부홀(135)에 삽입될 수 있다. 진공 패드(300)는 상부에 위치하는 제 1 영역(310), 가운데에 위치하는 제 2 영역(320) 및 하부에 위치하는 제 3 영역(330)을 포함할 수 있다. 제 1 영역(310)은 인쇄회로기판(200)의 삽입부(215)와 접촉할 수 있다. 제 2 영역(320)은 제 1 영역(310)과 제 3 영역(330)을 연결할 수 있다. 제 2 영역(320)은 원기둥 형상일 수 있다. 제 3 영역(330)은 제 1 반도체 칩(C1)과 접촉하고 픽업할 수 있다. 제 3 영역(330)은 제 1 반도체 칩(C1)을 픽업하기 위해 제 1 영역(310) 및 제 2 영역(320)보다 직경이 클 수 있다. 진공 패드(300)에는 공기가 이동하는 통로로 사용되는 패드 홀(350)이 제공될 수 있다. 패드 홀(350)을 통해 공기가 배출되어 패드 홀(350) 내부가 진공 상태가 될 수 있다. 패드 홀(350)이 진공 상태가 되면, 진공 패드(300)는 제 1 반도체 칩(C1)을 픽업할 수 있다. 진공 패드(300)는 연성이 있는 물질일 수 있고, 예를 들어, 고무 재질일 수 있다.
도 9는 본 발명의 일 실시예에 따른 커버의 하부를 나타내는 사시도이다.
도 2, 도 3 및 도 9를 참조하면, 커버(500)에는 커버 홀(510) 및 커버 패드(530)가 제공될 수 있다. 커버 홀(510)은 상부 홀(155), 관통 홀(210) 및 패드 홀(350)과 수직적으로 중첩될 수 있다. 커버 홀(510)은 상부 홀(155)과 동일 평면 상에 위치하는 내벽을 가질 수 있다. 커버 패드(530)는 제 2 반도체 칩(C2)의 상면과 접촉하여 커버(500)와 제 2 반도체 칩(C2)을 직접적으로 접촉함으로써 발생하는 결함을 방지할 수 있다. 또한, 커버 패드(530)는 제 2 반도체 칩(C2)과 커버(500) 사이에 공간을 만들어 공기가 이동할 수 통로를 제공할 수 있다. 인쇄회로기판(200)과 제 2 반도체 칩(C2) 사이에서 유출된 공기는 제 2 반도체 칩(C2)과 커버(500) 사이로 유입되어 커버 홀(510)로 이동할 수 있다.

Claims (10)

  1. 리세스된 오목부 및 상기 오목부에 제공된 제 1 홀을 가지는 하부 하우징;
    상기 오목부 내에 배치되고 상기 제 1 홀과 연결되는 제 2 홀을 가지는 인쇄회로기판, 상기 인쇄회로기판의 에지 영역을 따라 패드들이 제공되고;
    상기 인쇄회로기판을 덮도록 상기 오목부에 제공되는 커버; 및
    상기 제 1 홀에 삽입되는 진공 패드, 상기 진공 패드는 상기 제 2 홀과 연결되는 제 3 홀을 포함하고,
    상기 인쇄회로기판은 상기 패드들을 통하여 상기 인쇄회로기판과 상기 커버 사이에 로딩되는 제 1 반도체 칩과 전기적으로 연결되는 진공 소켓.
  2. 제 1 항에 있어서,
    상기 인쇄회로기판의 상부면에는 적어도 하나의 관로가 제공되고,
    상기 적어도 하나의 관로는 상기 인쇄회로기판의 상면에서 하면을 향하는 방향으로 리세스되고, 상기 제 2 홀과 연결되어 공기가 흐르는 통로를 제공하는 진공 소켓.
  3. 제 2 항에 있어서,
    평면적인 관점에서, 상기 적어도 하나의 관로는 상기 제 2 홀에서 상기 인쇄회로기판의 가장자리를 향해 연장되는 제 1 관로 및 제 2 관로를 포함하고, 상기 제 1 관로 및 제 2 관로는 연장되는 방향이 서로 수직하는 진공 소켓.
  4. 제 2 항에 있어서,
    상기 적어도 하나의 관로는 상기 패드들과 이격되어 제공되는 진공 소켓.
  5. 제 1 항에 있어서,
    상기 진공 패드는 제 2 반도체 칩과 접촉하여 상기 제 2 반도체 칩을 픽업하는 진공 소켓.
  6. 제 1 항에 있어서,
    상기 인쇄회로기판의 하면에는 상기 인쇄회로기판의 하면으로부터 리세스되어 상기 진공 패드의 일부가 삽입되는 삽입부가 제공되고,
    상기 삽입부는 상기 제 2 홀과 수직적으로 중첩되는 진공 소켓.
  7. 제 1 항에 있어서,
    상기 하부 하우징의 상기 오목부를 관통하여 외부로 노출되는 프로브을 더 포함하는 진공 소켓.
  8. 제 1 반도체 칩들을 운반하는 로딩 부;
    상기 제 1 반도체 칩들을 픽업하고 테스트하는 컨택툴을 포함하는 테스트 부; 및
    상기 제 1 반도체 칩들을 상기 테스트 부에서 언로딩하는 언로딩 부를 포함하고,
    상기 컨택툴은 복수개의 진공 소켓들을 가지고,
    상기 진공 소켓들의 각각은:
    리세스된 오목부 및 상기 오목부에 제공된 하부 홀을 가지는 하부 하우징;
    상기 오목부 상에 배치되고, 상기 하부 홀과 연결되는 관통 홀을 가지는 인쇄회로기판;
    상기 관통 홀과 연결되는 상기 하부 홀에 삽입되는 진공 패드; 및
    상기 하부 하우징 상에 배치되고, 상기 하부 홀과 수직적으로 중첩되는 상부 홀을 가지는 상부 하우징을 포함하고,
    상기 인쇄회로기판은 상기 관통홀과 상기 진공 패드를 흐르는 공기가 상기 상부 홀로 흐르게 하는 통로를 제공하는 관로들을 가지는 반도체 검사 장비.
  9. 제 8 항에 있어서,
    상기 로딩부는 상기 제 1 반도체 칩들을 상기 테스트 부로 이동시키는 제 1 로딩부 및 제 2 로딩부를 포함하는 반도체 검사 장비.
  10. 제 9 항에 있어서,
    상기 컨택툴은:
    상기 제 1 로딩부와 인접하는 제 1 컨택툴; 및
    상기 제 2 로딩부와 인접하는 제 2 컨택툴을 포함하는 반도체 검사 장비.



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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10753973B2 (en) * 2018-04-18 2020-08-25 Ase Test, Inc. Test apparatus and method for operating the same
JP7281250B2 (ja) * 2018-05-11 2023-05-25 株式会社アドバンテスト 試験用キャリア
TWI760155B (zh) * 2020-03-26 2022-04-01 南韓商Ｔｓｅ有限公司 半導體封裝的測試裝置
KR102319388B1 (ko) * 2020-07-16 2021-11-01 주식회사 아이에스시 검사용 커넥팅 장치
KR102615617B1 (ko) * 2021-01-08 2023-12-20 리노공업주식회사 검사소켓 및 그의 제조방법
KR102644471B1 (ko) * 2021-08-27 2024-03-07 주식회사 티에스이 반도체 패키지의 테스트 장치
KR102649125B1 (ko) * 2021-09-27 2024-03-19 주식회사 티에프이 반도체 패키지 테스트용 흡착형 소켓 모듈
KR102612764B1 (ko) * 2022-05-24 2023-12-12 주식회사 티에스이 반도체 패키지의 테스트 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260037A (ja) 2004-03-12 2005-09-22 Renesas Technology Corp トレイおよび検査用ソケットならびに半導体装置の製造方法
JP2006220627A (ja) 2005-02-14 2006-08-24 Sony Corp プローブピン、プローブピンユニット及びこれを用いた被検査物の検査方法
JP2007163463A (ja) 2005-11-16 2007-06-28 Matsushita Electric Ind Co Ltd 検査装置および検査方法
JP2009020105A (ja) 2007-07-10 2009-01-29 Samsung Electronics Co Ltd ソケット及びこれを有する検査装置及び方法
KR100983226B1 (ko) 2004-01-07 2010-09-20 유니테크노 인코퍼레이티드 집적회로 칩을 반송하고 테스트하기 위한 지그 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953812A (en) 1997-07-03 1999-09-21 Schlumberger Technologies, Inc. Misinsert sensing in pick and place tooling
JPH11133105A (ja) * 1997-10-28 1999-05-21 Kuwano Electrical Instruments Co Ltd パッケージハンドリング装置
JPH11344529A (ja) * 1998-05-29 1999-12-14 Advantest Corp 部品吸着装置、部品ハンドリング装置および部品試験装置
US6369596B1 (en) * 1999-08-04 2002-04-09 Agere Systems Guardian Corp. Vacuum-assisted integrated circuit test socket
KR100351052B1 (ko) * 2000-03-30 2002-09-05 삼성전자 주식회사 패키지 가이더가 있는 반도체 패키지 가공용 로더 및 그사용방법
KR100464647B1 (ko) 2000-12-05 2004-12-31 주식회사 하이닉스반도체 테스트 소켓
KR20040098672A (ko) 2003-05-15 2004-11-26 엘지전자 주식회사 감압식 패키지 소켓
TW200532837A (en) * 2004-03-26 2005-10-01 Renesas Tech Corp Method for manufacturing semiconductor integrated circuit device
JP2005345271A (ja) 2004-06-03 2005-12-15 Akita Denshi Systems:Kk 検査ソケット及び半導体装置の製造方法
KR101117789B1 (ko) 2005-03-11 2012-03-13 가부시끼가이샤 니혼 마이크로닉스 Ｉｃ 캐리어, ｉｃ 소켓트 및 ｉｃ 디바이스의 시험방법
KR100675008B1 (ko) 2006-01-27 2007-01-29 삼성전자주식회사 테스트 소켓, 테스트회로 및 테스트방법
KR20080060081A (ko) 2006-12-26 2008-07-01 삼성전자주식회사 결로를 방지할 수 있는 퍼지 공기 공급부를 포함하는반도체 패키지 테스터
JP4826818B2 (ja) 2007-07-17 2011-11-30 セイコーエプソン株式会社 位置決め装置のメンテナンス方法、位置決め装置及びｉｃハンドラ。
KR101007857B1 (ko) 2008-02-19 2011-01-14 주식회사 오킨스전자 테스트 소켓
KR101015553B1 (ko) 2008-10-22 2011-02-17 세크론 주식회사 반도체 소자 접촉 장치
KR101076741B1 (ko) 2010-03-04 2011-10-26 (주)에스엠솔루션즈 테스트 핸들러의 반도체 소자 비전검사 시스템 및 그 방법
JP5621313B2 (ja) * 2010-05-14 2014-11-12 セイコーエプソン株式会社 電子部品検査装置及び電子部品搬送方法
KR101272629B1 (ko) * 2011-07-25 2013-06-10 주식회사 티에프이 테스트 핸들러용 자동 정렬 접촉연결유닛
JP2014109454A (ja) 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置の製造方法
KR101503999B1 (ko) * 2013-04-26 2015-03-18 (주)지컴 교체 가능한 블레이드를 갖는 반도체 디바이스 테스트용 핸들러장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100983226B1 (ko) 2004-01-07 2010-09-20 유니테크노 인코퍼레이티드 집적회로 칩을 반송하고 테스트하기 위한 지그 장치
JP2005260037A (ja) 2004-03-12 2005-09-22 Renesas Technology Corp トレイおよび検査用ソケットならびに半導体装置の製造方法
JP2006220627A (ja) 2005-02-14 2006-08-24 Sony Corp プローブピン、プローブピンユニット及びこれを用いた被検査物の検査方法
JP2007163463A (ja) 2005-11-16 2007-06-28 Matsushita Electric Ind Co Ltd 検査装置および検査方法
JP2009020105A (ja) 2007-07-10 2009-01-29 Samsung Electronics Co Ltd ソケット及びこれを有する検査装置及び方法

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