CN1217565A - 制造半导体器件的方法 - Google Patents

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冈村健司
佐藤史英
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Abstract

一种制造半导体器件的方法,其中在半导体衬底上形成具有存储电极的电容器。该方法包括以下步骤:在半导体衬底上形成硅膜,同时形成第一和第二端点标记层,用于通过采用与硅膜材料不同的材料将硅膜在厚度方向上分成三部分;对包括第一和第二端点标记层的硅膜进行蚀刻;以及根据蚀刻材料的类型控制对硅膜的蚀刻深度,从而形成存储电极。

Description

制造半导体器件的方法
本发明涉及制造具有圆柱体电容器的半导体器件的方法。
为了提高存储器的存储量，通常采用具有圆柱体电容器的存储器件，如日本专利公开No.5-218333所示。在这种存储器件中，电容器的下电极做成圆柱体形状，以便通过电介质膜增加上电极和下电极之间的接触区，而又不会增加电容器所占的空间，提高了集成度，同时又能保证电容器的电容量。这种圆柱体下电极通常称为存储电极。
图4A至4E表示制造常规的圆柱体电容器的方法。
现在简要地描述根据一般制造方法的图4A中的步骤。有选择地在硅衬底1上形成栅极氧化膜2、栅极电极3、扩散层4等，以形成一个单元。图4A至4E仅表示衬底1上的一个单元，但是实际上可制造多个单元。通过单元隔离膜5将单元相互电隔离。
中间绝缘膜6和氧化膜7顺序地形成在这些单元和单元隔离膜5上。在通过两层膜的扩散层4中形成一个接触孔14。在接触孔14中的侧面形成氧化膜8。
在填充接触孔14的同时，在氧化膜7上形成具有预定厚度的多晶硅膜9。具有预定宽度的氧化膜30和多晶硅膜13叠在硅膜9上。氧化硅膜侧壁15a形成在氧化膜30和硅膜13的侧壁上。
如图4B所示，采用氧化膜7作为蚀刻阻挡物对硅膜9进行蚀刻，而采用氧化膜30作为蚀刻阻挡物对硅膜13进行蚀刻。
如图4C所示，将氧化膜30蚀刻掉，以暴露硅膜9。
如图4D所示，采用侧壁15a作为蚀刻掩模，在底部对硅膜9进行蚀刻，使其具有一个预定的厚度。然后，从硅膜9形成上部开启的凹口存储电极16。
如图4E所示，在存储电极16的表面形成介电层18，在介电层18上形成栅格板电极19，以完成圆柱体电容器。
在该现有技术中，由于在图4D的步骤中蚀刻硅膜9时不能检测端点，所以不能稳定地控制存储电极16的底部上的硅膜的厚度。如果底部的硅膜太薄，那么电阻增加，产生存储器保持错误；如果硅膜太厚，那么存储电极16的内面积减小，这就减小了电容器的电容量。
本发明的目的是提供一种半导体器件的制造方法，该方法能够很容易地控制蚀刻深度。
为了实现上述目的，根据本发明提供了一种制造半导体器件的方法，其中在半导体衬底上形成具有存储电极的电容器。该方法包括以下步骤：在半导体衬底上形成硅膜，同时形成第一和第二端点标记层，用于通过采用与硅膜材料不同的材料将硅膜在厚度方向上分成三部分；对包括第一和第二端点标记层的硅膜进行蚀刻；以及根据蚀刻材料的类型控制对硅膜的蚀刻深度，从而形成存储电极。
图1A至1H分别是表示本发明的第一实施例的制造半导体器件的步骤的剖面图；
图2A至2B分别是表示本发明的第二实施例的制造半导体器件的步骤的剖面图；
图3是表示无掺杂非晶态硅膜的厚度与形成在上面的HSG的形状的图；以及
图4A至4E分别是表示常规的制造半导体器件的步骤的剖面图。
下面参照附图描述本发明。
图1A至1H表示本发明的第一实施例的制造半导体器件的方法。
如图1A所示，有选择地在硅衬底101上形成栅极氧化膜102，并在栅极氧化膜102上形成栅极电极103。采用栅极电极103作为掩模，在硅衬底101中栅极电极103的两侧区域形成扩散层104。栅极氧化膜102、栅极电极103和扩散层104构成一个单元。
图1A至1H仅表示一个单元，但是实际上可制造多个单元。通过单元隔离膜105将单元相互电隔离。
中间绝缘膜106和无掺杂氧化膜107顺序地形成在这些单元和单元隔离膜105上。通过两层膜106和107形成一个接触孔114，深度达到扩散层104。在接触孔114的内表面形成氧化膜108，以便改善电特性。
将接触孔114底部的扩散层104上形成的原来的氧化膜用稀氢氟酸去除以后，在氧化膜107上形成具有预定厚度的硅膜109。同时，用硅膜109填充接触孔114。顺序地在硅膜109上形成端点标记层110、硅膜111、端点标记层112和硅膜113。
当掺杂磷的非晶态硅生长为硅膜109、111和113时，在520至530℃的生长温度、0.5至2.0乇和每毫升1.0e20原子或以上的P浓度的条件下，施加含有硅烷气和膦的气体。可由掺杂和无掺杂非晶态硅形成硅膜113。可通过PE-CVD(等离子体增强化学气相沉积)生长非晶态硅膜。当后续步骤中不形成HSG(半球形颗粒)时，可由多晶硅形成硅膜109、111和113。
通过生长下层硅膜109和111期间仅施加O2或NH3气，由氧化硅膜或氮化硅膜形成1至2nm厚的端点标记层110和112。通过在停止硅膜109和111生长的同时引入O2，并在硅膜109和111的表面上形成原来的氧化膜，也可以得到端点标记层110和112。因此，硅膜109、111和113可以连续生长。
如图1B所示，非均质地干蚀刻硅膜113，仅在接触孔114上留下预定的宽度。这时，一直监视等离子体中的蚀刻材料的发光，根据包含在端点标记层112等中的材料的发光强度的变化，停止蚀刻。
当由氧化硅形成端点标记层112时，监视氧的发光。通过用蚀刻材料的质谱分析代替监视发光强度，可以检测端点。
如图1C所示，通过在500℃或以下温度的气压CVD或PE-CVD，在硅膜113和端点标记层112形成氧化膜115。这时，采用P或B作为杂质形成BPSG(硼磷硅酸盐玻璃)氧化膜15。
如图1D所示，通过非均质干蚀刻来蚀刻氧化膜115，在硅膜113的侧壁形成侧壁115a。
如图1E所示，采用侧壁115a作为蚀刻掩模，蚀刻硅膜113、端点标记层112和硅膜111。在蚀刻硅膜111时，一直监视蚀刻材料的发光，根据包含在端点标记层110中的材料的发光强度，停止蚀刻。同时，还蚀刻侧壁115a外的硅膜111、端点标记层110和硅膜109。结果，形成存储电极116，其中在底部硅膜109被留下一个预定的厚度。
当由氧化硅形成端点标记层110时，监视氧的发光。通过用质谱分析代替监视发光强度，可以检测端点。
如图1F所示，有选择地去除侧壁115a。如果氧化膜107由非掺杂氧化物制成，并且侧壁115a由BPSG制成，侧壁115a可以有选择地用HF去除。
如图1G所示，作为HSG生长的预处理，用稀氢氟酸去除存储电极116上的原来的氧化膜以后，在550至600℃、1毫乇或以下的条件下，施加硅烷气，以便在存储电极116的表面淀积核117。
如图1H所示，当在存储电极116的表面淀积核117时，热处理得到的结构，以便生长突出的HSG 117a。在存储电极116的表面形成介电膜118，形成栅格板电极119，以完成圆柱体电容器。
应注意，HSG不需要一直生长。象现有技术那样，通过在存储电极上形成介电膜和栅格板电极，而不生长任何HSG，可以制造电容器。在这种情况下，不需要由非晶态硅制造硅膜。
图2A和2B表示根据本发明的第二实施例的制造半导体器件的方法。与图1A至1H相同的参考号表示相同的部分。在第二实施例中，用掺杂非晶态硅制成硅膜109、111和113，以便降低接触电阻等。此外，如图2A所示，在端点标记层110和112以及硅膜111之间的界面分别形成无掺杂非晶态硅膜120。
硅膜109厚150nm，硅膜111厚490nm，硅膜113厚430nm。每层无掺杂非晶态硅膜120和121厚30nm。
如果直接在氧化膜上形成掺杂很多的非晶态硅膜，那么通过在如膜生长、HSG核形成和HSG热处理过程中的高温，从与氧化膜的界面非晶态硅很容易结晶。更具体地说，如图2A所示，掺杂的非晶态硅膜109、111和113可能结晶。当在存储电极的表面生长HSG时，存储电极表面结晶的硅膜使HSG生长停止。
因此，必须避免存储电极116中具有最大表面积的硅膜111的结晶。
本发明发现，通过在端点标记层110和112以及硅膜111之间的界面分别形成无掺杂非晶态硅膜120和121，可以避免硅膜111结晶。
因此，即使与氧化膜107和115接触的硅膜109和113可能结晶到多晶硅122上，如图2B所示，夹在无掺杂非晶态硅膜120和121之间的硅膜111也不会结晶。
虽然在存储电极116中留下了端点标记层110，但是其厚度只有1至2nm。端点标记层110使得电子作为沟道电流流动，因此不会形成寄生电容。具有1nm或以上厚度的端点标记层110可以作为端点标记被可靠地检测到。
下面描述如何确定无掺杂非晶态硅膜120和121的厚度。
图3表示无掺杂非晶态硅膜的厚度和上面形成的HSG错误形状的关系。如图3所示，如果根据掺杂非晶态硅底层的P浓度形成厚度为30nm或以上的无掺杂非晶态硅膜120和121，那么可以避免HSG的错误形状。
下面说明根据本发明的例子。例1至3中的硅膜109和113由LP-CVD形成，而例4中的硅膜113由等离子体CVD形成。
[例1]
各层的材料和厚度如下：
硅膜113：
掺杂非晶态硅膜(430nm)
端点标记层112：
氧化硅膜(1至2nm)
无掺杂非晶态硅膜121：
无掺杂非晶态硅膜(30nm)
硅膜111：
掺杂非晶态硅膜(490nm)
无掺杂非晶态硅膜120：
无掺杂非晶态硅膜(30nm)
端点标记层110：
氧化硅膜(1至2nm)
硅膜109：
掺杂非晶态硅膜(150nm)
监视发光强度的方法如下。由方法(1)至(3)中的任何一种方法可检测端点标记层110和112。
(1)监视氧的发光，强度增加的部分被确定为端点。监视的光的波长是437、497、502、533、544、605、616、646、700、725和777nm。
(2)监视SiO2的发光，强度增加的部分被确定为端点。监视的光的波长是241、234和249nm。
(3)采用无掺杂层和掺杂层之间的P浓度之差。即监视P的发光，强度减小的部分被确定为端点。监视的光的波长是214和253nm。
通过质谱分析的监视方法如下。由方法(1)至(4)中的任何一种方法可检测端点标记层110和112。
(1)用质号“16”监视氧原子O，强度增加的部分被确定为端点。
(2)用质号“60”监视SiO2，强度增加的部分被确定为端点。
(3)采用无掺杂层和掺杂层之间的P浓度之差。即用质号“31”监视P，强度减小的部分被确定为端点。
(4)采用无掺杂层和掺杂层之间的SiP浓度之差。即用质号“59”监视SiP，强度减小的部分被确定为端点。
[例2]
各层的材料和厚度如下：
硅膜113：
无掺杂非晶态硅膜(430nm)
端点标记层112：
氧化硅膜(1至2nm)
无掺杂非晶态硅膜121：
无掺杂非晶态硅膜(30nm)
硅膜111：
掺杂非晶态硅膜(490nm)
无掺杂非晶态硅膜120：
无掺杂非晶态硅膜(30nm)
端点标记层110：
氧化硅膜(1至2nm)
硅膜109：
掺杂非晶态硅膜(150nm)
监视发光强度的方法如下。
(1)监视氧的发光，强度增加的部分被确定为端点。监视的光的波长是437、497、502、533、544、605、616、646、700、725和777nm。
(2)监视SiO2的发光，强度增加的部分被确定为端点。监视的光的波长是241、234和249nm。
(3)采用无掺杂层和掺杂层之间的P浓度之差。即对检测端点标记层112而言，监视P的发光，强度增加的部分被确定为端点，对检测端点标记层110而言，监视P的发光，强度减小的部分被确定为端点。监视的光的波长是214和253nm。
通过质谱分析的监视方法如下。
(1)用质号“16”监视氧原子O，强度增加的部分被确定为端点。
(2)用质号“60”监视SiO2，强度增加的部分被确定为端点。
(3)采用无掺杂层和掺杂层之间的P浓度之差。即对检测端点标记层112而言，用质号“31”监视P，强度增加的部分被确定为端点。
(4)采用无掺杂层和掺杂层之间的SiP浓度之差。即对检测端点标记层110而言，用质号“59”监视SiP，强度增加的部分被确定为端点。
[例3]
各层的材料和厚度如下：
硅膜113：
无掺杂非晶态硅膜(430nm)
端点标记层112：
氮化硅膜(1至2nm)
无掺杂非晶态硅膜121：
无掺杂非晶态硅膜(30nm)
硅膜111：
掺杂非晶态硅膜(490nm)
无掺杂非晶态硅膜120：
无掺杂非晶态硅膜(30nm)
端点标记层110：
氮化硅膜(1至2nm)
硅膜109：
掺杂非晶态硅膜(150nm)
监视发光强度的方法如下。
(1)监视SiN的发光，强度增加的部分被确定为端点。监视的光的波长是441、405、409、413、420和424nm。
(2)对检测端点标记层112而言，监视CN的发光，强度增加的部分被确定为端点。监视的光的波长是387、418、647、693、709和785nm。注意，CN中的C是在制造过程中从抗蚀剂中提供的。
通过质谱分析的监视方法如下。
(1)监视氮原子N，强度增加的部分被确定为端点。
(2)监视SiN，强度增加的部分被确定为端点。
(3)采用无掺杂层和掺杂层之间的SiP浓度之差。即对检测端点标记层112而言，监视SiP，强度减小的部分被确定为端点。
(4)采用无掺杂层和掺杂层之间的P浓度之差。即对检测端点标记层110而言，监视P，强度增加的部分被确定为端点。
[例4]
各层的材料和厚度如下：
硅膜113：
等离子体-CVD无掺杂非晶态硅膜(430nm)
端点标记层112：
原来的氧化膜(1至2nm)
无掺杂非晶态硅膜121：
无掺杂非晶态硅膜(30nm)
硅膜111：
掺杂非晶态硅膜(490nm)
无掺杂非晶态硅膜120：
无掺杂非晶态硅膜(30nm)
端点标记层110：
氧化硅膜(1至2nm)
硅膜109：
掺杂非晶态硅膜(150nm)
监视发光强度的方法如下。
(1)监视氧的发光，强度增加的部分被确定为端点。监视的光的波长是437、497、502、533、544、605、616、646、700、725和777nm。
(2)监视SiO2的发光，强度增加的部分被确定为端点。监视的光的波长是241、234和249nm。
(3)采用无掺杂层和掺杂层之间的P浓度之差。即对检测端点标记层112而言，监视P的发光，强度增加的部分被确定为端点，对检测端点标记层110而言，监视P的发光，强度减小的部分被确定为端点。监视的光的波长是214和253nm。
通过质谱分析的监视方法如下。
(1)用质号“16”监视氧原子O，强度增加的部分被确定为端点。
(2)用质号“60”监视SiO2，强度增加的部分被确定为端点。
(3)采用无掺杂层和掺杂层之间的P浓度之差。即对检测端点标记层112而言，用质号“31”监视P，强度增加的部分被确定为端点。
(4)采用无掺杂层和掺杂层之间的SiP浓度之差。即对检测端点标记层110而言，用质号“59”监视SiP，强度增加的部分被确定为端点。
在例4中，由于通过等离子体CVD形成无掺杂非晶态硅膜，所以它可以在比LP-CVD中低的温度下生长，在形成作为牺牲硅膜的硅膜113的过程中，热滞小，并且在存储电极116中几乎不出现结晶。
例1至4中的蚀刻条件如下：
蚀刻装置：
平行板反应离子蚀刻装置
压力：100毫乇
内电极间隙：80mm
Cl2:150 sccm
HBr:450 sccm
O2:5 sccm
顶侧功率：500 W
低侧功率：300 W
如上所述，根据本发明，由于在HSG生长中在存储电极内形成端点标记层，所以可以稳定地控制蚀刻深度。
由于在处理存储电极的过程中，端点标记层可以与硅膜一起蚀刻掉，所以不需要附加的去除步骤。
通过在硅膜内的两部分形成无掺杂非晶态硅膜，所以可以防止夹在两层膜之间的非晶态硅膜结晶，以便避免HSG的错误形状。

Claims (18)

1．一种制造半导体器件的方法，其中在半导体衬底(101)上形成具有存储电极(116)的电容器，其特征在于该方法包括以下步骤：
在半导体衬底上形成硅膜(109,111,113)，同时形成第一和第二端点标记层(110,112)，用于通过采用与硅膜材料不同的材料将硅膜在厚度方向上分成三部分；
对包括第一和第二端点标记层的硅膜进行蚀刻；以及
根据蚀刻材料的类型控制对硅膜的蚀刻深度，从而形成存储电极。
2．根据权利要求1的方法，其中控制蚀刻深度的步骤包括蚀刻材料中的第一和第二端点标记层的材料浓度达到一个预定值时，停止蚀刻的步骤。
3．根据权利要求1的方法，其中第一和第二端点标记层中的每层具有这样的厚度，使得它们作为蚀刻硅膜过程中的蚀刻阻挡物。
4．根据权利要求3的方法，其中第一和第二端点标记层中的每层由氧化硅膜制成，厚度为1至2nm。
5．根据权利要求1的方法，其中控制蚀刻深度的步骤包括以下步骤：
监视蚀刻材料的发光状态；以及
根据监视结果控制蚀刻深度。
6．根据权利要求1的方法，其中控制蚀刻深度的步骤包括以下步骤：
监视蚀刻材料的质量；以及
根据监视结果控制蚀刻深度。
7．根据权利要求1的方法，其中存储电极由多晶硅或非晶态硅中的任何一种制成。
8．一种制造半导体器件的方法，其特征在于包括以下步骤：
在半导体衬底(101)上形成半导体单元；
在半导体单元上形成中间绝缘膜(106)；
在中间绝缘膜中形成接触孔(114)，以便达到半导体衬底；
在中间绝缘膜上形成第一硅膜(109)，以便用第一硅膜填充接触孔；
由不同于第一硅膜材料的材料在第一硅膜上形成第一端点标记层(110)；
在第一端点标记层上形成第二硅膜(111)；
由不同于存储电极材料的材料在第二硅膜上形成第二端点标记层(112)；
在第二端点标记层上形成第三硅膜(113)；
对第三硅膜进行蚀刻，以便形成接触孔上的具有一个预定宽度的第四硅膜，根据蚀刻材料的类型的不同控制蚀刻；
在第四硅膜的侧壁由氧化硅形成侧壁(115a)；以及
采用侧壁作为掩模，对第二和第三硅膜进行蚀刻，并在第二硅膜中形成开口，以便形成存储电极，根据蚀刻材料的类型的不同控制蚀刻。
9．根据权利要求8的方法，进一步包括以下步骤：
去除侧壁之后，在存储电极的表面形成介电膜(118)；以及
在介电膜上形成栅格板电极(119)。
10．根据权利要求8的方法，其中第一和第二端点标记层中的每层具有这样的厚度，使得它们作为蚀刻过程中的蚀刻阻挡物。
11．根据权利要求10的方法，其中第一和第二端点标记层中的每层由氧化硅膜制成，厚度为1至2nm。
12．根据权利要求8的方法，其中蚀刻第二硅膜的步骤包括蚀刻材料中的第一端点标记层的材料浓度达到一个预定值时，停止蚀刻的步骤；以及
蚀刻第三硅膜的步骤包括蚀刻材料中的第二端点标记层的材料浓度达到一个预定值时，停止蚀刻的步骤。
13．根据权利要求8的方法，其中第一、第二和第三硅膜由含有杂质的掺杂非晶态硅制成。
14．根据权利要求13的方法，其中杂质是磷。
15．根据权利要求8的方法，其中第三硅膜由无掺杂非晶态硅膜制成。
16．根据权利要求8的方法，进一步包括在存储电极的表面形成半球形颗粒(HSG)的步骤。
17．根据权利要求16的方法，进一步包括以下步骤：
在第一端点标记层和第二硅膜之间的界面形成具有预定厚度的无掺杂非晶态硅膜；以及
在第二硅膜和第二端点标记层之间的界面形成具有预定厚度的无掺杂非晶态硅膜。
18．根据权利要求17的方法，其中每层无掺杂非晶态硅膜具有至少30nm的厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3246476B2 (ja) * 1999-06-01 2002-01-15 日本電気株式会社 容量素子の製造方法、及び、容量素子
US6780704B1 (en) * 1999-12-03 2004-08-24 Asm International Nv Conformal thin films over textured capacitor electrodes
US6440869B1 (en) * 2000-06-26 2002-08-27 Vanguard International Semiconductor Corporation Method of forming the capacitor with HSG in DRAM
JP2002261257A (ja) 2001-03-05 2002-09-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7713813B2 (en) * 2005-08-31 2010-05-11 Micron Technology, Inc. Methods of forming capacitors
JP5524453B2 (ja) 2008-05-15 2014-06-18 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハのエッチング方法及びエッチング装置
JP2011066164A (ja) * 2009-09-16 2011-03-31 Tokyo Electron Ltd マスクパターンの形成方法及び半導体装置の製造方法
JP5471988B2 (ja) * 2010-09-08 2014-04-16 日立金属株式会社 圧電体薄膜ウェハの製造方法、圧電体薄膜素子及び圧電体薄膜デバイス、並びに圧電体薄膜ウェハの加工方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01259535A (ja) * 1988-04-08 1989-10-17 Fujitsu Ltd 半導体装置の製造方法
US5043292A (en) * 1990-05-31 1991-08-27 National Semiconductor Corporation Self-aligned masking for ultra-high energy implants with application to localized buried implants and insolation structures
TW243541B (zh) 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
JP3100192B2 (ja) * 1991-09-02 2000-10-16 東京エレクトロン株式会社 プラズマエッチャーのエンドポイント検出装置
DE4321638A1 (de) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
US5656531A (en) * 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
US5413950A (en) * 1994-04-22 1995-05-09 United Microelectronics Corporation Method of forming a DRAM stacked capacitor cell
US5380673A (en) * 1994-05-06 1995-01-10 United Microelectronics Corporation Dram capacitor structure
JP3242526B2 (ja) * 1994-05-24 2001-12-25 オリンパス光学工業株式会社 プラズマエッチャーのエンドポイント検出装置
JPH0837240A (ja) 1994-07-22 1996-02-06 Nec Corp 半導体装置の製造方法
US5946566A (en) * 1996-03-01 1999-08-31 Ace Memory, Inc. Method of making a smaller geometry high capacity stacked DRAM device
JP2795313B2 (ja) 1996-05-08 1998-09-10 日本電気株式会社 容量素子及びその製造方法

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