CN1467812A - 含绝缘体的半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置与其制造方法，旨在提供具有以没有空隙等缺陷的膜质良好的绝缘膜填充细沟的内部而显示良好隔离特性的元件隔离结构的半导体装置与其制造方法。该半导体装置包括半导体衬底(1)和隔离绝缘体(2a～2c)。其中，半导体衬底(1)的主表面上有沟(17a～17c)形成，隔离绝缘体(2a～2c)用热氧化法形成于沟的内部，将半导体衬底(1)的主表面上的元件形成区域隔离。所述隔离绝缘体(2a～2c)是多个氧化膜(3a～3c、4a～4c、5a～5c、6b、7b)的叠层体。

Description

含绝缘体的半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是涉及一种可抑制在绝缘膜上产生空隙等缺陷的半导体装置及其制造方法。
背景技术
以半导体存储器等为代表的传统的半导体装置中，在半导体衬底的主表面上形成为了形成场效应晶体管等电路元件的元件形成区域和为了隔离该元件形成区域的元件隔离结构。有一种称为STI(Shallow Trench Isolation：浅沟隔离)的结构，就是该元件隔离结构之一。图36～图39是为了说明传统的半导体装置的STI形成方法的剖视图。以下，参照图36～图39，对传统的半导体装置的STI制造方法进行说明。
首先，在半导体衬底101(参照图36)的主表面上用热氧化法形成氧化硅膜115(参照图36)。在该氧化硅膜115上用低压化学气相淀积法(LPCVD法：Low Pressure Chemical Vapor Deposition)等形成氮化硅膜116(参照图36)。在氮化硅膜116上用光刻法形成带图案的保护膜(未图示)。将该带图案的保护膜作为掩模，利用普通的各向异性蚀刻形成沟117a～117c(参照图36)。从而得到如图36所示的结构。
接着，如图37所示，形成从沟117a～117c的内部延伸到氮化硅膜116的上部表面的氧化硅膜150。形成该氧化硅膜150的方法可采用如用四乙氧基硅(TEOS)的LPCVD法。
接着，使用光刻法与干蚀刻法(各向异性蚀刻法)除去位于氮化硅膜116上的氧化硅膜150部分。然后，用化学机械研磨法(CMP法：Chemical Mechanical Polishing)平坦化氧化硅膜150的上部表面。结果，如图38所示，得到在沟117a～117c的内部分别被氧化硅膜150a～150c填充的结构。
接着，以蚀刻法等除去氮化硅膜116(参照图38)与氧化硅膜115(参照图38)。结果，如图39所示，可在半导体衬底101的主表面的沟117a～117c的内部得到配置了构成STI的氧化硅膜150a～150c的结构。然后，在由构成该元件隔离结构(STI)的氧化硅膜150a～150c隔离的元件形成区域上形成场效应晶体管等电路元件。
现在，越来越要求半导体装置的微型化、高集成化。随着这样的半导体装置的微型化，所述元件隔离结构也必须缩小其尺寸。如图36～图39所示，为了微型化STI结构，要形成比传统的宽度更窄的沟117a～117c(参照图37)的同时，必须用氧化硅膜150(参照图37)填充该窄沟117a～117c的内部。图37所示的工序中，为了形成氧化硅膜150而使用采用TEOS的LPCVD法，但是，沟117a～117c的宽度变窄的话，如图40所示，会在沟117a、117c的内部的氧化硅膜150中形成空隙151。
这是由于所述的采用TEOS的LPCVD法形成的氧化硅膜150的台阶覆盖性(step coverage)不充分而产生。即，在采用TEOS的LPCVD法中，在沟117a～117c的内部形成氧化硅膜150时，在沟117a～117c的上部的氧化硅膜150的膜成长速度大于在沟117a～117c的底部的氧化硅膜150的膜成长速度。因此，在沟117a、117c的上部，在沟117a、117c的相对的侧壁面上成长的氧化硅膜150的部分之间会比其它部分先接触(形成沟117a、117c的上部由氧化硅膜150封闭的状态)。此时，如上所述由于在沟117a、117c的底部上氧化硅膜的膜成长速度相对较慢，所以，如图40所示，沟117a、117c的上部因氧化硅膜150封闭时，沟117a、117c的内部形成空隙151。此处，图40是为了说明传统的半导体装置的问题的剖视图，表示LPCVD法形成的氧化硅膜150上形成空隙的状态。
是否形成该等空隙151虽然也依赖于LPCVD法的工艺条件，但是发明人研究结果显示：如果沟117a、117c的宽度(隔离宽度)小于0.2μm时，所述的空隙151形成的概率会变高。如果形成这样的空隙151，最终会恶化在沟117a～117c内部形成的以氧化硅膜150构成的元件隔离结构的隔离特性。
并且，也有考虑采用高密度等离子CVD法(HDP-CVD法：HighDensity Plasma Chemical Vapor Deposition：高密度等离子体化学气相淀积)，作为在宽度窄的沟117a、117c的内部形成氧化硅膜150(参照图37)另一种方法。HDP-CVD法中，在沟的内部形成氧化硅膜的同时，在沟的上部氧化硅膜被蚀刻。因此，可降低在沟的上部相对于沟的壁面上形成的氧化硅膜比其它部分先接触的概率，并可降低沟的内部形成空隙的危险性。
但是，用HDP-CVD法时，随着沟117a～117c(参照图41)的宽度变窄，为了抑制所述空隙的形成，必须增加蚀刻(在沟117a～117c(参照图41)的上部增大氧化硅膜150(参照图41)被蚀刻时的蚀刻速度)。结果，用HDP-CVD法形成氧化硅膜1 50(参照图41)时，如图41所示，在沟117a～117c的上部不仅是氧化硅膜150，有时还蚀刻到氮化硅膜116、氧化硅膜115甚至半导体衬底101。图41是说明传统的半导体装置的问题的剖视图，表示用HDP-CVD法形成氧化硅膜150的情况。
此时，半导体衬底101中，沟117a～117c的上部形成削断部152。如果形成这样的削断部152，就有时会产生在沟117a～117c内部形成的氧化硅膜150构成的元件隔离结构的隔离特性恶化。发明人研究的结果中，虽然抑制了如上的削断部152的产生，但是被氧化硅膜150填充的沟117a～117c宽度界限还只是0.12μm。
而且，用上述的LPCVD法或HDP-CVD法形成的氧化硅膜150(参照图40、图41)跟用热氧化法(以对硅膜进行热氧化来形成氧化硅膜的方法)得到的氧化硅膜相比，其膜中杂质含量高，并且其成分也经常不稳定。这样，由LPCVD法或HDP-CVD法得到的氧化硅膜的膜质量比用热氧化法得到的氧化硅膜的膜质量更差，因此，用所述的LPCVD法等形成的元件隔离结构的隔离特性会恶化。而且，这样的隔离特性的恶化会随着沟117a～117c的宽度变小更加显著。
发明内容
本发明的目的是提供一种以没有空隙等缺陷的膜质量良好的绝缘膜来填充细沟内部，从而提供隔离特性良好的元件隔离结构的半导体装置及其制造方法。
依据本发明的第一方面的半导体装置中，设有半导体衬底和隔离绝缘体。在半导体衬底的主表面形成有沟。隔离绝缘体用热氧化法形成于沟的内部，且在半导体衬底的主表面隔离出元件形成区域。所述隔离绝缘体是多个氧化膜层的叠层体。
这样，如在后述的制造方法所知，在沟的内部形成膜厚比沟宽度充分小的硅膜等成为氧化膜层基础的膜后，通过重复进行热氧化该硅膜等的膜的工序，可得到本发明的绝缘体。而且，由于在形成所述氧化膜层为基础的硅膜时，采用台阶覆盖性好的成膜方法，从而可降低由于沟的上部被封闭而产生的空隙等缺陷形成的危险性。
依据本发明的另一方面的半导体装置中，设有半导体衬底和绝缘体。其半导体衬底上有形成凹凸部分的主表面。绝缘体形成于凹凸部分上，由含n型杂质元素的多个氧化膜层的叠层体构成。
此时，由于可根据n型杂质元素捕捉碱金属等杂质原子，从而可抑制氧化膜层中的杂质原子的扩散。因此，可抑制由碱金属等杂质原子导致的半导体元件的特性恶化。
依据本发明又一方面的半导体装置的制造方法，包括制备半导体衬底的工序和形成绝缘体的工序。在制备半导体衬底的工序中，准备形成有凹凸部分的主表面的半导体衬底。在形成绝缘体的工序中，多次交互重复进行在凹凸部分上用化学气相淀积法形成硅膜的工序和以对硅膜进行氧化而形成氧化硅膜的工序。
这样，在凹凸部分的内部形成膜厚比凹凸部分的凹部宽度充分小的硅膜等成为氧化膜层基础的膜后，通过重复进行氧化该硅膜的工序，可得到含有本发明的绝缘体的半导体装置。
附图说明
图1是本发明的半导体装置的实施例1的剖视图。
图2与图3是说明图1所示的半导体装置的制造方法中的第一与第二工序的剖视图。
图4是用于形成隔离绝缘体的半导体制造装置的示意图。
图5是用图4所示的半导体制造装置形成有隔离绝缘体的半导体装置的制造方法的流程图。
图6是用以说明根据图5所示的流程形成隔离绝缘体时图4所示的半导体制造装置中的工艺条件的定时图。
图7～图13是说明图1所示的半导体装置的制造方法的第三～第九工序的剖视图。
图14是说明本发明的效果的放大剖视图。
图15是为了说明本发明的效果的放大剖视图。
图16是为了说明本发明的半导体装置的实施例2的剖视图。
图17是表示用于图16所示的半导体装置的制造工序中的半导体制造装置的示意图。
图18是表示用图17所示的成膜装置形成图16所示的半导体装置的隔离绝缘体的流程图。
图19是说明用图17所示的成膜装置形成隔离绝缘体时成膜装置的动作的定时图。
图20～图23是说明图16所示的半导体装置的制造方法的第一～第四工序的剖视图。
图24是表示氧化膜形成后状态的放大剖视图。
图25是说明本发明图16所示的半导体装置的制造方法中隔离绝缘体的制造方法的另一例的流程图。
图26是说明在图17所示的成膜装置中实施图25所示的隔离绝缘体的制造方法时的成膜装置的操作条件的定时图。
图27是说明本发明的半导体装置的实施例3的剖视图。
图28是说明形成图27所示的半导体装置的隔离绝缘体的工序的流程图。
图29～图31是说明图27所示的半导体装置的制造方法的第一～第三工序的剖视图。
图32是表示本发明的半导体装置的实施例3的变形例的剖视图。
图33～图35是说明图32所示的半导体装置的制造方法的第一～第三工序的剖视图。
图36～图39是说明传统的半导体装置的STI的形成方法的第一～第四工序的剖视图。
图40是说明传统的半导体装置的问题的剖视图。
图41是说明传统的半导体装置的问题的剖视图。
具体实施方式
下面结合附图对本发明作进一步描述。再有，下面图中相同或相当的部分以相同符号表示，其说明不再重复。
[实施例1]
参照图1，说明本发明半导体装置的实施例1。
如图1所示，半导体装置具有在半导体衬底1的主表面上包围元件形成区域而形成的隔离绝缘体2a～2c和被该隔离绝缘体2a～2c隔离的元件形成区域中，形成于半导体衬底1的主表面上的电路元件场效应晶体管和该场效应晶体管的源/漏区8a、8b电连接的布线14a、14b。具体地说，在半导体衬底1的主表面上形成包围上述元件形成区域的隔离绝缘体2a～2c。该隔离绝缘体2a～2c均有称为STI(Shallow Trench Isolation)的结构。
隔离绝缘体2a是在半导体衬底1的主表面的沟17a的内部以层状叠层的多个氧化膜层的氧化膜3a～5a的叠层体。氧化膜3a～5a沿沟17a的内壁的方向延伸形成。总之，在沟17a的内部中，形成的氧化膜3a以覆盖沟17a的侧壁与底壁。在氧化膜3a上形成氧化膜4a。在氧化膜4a上形成氧化膜5a。如此，形成以多个层状叠层的氧化膜3a～5a构成的叠层体填充沟17a内部的状态。
并且，隔离绝缘体2b由为填充半导体衬底1的主表面形成的沟17b的内部而配置的作为氧化膜层的氧化膜3b～7b的叠层体构成。具体地说，为覆盖沟17b的侧壁与底壁而形成氧化膜3b。在氧化膜3b上形成氧化膜4b。在氧化膜4b上形成氧化膜5b。在氧化膜5b上形成氧化膜6b。在氧化膜6b上形成氧化膜7b。
又，隔离绝缘体2c也由为填充半导体衬底1的主表面形成的沟17c的内部而配置的作为氧化膜层的氧化膜3c～5c的叠层体构成。具体地说，为覆盖沟17c的侧壁与底壁而形成氧化膜3c。在氧化膜3c上形成氧化膜4c。在氧化膜4c形成有氧化膜5c。
由隔离绝缘体2a、2b围成的元件形成区域中，在半导体衬底1的主表面上隔着栅绝缘膜9配置栅电极10。在半导体衬底1的主表面上形成源/漏区8a、8b，将栅绝缘膜9下方的沟道区夹持。由栅电极10、栅绝缘膜9与源/漏区8a、8b形成场效应晶体管。
为覆盖所述场效应晶体管，在半导体衬底1的主表面上形成层间绝缘膜11。层间绝缘膜11中，位于源/漏区8a、8b上的区域中有接触孔12a、12b形成。接触孔12a、12b的内部分别被填充导电膜13a、13b。位于导电膜13a、13b上的区域中，层间绝缘膜11的上部表面上分别设有布线14a、14b。并且，层间绝缘膜11的上部表面上还设有其它布线14c～14e。布线14a、14b是分别经由导电膜13a、13b与源/漏区8a、8b电连接。
这样，由后述的制造方法可知，在沟17a～17c内部形成膜厚宽度比沟17a～17c充分小的多晶硅膜后，通过重复进行热氧化该多晶硅膜的工序，可得到本发明的隔离绝缘体2a～2c。而且，形成所述多晶硅膜时，可利用台阶覆盖性优良的成膜方法，从而可降低由于沟17a～17c的上部被封闭而产生的空隙等缺陷形成的危险性。
并且，由于用热氧化法形成的氧化膜3a～3c、4a～4c、5a～5c、6b、7b的膜质量优于用LPCVD法或HDP-CVD法等形成的氧化膜的膜质量，从而可以实现具有优良隔离特性的隔离绝缘体2a～2c。
接着，参照图2～图13说明图1所示的半导体装置的制造方法。
首先，在半导体衬底1(参照图2)的主表面上用热氧化法形成氧化硅薄膜15(参照图2)。接着，用低压化学气相淀积法(以下称为LPCVD法(Low Pressure Chemical Vapor Deposition))等成膜方法，形成氮化硅膜16(参照图2)。从而得到图2所示的结构。
接着，以光刻法和蚀刻法在应形成半导体衬底1的隔离绝缘体2a～2c(参照图1)的区域上实施形成沟17a～17c(参照图3)的工序。通过实施以上的制备半导体衬底的工序，得到图3所示的结构。
接着，用图4所示的半导体制造装置形成用以构成隔离绝缘体2a～2c的氧化膜3a～3c、4a～4c、5a～5c、6b、7b(参照图1)。下面对图4所示的半导体制造装置的结构进行简单说明。
如图4所示，半导体制造装置的成膜装置20中设有：反应容器21，设于反应容器21内部的气体集管头23，反应容器21的内部中与气体集管头23相对的位置上配置的加热器22，以及经由气体集管头23向反应容器21的内部供给反应气体的反应气体供给机构。反应气体供给机构，如图4所示，包括连接于气体集管头23的多个配管，以及设于该多个配管上的可控制反应气体供给量或供给的开始与停止的阀24a～24d、26a～26d、27a～27c与质量流量(mass flow)控制装置25a～25d。质量流量控制装置25a～25d是分别用于控制甲硅烷气体(SiH4气体)、氧气(O2气体)、氢气(H2气体)与氮气(N2气体)的流量。
并且，反应容器21上连接为了从反应容器21的内部排出气氛气体的排气管。该排气管上设有压力控制阀28。再有，所述的加热器22具有衬底支架的功能，用以在其上部表面上配置被处理材料即半导体衬底1。
接着，通过图5所示的流程图简单说明用图4所示的装置形成隔离绝缘体2a～2c(参照图1)的方法。
如图5所示，形成隔离绝缘体2a～2c的方法是，首先，进行准备有形成了凹凸部分的主表面的半导体衬底的工序，即在半导体衬底的主表面上形成沟的工序(S110)。该工序对应于图3所示的工序。接着，进行形成多晶硅膜的工序(S120)。具体地说，在形成有沟的半导体衬底的主表面上，用CVD法形成多晶硅膜，从沟的内部一直延伸到半导体衬底1的主表面上。接着，进行氧化上述工序中形成的多晶硅膜的氧化工序(S130)。该氧化工序(S130)的氧化进行到使上述工序(S120)中形成的多晶硅膜全部成为氧化硅膜为止。
接着，进行判断氧化工序(S130)形成的氧化硅膜是否已完成沟的埋入的工序(S140)。如没有完成沟的埋入，则再次重复形成多晶硅膜的工序(S120)与氧化工序(S130)。其结果，通过重复形成多晶硅膜的工序(S120)与氧化工序(S130)的形成绝缘体的工序，在沟的内部层状地形成氧化硅膜。然后，如在判断是否完成沟的埋入的工序(S140)中判断为已完成沟的埋入，则进行除去位于半导体衬底的主表面上的多余氧化硅膜的工序等后处理的后处理工序(S150)。如此，完成形成隔离绝缘体2a～2c的工序。再有，在判断是否完成沟的埋入的工序(S140)中，通过预先形成的氧化膜的膜厚和沟的宽度之间的关系，决定重复形成多晶硅膜的工序(S120)与氧化工序(S130)的次数，且可通过控制装置等验证是否只进行该重复次数的上述工序，或者也可以通过实时检测形成了半导体衬底的沟的部分的状态进行上述判断。
接着，参照图6所示的定时图与图7～图13所示的剖视图，说明图1所示的半导体装置的制造方法中隔离绝缘体2a～2c的制造方法。再有，图6的定时图中纵轴表示反应容器21(参照图4)内部的压力或甲硅烷气体、氧气、氢气等的流量，横轴表示时间。
首先，如图3所示，将形成有沟17a～17c的半导体衬底1设置在图4所示的成膜装置20的反应容器21内部的加热器22上。然后，使反应容器21的内部成为真空状态或设置氮气等隋性气体的气氛气体。在用氮气作为隋性气体的场合，例如将图4所示的阀24d、26d设为开通状态，并通过质量流量控制装置25d来控制氮气(N2气体)的流量。并且，此时，通过控制压力控制阀28来保持反应容器21内部的压力为预定值。然后，通过加热器22使半导体衬底1的温度保持在620℃左右。再有，半导体衬底1的温度在520℃以上750℃以下为理想。
接着，图6的时刻t1中，通过把图4所示的成膜装置20的阀24a、26a开通并同时控制质量流量控制装置25a，把预定量的甲硅烷气体(SiH4气体)由气体集管头23供给反应容器21的内部。甲硅烷气体的供给量可为0.05升/(50sccm)。再有，此时反应容器21内部的压力通过压力控制阀28保持在30Pa左右。这种状态持续到图6的时刻t2。
此时，半导体衬底1的表面上以0.3nm/秒的生长速度形成多晶硅膜18(参照图7)。然后，多晶硅膜18(参照图7)的膜厚T1(参照图7)约为2nm左右时的时刻t2(参照图6)中，关闭阀24a、26a(参照图4)，同时开通阀27a(参照图4)。其结果，停止向反应容器21(参照图4)内部导入甲硅烷气体。然后，从排气口排出反应容器21(参照图4)内部的甲硅烷气体，使反应容器21的内成为真空状态。再有，此处将充分低的气压状态(例如压力13.3Pa以下)称为真空状态。如此，得到图7所示的结构。再有，由上述的甲硅烷气体形成多晶硅膜18的工序，对应于图5所示的形成多晶硅膜的工序(S120)。
接着，在图4所示的成膜装置20中，开通阀24b、24c、26b、26c，并通过控制质量流量控制装置25b、25c向反应容器21内部导入预定量的氧气(O2)与氢气(H2)。此时，导入于反应容器21内部的氧气与氢气的混合气体中氧气与氢气的流量比为3比1(O2∶H2＝3∶1)。再有，氧气与氢气的混合气体中氢气的体积比例(氢气流量对氧气流量的比例)最好为1％以上30％以下。并且，使氧气与氢气的混合气体中氢气的体积比例为1％以上20％以下为更好。又，使氧气与氢气的混合气体中氢气的体积比例为1％以上10％以下最理想。利用这样的条件能确实可靠地氧化多晶硅膜18。
如此，把氧气和氢气向反应容器21的内部导入的起始时刻t3(参照图6)开始，向反应容器21(参照图4)的内部导入氧气与氢气，使反应容器21的内部的压力如图6所示呈上升趋势。再有，图6中，所示的压力是反应容器21(参照图4)的内部压力，SiH4流量、O2流量与H2流量是指各自的SiH4气体的供给量、O2气体的供给量与H2气体的供给量。然后，这样反应容器21(参照图4)的内部成为在氧气和氢气的混合气体的气氛状态下，对图7所示的多晶硅膜18进行氧化，形成图8所示的氧化膜3(氧化硅膜)。再有，此时的反应容器21(参照图4)的内部压力可设为666～2666Pa(5～20Torr)。
然后，将这样的氧化工序持续进行到图7所示的多晶硅膜18几乎全部被氧化为止。并且，在上述条件下完全氧化多晶硅膜18(参照图7)约需10秒左右的时间。而且，形成的氧化膜3(参照图8)的膜厚T2(参照图8)为3nm左右。这样，如图8所示，可形成从半导体衬底1的沟17a～17c的内部延伸到氮化硅膜16上的氧化膜3。
然后，在完成氧化膜3形成的时刻后的时刻t4(参照图6)，停止向反应容器21(参照图4)供给氧气与氢气。具体地说，在图4所示的成膜装置20中，关闭阀24b、24c、26b、26c，同时开通阀27b、27c。然后，通过排气口排出反应容器21内部的气氛气体，将反应容器21的内部设置为真空状态。
接着，由图8清楚知道，由于沟17a～17c的内部并没有被氧化膜3完全填充，再次进行图5所示的形成多晶硅膜的工序(S120)与氧化工序(130)。具体地说，在图6的时刻t5，通过和时刻t1的操作同样的操作向图4所示的成膜装置20的反应容器21的内部导入甲硅烷气体。其结果，氧化膜3上形成多晶硅膜30(参照图9)。持续进行形成多晶硅膜30(参照图9)的工序直到时刻t6(参照图6)后，用和图6的时刻t2的操作同样的操作停止向反应容器21(参照图4)内部供给甲硅烷气体，同时排出反应容器21内部的气氛气体。如此，得到如图9所示的结构。
接着，在图6的时刻t7，通过与时刻t3的操作同样的操作向反应容器21(参照图4)的内部导入氧气与氢气。其结果，多晶硅膜30(参照图9)被氧化。然后，将这样的氧化工序持续到时刻t8(参照图6)。如此，如图10所示，可在氧化膜3上形成氧化膜4。然后，在时刻t8，通过与时刻t4同样的操作停止向反应容器21内部供给氧气与氢气。其结果，可以得到图10所示的结构。
如此，通过重复进行形成多晶硅膜的工序(S120)与氧化工序(S130)这两个工序(参照图5)，直至如图11所示沟17a～17c由氧化膜3～7(氧化硅膜)形成的叠层体完全填充。其结果，可得到如图11所示的结构。为了形成图11所示的氧化膜3～7，这里重复5次进行形成多晶硅膜的工序(S120)与氧化工序(S130)(参照图5)。如此，形成绝缘体的工序是通过重复进行形成多晶硅膜的工序(S120)与氧化工序(S130)(参照图5)，将如图1所示的沟17a～17c内部无空隙地以氧化膜3～7填充。
然后，如图11所示，沟17a～17c完全被氧化膜3～7构成的叠层体填埋后，如图12所示，用光刻法与干蚀刻法除去位于氮化硅膜16上的氧化膜3～7。然后，将由氧化膜3～7构成的叠层体的上部表面用CMP法(Chemical Mechanical Polishing)平坦化。结果，可得到如图12所示的结构。
接着，从半导体衬底1的主表面除去氮化硅膜16与氧化硅膜15。结果，可得到图13所示的结构。再有，图12与图13所示的工序对应于图5的后处理工序(S150)。如此，可得到隔离绝缘体2a～2c。
而且，图13所示的工序后，与传统方法相同地形成由栅绝缘膜9(参照图1)、栅电极10(参照图1)与源/漏区8a、8b(参照图1)构成的场效应晶体管。并且，为了覆盖该场效应晶体管而形成层间绝缘膜11(参照图1)。然后，在层间绝缘膜11上位于源/漏区8a、8b的区域上形成接触孔12a、12b(参照图1)。该接触孔12a、12b的内部形成导电膜13a、13b(参照图1)。位于该导电膜13a、13b上的区域形成布线14a、14b(参照图1)。并且，同时在层间绝缘膜11的上部表面上形成其它布线14c～14e(参照图1)。如此，可得到图1所示的半导体装置。
根据发明人所获得的知识，形成图7与图9所示的多晶硅膜18、30的工序(形成多晶硅膜的工序)中，用所述的加工条件形成的多晶硅膜18、30(参照图7与图9)的台阶覆盖性优于用TEOS(四乙氧基硅)等的LPCVD法形成的氧化膜。而且，将如此形成的多晶硅膜18、30(参照图7与图9)通过含有氧和氢的气氛气体中进行热氧化处理，可形成膜中不含杂质的高纯度氧化膜3、4(参照图8与图10)。而且，形成该氧化膜3、4时，形成膜厚比沟17a～17c的宽度充分小的多晶硅膜18、30(参照图7与图9)，并热氧化该多晶硅膜18、30，从而跟将氧化膜一次埋入沟17a～17c时不同，可抑制空隙的形成。
再有，将甲硅烷气体和氧气等氧化性气体同时向反应容器21(参照图4)内供给，并形成氧化硅膜的方法是公知的。但是，这样将甲硅烷气体和氧化性气体同时向反应容器内供给形成氧化硅膜的场合，该甲硅烷气体和氧化性气体在气相中的反应成为对半导体衬底1表面的反应气体的供给速率。因此，在反应容器内同时导入甲硅烷气体和氧化性气体而形成的氧化膜缺乏台阶覆盖性。并且，如上所述，在反应容器内同时导入甲硅烷气体和氧化性气体的场合，会发生由于甲硅烷气体和氧化性气体以气相状态下反应而形成的杂质混入成膜的氧化膜中的情况。因此，如上所述的同时供给甲硅烷气体和氧化性气体的氧化膜形成方法，很难得到像本发明得到的不仅抑制了空隙等的产生，而且几乎不含杂质(高纯度)的氧化膜。
并且，将不同种类的气体交互地供给反应容器21(参照图4)内的CVD法也是众所周知的。但是，能够在空隙的产生受抑制的状态下由氧化膜埋入宽度较窄的沟17a～17c(参照图1)的内部，在很大程度上是由于发明人选择甲硅烷气体作为形成多晶硅膜的气体，并且选择氧气和氢气的混合气体作为氧化性气体。也就是，由甲硅烷气体形成的多晶硅膜18、30(参照图7与图9)具有极好的台阶覆盖性，因此，可以形成确实覆盖宽度较窄的沟17a～17c的内部侧壁与底壁的多晶硅膜18、30。
又如图14所示，多次重复形成多晶硅膜的工序(S120)与氧化工序(S130)(参照图5)后，在宽度极窄的沟的内部形成多晶硅膜31的场合，即使用甲硅烷气体的场合也会有形成细小空隙32的情况。图14与图15是为了说明本发明的效果的放大剖视图。图14表示在沟17a中形成氧化膜3、4后，在氧化膜4上形成多晶硅膜31的状态。
如图14所示，沟17a上形成于氧化膜4的上部表面的宽度小的沟部的上部，被多晶硅膜31封闭后，用通常的CVD法很难填补空隙32。但是，本发明中用氧气和氢气的混合气体从后方将形成的多晶硅膜31氧化。为此，由所述氧气和氢气的混合气体产生的氧化核(酸化种)浸透由多晶硅膜31或多晶硅膜31经氧化而形成的氧化膜(绝缘膜)的内部，并到达构成空隙32的壁面的多晶硅膜部分。然后，由于多晶硅膜31被氧化(成为氧化硅膜)时会发生体积膨胀，通过该体积膨胀缩小或消除空隙32(参照图14)。其结果，可形成如图15所示的无空隙的氧化膜5。采用如本发明那样的将形成多晶硅膜的工序和将该多晶硅膜氧化的工序作为特别工序反复进行的方法，这样的效果才得以实现。
再有，一次性形成的多晶硅膜的膜厚T1(参照图7)薄的时候，形成的空隙32的尺寸会变小，或者可抑制空隙的产生，因此，通过氧化工序能够确实地消除空隙。但是，多晶硅膜18、30(参照图7与图9)的膜厚过薄时，一次性形成的氧化膜的厚度也薄。因此，为了填充沟17a～17c(参照图1)的内部增加形成多晶硅膜的工序(S120)与氧化工序(S130)(参照图5)的重复循环次数，这样反而会降低制造效率。因此，实际上不会有多晶硅膜18、30(参照图7与图9)的膜厚极薄的现象。根据发明人的研究结果，虽然依赖于沟17a～17c的侧壁部分的倾角，但只要一次性形成的多晶硅膜18、30(参照图7与图9)的膜厚在5nm以下就可抑制空隙的产生。
当然，由形成多晶硅膜的工序(S120)(参照图5)形成的多晶硅膜18、30(参照图7与图9)的膜厚与氧化膜3、4(参照图8与图10)的膜厚并不限定在上述实施例的值。并且，多晶硅膜18、30的成膜条件或氧化工序中氧气和氢气的流量比也不限于所述实施例中的值。
并且，向反应容器21(参照图4)的内部供给甲硅烷气体的时间(从时刻t1到时刻t2的时间(参照图6))也不限于所述实施例的条件，也可以改变各个应成为氧化膜3～7(参照图1)的多晶硅膜的形成工序中的上述时间。
[实施例2]
参照图16，说明本发明的半导体装置的实施例2。
如图16所示，半导体装置基本上具有和图1所示的半导体装置同样的结构，不同的是构成隔离绝缘体2a～2c的氧化膜33a～33c、34a～34c、35a～35c、36b、37b含有n型杂质元素磷。并且，从后述的制造方法可知，隔离绝缘体2a～2c中，随着从位于最下层(最接近半导体衬底1的区域)的氧化膜33a～33c向上层的氧化膜35a、35c或氧化膜37b的趋近，各氧化膜33a～33c、34a～34c、35a～35c、36b、37b含磷的浓度逐渐增高。
如此，可得到图1所示的本发明的半导体装置相同效果的同时，隔离绝缘体2a～2c中，可形成层状含磷的区域。隔离绝缘体2a～2c所含的磷捕捉碱金属等对半导体装置的动作带来不良影响的碱金属等杂质原子。因此，可以取得抑制如碱金属等杂质原子在半导体衬底中扩散的效果。所以，可抑制碱金属等杂质原子的存在所引起的半导体装置的特性恶化。
并且，隔离绝缘体2a～2c中磷的分布并不一样，在构成叠层结构的各氧化膜33a～33c、34a～34c、35a～35c、36b、37b上磷的浓度不同，从而形成磷的浓度不同的层相叠的状态(磷原子被集中并以层状分布)。因此，可进一步提高捕捉所述碱金属等杂质原子的效果。
接着，图17表示用于图16所示的半导体装置的制程中的半导体制造装置。
图17所示的作为半导体制造装置的成膜装置20是用于形成图16所示的半导体装置的隔离绝缘体2a～2c的装置，基本上具有和图4所示的成膜装置相同的结构。但是，图17所示的成膜装置20中设有向反应气体供给机构上将磷化氢(PH3)气体供给反应容器21内部的管路和设于该管路的阀24e、26e、27e以及质量流量控制装置25e。图18中简单说明用图17所示的成膜装置20形成图16所示的半导体装置的隔离绝缘体2a～2c的工序。
如图18所示，形成图16所示的隔离绝缘体2a～2c的工序基本上和本发明的实施例1中的形成隔离绝缘体的工序(图5所示的工序)相同，不同的是：以形成含磷的多晶硅膜的工序(S220)(参照图18)来代替图5所示的形成多晶硅膜的工序(S120)。其它工序基本上和图5所示的流程图中的工序相同。
具体地说，图18的形成沟的工序(S210)对应于图5的形成沟的工序(S110)。且，图18的氧化工序(S230)对应于图5的氧化工序(S130)。又，图18的判断是否完成沟的埋入的工序(S240)对应于图5的判断是否完成沟的埋入的工序(S140)。并且，图18的后处理工序(S250)对应于图5的后处理工序(S150)。
接着，参照图19～图23，说明图16所示的半导体装置的制造方法。
首先，通过进行图2与图3所示的工序同样的工序，在半导体衬底1(参照图20)的主表面上形成沟17a～17c(参照图20)。接着，和本发明的实施例1中的半导体装置的制造方法相同，在成膜装置20(参照图17)的反应容器21(参照图17)内的加热器22(参照图17)上配置半导体衬底1，并将半导体衬底1加热到预定的温度。
然后，在图19的时刻t1，开通图17所示成膜装置20的阀24a、24e、26a、26e，同时通过控制质量流量控制装置25a、25e将甲硅烷气体和磷化氢(PH3)气体以预定的流量导入反应容器21的内部。这里，甲硅烷气体的流量可设为0.05升/分(50sccm)。并且，作为含n型杂质元素的气体的磷化氢气体和氮气混合，稀释到磷化氢气体的浓度为1％。将该稀释气体以0.01升/分(10sccm)的流量供给反应容器21。其结果，如图20所示，能够以CVD法容易地形成从沟17a～17c的内部延伸到氮化硅膜16的上部表面上的膜厚为T3的含磷的多晶硅膜38。
再有，可以将此时的反应容器21内部的压力设定为和实施例1相同的30Pa。并且，可将半导体衬底1的加热温度设为620℃。在预定时间内持续该状态后，在图19的时刻t2，关闭图17所示的成膜装置20的阀24a、24e、26a、26e，同时开通阀27a、27e，从而停止向反应容器21内部供给甲硅烷气体和磷化氢气体。如此，可实施形成含磷的多晶硅膜的工序(S220)(参照图18)。
接着，通过从反应容器21内部排出气氛气体，使反应容器21的内部大致成为真空状态。然后，从图19的时刻t3开始，向图17所示的成膜装置20的反应容器21的内部供给氧气与氢气。具体地说，在图17所示的成膜装置20中，开通阀24b、24c、26b、26c，同时通过控制质量流量控制装置25b、25c向反应容器21的内部供给预定量的氧气和氢气。
氧气和氢气的供给量基本上和本发明的实施例1中的半导体装置的制造方法的氧化工序中的氧气和氢气的供给量相同。其结果，形成于半导体衬底1(参照图20)的表面的含磷的多晶硅膜38(参照图20)被氧化。持续该氧化工序，直至多晶硅膜38大致被完全氧化为止。然后，在多晶硅膜38(参照图20)的氧化结束后的时刻t4(参照图19)，关闭图17所示的成膜装置20的阀24b、24c、26b、26c，同时开通阀27b、27c，停止向反应容器21内部供给氧气和氢气。如此，氧化工序(S230)(参照图18)结束。该氧化工序(S230)中，含磷的多晶硅膜38(参照图20)被氧化，成为膜厚为T4的含磷的氧化膜33(参照图21)。其结果，得到如图21所示的结构。
再有，由于多晶硅膜38(参照图20)含有磷，在氧化工序(S230)(参照图18)中可得到加快氧化的效果。从而，和实施例1中的氧化多晶硅膜的氧化工序(S130)(参照图5)相比，上述本发明实施例2的氧化工序(S230)(参照图18)能缩短时间。再有，这样的加速氧化效果也可以通过使多晶硅膜38(参照图20)含磷以外的n型杂质元素(例如含砷等)来实现。
接着，在图19的时刻t5，和时刻t1一样，进行通过图17所示的成膜装置20的反应容器21内导入甲硅烷气体和磷化氢气体，形成含磷的多晶硅膜39(参照图22)的工序(S220)(参照图18)。这样持续进行成膜处理直到时刻t6(参照图19)，可得到图22所示的结构。
然后，在图19的时刻t6，进行和时刻t2同样的操作，停止向反应容器21供给甲硅烷气体与磷化氢气体。然后，排出反应容器21内的气体成为真空状态后，在图19的时刻t7进行和时刻t3同样的操作。具体地说，图17所示的成膜装置20中，通过操作阀24b、24c、26b、26c，和时刻t3(参照图19)的操作一样，向反应容器21的内部供给氧化性气体的氧气和氢气。如此，进行氧化工序(S230)(参照图18)。此时，氧气和氢气的供给量与半导体衬底1的加热温度等条件和图21中说明的氧化工序相同。其结果，含磷的多晶硅膜39(参照图22)得以氧化。持续该氧化处理，直到含磷的多晶硅膜39完全被氧化为止。然后，通过在图19的时刻t8进行和时刻t4同样的操作，停止向图17所示的成膜装置20的反应容器21供给氧气与氢气。其结果，可形成如图23所示的含磷的氧化膜34。
然后，重复进行形成含磷的多晶硅膜的工序(S220)(参照图18)与氧化工序(S230)(参照图18)，以含磷的氧化膜填充沟17a～17c。结果可得到和图11所示的结构相同的结构。然后，进行图12与图13中说明的工序相同的工序(对应于后处理工序(S250)(参照图18)的工序或形成场效应晶体管等的工序)，可得到图16所示的半导体装置。
并且，如上所述，在为了形成隔离绝缘体2a～2c以氧化膜33～36(参照图24)填充沟17a～17c的内部的工序中，重复进行形成含磷的多晶硅膜的工序(S220)(参照图18)和氧化该多晶硅膜的氧化工序(S230)(参照图18)来形成如图24所示的含磷的氧化膜33～36的叠层体。此时，因为氧化膜(氧化硅膜)和多晶硅膜中的偏析系数不同，氧化工序中多晶硅膜所含的磷在多晶硅膜与氧化膜中移动。而且，最终使位于最上层的氧化膜37的磷的浓度最高，且使位于最下层的氧化膜33的磷的浓度最低。结果，随着从氧化膜33向氧化膜37的趋近，氧化膜33～37中磷的浓度逐渐增大(对作为一个氧化膜层的氧化膜36上的磷的浓度，高于配置在比氧化膜36更接近半导体衬底1的位置上的其它氧化膜层即氧化膜35～33的含磷浓度)。
再有，含磷的多晶硅膜38、39的成膜条件并不限定上述的条件，也可以采用其它条件。例如，以和本发明实施例1同样的方法形成不含磷的多晶硅膜后，再进行向该多晶硅膜上导入磷的工序。具体地说，可以由如图25所示的工序形成隔离氧化膜。以下，参照图25说明另一例隔离绝缘体2a～2c的制造方法。
图25所示的隔离绝缘体的制造方法和图18所示的制造方法基本相同，不同的是，以形成多晶硅膜的工序(S320)与将磷导入多晶硅膜的工序(S330)代替图18中形成含磷的多晶硅膜的工序(S220)。其它工序和图18所示的制造方法相同。
具体地说，图25的形成沟的工序(S310)对应于图18的形成沟的工序(S210)。且，图25的氧化工序(S340)与判断是否完成沟的埋入的工序(S350)分别对应于图18的氧化工序(S230)与判断是否完成沟的埋入的工序(S240)。又，图25的后处理工序(S360)对应于图18的后处理工序(S250)。利用这样的工序可得到图16所示的半导体装置的隔离绝缘体2a～2c。
下面，参照图26简单说明进行图25所示的隔离绝缘体的制造方法时的具体工艺流程。
首先，进行了和图2与图3所示的工序同样的工序(形成沟的工序(S310)(参照图25))后，将半导体衬底1(参照图17)置于成膜装置20(参照图17)的反应容器21内部。然后，在图26的时刻t1，向图17所示的成膜装置20的反应容器21内供给甲硅烷气体。具体地说，开通图17所示的成膜装置20的阀24a、26a，同时借助质量流量控制装置25a向反应容器21内供给预定量的甲硅烷气体。其结果，可形成从半导体衬底1的沟17a～17c的内部延伸到氮化硅膜16(参照图20)的上部的不含磷的多晶硅膜。如此，进行形成多晶硅膜的工序(S320)(参照图25)。结果，可得到和图7所示结构相同的结构。然后，在图26的时刻t2，停止向反应容器21(参照图17)内供给甲硅烷气体。具体地说，关闭图17所示成膜装置20的阀24a、26a，同时开通阀27a。然后，排出反应容器21(参照图17)内的气氛气体。
接着，在图26的时刻t3，通过开通图17所示的成膜装置20的阀24e、26e将磷化氢气体供给反应容器21的内部。磷化氢气体如上所述被氮气稀释至1％。这样，通过导入磷化氢气体作为气氛气体，可使磷化氢气体接触先形成的多晶硅膜，从而可向多晶硅膜中导入磷。如此，进行向多晶硅膜导入磷的工序(S330)(参照图25)。然后，在图26的时刻t4中，关闭图17所示的成膜装置20的阀24e、26e的同时，开通阀27e。结果可停止向反应容器21内部的磷化氢气体的供给。然后，排出反应容器21(参照图17)内的气氛气体。
接着，在图26的时刻t5中，进行和图19中的时刻t3同样的操作，即，向图17所示的成膜装置20的反应容器21内供给氢气与氧气。结果，含磷的多晶硅膜被氧化。然后，经过预定时间后，在图26的时刻t6进行和图19中的时刻t4相同的操作，从而停止向图17所示的成膜装置20的反应容器21内供给氢气与氧气。如此，氧化工序(S340)(参照图25)结束。
如此，重复进行形成多晶硅膜的工序(S320)、将磷导入多晶硅膜的工序(S330)与氧化工序(S340)(参照图25)，以层状的氧化膜填充沟17a～17c(参照图16)。然后，通过进行图12与图13所示的工序即后处理工序(S360)(参照图25)，可得到图16所示的隔离绝缘体2a～2c。此外，通过在半导体衬底1(参照图16)的主表面上进行形成场效应晶体管等工序，可得到图16所示的半导体装置。
如此，通过各自进行形成多晶硅膜的工序(S320)和将磷导入多晶硅膜的工序(S330)(参照图25)，可在沟17a～17c的内部更有效地抑制空隙等缺陷的产生。这是因为以形成多晶硅膜的工序(S320)中形成的多晶硅膜的台阶覆盖性优于如图18所示的工序以一个工序形成的含磷的多晶硅膜的台阶覆盖性。再有，如此从后面向多晶硅膜导入磷的场合，所导入磷的量虽然小于所述的将稀释磷化氢气体和甲硅烷气体同时向反应容器21(参照图17)供给的场合，但能够充分获得使多晶硅膜氧化时氧化速度提高的加速氧化效果。
[实施例3]
下面参照图27说明本发明的半导体装置的实施例3。
如图27所示，半导体装置基本上具有和图1所示的半导体装置相同的结构，不同的是隔离绝缘体2a～2c的结构。即，图27所示的半导体装置中，构成隔离绝缘体2a～2c的氧化膜40a～40c、33a～33c、34a～34c、35b、36b构成的氧化膜的叠层结构中，位于最下层(最接近半导体衬底1的区域)的氧化膜40a～40c是基底氧化膜，以与其它氧化膜不同的制造方法形成，且具有不同的膜质。
具体地说，图27所示的半导体装置中，最下层的氧化膜40a～40c是用LPCVD法形成的氧化硅膜。然后，作为阻挡膜的位于氧化硅膜40a～40c的上层的含磷的氧化膜33a～33c、34a～34c、35b、36b用基本上和构成实施例2中的半导体装置的隔离绝缘体的氧化膜33a～33c相同的方法制造并含有磷。
通过这样的半导体装置可取得和本发明的实施例2的效果相同的效果，同时作为阻挡膜的氧化膜40a～40c成为对隔离绝缘体2a～2c内杂质元素(磷)扩散的阻挡壁，因此，可抑制磷扩散到半导体衬底1的内部。
并且，用热氧化法形成氧化膜层的氧化膜33a～33c、34a～34c、35b、36b时，会有氧化膜33a～33c、34a～34c、35b、36b中产生应力的情况。但是，图27所示的半导体装置中，氧化膜40a～40c具有对氧化膜33a～33c、34a～34c、35b、36b的应力的缓冲层的作用，从而降低所述应力传到半导体衬底1内成为造成半导体衬底1的缺陷的原因的危险性。
以下，参照图28～图31简单说明图27所示的半导体装置的制造工序。
图28所示的隔离绝缘体的制造方法基本上和本发明的实施例1半导体装置的隔离绝缘体的制造方法相同，不同的是，在形成多晶硅膜的工序(S430)之前设有形成阻挡膜的形成基底氧化膜的工序(S420)。但是，除该形成基底氧化膜的工序(S420)以外的工序基本上和形成图18所示的本发明的实施例2的半导体装置中的隔离绝缘体的工序相同。
即，图28的形成沟的工序(S410)对应于图18的形成沟的工序(S210)。且，图28的形成含磷的多晶硅膜的工序(S430)、氧化工序(S440)、判断是否完成沟的埋入的工序(S450)和后处理工序(S460)分别对应于图18的形成含磷的多晶硅膜的工序(S120)、氧化工序(S130)、判断是否完成沟的埋入的工序(S140)和后处理工序(S150)。
接着，参照图29～图31，简单说明图27所示的半导体装置的制造方法。
首先，通过进行和图2与图3所示的工序相同的工序(形成沟的工序(S410)(参照图28))，在半导体衬底1的主表面上形成沟17a～17c(参照图29)。然后，以形成基底氧化膜的工序(S420)(参照图28)形成从沟17a～17c的内部延伸到氮化硅膜16(参照图29)的上部表面上的氧化硅膜40(参照图29)。这样，得到如图29所示的结构。再有，该氧化硅膜40的厚度可设为10nm。该氧化硅膜40用LPCVD法形成。
通过形成作为基底氧化膜的氧化硅膜40，缓冲形成于该氧化硅膜40上的氧化膜33(参照图31)等产生的应力，并可抑制由于应力向半导体衬底1上导入的缺陷。并且，该基底氧化膜的氧化硅膜40作为阻挡壁具有防止含在构成隔离绝缘体2a～2c的氧化膜33a～33c、34a～34c、35b、36b的磷向半导体衬底1侧扩散的功能。再有，氧化硅膜40的膜厚并不限定于上述的值。
接着，通过与形成含磷的多晶硅膜的工序(S430)(参照图28)对应的工序，在氧化硅膜40上形成含磷的多晶硅膜38。这种形成多晶硅膜38的方法基本上和本发明的实施例2的图20所示的工序相同。
接着，通过氧化工序(S440)(参照图28)，进行将多晶硅膜38(参照图30)氧化来形成氧化膜33(参照图3 1)的工序。该氧化工序(S440)可采用和图21中说明的工序相同的工序。结果可得到图31所示的结构。
其后，可通过进行和图22与图23，以及图11～图13中说明的工序相同的工序，得到具有隔离绝缘体2a～2c的图27所示的半导体装置。
下面，参照图32说明本发明半导体装置的实施例3的变形例。
如图32所示，半导体装置基本上具有和图27所示的半导体装置相同的结构，不同的是，位于构成隔离绝缘体2a～2c的氧化膜中最下层的阻挡膜的氧化硅膜41a～41c用HDP-CVD法形成。
下面，参照图33～图35说明图32所示的半导体装置的制造方法。
首先，通过进行和图2与图3所示的工序相同的工序，在半导体衬底1的主表面上形成沟17a～17c(参照图33)。然后，用HDP-CVD法形成氧化硅膜41(参照图33)。如此，得到如图33所示的结构。
接着，和图30所示的工序一样，在氧化硅膜41上形成含磷的多晶硅膜38(参照图34)。其结果，得到如图34所示的结构。
接着，和图31所示的工序一样，通过氧化多晶硅膜38形成含磷的氧化膜33(参照图35)。其结果，得到如图35所示的结构。
其后，和图27所示的半导体装置的制造方法一样，通过重复多晶硅膜的形成与氧化，以氧化膜填充沟17a～17c(参照图32)的内部。然后，进行完对应于后处理工序(S460)(参照图28)的图11～图13所示的工序后，形成场效应晶体管或层间绝缘膜11(参照图32)等，从而得到图32所示的半导体装置。
这样，以HDP-CVD法形成氧化膜作为基底氧化膜，并对隔离绝缘体2a～2c(参照图32)的其它部分采用重复多晶硅膜的形成与氧化来叠层氧化膜的方法，从而可避免因HDP-CVD法填充沟17a～17c(参照图32)时发生的半导体衬底1的表面被局部削去的不良情况。
并且，在如上所述的组合不同的方法作为形成氧化膜的方法时，例如，可在形成基底氧化膜的工序(S420)(参照图28)中采用成膜速度较快的传统的CVD技术。如此，可缩短埋入沟17a～17c(参照图32)所需的时间。
再有，形成作为基底氧化膜的氧化硅膜40a～40c的工序也可采用其它任何成膜方法。
如上述实施例1～3所示，依据本发明的第一方面的半导体装置设有半导体衬底1和隔离绝缘体2a～2c。且半导体衬底1的主表面形成有沟17a～17c。隔离绝缘体2a～2c用热氧化法形成于沟17a～17c的内部，在半导体衬底1的主表面上隔离元件形成区域。所述隔离绝缘体2a～2c是氧化膜3a～3c、4a～4c、5a～5c、6b、7b等多个氧化膜层的叠层体。
这样，如后述的制造方法中所述，在沟的内部形成构成其膜厚比沟的宽度充分小的硅膜等氧化膜层的基础的膜后，可通过重复热氧化该硅膜的工序得到本发明的绝缘体。然后，形成上述氧化膜层的基础的硅膜等时，可利用台阶覆盖性优良的成膜方法，降低由于沟的上部被封闭而产生空隙等缺陷的危险性。
并且，即使上述氧化膜层的基础膜成膜时在沟的内部形成空隙等，在热氧化该膜时，由于氧气在所述膜中扩散，从而也向面对膜内空隙的部分供给，因此也能将面对空隙的部分氧化。然后，硅膜等膜氧化时，其体积会膨胀，因此可随着体积的膨胀消除空隙。结果，可实现没有空隙等缺陷的绝缘体。
又，由于用热氧化法形成的氧化膜层的膜质量优于用LPCVD法或HDP-CVD法等形成的氧化膜的膜质量，能够实现隔离特性良好的隔离绝缘体。
依据本发明的所述第一方面的半导体装置，在沟的内壁和隔离绝缘体之间还可以配置如氧化硅膜40a～40c、41a～41c等阻挡膜。
此时，阻挡膜成为对隔离绝缘体内杂质元素等扩散的阻挡壁，可抑制含在隔离绝缘体内的杂质元素向半导体衬底内部的扩散。
并且，用热氧化法形成构成隔离绝缘体的氧化膜层时，会有氧化膜层中产生应力的情况。但是，本发明中，阻挡膜具有氧化膜层应力的缓冲层的作用，因此，可降低所述应力传到半导体衬底内而构成产生半导体衬底缺陷的原因的危险性。
根据本发明的所述第一方面的如图16所示的半导体装置中，如氧化膜33a～33c、34a～34c、35a～35c、36b、37b的氧化层还可以含有n型杂质元素。
此时，可以通过n型杂质元素捕捉碱金属等杂质原子，从而抑制氧化膜层中的杂质原子的扩散。因此，可抑制因碱金属等杂质原子的引起的隔离绝缘体的隔离特性的恶化。
并且，在用以形成氧化膜层的热氧化工序中，通过使成为氧化膜层基础的膜含n型杂质元素，可提高形成氧化膜层的氧化速度。因此，可缩短形成氧化膜层的热氧化工序所需的时间。
又，根据如所述的实施例2与实施例3所示的本发明的另一方面的半导体装置，设有半导体衬底1和绝缘体2a～2c。半导体衬底1上有形成了沟17a～17c那样的凹凸部分的主表面。且绝缘体形成于凹凸部分上，由含n型杂质元素的多个氧化膜层的叠层体构成。
此时，可以通过n型杂质元素捕捉碱金属等杂质原子，从而抑制在氧化膜层中杂质原子的扩散。因此，可抑制因碱金属等杂质原子向形成于半导体衬底上的场效应晶体管等半导体元件的构成部分中扩散而引起的半导体元件的特性恶化。
在依据本发明的所述另一方面的半导体装置中，其氧化膜层也可用热氧化法形成。
此时，由所述的半导体装置的制造方法知，在凹部的内部形成膜厚充分小于构成凹凸部分的凹部(例如沟)的宽度的硅膜等成为氧化膜层基础的膜后，重复进行对该硅膜等膜的热氧化的工序，可得到本发明的绝缘体。然后，形成上述氧化膜层基础的硅膜等时，由于可利用台阶覆盖性优良的成膜方法，可抑制凹部的上部被堵而产生空隙等缺陷的危险性。
并且，即使构成所述氧化膜层基础的膜成膜时在凹部内形成空隙等，在热氧化该膜时，由于所述膜中扩散的氧气也向面对膜内空隙的部分供给，从而可以氧化该面对空隙的部分。而且，所述硅膜等膜被氧化时，其体积会膨胀，因此可随着体积的膨胀消除空隙。结果，可实现没有空隙等缺陷的绝缘体。
又，用热氧化法形成的氧化膜层的膜质量优于用LPCVD法或HDP-CVD法等形成的氧化膜的膜质量。因此，将本发明的绝缘体作为隔离元件形成区域的隔离绝缘体使用，可实现具有良好隔离特性的隔离绝缘体。
而且，形成氧化膜层的热氧化工序中，通过使构成氧化膜层基础的膜含n型杂质元素，可提高形成氧化膜层的氧化速度。因此，可缩短形成氧化膜层的热氧化工序所需的时间。
依据本发明的所述另一方面的半导体装置中，凹凸部分也可包括形成于半导体衬底的主表面的沟。也可形成绝缘体来填充沟。
此时，本发明的绝缘体可作为沟隔离结构加以利用。
在依据本发明的所述另一方面的半导体装置中，还设有配置于沟的内壁和绝缘体之间的氧化硅膜40a～40c、41a～41c等阻挡膜。
此时，阻挡膜成为绝缘体内杂质元素等扩散的阻挡壁，可抑制含在绝缘体内的杂质元素等向半导体衬底内部的扩散。
并且，用热氧化法形成构成隔离绝缘体的氧化膜层时，会有氧化膜层中产生应力的情况。但是，本发明中，阻挡膜成为对氧化膜层应力的缓冲层，因此，可降低所述应力传到半导体衬底内成为产生半导体衬底缺陷的原因的危险性。
在依据本发明的所述第一方面或另一方面的半导体装置中，n型杂质元素可为磷。
此时，在为形成氧化膜层的热氧化工序中，可确实地提高氧化速度，同时可通过磷捕捉碱金属等杂质原子。
在依据本发明的所述第一方面或另一方面的半导体装置中，多个氧化膜层中的一个氧化膜层中的n型杂质元素的浓度，如上述的实施例2所示，可以比设置于所述的一个氧化膜层更接近半导体衬底的其它氧化膜层的n型杂质元素的浓度高。
如此，越靠近氧化膜层的上层，n型杂质元素的浓度越高，因此，能够在氧化膜层的上层部分确实地捕捉碱金属等杂质原子。
在依据本发明的所述第一方面或另一方面的半导体装置中，阻挡膜可以是高密度等离子化学气相淀积法与低压化学气相淀积法中的任一种方法形成的氧化硅膜。并且，在依据所述第一方面或另一方面的半导体装置中，氧化膜层可以通过对硅进行热氧化得到。
此时，由于可用传统的HDP-CVD法或LPCVD法等作为埋入沟或凹凸部分的凹部的阻挡膜的形成方法，因此本发明的半导体装置的制造工序中可沿用传统的半导体制造装置的制造工艺。且通过将HDP-CVD法或LPCVD法等传统的成膜方法中成膜速度较快的成膜方法用于阻挡膜的成膜，跟用本发明的氧化膜层来填充所有的沟或凹凸部分的凹部的场合相比，可以缩短填充沟等所需的作业时间。
如本发明的实施例所示的半导体装置的制造方法所示，依据本发明又一方面的半导体装置的制造方法包括制备半导体衬底的工序和形成绝缘体的工序。在制备半导体衬底的工序中，准备其主表面形成了凹凸部分的半导体衬底。在形成绝缘体的工序中，在凹凸部分上交互地多次重复进行用化学气相淀积法形成硅膜的工序和将硅膜氧化来形成氧化硅膜的工序。
如此，在凹部的内部形成构成膜厚充分小于凹凸部分的凹部宽度的硅膜等氧化膜层基础的硅膜后，重复进行对硅膜的氧化工序，可得到本发明的含绝缘体的半导体装置。而且，形成所述硅膜时，由于利用台阶覆盖性优良的成膜方法，可抑制凹部的上部被堵而产生的空隙等缺陷的危险性。
并且，即使成膜所述硅膜时在凹部内形成空隙等，在氧化该膜时，由于所述硅膜中扩散的氧气也向面对硅膜内空隙的部分供给，也可以氧化该面对空隙的硅膜的部分。而且，所述硅膜被氧化时，其体积会膨胀，空隙可随着体积的膨胀被消除。结果，可形成没有空隙等缺陷的绝缘体。
又，氧化所述硅膜的工序也可用热氧化法。这里用热氧化法形成的氧化硅膜的膜质量优于用LPCVD法或HDP-CVD法等形成的氧化硅膜的膜质量。因此，将上述绝缘体的工序中形成的绝缘体作为隔离绝缘体使用，可得到具有良好隔离特性的隔离绝缘体。
在依据本发明的所述又一方面的半导体装置的制造方法的形成硅膜的工序中，化学气相淀积法所用的反应气体可以包括含n型杂质元素的气体。
在依据本发明的所述又一方面的半导体装置的制造方法中的形成绝缘体的工序中，在形成硅膜的工序后且形成氧化硅膜的工序之前，可以进行向硅膜导入n型杂质元素的工序。该向硅膜导入n型杂质元素的工序可以通过使硅膜接触含n型杂质元素的气体来导入n型杂质元素。
在依据本发明的所述又一方面的半导体装置的制造方法中，n型杂质元素可以为磷。
此时，可容易地使形成的硅膜含磷等n型杂质元素。
并且，在形成氧化硅膜的工序中，通过使硅膜含磷等n型杂质元素，可提高硅膜的氧化速度。因此，可缩短形成氧化硅膜的工序所需的时间。
在依据本发明的所述又一方面的半导体装置的制造方法中，含n型杂质元素的气体可以为磷化氢气体。
此时，形成硅膜时或形成硅膜后，向形成硅膜的进行化学气相淀积法(CVD法)的装置的反应容器内导入磷化氢气体，能够容易地向硅膜中导入磷。
在依据本发明的所述又一方面的半导体装置的制造方法的形成绝缘体的工序中，可以采用如下的工艺条件。即，形成绝缘体的工序中，半导体衬底的温度可为520℃以上750℃以下。并且，形成硅膜的工序中化学气相淀积法所利用的反应气体可以含甲硅烷气体。形成氧化硅膜的工序中为使硅膜氧化而与硅膜接触的反应气体可含有氧气和氢气的混合气体。且，混合气体中氢气的体积比可以为1％以上30％以下。
此时，可在半导体衬底上确实地进行硅膜的形成与硅膜的热氧化。
依据本发明的所述又一方面的半导体装置的制造方法中，也可以在形成绝缘体的工序之前设置在半导体衬底的凹凸部分上形成阻挡膜的工序。
此时，阻挡膜成为绝缘体内n型杂质元素等向半导体衬底扩散的阻挡壁，因此，可抑制绝缘体内所含的n型杂质元素等向半导体衬底内部的扩散。
并且，在形成氧化硅膜的过程中氧化硅膜中会产生应力。但是，本发明中，由于阻挡膜成为对氧化硅膜的应力的缓冲层，因此可降低所述应力传到半导体衬底内成为产生半导体衬底缺陷的原因的危险性。
依据本发明的所述又一方面的半导体装置的制造方法中，制备半导体衬底的工序可以包括在半导体衬底的主表面上形成构成凹凸部分的沟的工序。并且，形成硅膜的工序中也可以在沟的内部形成硅膜。
此时，可利用由绝缘体形成工序得到的氧化硅膜的叠层体作为沟隔离绝缘膜。
如此，依据本发明，将隔离绝缘体设为叠层结构，并且，在形成构成氧化膜基础的多晶硅膜后，再通过氧化该多晶硅膜的工序形成构成该叠层结构的氧化膜层，从而能够抑制隔离绝缘体中空隙等缺陷的产生。其结果在隔离绝缘体中可抑制隔离特性的恶化。

Claims (15)

1.一种半导体装置，其中设有：主表面上有沟形成的半导体衬底，以及
用热氧化法在所述沟内形成的、将所述半导体衬底的主表面上的元件形成区域隔离的隔离绝缘体；
所述隔离绝缘体是多个氧化膜层的叠层体。
2.如权利要求1所述的半导体装置，其特征在于：还设有位于所述沟的内壁和所述隔离绝缘体之间的阻挡膜。
3.如权利要求1所述的半导体装置，其特征在于：所述氧化膜层含有n型杂质元素。
4.如权利要求3所述的半导体装置，其特征在于：所述n型杂质元素为磷。
5.如权利要求3所述的半导体装置，其特征在于：所述多个氧化膜层中的一个氧化膜层中的所述n型杂质元素的浓度高于所设位置比所述一个氧化膜层更接近所述半导体衬底的其它氧化膜层中的n型杂质元素的浓度。
6.一种半导体装置，其中设有：含有形成了凹凸部分的主表面的半导体衬底；以及
形成于所述凹凸部分上的、由含有n型杂质元素的多个氧化膜层的叠层体构成的绝缘体。
7.如权利要求6所述的半导体装置，其特征在于：
所述凹凸部分包含所述半导体衬底的主表面上形成的沟；
为填充所述沟而形成所述绝缘体。
8.如权利要求7所述的半导体装置，其特征在于：还设有位于所述沟的内壁和所述绝缘体之间的阻挡膜。
9.如权利要求6所述的半导体装置，其特征在于：所述n型杂质元素为磷。
10.如权利要求6所述的半导体装置，其特征在于：所述多个氧化膜层中的一个氧化膜层中的所述n型杂质元素的浓度高于所设位置比所述一个氧化膜层更接近所述半导体衬底的其它氧化膜层的n型杂质元素的浓度。
11.一种半导体装置的制造方法，其中包括：制备含有形成凹凸部分的主表面的半导体衬底的工序；以及
交替地多次重复在所述凹凸部分上用化学气相淀积法形成硅膜的工序和通过氧化所述硅膜来形成氧化硅膜的工序来形成绝缘体的绝缘体形成工序。
12.如权利要求11所述的半导体装置的制造方法，其特征在于：形成所述硅膜的工序中，化学气相淀积法中使用的反应气体包括含n型杂质元素的气体。
13.如权利要求11所述的半导体装置的制造方法，其特征在于：所述绝缘体形成工序中，在形成所述硅膜的工序后且在形成所述氧化硅膜的工序前，进行通过让所述硅膜上接触含n型杂质元素的气体来向所述硅膜上导入所述n型杂质元素的工序。
14.如权利要求11所述的半导体装置的制造方法，其特征在于：
所述绝缘体形成工序中，
所述半导体衬底的温度设于520℃以上至750℃以下；
形成所述硅膜的工序中用于化学气相淀积法的反应气体含有甲硅烷气体；
形成所述氧化硅膜的工序中为氧化所述硅膜而接触硅膜的反应气体包含氧气和氢气的混合气体；
所述混合气体中所述氢气的体积比为1％以上至30％以下。
15.如权利要求11所述的半导体装置的制造方法，其特征在于：在所述绝缘体形成工序之前，还设有在所述半导体衬底的所述凹凸部分上形成阻挡膜的工序。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100466197C (zh) * 2004-03-16 2009-03-04 石川岛播磨重工业株式会社 半导体装置的制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
DE10361697B4 (de) * 2003-12-30 2011-08-11 Infineon Technologies AG, 81669 Verfahren zum Herstellen einer Grabenstruktur mit Oxidationsauskleidung, zum Herstellen einer integrierten Halbleiterschaltungsanordnung oder eines Chips, zum Herstellen eines Halbleiterbauelements sowie mit diesem Verfahren hergestellte integrierte Halbleiterschaltungsanordnung, hergestellter Chip, hergestelltes Halbleiterbauelement
US7053010B2 (en) 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
JP4305427B2 (ja) * 2005-08-02 2009-07-29 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP2008091614A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
TW200913169A (en) * 2007-09-13 2009-03-16 Powerchip Semiconductor Corp Method of fabricating flash memory
US8472716B2 (en) * 2007-12-05 2013-06-25 Canon Kabushiki Kaisha Block-based noise detection and reduction method with pixel level classification granularity
US8105956B2 (en) * 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
JP2010206218A (ja) * 2010-06-07 2010-09-16 Hitachi Kokusai Electric Inc シリコン酸化膜の形成方法
JP5457287B2 (ja) * 2010-06-24 2014-04-02 株式会社日立国際電気 基板処理装置、基板処理方法及び半導体デバイスの製造方法
JP5204809B2 (ja) * 2010-07-02 2013-06-05 株式会社日立国際電気 基板処理装置、基板処理方法及び半導体デバイスの製造方法
JP5686487B2 (ja) * 2011-06-03 2015-03-18 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US10796942B2 (en) * 2018-08-20 2020-10-06 Stmicroelectronics S.R.L. Semiconductor structure with partially embedded insulation region
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
JP7469209B2 (ja) 2020-10-01 2024-04-16 株式会社東海理化電機製作所 半導体集積回路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US4871689A (en) * 1987-11-17 1989-10-03 Motorola Inc. Multilayer trench isolation process and structure
DE59409300D1 (de) * 1993-06-23 2000-05-31 Siemens Ag Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
JPH09172061A (ja) * 1995-12-18 1997-06-30 Fuji Electric Co Ltd 半導体装置の製造方法
US6064104A (en) * 1996-01-31 2000-05-16 Advanced Micro Devices, Inc. Trench isolation structures with oxidized silicon regions and method for making the same
US5926717A (en) * 1996-12-10 1999-07-20 Advanced Micro Devices, Inc. Method of making an integrated circuit with oxidizable trench liner
US6136664A (en) * 1997-08-07 2000-10-24 International Business Machines Corporation Filling of high aspect ratio trench isolation
US6274455B1 (en) * 1997-12-29 2001-08-14 Hyundai Electronics Industries Co., Ltd. Method for isolating semiconductor device
US5989977A (en) * 1998-04-20 1999-11-23 Texas Instruments - Acer Incorporated Shallow trench isolation process
TW469579B (en) * 1998-09-19 2001-12-21 Winbond Electronics Corp Method for producing shallow trench isolation (STI)
US6297128B1 (en) * 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress
US6391784B1 (en) * 1999-07-21 2002-05-21 Advanced Micro Devices, Inc. Spacer-assisted ultranarrow shallow trench isolation formation
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures
US6316331B1 (en) * 2000-10-13 2001-11-13 Vanguard International Semiconductor Corp. Method of making dishing-free insulator in trench isolation
US6573154B1 (en) * 2000-10-26 2003-06-03 Institute Of Microelectronics High aspect ratio trench isolation process for surface micromachined sensors and actuators
KR100346844B1 (ko) * 2000-12-09 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
US6465325B2 (en) * 2001-02-27 2002-10-15 Fairchild Semiconductor Corporation Process for depositing and planarizing BPSG for dense trench MOSFET application
US6576530B1 (en) * 2002-10-01 2003-06-10 Nanya Technology Corporation Method of fabricating shallow trench isolation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100466197C (zh) * 2004-03-16 2009-03-04 石川岛播磨重工业株式会社 半导体装置的制造方法

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