JPH01259535A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01259535A JPH01259535A JP8763588A JP8763588A JPH01259535A JP H01259535 A JPH01259535 A JP H01259535A JP 8763588 A JP8763588 A JP 8763588A JP 8763588 A JP8763588 A JP 8763588A JP H01259535 A JPH01259535 A JP H01259535A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
半導体装置の製造方法、特に基板上の溝部または段差部
を平坦化するエツチング方法に間し、エツチング精廣の
向上を図り、量産化可能なエツチング方法の捷供を目的
とし、 溝部または段差部を有する基板上の一部に終点検出用膜
を形成する工程と、基板の全面に溝部または段差部を充
填するための膜を形成し、ｉｆ護膜上レジストを塗布し
て表面を平坦化する工程と、前記レジストｍおよび前記
溝部または段差部を充填するための膜の全面をエツチン
グし、前記終点検出用膜の露出を検出してエツチングを
終了する工程とを少な（とも有することを含み構成する
。
を平坦化するエツチング方法に間し、エツチング精廣の
向上を図り、量産化可能なエツチング方法の捷供を目的
とし、 溝部または段差部を有する基板上の一部に終点検出用膜
を形成する工程と、基板の全面に溝部または段差部を充
填するための膜を形成し、ｉｆ護膜上レジストを塗布し
て表面を平坦化する工程と、前記レジストｍおよび前記
溝部または段差部を充填するための膜の全面をエツチン
グし、前記終点検出用膜の露出を検出してエツチングを
終了する工程とを少な（とも有することを含み構成する
。
本発明は、半導体装置の製造方法に関する。さらに詳し
く説明すれば、基板上の溝部または段差部の平坦化に関
する。
く説明すれば、基板上の溝部または段差部の平坦化に関
する。
第２図は、従来例に係る基板の溝部の埋め込み工程の説
明図である０図において、２１はＳｌ基板、２２は別０
８膜、２３はレジスト層である。
明図である０図において、２１はＳｌ基板、２２は別０
８膜、２３はレジスト層である。
従来、Ｓｔ基ｔｊｊｉ２１の溝部の埋め込みは、ｓｉ基
板２１の上にＣＶＤ法によりＳｉＯ！膜２２を成長させ
た後、レジストを厚（塗布して表面が平らなレジスト層
２３を形成しく同図（ａ））、基板の全面をエツチング
する。このときレジスト［２３と絶縁膜２２はエツチン
グレートが同じため均等にエツチングされ、Ｓｉ基板２
１の表面が露出するまでエツチングして溝部の埋め込み
を行っていた（同図（ｂ））。 なお、このときのエツ
チングの終点検出は、一般に灰化したガスの組成を調べ
てＳｉ基板２１の露出を検知して終了とするエンドポイ
ント方式を採用している。
板２１の上にＣＶＤ法によりＳｉＯ！膜２２を成長させ
た後、レジストを厚（塗布して表面が平らなレジスト層
２３を形成しく同図（ａ））、基板の全面をエツチング
する。このときレジスト［２３と絶縁膜２２はエツチン
グレートが同じため均等にエツチングされ、Ｓｉ基板２
１の表面が露出するまでエツチングして溝部の埋め込み
を行っていた（同図（ｂ））。 なお、このときのエツ
チングの終点検出は、一般に灰化したガスの組成を調べ
てＳｉ基板２１の露出を検知して終了とするエンドポイ
ント方式を採用している。
従来のエンドポイント方式によるドライエツチングでは
、終点検出用の部材が露出するまでエツチングするので
、例えば終点検出用の部材としてＳｉ基板やＭ配線を選
択したときは、Ｓｉ基板や庸配゛線を傷つける欠点があ
る。
、終点検出用の部材が露出するまでエツチングするので
、例えば終点検出用の部材としてＳｉ基板やＭ配線を選
択したときは、Ｓｉ基板や庸配゛線を傷つける欠点があ
る。
このようなとき、終点検出用の部材（たとえばＳｉ基板
やＭ配ａｌｌ）の上にある程度の膜厚を残してエツチン
グを終了したいが、この場合は終点検出材がないのでエ
ンドポイント方式は適用できず、従ってコントロールエ
ッチにならざるを得ない。
やＭ配ａｌｌ）の上にある程度の膜厚を残してエツチン
グを終了したいが、この場合は終点検出材がないのでエ
ンドポイント方式は適用できず、従ってコントロールエ
ッチにならざるを得ない。
しかし、コントロールエッチでは削る膜厚の制御が難し
く、アンダーエッチやオーバーエッチが生じやすく量産
には不向きである。
く、アンダーエッチやオーバーエッチが生じやすく量産
には不向きである。
本発明は、エツチング積層の向上を図り、量産化可能な
基板を平坦化するエツチング方法の提供を目的とする。
基板を平坦化するエツチング方法の提供を目的とする。
前記目的は、溝部または段差部を有する基板上の一部に
終点検出用膜を形成する工程と、基板の全面に溝部また
は段差部を充填するための膜を形成し、該膜上にレジス
トを塗布して表面を平坦化する工程と、前記レジスト層
および前記溝部または段差部を充填するための膜の全面
をエツチングし、前記終点検出用膜の露出を検出してエ
ツチングを終了する工程とを少なくともをすることを特
徴とする半導体装置の製造方法により達成される。
終点検出用膜を形成する工程と、基板の全面に溝部また
は段差部を充填するための膜を形成し、該膜上にレジス
トを塗布して表面を平坦化する工程と、前記レジスト層
および前記溝部または段差部を充填するための膜の全面
をエツチングし、前記終点検出用膜の露出を検出してエ
ツチングを終了する工程とを少なくともをすることを特
徴とする半導体装置の製造方法により達成される。
本発明では、エツチングを終了したい地点に予め終点検
出用の膜を形成し、該終点検出用の膜を終点材とする終
点検出によりエツチングを終了するエンドポイント方式
の適用が可能となるので、基板上に残す膜厚の制御が容
易になる。
出用の膜を形成し、該終点検出用の膜を終点材とする終
点検出によりエツチングを終了するエンドポイント方式
の適用が可能となるので、基板上に残す膜厚の制御が容
易になる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る半導体装置の製造工程
説明図である０図において、１はｐ型Ｓｉ基板、２はｎ
″埋込層、３はｎ型エピタキシャル層、４は５１０１膜
、５は素子分離用のＵ溝、６は終点検出材となるポリ５
ｉｌｌ、７は素子分離用のＵ溝５を充填するＣＶＤ−５
ｉＯオ膜、８はレジスト層である。
。第１図は本発明の実施例に係る半導体装置の製造工程
説明図である０図において、１はｐ型Ｓｉ基板、２はｎ
″埋込層、３はｎ型エピタキシャル層、４は５１０１膜
、５は素子分離用のＵ溝、６は終点検出材となるポリ５
ｉｌｌ、７は素子分離用のＵ溝５を充填するＣＶＤ−５
ｉＯオ膜、８はレジスト層である。
以下、図を参照しながら素子間分離用のＵ溝の埋め込み
工程について説明する。
工程について説明する。
まず、ｐ型Ｓｉ基板１の上にｎ°埋込１２およびｎ型エ
ピタキシャルＮ３を形成し、選択的にエツチングして素
子分離用のＵ溝５（幅１〜２μｍ、深さ５μｍ）を形成
した後、熱酸化して基板の全面にＳｉｎ！膜４（膜厚２
０００人）を形成する（同図（ａ） ） 。
ピタキシャルＮ３を形成し、選択的にエツチングして素
子分離用のＵ溝５（幅１〜２μｍ、深さ５μｍ）を形成
した後、熱酸化して基板の全面にＳｉｎ！膜４（膜厚２
０００人）を形成する（同図（ａ） ） 。
次に、基板上に膜厚５００〜１０００人のポリＳｉ＃６
を形成し、該ポリＳｉ膜６を基板上の一部（素子形成に
不要な部分、例えばスクライプライン）に残してエツチ
ングにより除去する（同図（ｂ））。
を形成し、該ポリＳｉ膜６を基板上の一部（素子形成に
不要な部分、例えばスクライプライン）に残してエツチ
ングにより除去する（同図（ｂ））。
さらに、ＣＶ Ｄ −ｓｓｏ、膜？ （１１１１１〜２
μｍ）形成した上にレジストを塗布してレジストｌ１１
８を形成する。このときＵ溝５はＣＶＤ−５ｉｏｔ膜７
で埋められ、ｃｖｏ−ｓｔｏｗ膜７に生じる溝はレジ゛
ストＩｌＢで埋まる。なお、レジストＩｆｌＢの表面は
平らである（同図（ｃ））、。
μｍ）形成した上にレジストを塗布してレジストｌ１１
８を形成する。このときＵ溝５はＣＶＤ−５ｉｏｔ膜７
で埋められ、ｃｖｏ−ｓｔｏｗ膜７に生じる溝はレジ゛
ストＩｌＢで埋まる。なお、レジストＩｆｌＢの表面は
平らである（同図（ｃ））、。
続いて、ポリ５ｉｌｌ＊ ６を終点材としてエンドポイ
ント方式により、レジストＮ８およびＣＶＤ・５１０ｇ
膜７をフッ素系ガス（例えばＣＦ４ ）を用いてエツチ
ングする。このときレジストＷＩＪ８とＣＶＤ・５ｔｏ
Ｊ７のエツチングレートは同じくしてあり、７！５板表
面は均等に削られる。ポリ５ｉｌ１９６の露出を検出し
たら、ポリｓ＋膜ｅの膜厚分だけオーバーエッチをかけ
てエツチングを終了する（同Ｒ（ｄ））。
ント方式により、レジストＮ８およびＣＶＤ・５１０ｇ
膜７をフッ素系ガス（例えばＣＦ４ ）を用いてエツチ
ングする。このときレジストＷＩＪ８とＣＶＤ・５ｔｏ
Ｊ７のエツチングレートは同じくしてあり、７！５板表
面は均等に削られる。ポリ５ｉｌ１９６の露出を検出し
たら、ポリｓ＋膜ｅの膜厚分だけオーバーエッチをかけ
てエツチングを終了する（同Ｒ（ｄ））。
そして、等方性エツチングにより先の工程で露出したポ
リ５ｔｓｓを除去すると、本発明によるＵ溝部の埋込み
工程は終了する（同図（ｅ））。
リ５ｔｓｓを除去すると、本発明によるＵ溝部の埋込み
工程は終了する（同図（ｅ））。
さらに、ベース、エミッタ、コレクタを形成すると、本
発明の実施例に係る半導体装置であるバイポーラトラン
ジスタが完成する（同図（ｆ））。
発明の実施例に係る半導体装置であるバイポーラトラン
ジスタが完成する（同図（ｆ））。
このように本発明では、ＣＶＤ−５ｔＯ□１ＩＩＪ７を
形成する以前にポリＳｉ膜６を形成しておくので、この
ポリ５ｉ１６を終点材とするエンドポイント方式が可能
となり、５ｉＯｚ膜４を残してのエツチングが容易にで
きるようになり、量産に適した溝部埋め込み方法の掃供
が可能となる。
形成する以前にポリＳｉ膜６を形成しておくので、この
ポリ５ｉ１６を終点材とするエンドポイント方式が可能
となり、５ｉＯｚ膜４を残してのエツチングが容易にで
きるようになり、量産に適した溝部埋め込み方法の掃供
が可能となる。
なお、本実施例では終点検出用膜としてポリＳｉ膜６を
使用したが、この終点検出用の膜は終点検出可能な部材
であれば何でもよい、また、本実施例ではＣＶ Ｄ −
３ｔｏｗ）１９！ ７のエツチングについて説明したが
、エツチングする膜はＣＶ Ｄ −５ｉｏｔｌｌｌに限
らない０例えば５ｒｚＮａ Ｗ４を終点検出用としてポ
リＳｉ膜をエツチングする場合などにも本発明の適用は
可能である。
使用したが、この終点検出用の膜は終点検出可能な部材
であれば何でもよい、また、本実施例ではＣＶ Ｄ −
３ｔｏｗ）１９！ ７のエツチングについて説明したが
、エツチングする膜はＣＶ Ｄ −５ｉｏｔｌｌｌに限
らない０例えば５ｒｚＮａ Ｗ４を終点検出用としてポ
リＳｉ膜をエツチングする場合などにも本発明の適用は
可能である。
本発明によれば、エツチング終了地点に予め終点検出用
膜を形成し、該終点検出用膜の露出を検知してエツチン
グを終了するので、エツチング精度が向上する。従って
、量産化にも十分対応できるようになる。
膜を形成し、該終点検出用膜の露出を検知してエツチン
グを終了するので、エツチング精度が向上する。従って
、量産化にも十分対応できるようになる。
第１図は、本発明の実施例に係る半導体装置の製造工程
説明図、 第２図は、従来例に係る基板の溝部の埋め込み工程説明
図である。 （符号の説明） ｌ・・・ｐ型Ｓ１基板、 ２・・・ｎ゛埋込層、 ３・・・ｎ型エピタキシャル層、 ４・・・５１０．膜、 ５・・・Ｕ溝、 ６・・・ポリＳｉｎ。 ？ −ＣＶ Ｄ −５ｔｏｔｌｌｆｆ、８・・・レジス
ト層。 −・―−搏−舜−―峙■リー――働−噌・−−１第２図
説明図、 第２図は、従来例に係る基板の溝部の埋め込み工程説明
図である。 （符号の説明） ｌ・・・ｐ型Ｓ１基板、 ２・・・ｎ゛埋込層、 ３・・・ｎ型エピタキシャル層、 ４・・・５１０．膜、 ５・・・Ｕ溝、 ６・・・ポリＳｉｎ。 ？ −ＣＶ Ｄ −５ｔｏｔｌｌｆｆ、８・・・レジス
ト層。 −・―−搏−舜−―峙■リー――働−噌・−−１第２図
Claims (1)
- 【特許請求の範囲】 溝部または段差部を有する基板上の一部に終点検出用
膜を形成する工程と、 基板の全面に溝部または段差部を充填するための膜を形
成し、該膜上にレジストを塗布して表面を平坦化する工
程と、 前記レジスト層および前記溝部または段差部を充填する
ための膜の全面をエッチングし、前記終点検出用膜の露
出を検出してエッチングを終了する工程とを少なくとも
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8763588A JPH01259535A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8763588A JPH01259535A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259535A true JPH01259535A (ja) | 1989-10-17 |
Family
ID=13920438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8763588A Pending JPH01259535A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306691B1 (ko) * | 1997-11-07 | 2001-12-17 | 가네꼬 히사시 | 반도체장치의제조방법 |
-
1988
- 1988-04-08 JP JP8763588A patent/JPH01259535A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306691B1 (ko) * | 1997-11-07 | 2001-12-17 | 가네꼬 히사시 | 반도체장치의제조방법 |
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