JPS6191928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6191928A JPS6191928A JP21362784A JP21362784A JPS6191928A JP S6191928 A JPS6191928 A JP S6191928A JP 21362784 A JP21362784 A JP 21362784A JP 21362784 A JP21362784 A JP 21362784A JP S6191928 A JPS6191928 A JP S6191928A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にシリコ
ン基板をエツチングしてシリコントレンチを形成する方
法に関するものである。
ン基板をエツチングしてシリコントレンチを形成する方
法に関するものである。
従来この種のシリコントレンチを形成するための方法に
おいては、深いトレンチ形成が必要であるために、シリ
コン酸化膜を耐エツチング性マスクとして種々のフッ素
系、塩素系又は臭素系のエツチングガスを用いてシリコ
ンの異方性エツチングを行ない１．シリコントレンチを
形成していた。
おいては、深いトレンチ形成が必要であるために、シリ
コン酸化膜を耐エツチング性マスクとして種々のフッ素
系、塩素系又は臭素系のエツチングガスを用いてシリコ
ンの異方性エツチングを行ない１．シリコントレンチを
形成していた。
即ち、第２図（ａ）に示すように、シリコン半導体基板
ｌ上にシリコン酸化膜２を耐エツチング性マスクパター
ンとして、シリコントレンチを形成する以外の領域にパ
ターンを形成し、シリコン異方性エツチングした後、Ｕ
字形シリコントレンチ３を形成する。しかるにこのシリ
コントレンチ３に第２回申）に示すようにシリコン酸化
膜、シリコン窒化膜又は多結晶シリコン膜などの充填物
４を埋め込むと、その際に空隙５を生じ易く、これはシ
リコントレンチの形状に大きく依存するものである。
ｌ上にシリコン酸化膜２を耐エツチング性マスクパター
ンとして、シリコントレンチを形成する以外の領域にパ
ターンを形成し、シリコン異方性エツチングした後、Ｕ
字形シリコントレンチ３を形成する。しかるにこのシリ
コントレンチ３に第２回申）に示すようにシリコン酸化
膜、シリコン窒化膜又は多結晶シリコン膜などの充填物
４を埋め込むと、その際に空隙５を生じ易く、これはシ
リコントレンチの形状に大きく依存するものである。
このように、この従来方法によると、シリコントレンチ
の形状は、樽形又は垂直壁形となり、その後のトレンチ
内への絶縁物又は電極・配線材料などを埋め込む際に、
空隙が生じ易く、半導体素子の信頼性上大きな問題があ
った。
の形状は、樽形又は垂直壁形となり、その後のトレンチ
内への絶縁物又は電極・配線材料などを埋め込む際に、
空隙が生じ易く、半導体素子の信頼性上大きな問題があ
った。
この発明は、このような問題点を解消するためになされ
たもので、種々の充填物が空隙なく埋め込まれる形状の
トレンチを形成するための半導体装置の製造方法を得る
ことを目的とするものである。
たもので、種々の充填物が空隙なく埋め込まれる形状の
トレンチを形成するための半導体装置の製造方法を得る
ことを目的とするものである。
この発明に係る半導体装置の製造方法は、半導体基板上
にフォトレジストパターンを形成し、これを耐エツチン
グ性マスクとして上記基板を四塩化炭素ガスを主成分と
するドライプラズマエツチング法でエツチングするもの
である。
にフォトレジストパターンを形成し、これを耐エツチン
グ性マスクとして上記基板を四塩化炭素ガスを主成分と
するドライプラズマエツチング法でエツチングするもの
である。
この発明においては、半導体基板上にフォトレジストの
パターンを形成し、該フォトレジストを耐エツチング性
マスクとして四塩化炭素ガスを主成分とするドライプラ
ズマエツチング法により上記半導体基板をエツチングす
るから、充填物を空隙なく埋め込むことのできる７字形
状のトレンチが形成される。
パターンを形成し、該フォトレジストを耐エツチング性
マスクとして四塩化炭素ガスを主成分とするドライプラ
ズマエツチング法により上記半導体基板をエツチングす
るから、充填物を空隙なく埋め込むことのできる７字形
状のトレンチが形成される。
以下、この発明の実施例を図について説明する。
第１図（８）ないしくＣ１は本発明の一実施例の半導体
装置の製造方法を工程順に説明すやためのもので゛ あ
、す、ｌはシリコン半導体基板、６は該基板１上に形成
されたフォトレジストパターン、７はシリコンにエツチ
ングにより形成された７字形状のトレ、ンチ、４はトレ
ンチ７に埋め込まれた充填物であり、これは絶縁物又は
電極・配線材料等からなる。
装置の製造方法を工程順に説明すやためのもので゛ あ
、す、ｌはシリコン半導体基板、６は該基板１上に形成
されたフォトレジストパターン、７はシリコンにエツチ
ングにより形成された７字形状のトレ、ンチ、４はトレ
ンチ７に埋め込まれた充填物であり、これは絶縁物又は
電極・配線材料等からなる。
次に装置の製造方法について説明する。
まず第１図（ａｌに示すように、シリコン半導体基板１
上にフォトレジストＪＩ３ｊ’ ６のパターンを形成し
、次に第１図（ｂ）に示すように、該フォトレジスト膜
６を耐エツチング性゛マスクとして、四塩化炭素ガスプ
ラズマにより反応性イオンエツチングを行なうと、その
上部はテーパー状のプロファイル、その下部は微細な垂
直パターンであるＹ字状のトレンチ７が形成される。そ
して第１図（Ｃ）に示すように、７字形状のトレンチ７
ではこれに種々の充填物４が埋め込まれても空隙は生じ
ない。
上にフォトレジストＪＩ３ｊ’ ６のパターンを形成し
、次に第１図（ｂ）に示すように、該フォトレジスト膜
６を耐エツチング性゛マスクとして、四塩化炭素ガスプ
ラズマにより反応性イオンエツチングを行なうと、その
上部はテーパー状のプロファイル、その下部は微細な垂
直パターンであるＹ字状のトレンチ７が形成される。そ
して第１図（Ｃ）に示すように、７字形状のトレンチ７
ではこれに種々の充填物４が埋め込まれても空隙は生じ
ない。
このように本実施例の方法では、容易に７字形状トレン
チ７を形成でき、これに種々の充填物を空隙なく埋め込
むことができ、また従来法から比べると工程の簡略化が
できる。
チ７を形成でき、これに種々の充填物を空隙なく埋め込
むことができ、また従来法から比べると工程の簡略化が
できる。
なお、この発明は上記実施例に限定されるものではなく
、四塩化炭素ガスに酸素、窒素又は水素を混合すること
、例えば数ないし数十パーセントの酸素、窒素又は水素
を混合することによって、Ｙ字形トレンチの形状を変化
させることができる。
、四塩化炭素ガスに酸素、窒素又は水素を混合すること
、例えば数ないし数十パーセントの酸素、窒素又は水素
を混合することによって、Ｙ字形トレンチの形状を変化
させることができる。
又、エツチング法としては反応性イオンエツチングによ
るエツチングのみならず、種々のドライエツチング法を
適用できる。゛ 〔発明の効果〕 以上のように、この発明に係る半導体装置の製造方法に
よれば、フォトレジストパターンをマスクとして半導体
基板を四塩化炭素ガスを主成分とするドライエツチング
法によりエツチングしたので、充填物を空隙なく埋め込
むことのできる７字形状のトレンチが形成でき、また工
程を簡略化できる効果がある。
るエツチングのみならず、種々のドライエツチング法を
適用できる。゛ 〔発明の効果〕 以上のように、この発明に係る半導体装置の製造方法に
よれば、フォトレジストパターンをマスクとして半導体
基板を四塩化炭素ガスを主成分とするドライエツチング
法によりエツチングしたので、充填物を空隙なく埋め込
むことのできる７字形状のトレンチが形成でき、また工
程を簡略化できる効果がある。
第１図（ａｌ〜（ｅ）、はこの発明の一実施例による半
導体装置の製造方法を説明するための断面図、第２図（
８１，（ｂ）は従来の半導体装置の製造方法を説明する
ための断面図である。 １・・・シリコン半導体基板、６・・・フォトレジスト
膜。 なお図中同一符号は同−又は相当部分を示す。
導体装置の製造方法を説明するための断面図、第２図（
８１，（ｂ）は従来の半導体装置の製造方法を説明する
ための断面図である。 １・・・シリコン半導体基板、６・・・フォトレジスト
膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）半導体基板上にフォトレジストのパターンを形成
し、該フォトレジストを耐エッチング性マスクとして四
塩化炭素ガスを主成分とするドライプラズマエッチング
法により上記半導体基板をエッチングすることを特徴と
する半導体装置の製造方法。 - （２）上記ドライプラズマエッチング法は、上記四塩化
炭素ガスに数ないし数十パーセントの酸素、窒素又は水
素を混合したガスを用いるものであることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）上記ドライプラズマエッチング法が、反応性イオ
ンエッチングであることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21362784A JPS6191928A (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21362784A JPS6191928A (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191928A true JPS6191928A (ja) | 1986-05-10 |
Family
ID=16642285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21362784A Pending JPS6191928A (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6534379B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321573A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Etching method |
| JPS58100683A (ja) * | 1981-12-12 | 1983-06-15 | Nippon Telegr & Teleph Corp <Ntt> | プラズマエツチング方法 |
-
1984
- 1984-10-11 JP JP21362784A patent/JPS6191928A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321573A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Etching method |
| JPS58100683A (ja) * | 1981-12-12 | 1983-06-15 | Nippon Telegr & Teleph Corp <Ntt> | プラズマエツチング方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6432799B1 (en) | 1994-06-02 | 2002-08-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6649487B2 (en) | 1994-06-02 | 2003-11-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6534379B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
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