CN113165389A - 逻辑电路系统封装 - Google Patents

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CN113165389A
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logic
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clock
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Abstract

一种用于可更换打印设备部件的逻辑电路系统封装，所述逻辑电路系统封装包括用于与打印设备逻辑电路通信的接口以及至少一个逻辑电路。所述至少一个逻辑电路被配置为经由所述接口接收接通所述逻辑电路系统封装的时钟发生器的请求。所述至少一个逻辑电路被配置为经由所述接口接收选择内部时钟信号以进行采样的请求。所述至少一个逻辑电路被配置为经由所述接口接收参考时钟信号。所述至少一个逻辑电路被配置为经由所述接口发送数字值，所述数字值指示在所述参考时钟信号的预定数量的周期期间所选择的内部时钟信号的周期计数。

Description

逻辑电路系统封装
相关申请的交叉引用
本PCT申请要求于2019年4月5日提交的名称为“LOGIC CIRCUITRY(逻辑电路系统)”的PCT申请号PCT/US 2019/026133；于2019年4月5日提交的名称为“FLUID PROPERTYSENSOR(流体性质传感器)”的PCT申请号PCT/US 2019/026152；于2019年4月5日提交的名称为“LOGIC CIRCUITRY(逻辑电路系统)”的PCT申请号PCT/US2019/026161；以及于2018年12月3日提交的名称为“LOGIC CIRCUITRY(逻辑电路系统)”的PCT申请号PCT/US 2018/063631的权益；所有这些申请均通过引用并入本文。
背景技术
设备的子部件可以通过多种方式彼此通信。例如，可以使用串行外围接口(SPI)协议、蓝牙低功耗(BLE)、近场通信(NFC)或其他类型的数字或模拟通信。
一些二维(2D)和三维(3D)打印系统包括一个或多个可更换打印设备部件，诸如打印材料容器(例如，喷墨盒、碳粉盒、油墨供应件、3D打印剂供应件、构建材料供应件等)、喷墨打印头组件等等。在一些示例中，与(多个)可更换打印设备部件相关联的逻辑电路系统与其中安装有这些可更换打印设备部件的打印设备的逻辑电路系统进行通信，例如，传送诸如其标识、能力、状态的信息。在进一步示例中，打印材料容器可以包括用于执行一个或多个监视功能诸如打印材料水平感测的电路系统。
附图说明
图1图示了打印系统的一个示例。
图2图示了可更换打印设备部件的一个示例。
图3图示了打印设备的一个示例。
图4A至图4E图示了逻辑电路系统封装和处理电路系统的示例。
图5A图示了流体水平传感器的一个示例布置。
图5B图示了打印盒的一个示例的透视图。
图6图示了处理电路系统的另一个示例。
图7图示了逻辑电路系统封装的存储器的一个示例。
图8图示了逻辑电路系统封装的环形振荡器的一个示例。
图9图示了处理电路系统的另一个示例。
图10A至图10B是图示了可以由逻辑电路系统封装执行的方法的一个示例的流程图。
图11A至图11B是图示了可以由逻辑电路系统封装执行的方法的另一个示例的流程图。
图12A至图12D是图示了可以由逻辑电路系统封装执行的方法的另一个示例的流程图。
图13A至图13D是图示了可以由逻辑电路系统封装执行的方法的另一个示例的流程图。
图14A至图14B是图示了可以由逻辑电路系统封装执行的方法的另一个示例的流程图。
图15图示了逻辑电路系统封装的另一个示例。
具体实施方式
在以下具体实施方式中，对附图进行了参考，所述附图形成具体实施方式的一部分，并且在附图中通过说明的方式示出了可以实践本公开的具体示例。应当理解的是，在不脱离本公开的范围的情况下，可以利用其他示例并且可以作出结构或逻辑变化。因此以下具体实施方式不应当被理解为限制性的意义，并且本公开的范围由所附权利要求限定。应当理解的是，除非另外特别指出，否则本文所描述的各种示例的特征可以部分地或全部地彼此组合。
本文中在打印设备的背景下描述应用的一些示例。然而，并非所有示例都限于这种应用，并且可以在其他背景下使用本文中阐述的至少一些原理。本公开中引用的其他申请和专利的内容通过引用并入本文中。
在某些示例中，内部集成电路(I2C或I2C，本文中采用该记法)协议允许至少一个“主(master)”集成电路(IC)例如经由总线、I2C和其他通信协议与至少一个“从(slave)”IC通信，以根据时钟周期传送数据。例如，可以生成电压信号，其中，电压的值与数据相关联。例如，高于X伏的电压值可以指示逻辑“1”，而低于X伏的电压值可以指示逻辑“0”，其中，X是预定数值。通过在一系列时钟周期中的每个时钟周期中生成适当的电压，可以经由总线或另一通信链路传送数据。
某些示例打印材料容器具有利用I2C通信的从逻辑，但在其他示例中，也可以使用其他形式的数字或模拟通信。在I2C通信的示例中，主IC通常可以被提供为打印设备(其可以称为“主机(host)”)的一部分，并且可更换打印设备部件将包括“从”IC，但不必在所有示例中都如此。可以存在连接到I2C通信链路或总线的多个从IC(例如，不同颜色的打印剂的容器)。(多个)从IC可以包括处理器，用于在对来自打印系统的逻辑电路系统的请求作出响应之前执行数据操作。
打印设备和安装在该设备中的可更换打印设备部件(和/或其相应的逻辑电路系统)之间的通信可以促进各种功能。打印设备内的逻辑电路系统可以经由通信接口从与可更换打印设备部件相关联的逻辑电路系统接收信息，和/或可以向该可更换打印设备部件逻辑电路系统发送命令，这些命令可以包括用于将数据写入到与其相关联的存储器或从存储器读取数据的命令。
与可更换打印设备部件相关联的逻辑电路系统的一个示例可以包括时钟发生电路。该时钟发生电路可以包括用于生成环形振荡器时钟信号的环形振荡器、用于通过基于系统时钟分频器参数对环形振荡器信号进行分频来生成系统时钟信号的系统时钟分频器、以及用于通过基于SAR时钟分频器参数对环形振荡器信号进行分频来生成SAR时钟信号的逐次逼近寄存器(SAR)时钟分频器。该逻辑电路系统还可以包括振荡器测试控制器和计数器，以通过对在参考时钟(例如，I2C时钟)信号的预定数量的周期期间所选择的时钟信号的周期进行计数来对所选择的时钟信号进行采样。周期计数可以用于确定所选择的时钟信号的频率并用于配置时钟分频器。该时钟发生电路还可以包括抖动计数器，以使抖动的环形振荡器时钟信号能够减少电磁干扰(EMI)。
在一个示例中，可以通过获得在具有第一频率的第一参考时钟信号的预定数量的周期期间以及在具有第二频率的第二参考时钟信号的预定数量的周期期间所选择的时钟信号的周期计数来执行系统完整性测试。获得的周期计数应该与相应的参考时钟频率相对应。在另一个示例中，可以通过获得在针对所选择的时钟信号的第一抖动点和第二抖动点的参考时钟信号的预定数量的周期期间所选择的时钟信号的周期计数来执行系统完整性测试。获得的周期计数应该与相应的抖动点相对应。这两个系统完整性测试也可以组合为单个系统完整性测试。
在下文描述的至少一些示例中，描述了逻辑电路系统封装。该逻辑电路系统封装可以与可更换打印设备部件相关联，例如在内部或外部贴附到可更换打印设备部件，例如至少部分地在壳体内，并且适于经由作为打印设备的一部分提供的总线与打印设备控制器传送数据。
如本文中使用的术语“逻辑电路系统封装”指代可以彼此互连或通信地链接的一个或多个逻辑电路。在提供多于一个逻辑电路的情况下，这些逻辑电路可以被封装为单个单元，或者可以被单独地封装，或者不被封装，或者其某种组合。封装可以被布置或设置在单个基板或多个基板上。在一些示例中，封装可以直接贴附到盒壁。在一些示例中，封装可以包括接口，例如包括垫或引脚。封装接口可以旨在连接到打印设备部件的通信接口，该通信接口进而连接到打印设备逻辑电路，或者封装接口可以直接连接到打印设备逻辑电路。示例封装可以被配置为经由串行总线接口进行通信。在提供多于一个逻辑电路的情况下，这些逻辑电路可以彼此连接或与接口连接，以通过同一接口进行通信。
在一些示例中，每个逻辑电路系统封装设置有至少一个处理器和存储器。在一个示例中，逻辑电路系统封装可以是或者可以用作微控制器或安全微控制器。在使用时，逻辑电路系统封装可以粘附到可更换打印设备部件或与其集成。逻辑电路系统封装可以可替代地称为逻辑电路系统组件，或者简单地称为逻辑电路系统或处理电路系统。
在一些示例中，逻辑电路系统封装可以对来自主机(例如，打印设备)的各种类型的请求(或命令)作出响应。第一类型的请求可以包括对数据例如标识和/或认证信息的请求。来自主机的第二类型的请求可以是用于执行实体动作的请求，如执行至少一次测量。第三类型的请求可以是对数据处理动作的请求。可以存在附加类型的请求。在本公开中，命令也是一种类型的请求。
在一些示例中，可以存在与特定逻辑电路系统封装相关联的多于一个地址，其用于对通过总线发送的通信进行寻址，以识别作为通信的目标(并且因此在一些示例中，具有可更换打印设备部件)的逻辑电路系统封装。在一些示例中，不同请求由封装的不同逻辑电路处置。在一些示例中，不同逻辑电路可以与不同地址相关联。例如，密码认证的通信可以与安全的微控制器功能和第一I2C地址相关联，而其他通信可以与传感器电路以及第二和/或重新配置的I2C地址相关联。在某些示例中，经由第二和/或重新配置的地址进行的这些其他通信可以被加扰或以其他方式保护，而不使用用于安全微控制器功能的密钥。
在至少一些示例中，多个这种逻辑电路系统封装(其中每一个可以与不同的可更换打印设备部件相关联)可以连接到I2C总线。在一些示例中，逻辑电路系统封装的至少一个地址可以是例如根据I2C协议的I2C兼容的地址(下文中称为I2C地址)，以促进根据I2C协议在主到从之间的直接通信。例如，标准I2C通信地址的长度可以为7位或10位。在其他示例中，可以使用其他形式的数字和/或模拟通信。
图1图示了打印系统100的一个示例。打印系统100包括经由通信链路106与逻辑电路系统(该逻辑电路系统与可更换打印设备部件104相关联)通信的打印设备102。在一些示例中，通信链路106可以包括具有I2C能力的总线或I2C兼容的总线(下文中称为I2C总线)。尽管为了清楚起见，可更换打印设备部件104被示出为位于打印设备102外部，但在一些示例中，可更换打印设备部件104可以容纳在打印设备内。
可更换打印设备部件104可以包括例如打印材料容器或盒(其可以是用于3D打印的构建材料容器、用于2D打印的液体或干碳粉容器、或用于2D或3D打印的油墨或液体打印剂容器)，其可以在一些示例中包括打印头或其他分配或转移部件。可更换打印设备部件104可以例如包含打印设备102的消耗性资源、或寿命可能比打印设备102更短(在一些示例中，显著更短)的部件。此外，虽然该示例中示出了单个可更换打印设备部件104，但是在其他示例中，可以存在多个可更换打印设备部件，例如包括不同颜色的打印剂容器、打印头(其可以与容器成一体)等等。在其他示例中，打印设备部件104可以包括例如要由维修人员更换的服务部件，这些服务部件的示例可以包括打印头、碳粉处理盒或逻辑电路封装本身，以粘附到对应的打印设备部件并与兼容的打印设备逻辑电路通信。
图2图示了可更换打印设备部件200的一个示例，其可以提供图1的可更换打印设备部件104。可更换打印设备部件200包括数据接口202和逻辑电路系统封装204。在使用可更换打印设备部件200时，逻辑电路系统封装204对经由数据接口202接收到的数据进行解码。该逻辑电路系统可以执行如下文阐述的其他功能。数据接口202可以包括I2C或其他接口。在某些示例中，数据接口202可以是与逻辑电路系统封装204相同的封装的一部分。
在一些示例中，逻辑电路系统封装204可以进一步被配置为对数据进行编码以经由数据接口202进行发送。在一些示例中，可以存在所提供的多于一个数据接口202。在一些示例中，逻辑电路系统封装204可以被布置为在I2C通信中用作“从”。
图3图示了打印设备300的一个示例。打印设备300可以提供图1的打印设备102。打印设备300可以用作可更换部件的主机。打印设备300包括用于与可更换打印设备部件通信的接口302、以及控制器304。控制器304包括逻辑电路系统。在一些示例中，接口302是I2C接口。
在一些示例中，控制器304可以被配置为在I2C通信中用作主机或主。控制器304可以生成命令并向至少一个可更换打印设备部件200发送这些命令，并且可以接收并解码从其接收到的响应。在其他示例中，控制器304可以使用任何形式的数字或模拟通信与逻辑电路系统封装204通信。
可以单独地制造和/或出售打印设备102、300以及可更换打印设备部件104、200和/或其逻辑电路系统。在示例中，用户可以获取打印设备102、300并保留设备102、300多年，而在这些年中可以购买多个可更换打印设备部件104、200，例如随着在产生打印输出时使用打印剂。因此，打印设备102、300与可更换打印设备部件104、200之间可以存在至少一定程度的向前和/或向后兼容性。在许多情况下，这种兼容性可以由打印设备102、300提供，因为可更换打印设备部件104、200在其处理和/或存储器容量方面可能是相对资源受约束的。
图4A图示了逻辑电路系统封装400a的一个示例，其可以例如提供关于图2描述的逻辑电路系统封装204。逻辑电路系统封装400a可以与可更换打印设备部件200相关联，或者在一些示例中，可以贴附到该可更换打印设备部件和/或至少部分地并入该可更换打印设备部件内。
在一些示例中，逻辑电路系统封装400a可经由第一地址寻址，并且包括第一逻辑电路402a，其中，第一地址是用于第一逻辑电路402a的I2C地址。在一些示例中，第一地址可以是可配置的。在其他示例中，第一地址是固定地址(例如“硬连线的”)，其旨在在第一逻辑电路402a的生命周期期间保持相同的地址。在与第二地址相关联的时间段之外，第一地址可以在与打印设备逻辑电路连接时以及在与打印设备逻辑电路连接期间与逻辑电路系统封装400a相关联，如下文将阐述的。在要将多个可更换打印设备部件连接到单个打印设备的示例系统中，可以存在对应的多个不同的第一地址。在某些示例中，第一地址可以被视为用于逻辑电路系统封装400a或可更换打印部件的标准I2C地址。
在一些示例中，逻辑电路系统封装400a也可经由第二地址寻址。例如，第二地址可以与不同逻辑功能相关联，或至少部分地与不同于第一地址的数据相关联。在一些示例中，第二地址可以与不同硬件逻辑电路相关联，或与不同于第一地址的虚拟装置相关联。硬件逻辑电路可以包括模拟传感器功能。在一些示例中，逻辑电路系统封装400a可以包括用于存储第二地址的存储器(在一些示例中，以易失性方式)。在一些示例中，为此目的，存储器可以包括可编程地址存储器寄存器。第二地址可以具有默认的第二地址，但第二地址(存储器)的字段可以被重新配置为不同的地址。例如，第二地址可以通过第二地址命令重新配置为临时地址，由此在启用第二地址的每个时间段命令之后或在启用第二地址的每个时间段命令时将第二地址设置(返回)为默认第二地址。例如，第二地址可以在非重置(out-of-reset)状态下被设置为其默认地址，由此，在每次重置之后，第二地址可被重新配置为临时(即，重新配置的)地址。
在一些示例中，封装400a被配置为使得响应于向第一地址发送的指示第一时间段(以及在一些示例中的任务)的第一命令，封装400a可以通过各种方式作出响应。在一些示例中，封装400a被配置为使得其可在该时间段的持续时间内经由至少一个第二地址访问。可替代地或另外，在一些示例中，封装可以执行任务，该任务可以是第一命令中指定的任务。在其他示例中，封装可以执行不同的任务。第一命令可以例如由主机诸如其中安装有逻辑电路系统封装400a(或相关联的可更换打印设备部件)的打印设备来发送。如下面更详细地阐述的，该任务可以包括获得传感器读数。
进一步通信可以涉及要用于请求与这些存储器地址相关联的信息的存储器地址。这些存储器地址可以具有不同于逻辑电路系统封装400a的第一地址和第二地址的不同配置。例如，主机设备可以通过将存储器地址包括在读取命令中来请求将特定存储器寄存器读出到总线上。换句话说，主机设备可以了解和/或控制存储器的布置。例如，可以存在与第二地址相关联的多个存储器寄存器和对应的存储器地址。特定寄存器可以与某个值相关联，该值可以是静态的或可重新配置的。主机设备可以通过使用存储器地址识别寄存器来请求将该寄存器读出到总线上。在一些示例中，寄存器可以包括以下各项中的任一项或任何组合：(多个)地址寄存器、(多个)参数寄存器(例如，用于存储时钟使能、时钟分频器、和/或抖动参数)、(多个)传感器标识寄存器(其可以存储传感器类型的指示)、(多个)传感器读数寄存器(其可以存储使用传感器读取或确定的值)、(多个)传感器数量寄存器(其可以存储传感器的数量或计数)、(多个)版本标识寄存器、用于存储时钟周期的计数的(多个)存储器寄存器、用于存储指示逻辑电路系统的读/写历史的值的(多个)存储器寄存器、或其他寄存器。
图4B图示了逻辑电路系统封装400b的另一个示例。在该示例中，封装400b包括第一逻辑电路402b——在该示例中包括第一计时器404a，和第二逻辑电路406a——在该示例中包括第二计时器404b。虽然在该示例中，第一逻辑电路402b和第二逻辑电路406a中的每一者包括其自己的计时器404a、404b，但是在其他示例中，它们可以共享计时器或参考至少一个外部计时器。在进一步示例中，第一逻辑电路402b和第二逻辑电路406a由专用信号路径408链接。在不是图4B的主题的其他示例中，单个集成逻辑电路可以模拟第二逻辑电路的功能。
返回图4B，在一个示例中，逻辑电路系统封装400b可以接收包括两个数据字段的第一命令。第一数据字段是设置请求的操作模式的一字节数据字段。例如，可以存在多种预定义模式，如：第一模式，其中逻辑电路系统封装400b要忽略向第一地址发送的数据流量(例如，在执行任务时)；以及第二模式，其中逻辑电路系统封装400b要忽略向第一地址发送的数据流量并将使能信号发送到第二逻辑电路406a，如下文进一步阐述的。
第一命令可以包括附加字段，如地址字段和/或对确认的请求。
逻辑电路系统封装400b被配置为处理第一命令。如果无法遵从第一命令(例如，命令参数具有无效的长度或值，或者不可能启用第二逻辑电路406a)，则逻辑电路系统封装400b可以生成错误代码并将该错误代码输出到通信链路，以传回到例如打印设备中的主机逻辑电路系统。
然而，如果有效接收并且可以遵从第一命令，则逻辑电路系统封装400b例如利用计时器404a来测量包括在第一命令中的时间段的持续时间。在一些示例中，计时器404a可以包括数字“时钟树”。在其他示例中，计时器404a可以包括RC电路、环形振荡器(以下将参考图8进行描述)、或一些其他形式的振荡器或计时器。在其他示例中，计时器可以包括多个延迟电路，每个延迟电路被设置为在特定时间段之后期满，从而根据第一命令中指示的计时器时间段来选择延迟电路。
在该示例中，响应于接收到有效的第一命令，第一逻辑电路402b启用第二逻辑电路406a并有效地禁用第一地址，例如通过对第一逻辑电路402b委以处理任务。在一些示例中，启用第二逻辑电路406a包括由第一逻辑电路402b向第二逻辑电路406a发送激活信号。换句话说，在该示例中，逻辑电路系统封装400b被配置为使得第二逻辑电路406a由第一逻辑电路402b选择性地启用。第一逻辑电路402b被配置为使用第一计时器404a来确定启用的持续时间，即，设置启用的时间段。
在该示例中，第二逻辑电路406a通过第一逻辑电路402b经由信号路径408发送信号来启用，该信号路径可以是或可以不是专用信号路径408，即专用于启用第二逻辑电路406a。在一个示例中，第一逻辑电路402b可以具有连接到信号路径408的专用接触引脚或垫，该信号路径链接第一逻辑电路402b和第二逻辑电路406a。在特定示例中，专用接触引脚或垫可以是第一逻辑电路402b的通用输入/输出(GPIO)引脚。接触引脚/垫可以用作第二逻辑电路406a的使能触点。
在该示例中，第二逻辑电路406a可经由至少一个第二地址寻址。在一些示例中，当第二逻辑电路406a被激活或启用时，其可以具有初始或默认的第二地址，该初始或默认的第二地址可以是I2C地址或具有某种其他地址格式。第二逻辑电路406a可以从主或主机逻辑电路系统接收指令，以将初始第二地址重新配置为临时第二地址。在一些示例中，临时第二地址可以是由主或主机逻辑电路系统选择的地址。这可以允许第二逻辑电路406a被提供在同一I2C总线上的多个封装400之一中，该多个封装至少最初共享相同的初始第二地址。稍后可以由打印设备逻辑电路将此共享的默认地址设置为特定临时地址，由此允许该多个封装在其临时使用期间具有不同的第二地址，从而促进向每个单独封装的通信。同时，提供相同的初始第二地址可以具有制造或测试优点。
在一些示例中，第二逻辑电路406a可以包括存储器。存储器可以包括用于存储初始和/或临时第二地址的可编程地址寄存器(在一些示例中，以易失性方式)。在一些示例中，可以在I2C写入命令之后和/或通过执行I2C写入命令来设置第二地址。在一些示例中，第二地址在使能信号存在或为高时可以是可设置的，但是在使能信号不存在或为低时可以是不可设置的。当使能信号被移除时和/或在恢复对第二逻辑电路406a的启用时，可以将第二地址设置为默认地址。例如，每次信号路径408上的使能信号为低时，便可以重置第二逻辑电路406a或其(多个)相关部分。当第二逻辑电路406a或其(多个)相关部分切换为非重置时，可以设置默认地址。在一些示例中，默认地址是7位或10位标识值。在一些示例中，可以将默认地址和临时第二地址轮流写入到单个公共地址寄存器。例如，虽然第一逻辑电路的第一地址对于每种不同的相关联的打印材料是不同的(例如，不同颜色的油墨具有不同的第一地址)，但是第二逻辑电路对于不同的打印材料可以是相同的并且具有相同的初始值第二地址。
在图4B中图示的示例中，第二逻辑电路406a包括单元(cell)的第一阵列410、以及至少一个第二单元412或第二单元的第二阵列，所述第二单元的类型不同于第一阵列410中的单元。在一些示例中，第二逻辑电路406a可以包括与第一阵列410中的单元和至少一个第二单元412不同类型的附加传感器单元。多个传感器类型中的每一个可以通过不同的传感器ID来标识，而相同类型的单元阵列中的每个单元也可以通过传感器ID来标识。传感器ID可以包括用于选择阵列或类型的传感器类型ID和用于选择所选择的类型或阵列中的单元的传感器单元ID，由此，传感器单元ID也可以被称为“子”ID。传感器ID(包括子ID)可以包括地址和值的组合，例如寄存器地址和值。传感器单元阵列ID的地址和传感器单元ID的地址可以不同。例如，地址选择具有用于选择特定传感器或单元的功能的寄存器，并且在同一事务中，值分别选择传感器或单元。因此，第二逻辑电路系统可以包括寄存器和多路复用电路系统，以响应于传感器ID来选择传感器单元。在只有一个特定传感器类型的单元的示例中，一个传感器ID可能就足以选择该单元。同时，对于该单个传感器单元，不同的传感器“子”ID将不会影响传感器单元的选择，因为只有一个传感器单元。在本公开中，描述了传感器ID参数。传感器ID参数可以包括传感器ID。传感器ID参数可以包括传感器类型ID或传感器单元ID。相同的传感器ID(例如，用于选择传感器类型)和不同的传感器子ID(例如，用于选择传感器单元)可以用于选择不同的传感器单元。传感器ID参数可以仅包括传感器子ID，例如，在先前已设置传感器类型的情况下，因此仅需要选择传感器单元。
第一单元416a至416f、414a至414f和至少一个第二单元412可以包括电阻器。第一单元416a至416f、414a至414f和至少一个第二单元412可以包括传感器。在一个示例中，第一单元阵列410包括打印材料水平传感器，并且至少一个第二单元412包括另一个传感器和/或另一个传感器阵列，如应变感测单元阵列。其他传感器类型可以包括温度传感器、电阻器、二极管、裂纹传感器(例如，裂纹感测电阻器)等。
在该示例中，第一单元阵列410包括被配置为检测打印供应件的打印材料水平的传感器，该打印材料在一些示例中可以是固体，但在本文中描述的示例中是液体，例如油墨或其他液体打印剂。第一单元阵列410可以包括一系列温度传感器(例如，单元414a至414f)和一系列加热元件(例如，单元416a至416f)，这些温度传感器和加热元件例如与WO 2017/074342、WO 2017/184147、以及WO 2018/022038中描述的水平传感器阵列相比在结构和功能方面类似。在该示例中，电阻器单元414的电阻与其温度相关。加热器单元416可以用于直接或间接地使用介质来加热传感器单元414。传感器单元414的后续行为取决于其浸没于内的介质，例如其处于液体中(或在一些示例中，被包裹在固体介质中)还是处于空气中。浸没于液体中/被包裹的那些传感器单元可以比处于空气中的那些传感器单元通常更快失热，因为液体或固体可以比空气更好地将热从电阻器单元414传导出去。因此，液体水平可以基于哪些电阻器单元414暴露于空气来确定，并且这可以基于在由相关联的加热器单元416提供热脉冲之后(至少在该热脉冲开始时)其电阻的读数来确定。
在一些示例中，每个传感器单元414和加热器单元416以一个直接在另一个顶部上的方式堆叠。由每个加热器单元416生成的热可以基本上在空间上被包含在加热器元件布局的周边内，使得热传递基本上局限于堆叠在加热器单元416正上方的传感器单元414。在一些示例中，每个传感器单元414可以被布置在相关联的加热器单元416和流体/空气接口之间。
在该示例中，第二单元阵列412包括可以具有不同功能(如(多个)不同的感测功能)的多个不同的单元。例如，第一单元阵列410和第二单元阵列412可以包括不同的电阻器类型。可以在第二逻辑电路406a中提供用于不同功能的不同单元阵列410、412。可以提供多于两种不同的传感器类型，例如，可以提供三种、四种、五种或更多种传感器类型，其中，每个传感器类型可以由一个或多个传感器单元表示。某些单元或单元阵列可以用作激励器(例如，加热器)或参考单元，而不是用作传感器。
图4C图示了逻辑电路系统封装400c的第一逻辑电路402c和第二逻辑电路406b(其可以具有上文描述的电路/封装的任何属性)可以如何连接到I2C总线以及如何彼此连接的示例。如该图中示出的，电路402c、406b中的每一者具有连接到I2C总线的电力线、接地线、时钟钱和数据线的四个垫(或引脚)418a至418d。在另一个示例中，四个公共连接垫用于将这两个逻辑电路402c、406b连接到打印设备控制器接口的四个对应连接垫。注意到，在一些示例中，代替四个连接垫，可以存在更少的连接垫。例如，可以从时钟垫收集电力；可以提供内部时钟；或者可以通过另一个接地电路将封装接地；使得可以省略一个或多个垫或使其变为冗余。因此，在不同示例中，封装可以仅使用两个或三个接口垫和/或可以包括“虚设”垫。
电路402c、406b中的每一者具有接触引脚420，这些接触引脚由公共信号线422连接。第二电路的接触引脚420用作其使能触点。
在该示例中，第一逻辑电路402c和第二逻辑电路406b中的每一者包括存储器423a、423b。第一逻辑电路402c的存储器423a存储信息，该信息包括密码值(例如，密码密钥和/或可以从中得到密钥的种子值)以及相关联的可更换打印设备部件的标识数据和/或状态数据。在一些示例中，存储器423a可以存储表示打印材料的特性的数据，例如，其类型、颜色、颜色图、配方、批次号、年限等中的任何部分、或任何组合。第一逻辑电路402c可以是或者可以用作微控制器或安全微控制器。
在该示例中，第二逻辑电路406b的存储器423b包括可编程地址寄存器，用于在第二逻辑电路406b首次被启用时包含第二逻辑电路406b的初始地址并且随后在由打印设备传送了新的(临时)第二地址(在一些示例中，以易失性方式)之后包含该新的第二地址。在第二逻辑电路406b被启用之后，该新的(例如，临时)第二地址可以被编程到第二地址寄存器中，并且可以在启用时段结束时被有效地擦除或更换。在一些示例中，存储器423b可以进一步包括可编程寄存器，用于以易失性或非易失性方式存储读/写历史数据、单元(例如，电阻器或传感器)计数数据、模数转换器数据(ADC和/或DAC)、以及时钟计数中的任一项、或任何组合。存储器423b还可以接收和/或存储校准参数，如补偿参数和增益参数。下文更详细地描述了这种数据的使用。某些特性诸如单元计数或者ADC或DAC特性可以从第二逻辑电路得到，而不是作为单独数据存储在存储器上。
在一个示例中，第二逻辑电路406b的存储器423b存储以下各项中的任一项或任何组合：地址，例如第二I2C地址；呈修订ID形式的标识；以及例如，每个不同的单元阵列或者如果这些单元阵列具有相同单元数则多个不同的单元阵列的最后一个单元的索引号(其可以是单元数减去一，因为索引可以从0开始)。
在使用第二逻辑电路406b时，在一些操作状态下，第二逻辑电路406的存储器423b可以存储以下各项中的任一项或任何组合：计时器控制数据，其可以启用第二电路的计时器和/或在一些计时器诸如环形振荡器的情况下启用其中的频率抖动；抖动控制数据值(用于指示抖动方向和/或值)；以及计时器样本测试触发值(用于通过相对于可由第二逻辑电路406b测量的时钟周期对计时器采样来触发计时器的测试)。
虽然此处将存储器423a、423b示出为单独的存储器，但是它们可以组合为共享的存储器资源或以某种其他方式进行划分。存储器423a、423b可以包括单个或多个存储器装置，并且可以包括易失性存储器(例如，DRAM、SRAM、寄存器等)和非易失性存储器(例如，ROM、EEPROM、闪速存储器、EPROM、忆阻器等)中的任一项或任何组合。
虽然图4C中示出一个封装400c，但是可以存在以类似或不同配置附接到总线的多个封装。
图4D图示了与打印材料容器一起使用的处理电路系统424的示例。例如，处理电路系统424可以贴附到打印材料容器或与其成一体。如已经提到的，处理电路系统424可以包括本公开的任何其他逻辑电路系统封装的任何特征，或者可与本公开的任何其他逻辑电路系统封装相同。
在该示例中，处理电路系统424包括存储器426和第一逻辑电路402d，该第一逻辑电路启用从存储器426进行的读取操作。处理电路系统424可经由其中安装有打印材料容器的打印设备的接口总线访问，并且与第一地址和至少一个第二地址相关联。总线可以是I2C总线。第一地址可以是第一逻辑电路402d的I2C地址。第一逻辑电路402d可以具有本公开中描述的其他示例电路/封装的任何属性。
第一逻辑电路402d适于参与由其中安装有容器的打印设备对打印材料容器的认证。例如，这可以包括密码过程，如任何种类的以密码方式认证的通信或消息交换，例如基于存储在存储器426中并且可以与存储在打印机中的信息结合使用的密钥。在一些示例中，打印机可以存储与多个不同打印材料容器兼容的密钥的版本，以提供“共享秘密”的基础。在一些示例中，可以基于这种共享秘密来实施打印材料容器的认证。在一些示例中，第一逻辑电路402d可以参与消息以利用打印设备得到会话密钥，并且可以基于这种会话密钥使用消息认证码来签署消息。在美国专利公开号9619663中描述了根据本段落的被配置为以密码方式认证消息的逻辑电路的示例。
在一些示例中，存储器426可以存储包括以下各项的数据：标识数据和读/写历史数据。在一些示例中，存储器426进一步包括单元计数数据(例如，传感器计数数据)和时钟计数数据。时钟计数数据可以指示第一计时器404a和/或第二计时器404b(即，与第一逻辑电路或第二逻辑电路相关联的计时器)的时钟速度。在一些示例中，存储器426的至少一部分与第二逻辑电路诸如如上文关于图4B描述的第二逻辑电路406a的功能相关联。在一些示例中，存储在存储器426中的数据的至少一部分要响应于经由第二地址例如先前提到的初始或重新配置/临时的第二地址接收到的命令进行传送。在一些示例中，存储器426包括可编程地址寄存器或存储器字段，用于存储处理电路系统的第二地址(在一些示例中，以易失性方式)。第一逻辑电路402d可以启用从存储器426进行的读取操作和/或可以执行处理任务。
存储器426可以例如包括表示打印材料的特性的数据，例如其类型、颜色、批次号、年限等中的任一项或任何组合。存储器426可以例如包括要响应于经由第一地址接收到的命令而进行传送的数据。处理电路系统可以包括第一逻辑电路，用于启用从存储器进行的读取操作并执行处理任务。
在一些示例中，处理电路系统424被配置为使得在接收到经由第一地址向第一逻辑电路402d发送的指示任务和第一时间段的第一命令之后，处理电路系统424可在该第一时间段的持续时间内由至少一个第二地址访问。可替代地或另外，处理电路系统424可以被配置为使得响应于向使用第一地址寻址的第一逻辑电路402d发送的指示任务和第一时间段的第一命令，处理电路系统424在基本上如由处理电路系统424的计时器(例如，如上文描述的计时器404a、404b)测量的时间段的持续时间内忽视(例如，“忽略”或“不作出响应”)向第一地址发送的I2C流量。在一些示例中，处理电路系统可以另外执行任务，该任务可以是第一命令中指定的任务。如本文中关于在总线上发送的数据使用的术语“忽视”或“忽略”可以包括以下各项中的任一项或任何组合：不接收(在一些示例中，不将数据读取到存储器中)、不动作(例如，不遵循命令或指令)和/或不作出响应(即，不提供确认、和/或不以请求的数据作出响应)。
处理电路系统424可以具有本文中描述的逻辑电路系统封装400的任何属性。具体地，处理电路系统424可以进一步包括第二逻辑电路，其中，该第二逻辑电路可经由第二地址访问。在一些示例中，第二逻辑电路可以包括至少一个传感器，该至少一个传感器可由其中安装有打印材料容器的打印设备经由第二地址读取。在一些示例中，这种传感器可以包括打印材料水平传感器。在替代示例中，处理电路系统424可以包括单个一体的逻辑电路系统以及一种或多种类型的一个或多个传感器。
图4E图示了逻辑电路系统封装400d的第一逻辑电路402e和第二逻辑电路406c的另一个示例，该第一逻辑电路和第二逻辑电路可以具有本文中描述的相同名称的电路/封装的任何属性，第一逻辑电路和第二逻辑电路可以经由相应接口428a、428b连接到I2C总线以及彼此连接。在一个示例中，相应接口428a、428b连接到同一接触垫阵列，其中仅一个数据垫用于连接到同一串行I2C总线的这两个逻辑电路402e、406c。换句话说，在一些示例中，被寻址到第一地址和第二地址的通信是经由同一数据垫来接收。
在该示例中，第一逻辑电路402e包括微控制器430、存储器432和计时器434。微控制器430可以是安全微控制器或适于用作安全或非安全的微控制器的定制的集成电路系统。
在该示例中，第二逻辑电路406c包括：发送/接收模块436，其从连接有封装400d的总线接收时钟信号和数据信号；数据寄存器438；多路复用器440；数字控制器442；模拟偏压和模数转换器444；至少一个传感器或单元阵列446(其可以在一些示例中包括具有电阻器元件的一个或多个阵列的水平传感器)；以及上电重置(POR)装置448。POR装置448可以用于在不使用接触引脚420的情况下允许第二逻辑电路406c的操作。
模拟偏压和模数转换器444从(多个)传感器阵列446和从附加传感器450、452、454接收读数。例如，可以向感测电阻器提供电流，并且可以将所得电压转换为数字值。该数字值可以存储在寄存器中并通过I2C总线读出(即，作为串行数据位或作为“比特流”发送)。模数转换器444可以利用可以存储在寄存器中的参数，例如增益参数和/或补偿参数。
在该示例中，存在不同的附加单个传感器，包括例如环境温度传感器450、裂纹检测器452和/或流体温度传感器454中的至少一个。这些传感器可以分别感测环境温度、其上提供有逻辑电路系统的裸片的结构完整性、以及流体温度。
图5A图示了由与电路系统封装502相关联的传感器组件500实施的第二逻辑电路的可能实际布置的示例。传感器组件500可以包括薄膜堆叠，并且包括至少一个传感器阵列，如流体水平传感器阵列。该布置具有高的长宽比(例如，如沿着基板表面测量)，例如，宽度约为0.2mm，例如小于1mm、0.5mm或0.3mm，并且长度约为20mm，例如大于10mm，从而导致长宽比等于或高于大约20:1、40:1、60:1、80:1或100:1。在已安装条件下，可以沿着高度来测量长度。在该示例中，逻辑电路可以具有小于1mm、小于0.5mm或小于0.3mm的厚度，如在(例如，硅)基板的底部和相反的外表面之间所测量的。这些尺寸意味着，各个单元或传感器很小。传感器组件500可以被提供在相对刚性的载体504上，在该示例中，该载体也承载接地、时钟、电力和数据I2C总线触点。
图5B图示了包括本公开的任何示例的逻辑电路系统封装的打印盒512的透视图。打印盒512具有壳体514，该壳体的宽度W小于其高度H并且长度L或深度大于高度H。打印液体输出516(在该示例中，被提供在盒512的底面上的打印剂出口)、空气输入518和凹部520被提供在盒512的前面中。凹部520跨盒512的顶部延伸，并且逻辑电路系统封装502(例如，如上文描述的逻辑电路系统封装400a至400d)的I2C总线触点(即，垫)522被提供在凹部520的抵靠壳体514的侧壁内壁的一侧处、邻近壳体514的顶部和前部。在该示例中，数据触点是触点522中的最低触点。在该示例中，逻辑电路系统封装502被设置为抵靠侧壁的内侧。在一些示例中，逻辑电路系统封装502包括如图5A中所示的传感器组件。
在其他示例中，可更换打印设备部件包括本文中描述的任何示例的逻辑电路系统封装，其中，该部件进一步包括一定体积的液体。该部件的高度H可以大于宽度W并且长度L大于高度，宽度在两侧之间延伸。封装的接口垫可以设置在面向用于插入数据互连件的切口的一侧的内侧，这些接口垫沿高度方向在部件的顶部和前部附近延伸，并且数据垫是这些接口垫中的最底部垫，部件的液体和空气接口关于平行于高度H方向的相同竖直参考轴被设置在前部处，其中，该竖直轴平行于与这些接口垫相交的轴线并与其有一定距离(即，这些垫从该边缘部分地内缩距离D)。逻辑电路系统封装的其余部分也可以被设置为抵靠内侧。
将了解的是，由于在装运和用户搬运期间或在产品的寿命内逻辑电路系统可能发生电短路或损坏的风险，将逻辑电路系统放置在打印材料盒内可能对盒的可靠性造成挑战。
受损传感器可能提供不准确的测量结果，并且在评估这些测量结果时导致打印设备做出不适当的决策。因此，可以使用某种方法来验证基于特定通信序列与逻辑电路系统进行的通信是否提供了预期结果。这可以校验逻辑电路系统的操作健康状态。
图6图示了处理电路系统600的另一个示例。处理电路系统600包括接口(例如，I2C接口)602、时钟发生器604、时钟发生器测试控制器606、以及计数器608。接口602电耦接至时钟发生器测试控制器606。时钟发生器测试控制器606的输出电耦接至计数器608的控制输入。计数器608的输入电耦接至时钟发生器604的输出。计数器608的输出在结果信号路径610上提供结果(即计数)。
时钟发生器604生成第一时钟信号。时钟发生器604可以包括环形振荡器或另一合适的时钟发生电路。时钟发生器测试控制器606通过接口602接收参考时钟信号(例如，I2C时钟信号)。计数器608由时钟发生器测试控制器606控制，以对在参考时钟信号的预定数量的周期期间由时钟发生器604生成的第一时钟信号的周期进行计数。然后可以通过将周期计数除以参考时钟信号的周期的预定数量乘以该参考时钟信号的周期来确定第一时钟信号的频率。第一时钟信号的频率可以用于确定处理电路系统600是否如预期的那样操作和/或作为校验过程的一部分来操作。如以下将参考图9进行描述的，第一时钟信号的频率还可用于确定时钟分频器参数，这些时钟分频器参数用于基于第一时钟信号来设置第二时钟信号和/或第三时钟信号的频率。
图7图示了逻辑电路系统封装诸如逻辑电路系统封装400a至400d或处理电路系统424的存储器612的一个示例。存储器612可以包括易失性存储器或非易失性存储器。在一个示例中，存储器612包括寄存器。第一寄存器613可以存储周期计数的最高有效位，如由图6的处理电路系统600的计数器608输出的周期计数。第二寄存器614可以存储周期计数的最低有效位。第三寄存器615可以存储用于系统时钟信号的系统时钟分频器参数，该系统时钟信号可以是基于由时钟发生器604生成的第一时钟信号的第二时钟信号。第四寄存器616可以存储用于逐次逼近寄存器(SAR)时钟信号的SAR时钟分频器参数，该SAR时钟信号可以是基于第一时钟信号的第三时钟信号。第五寄存器617可以存储抖动参数。如以下参考图8所描述的，抖动参数可以用于设置环形振荡器的反馈路径，以调整所生成的时钟信号的频率。
系统时钟分频器参数、SAR时钟分频器参数、以及抖动参数可以由打印设备逻辑电路经由接口(例如，I2C接口)写入存储器612。周期计数最高有效位和周期计数最低有效位可以由打印设备逻辑电路经由该接口读取。在一个示例中，寄存器613至617中的每一个是8位寄存器。
图8图示了逻辑电路系统封装诸如逻辑电路系统封装400a至400d或处理电路系统424或600的环形振荡器620的一个示例。环形振荡器620在环形振荡器输出信号路径632上生成环形振荡器时钟信号。环形振荡器620包括I2C接口622、抖动寄存器/计数器624、多路复用器626、128个级6280至628127、以及8个反馈路径6300至6307。级6280的输入电耦接至环形振荡器输出信号路径632并且被反相。每个级(即，缓冲器)6280至628126的输出分别电耦接至下一个级6281至628127的输入。每个级628120至628127的输出通过对应的反馈路径6300至6307耦接至多路复用器626的输入。I2C接口622电耦接至抖动寄存器/计数器624。抖动寄存器/计数器624的输出电耦接至多路复用器626的控制输入，并且抖动寄存器/计数器624的输入电耦接至环形振荡器输出信号路径632。多路复用器626的输出在环形振荡器输出信号路径632上提供环形振荡器时钟信号。
抖动寄存器/计数器624可以经由I2C接口622接收抖动使能信号和/或抖动参数。抖动寄存器/计数器624控制多路复用器626以选择反馈路径6300至6307，以生成具有略微不同的频率的环形振荡器时钟信号。启用抖动后，减少了电磁干扰(EMI)。当启用抖动时，抖动寄存器/计数器624的自动反转上/下计数器(例如3位计数器)可以由环形振荡器输出钟控，以基于计数器值来控制反馈路径。例如，可以使用三角波类型的抖动，其中，128级环形振荡器随时间(周期)推移的反馈点将为(按级数)：120、121、122、123、124、125、126、127、126、125、124、123、122、121、120、121、122等。这导致相对于平均(抖动)频率+/-2.81％的(数学)频率抖动。实际抖动可能约为+/-3.2％，因为电路可能包括一些额外的固定延迟。当禁用抖动时，可以基于存储在抖动寄存器/计数器624的抖动寄存器中的抖动参数来选择反馈路径。
如以下将参考图9所描述的，环形振荡器620可能对过程、电压和温度(PVT)的变化敏感，但是可以被分频以生成具有期望频率的内部时钟信号。以这种方式，不需要更容忍PVT的设计或制造修整过程，从而降低了环形振荡器620的复杂度和成本。在一个示例中，环形振荡器时钟信号可以具有大约18MHz的频率，而分频后的内部时钟信号可以具有大约1MHz的频率。在其他示例中，环形振荡器时钟信号和分频后的内部时钟信号可以具有其他合适的频率。
图9图示了处理电路系统640的另一个示例。处理电路系统640包括I2C接口642、振荡器测试控制器644、环形振荡器646、抖动计数器648、多路复用器650、系统时钟分频器652、SAR时钟分频器654、多路复用器656、计数器658、以及(多个)结果寄存器660。I2C接口642可以通过通信路径662通信地耦接至打印设备逻辑电路。I2C接口642通过信号路径664通信地耦接至抖动计数器648的输入、通过信号路径666通信地耦接至振荡器测试控制器644、并且通过信号路径668通信地耦接至(多个)结果寄存器660的输出。振荡器测试控制器644通过信号路径670电耦接至计数器658的控制输入。
抖动计数器648通过使能抖动信号路径672接收使能信号。抖动计数器648的输出通过信号路径674电耦接至环形振荡器646的控制输入，并且抖动计数器648的输入通过信号路径676电耦接至环形振荡器646的输出。环形振荡器646的使能输入通过使能振荡器信号路径678接收使能信号。环形振荡器646的时钟输出通过信号路径680电耦接至多路复用器650的第一数据输入(即输入0)。多路复用器650的第二数据输入(即输入1)通过I2C测试时钟信号路径682接收I2C测试时钟。多路复用器650的控制输入通过测试模式使能信号路径684接收测试模式使能信号。
多路复用器650的输出通过信号路径686电耦接至系统时钟分频器652的时钟输入、多路复用器656的第二数据输入(即输入1)、以及SAR时钟分频器654的时钟输入。系统时钟分频器652的控制输入通过系统时钟分频器值信号路径688接收系统时钟分频器值。系统时钟分频器652的时钟输出通过系统时钟信号路径690提供系统时钟并电耦接至多路复用器656的第一数据输入(即输入0)。SAR时钟分频器654的控制输入通过SAR时钟分频器值信号路径692接收SAR时钟分频器值。SAR时钟分频器654的时钟输出通过SAR时钟信号路径694提供SAR时钟并电耦接至多路复用器656的第三数据输入(即输入2)。多路复用器656的控制输入在测试时钟选择信号路径696上接收测试时钟选择信号。多路复用器656的输出通过信号路径698电耦接至计数器658的输入。计数器658的输出通过信号路径699电耦接至(多个)结果寄存器660的输入。
I2C接口642可以从打印设备逻辑电路接收写入命令，该写入命令包括系统时钟分频器参数、SAR时钟分频器参数、使能振荡器参数、使能抖动参数、测试模式使能参数、以及测试时钟选择参数。这些参数可以被存储在处理电路系统640的存储器(未示出)中，如寄存器。这些参数被传递到相应的信号路径688、692、678、672、684和696，以控制相应的部件652、654、646、648、650和656。
环形振荡器646可以由先前参考图8描述和图示的环形振荡器620提供。响应于信号路径678上的使能振荡器信号，启用环形振荡器646。启用环形振荡器646后，在信号路径680上输出环形振荡器时钟信号。禁用环形振荡器646后，在信号路径680上不输出信号。在一些示例中，环形振荡器时钟信号可以被称为第一时钟信号。如先前所提及的，环形振荡器时钟信号可以具有大约18MHz的频率或另一合适的频率。
响应于信号路径672上的使能抖动信号，启用抖动计数器648。启用抖动后，抖动计数器648是活动的，并且基于信号路径674上的当前计数器值输出来改变环形振荡器646的反馈路径，以生成抖动的环形振荡器时钟信号。启用抖动后，抖动计数器648的计数随着信号路径676上的环形振荡器时钟信号的每个周期而更新。当禁用抖动时，可以基于由打印设备逻辑电路(例如，经由I2C接口642)写入到处理电路系统640的抖动参数来选择环形振荡器646的反馈路径。
多路复用器650基于信号路径684上的测试模式使能信号将环形振荡器时钟信号和I2C测试时钟信号中的一者传递到信号路径686。响应于与多路复用器650的输入0相对应的、信号路径684上的测试模式使能信号的第一值，多路复用器650将信号路径680上的环形振荡器时钟信号传递到信号路径686。响应于与多路复用器650的输入1相对应的、信号路径684上的测试模式使能信号的第二值，多路复用器650将信号路径682上的I2C测试时钟信号传递到信号路径686。I2C测试时钟信号可以通过I2C接口642被接收，并且可以用于测试处理电路系统640，以确定处理电路系统640是否如预期的那样操作或作为处理电路系统640的校验过程的一部分来操作。
系统时钟分频器652提供第一时钟分频器，以基于信号路径686上的环形振荡器时钟信号(即，通过多路复用器650传递环形振荡器时钟信号)在系统时钟信号路径690上生成系统时钟(即第二时钟信号)。系统时钟分频器652基于信号路径688上的系统时钟分频器值来对环形振荡器时钟信号进行分频。在一个示例中，系统时钟分频器652是8位分频器。系统时钟是用于操作逻辑电路系统封装的主时钟。
SAR时钟分频器654提供第二时钟分频器，以基于信号路径686上的环形振荡器时钟信号(即，通过多路复用器650传递环形振荡器时钟信号)在SAR时钟信号路径694上生成SAR时钟(即第三时钟信号)。SAR时钟分频器654基于信号路径692上的SAR时钟分频器值来对环形振荡器时钟信号进行分频。在一个示例中，SAR时钟分频器654是6位分频器。SAR时钟用于操作逻辑电路系统封装的逐次逼近模数转换器。
多路复用器656提供选择电路，以基于信号路径696上的测试时钟选择信号将环形振荡器时钟信号(即第一时钟信号，通过多路复用器650传递环形振荡器时钟信号)、系统时钟信号(即第二时钟信号)、以及SAR时钟信号(即第三时钟信号)中的一者传递到计数器658。响应于与多路复用器656的输入0相对应的、信号路径696上的测试时钟选择信号的第一值，多路复用器656将信号路径690上的系统时钟信号传递到信号路径698。响应于与多路复用器656的输入1相对应的、信号路径696上的测试时钟选择信号的第二值，多路复用器656将信号路径686上的环形振荡器时钟信号传递到信号路径698。响应于与多路复用器656的输入2相对应的、信号路径696上的测试时钟选择信号的第三值，多路复用器656将信号路径694上的SAR时钟信号传递到信号路径698。
计数器658通过信号路径670由振荡器测试控制器644控制，以对在参考时钟信号的预定数量的周期期间信号路径698上的所选择的时钟信号的周期进行计数。参考时钟信号可以是通过I2C接口642接收的I2C时钟信号。在一个示例中，可以提供I2C时钟信号作为对所选择的时钟信号进行采样的命令的一部分。在一个示例中，周期的预定数量是8个周期。在其他示例中，周期的预定数量可以包括另一合适的周期数量。
所选择的时钟信号的周期计数被写入到(多个)结果寄存器660。在一个示例中，(多个)结果寄存器660包括用于存储周期计数的最高有效位的第一8位寄存器，以及用于存储周期计数的最低有效位的第二8位寄存器。在这种情况下，可以通过I2C接口642接收来自打印设备逻辑电路的第一读取命令以读取第一8位寄存器，并且可以通过I2C接口642接收来自打印设备逻辑电路的第二读取命令以读取第二8位寄存器。
所选择的时钟信号的周期计数可以被打印设备逻辑电路用来通过将周期计数除以以下结果来确定所选择的时钟信号的频率：I2C时钟信号的周期的预定数量乘以I2C时钟周期。所选择的时钟信号的频率可以被打印设备逻辑电路用来调整和/或验证系统时钟分频器参数和SAR时钟分频器参数，以使得系统时钟和SAR时钟具有期望的频率。在一个示例中，系统时钟分频器参数和SAR时钟分频器参数被选择为使得系统时钟和SAR时钟均具有大约1MHz的频率。在其他示例中，系统时钟分频器参数和SAR时钟分频器参数被选择为使得系统时钟和SAR时钟具有其他合适的频率。
在一些示例中，处理电路系统640可以用于首先测量环形振荡器时钟信号的频率。基于环形振荡器时钟频率，可以计算系统时钟分频器参数和SAR时钟分频器参数并将它们发送到处理电路系统640，以生成所期望的系统时钟和SAR时钟。接下来，处理电路系统640可以用于分别测量所得系统时钟频率和所得SAR时钟频率，以验证它们是否正以正确的频率运行。在这些测量期间，可以启用或禁用抖动，但是如果期望减少可能的EMI，则应启用抖动。
图10A至图10B是图示了方法700的一个示例的流程图，该方法可以由逻辑电路系统封装诸如逻辑电路系统封装400a至400d或由处理电路系统424、600或640执行。如图10A所示，在702处，逻辑电路系统封装的至少一个逻辑电路可以经由接口接收接通逻辑电路系统封装的时钟发生器的请求。在704处，该至少一个逻辑电路可以经由接口接收选择内部时钟信号以进行采样的请求。在706处，该至少一个逻辑电路可以经由接口接收参考时钟信号。在708处，该至少一个逻辑电路可以经由接口发送数字值，该数字值指示在参考时钟信号的预定数量的周期期间所选择的内部时钟信号的周期计数。该数字值可以包括两个字节。在一个示例中，参考时钟信号的周期的预定数量等于八个周期。
在一些示例中，时钟发生器包括环形振荡器(例如，图9的环形振荡器646)。在这种情况下，该选择内部时钟信号以进行采样的请求可以指示环形振荡器时钟信号、从该环形振荡器时钟信号得到的系统时钟信号、或从该环形振荡器时钟信号得到的逐次逼近寄存器(SAR)时钟信号。
如图10B所示，在710处，该至少一个逻辑电路可以进一步经由接口接收系统时钟分频器参数，该系统时钟分频器参数用于配置系统时钟分频器(例如，系统时钟分频器652)以对环形振荡器时钟信号进行分频，以生成系统时钟信号。在712处，该至少一个逻辑电路可以经由接口接收SAR时钟分频器参数，该SAR时钟分频器参数用于配置SAR时钟分频器(例如，SAR时钟分频器654)以对环形振荡器时钟信号进行分频，以生成SAR时钟信号。接口可以包括I2C接口(例如，I2C接口642)，并且参考时钟信号可以包括通过I2C接口接收的I2C时钟信号。
图11A至图11B是图示了方法720的另一个示例的流程图，该方法可以由逻辑电路系统封装诸如逻辑电路系统封装400a至400d或由处理电路系统424、600或640执行。如图11A所示，在722处，方法720包括经由打印设备逻辑电路接通逻辑电路系统封装的环形振荡器(例如，图9的环形振荡器646)。在724处，方法720包括经由打印设备逻辑电路选择逻辑电路系统封装的内部时钟信号以进行采样。在726处，方法720包括经由打印设备逻辑电路发起对逻辑电路系统封装的所选择的内部时钟信号的采样。在728处，方法720包括经由逻辑电路系统封装对在参考时钟信号的预定数量的周期期间所选择的内部时钟信号的周期进行计数。在730处，方法720包括经由打印设备逻辑电路基于周期计数来计算所选择的内部时钟信号的频率。
计算所选择的内部时钟信号的频率包括将周期计数除以以下结果：周期的预定数量乘以参考时钟信号的时钟周期。在一个示例中，发起对所选择的内部时钟信号的采样包括通过I2C接口将来自打印设备逻辑电路的命令发送到逻辑电路系统封装。在这种情况下，参考时钟可以包括该命令的I2C时钟。在一个示例中，选择内部时钟信号包括选择以下各项之一：环形振荡器时钟信号、从该环形振荡器时钟信号得到的系统时钟信号、或从该环形振荡器时钟信号得到的逐次逼近寄存器(SAR)时钟信号。
如图11B所示，在732处，方法720可以进一步包括：设置系统时钟分频器参数，以通过基于系统时钟分频器参数对环形振荡器时钟信号进行分频来生成系统时钟信号。在734处，方法720可以进一步包括：设置SAR时钟分频器参数，以通过基于SAR时钟分频器参数对环形振荡器时钟信号进行分频来生成SAR时钟信号。
图12A至图12D是图示了方法740的另一个示例的流程图，该方法可以由逻辑电路系统封装诸如逻辑电路系统封装400a至400d或由处理电路系统424、600或640执行。如图12A所示，在742处，逻辑电路系统封装的至少一个逻辑电路可以经由接口接收请求和参考时钟信号。在744处，该至少一个逻辑电路可以响应于请求和参考时钟信号而经由接口发送指示计数的数字值，其中，该数字值基于参考时钟信号而变化。在一个示例中，该至少一个逻辑电路包括时钟发生器，以基于所接收的参考时钟信号来得到计数。
在一些示例中，请求包括第一读取请求和第二读取请求，该第一读取请求和该第二读取请求包括不同的读取地址。在这种情况下，如图12B所示，在746处，该至少一个逻辑电路可以进一步经由接口接收第一读取请求。在748处，该至少一个逻辑电路可以响应于第一读取请求而经由接口发送数字值的第一部分。在750处，该至少一个逻辑电路可以经由接口接收第二读取请求。在752处，该至少一个逻辑电路可以响应于第二读取请求而经由接口发送数字值的第二部分。在一个示例中，数字值的第一部分包括数字值的最高有效位，并且数字值的第二部分包括数字值的最低有效位。
如图12C所示，在754处，该至少一个逻辑电路可以进一步经由接口接收第一请求。在756处，该至少一个逻辑电路可以经由接口接收第一参考时钟信号。在758处，该至少一个逻辑电路可以响应于第一请求而经由接口发送第一数字值，该第一数字值指示在第一参考时钟信号的预定数量的周期期间的第一计数。在760处，该至少一个逻辑电路可以经由接口接收第二请求。在762处，该至少一个逻辑电路可以经由接口接收第二参考时钟信号。在764处，该至少一个逻辑电路可以响应于第二请求而经由接口发送第二数字值，该第二数字值指示在第二参考时钟信号的预定数量的周期期间的第二计数，其中，第一数字值不同于第二数字值。
在一个示例中，第一请求是选择内部时钟信号以进行采样。在这种情况下，第一数字值指示在第一参考时钟信号的预定数量的周期期间所选择的内部时钟信号的第一周期计数。并且在这种情况下，第二请求是选择内部时钟信号以进行采样，并且第二数字值指示在第二参考时钟信号的预定数量的周期期间所选择的内部时钟信号的第二周期计数。在一些示例中，第一参考时钟信号具有第一频率，并且第二参考时钟信号具有不同于第一频率的第二频率。在一个示例中，第一频率大于第二频率，并且第一数字值小于第二数字值。在另一个示例中，第一频率小于第二频率，并且第一数字值大于第二数字值。
该至少一个逻辑电路可以包括用于生成内部时钟信号的时钟发生器。如图12D所示，在766处，在接收到第一请求之前，该至少一个逻辑电路可以进一步经由接口接收接通时钟发生器的请求。在一个示例中，时钟发生器包括环形振荡器。在这种情况下，选择内部时钟信号以进行采样的第一请求可以指示环形振荡器时钟信号。在一些示例中，第一数字值和第二数字值各自包括两个字节。第一参考时钟信号和第二参考时钟信号的周期的预定数量可以等于八个周期。接口可以包括I2C接口，并且第一参考时钟信号和第二参考时钟信号可以各自包括通过I2C接口接收的I2C时钟信号。
图13A至图13D是图示了方法800的另一个示例的流程图，该方法可以由逻辑电路系统封装诸如逻辑电路系统封装400a至400d或由处理电路系统424、600或640执行。如图13A所示，在802处，逻辑电路系统封装的至少一个逻辑电路可以经由接口接收请求、抖动参数、以及参考时钟信号。在804处，该至少一个逻辑电路可以响应于请求、抖动参数、以及参考时钟信号而经由接口发送指示计数的数字值，其中，该数字值基于抖动参数而变化。在一个示例中，该至少一个逻辑电路包括时钟发生器，以基于所接收的抖动参数和参考时钟信号来得到计数。
在一些示例中，请求可以包括第一读取请求和第二读取请求，该第一读取请求和该第二读取请求包括不同的读取地址。在这种情况下，如图13B所示，在806处，该至少一个逻辑电路可以进一步经由接口接收第一读取请求。在808处，该至少一个逻辑电路可以响应于第一读取请求而经由接口发送数字值的第一部分。在810处，该至少一个逻辑电路可以经由接口接收第二读取请求。在812处，该至少一个逻辑电路可以响应于第二读取请求而经由接口发送数字值的第二部分。在一个示例中，数字值的第一部分包括数字值的最高有效位，并且数字值的第二部分包括数字值的最低有效位。
如图13C所示，在814处，该至少一个逻辑电路可以进一步经由接口接收第一抖动参数。在816处，该至少一个逻辑电路可以经由接口接收第一请求。在818处，该至少一个逻辑电路可以经由接口接收参考时钟信号。在820处，该至少一个逻辑电路可以响应于第一请求而经由接口发送第一数字值，该第一数字值指示在参考时钟信号的预定数量的周期期间的第一计数。在822处，该至少一个逻辑电路可以经由接口接收第二抖动参数。在824处，该至少一个逻辑电路可以经由接口接收第二请求。在826处，该至少一个逻辑电路可以响应于第二请求而经由接口发送第二数字值，该第二数字值指示在参考时钟信号的预定数量的周期期间的第二计数，其中，第一数字值不同于第二数字值。
在一个示例中，第一请求是选择内部时钟信号以进行采样。在这种情况下，第一数字值指示在参考时钟信号的预定数量的周期期间所选择的内部时钟信号的第一周期计数。并且在这种情况下，第二请求是选择内部时钟信号以进行采样，并且第二数字值指示在参考时钟信号的预定数量的周期期间所选择的内部时钟信号的第二周期计数。
在一些示例中，第一抖动参数对应于第一频率，并且第二抖动参数对应于不同于第一频率的第二频率。在一个示例中，第一频率大于第二频率，并且第一数字值大于第二数字值。在另一个示例中，第一频率小于第二频率，并且第一数字值小于第二数字值。
在一个示例中，该至少一个逻辑电路可以包括用于生成内部时钟信号的时钟发生器。在这种情况下，如图13D所示，在828处，在接收到第一请求之前，该至少一个逻辑电路可以进一步经由接口接收接通时钟发生器的请求。在一个示例中，时钟发生器包括环形振荡器。在这种情况下，选择内部时钟信号以进行采样的第一请求指示环形振荡器时钟信号。第一数字值和第二数字值可以各自包括两个字节。参考时钟信号的周期的预定数量可以等于八个周期。在一个示例中，接口包括I2C接口，并且参考时钟信号包括通过I2C接口接收的I2C时钟信号。
图14A至图14B是图示了方法840的另一个示例的流程图，该方法可以由逻辑电路系统封装诸如逻辑电路系统封装400a至400d或由处理电路系统424、600或640执行。如图14A所示，在842处，逻辑电路系统封装的至少一个逻辑电路可以经由接口接收第一抖动参数。在844处，该至少一个逻辑电路可以经由接口接收选择内部时钟信号以进行采样的第一请求。在846处，该至少一个逻辑电路经由接口接收第一参考时钟信号。在848处，该至少一个逻辑电路可以经由接口发送第一数字值，该第一数字值指示在第一参考时钟信号的预定数量的周期期间所选择的内部时钟信号的第一周期计数。在850处，该至少一个逻辑电路可以经由接口接收第二抖动参数。在852处，该至少一个逻辑电路可以经由接口接收选择内部时钟信号以进行采样的第二请求。在854处，该至少一个逻辑电路可以经由接口接收第二参考时钟信号。在856处，该至少一个逻辑电路可以经由接口发送第二数字值，该第二数字值指示在第二参考时钟信号的预定数量的周期期间所选择的内部时钟信号的第二周期计数，其中，第一数字值不同于第二数字值。
在一些示例中，第一参考时钟信号具有第一频率，并且第二参考时钟信号具有不同于第一频率的第二频率。在一些示例中，第一抖动参数对应于第三频率，并且第二抖动参数对应于不同于第三频率的第四频率。在一个示例中，第一频率大于第二频率，并且第三频率小于第四频率。
在一些示例中，该至少一个逻辑电路包括用于生成内部时钟信号的时钟发生器。在这种情况下，如图14B所示，在858处，在接收到第一请求之前，该至少一个逻辑电路可以进一步经由接口接收接通时钟发生器的请求。在一个示例中，时钟发生器包括环形振荡器。在这种情况下，选择内部时钟信号以进行采样的第一请求可以指示环形振荡器时钟信号。第一数字值和第二数字值可以各自包括两个字节。第一参考时钟信号和第二参考时钟信号的周期的预定数量可以等于八个周期。在一个示例中，接口包括I2C接口，并且第一参考时钟信号和第二参考时钟信号各自包括通过I2C接口接收的I2C时钟信号。
图15图示了逻辑电路系统封装900的另一个示例。图15图示了逻辑电路系统封装900可以如何基于输入来生成数字输出(例如，输出计数值)，这些输入包括由打印设备以数字方式发送的传感器ID、参数(例如，系统时钟分频器参数、SAR时钟分频器参数、抖动参数)、参考时钟(例如，I2C时钟)、和/或请求(例如，对时钟信号进行采样)。
逻辑电路系统封装900包括具有处理器902的逻辑电路，该处理器通信地耦接到存储器904。存储器904可以存储(多个)查找表和/或(多个)列表906和/或(多个)算法908。
逻辑电路系统封装900还可以包括如前所述的逻辑电路系统封装400a至400d或处理电路系统424、600和/或640的任何特征。
例如，逻辑电路系统封装900可以包括至少一个传感器910、或多个不同类型的传感器。逻辑电路可以被配置为基于传感器ID和校准参数与(多个)LUT/(多个)列表906和/或(多个)算法908相结合来查询相应的传感器910，以生成数字输出。至少一个传感器910可以包括用于检测打印设备的气动致动对可更换打印部件的影响的传感器、和/或用于检测近似温度的传感器、和/或其他传感器。逻辑电路系统封装900可以包括多个不同类型的传感器，例如，至少两个不同类型的传感器，其中，逻辑电路可以被配置为基于传感器ID来选择和查询一个传感器，并输出基于所选传感器的信号的数字值。
如上文已经解释的，所有参数的不同集合与不同的输出计数值相关。可以使用(多个)LUT和/或(多个)列表906和/或(多个)算法908来生成输出计数值，由此可以将参数用作输入。另外，可以查询至少一个传感器910的信号作为LUT的输入。在这种情况下，可以以数字方式生成输出计数值，而不是从模拟传感器测量结果或任务中获得输出计数值。例如，逻辑电路系统封装900可以在不对逻辑电路系统封装的内部时钟信号进行采样的情况下实施图12A至图12D和图13A至图13D的方法740和方法800。在另一个示例中，模拟传感器测量结果可以用于此后以数字方式生成输出计数值，不一定是直接转换，而是使用LUT、列表或算法，由此，使用传感器信号来选择LUT、列表或算法的一部分或功能。示例逻辑电路系统封装900可以用作本公开中其他地方涉及的复杂薄膜传感器阵列的替代。示例逻辑电路系统封装900可以被配置为生成输出，该输出由被设计为与复杂传感器阵列封装兼容的相同打印设备逻辑电路来校验。替代封装900可以更便宜或更简单地制造，或者简单地用作先前提到的封装的替代方案，例如以促进由打印设备进行打印和校验。
逻辑电路系统封装900可以被配置为响应于请求和参考时钟信号而输出指示计数的数字值，其中，该数字值基于参考时钟信号的变化而变化。参考时钟信号可以是I2C参考时钟信号。在一个示例中，逻辑电路系统封装900可以包括时钟发生器，以基于所接收的参考时钟信号来得到计数。在另一个示例中，如图15所示，逻辑电路系统封装900可以包括参考时钟监视器912，该参考时钟监视器可以包括例如第二计时器或时钟。参考时钟监视器912可以适于监视输入参考时钟(例如，I2C)信号的频率，这足以检测参考时钟信号的频率的变化。逻辑电路系统封装900可以被配置为使用参考时钟监视器912来确定输出计数，以有效地响应于请求和变化的参考时钟信号。在一个示例中，参考时钟监视器912可以被配置为检测相对于标准I2C时钟频率的变化。例如，逻辑电路系统封装900可以被配置为使用LUT、列表和/或算法基于所确定的I2C参考时钟信号和请求(的变化)来输出有效时钟计数。类似地，逻辑电路系统封装900可以被配置为使用LUT、列表和/或算法基于请求来设置输出计数，并将该输出计数写入到抖动存储器字段(例如，抖动寄存器)。
在一个示例中，本文描述的逻辑电路系统封装主要包括不同部件之间的硬连线路由、连接和接口。在另一个示例中，逻辑电路系统封装还可以包括用于内部和/或外部信号传递的至少一个无线连接、无线通信路径或无线接口，由此，可以将无线连接的元件视为包括在逻辑电路系统封装和/或可更换部件中。例如，某些传感器可以无线连接以与逻辑电路/传感器电路无线通信。例如，诸如压力传感器和/或打印材料水平传感器的传感器可以与逻辑电路的其他部分无线通信。与逻辑电路的其余部分无线通信的这些元件可以被认为是逻辑电路或逻辑电路系统封装的一部分。而且，用于与打印设备逻辑电路通信的逻辑电路系统封装的外部接口可以包括无线接口。而且，尽管提到了电力路由、电力接口或对某些单元进行充电或供电，但是本公开的某些示例可以包括如电池等电源或可以从数据或时钟信号中收集电力的电力收集源。
本公开的某些示例电路涉及响应于某些命令、事件和/或状态以某种方式变化的输出。还解释了，除非预先进行校准，否则对这些相同事件和/或状态的响应可能会被“限幅”，例如，使得这些响应不能被表征或与这些命令、事件和/或状态不相关。对于输出需要被校准以获得可表征或相关输出的这些示例电路，应当理解的是，同样在所需的校准(或安装)发生之前，这些电路实际上已经被“配置”以提供可表征的输出，即，所有手段被提出用于提供可表征输出，即使在尚未进行校准的情况下。在制造期间和/或在客户安装期间和/或在打印期间对逻辑电路进行校准可能是一个选择问题，但这并不否认同一电路已经被“配置”为在校准状态下运行。例如，当传感器安装到储器壁上时，该壁上的某些应变在部件的使用寿命内可能会发生变化，而且可能难以预测，而同时这些不可预测的应变会影响逻辑电路的输出。不同的其他情况诸如打印材料的导电性、不同的封装、装配线安装等也可能会影响逻辑电路对命令/事件/状态的响应方式，因此可以选择在客户首次安装时或之后进行校准。在这些和其他示例中的任何一个中，在首次客户安装之后和/或在打印作业之间就地确定(操作)校准参数是有利的，因此，这些参数应被视为已经被适配用于在校准状态下运行。本公开中讨论的某些替代的(至少部分地)“虚拟”实施例可以与LUT或算法一起操作，该LUT或算法可以类似地在校准或安装之前生成被限幅的值，并且在校准或安装之后可以生成可表征的值，由此，这种替代实施例也应被视为已经被配置或适配用于提供可表征输出，甚至在校准/安装前。
在一个示例中，逻辑电路系统封装响应于读取请求而输出计数值。在许多示例中，讨论了计数值的输出。在某些示例中，响应于每个读取请求，输出每个单独的计数值。在另一个示例中，逻辑电路被配置为响应于单个读取请求而输出一系列或多个计数值。在其他示例中，可以在没有读取请求的情况下生成输出。
本文描述的每个逻辑电路系统封装400a至400d、900可以具有本文描述的任何其他逻辑电路系统封装400a至400d、900或处理电路系统424、600、640的任何特征。任何逻辑电路系统封装400a至400d、900或处理电路系统424、600、640均可以被配置为执行本文中描述的方法的至少一个方法框。任何第一逻辑电路均可以具有任何第二逻辑电路的任何属性，反之亦然。
本公开中的示例可以作为方法、系统或机器可读指令诸如软件、硬件、固件等的任何组合来提供。这种机器可读指令可以包括在其中或其上具有机器可读程序代码的机器可读存储介质(包括但不限于EEPROM、PROM、闪速存储器、磁盘存储设备、CD-ROM、光学存储设备等)上。
参考根据本公开的示例的方法、装置和系统的流程图和框图来描述本公开。尽管上文描述的流程图示出了特定的执行顺序，但是执行顺序可以与所描绘的顺序不同。关于一个流程图描述的框可以与另一个流程图的框组合。应当理解，流程图和框图中的至少一些框以及其组合可以通过机器可读指令来实现。
机器可读指令可以例如由通用计算机、专用计算机、嵌入式处理器或其他可编程数据处理装置的处理器来执行，以实现说明书和图中描述的功能。具体地，处理器或处理电路系统可以执行机器可读指令。因此，可以通过执行存储在存储器中的机器可读指令的处理器或根据嵌入在逻辑电路系统中的指令操作的处理器来实施设备和装置的功能模块(例如，逻辑电路系统和/或控制器)。术语“处理器”应被广义地解释为包括CPU、处理单元、ASIC、逻辑单元或可编程门阵列等。方法和功能模块可以全部由单个处理器执行，或者在若干处理器之间进行划分。
这种机器可读指令还可以存储在机器可读存储设备(例如，有形机器可读介质)中，该机器可读存储设备可以引导计算机或其他可编程数据处理装置以特定模式操作。
这种机器可读指令还可以被加载到计算机或其他可编程数据处理装置上，使得计算机或其他可编程数据处理装置执行一系列操作以产生计算机实施的处理，因此在计算机或其他可编程装置上执行的指令实现由流程图中和/或框图中的(多个)框指定的功能。
进一步地，本文中的教导可以以计算机软件产品的形式来实施，该计算机软件产品存储在存储介质中并且包括用于使计算机装置实施本公开的示例中列举的方法的多个指令。
词语“包括(comprising)”不排除权利要求中列出的元素之外的元素的存在，“一个/种(a/an)”不排除多个，并且单个处理器或其他单元可以实现权利要求中列举的几个单元的功能。
尽管本文已经图示和描述了特定示例，但是在不脱离本公开的范围的情况下，各种各样的替代和/或等效实施方式可代替所示出和描述的特定示例。本申请旨在覆盖本文所讨论的特定示例的任何修改或变化。因此，本公开旨在仅由权利要求及其等同物限制。

Claims (26)

1.一种用于可更换打印设备部件的逻辑电路系统封装，所述逻辑电路系统封装包括用于与打印设备逻辑电路通信的接口以及至少一个逻辑电路，所述至少一个逻辑电路被配置为：
经由所述接口接收接通所述逻辑电路系统封装的时钟发生器的请求；
经由所述接口接收选择内部时钟信号以进行采样的请求；
经由所述接口接收参考时钟信号；并且
经由所述接口发送数字值，所述数字值指示在所述参考时钟信号的预定数量的周期期间所选择的内部时钟信号的周期计数。
2.如权利要求1所述的逻辑电路系统封装，其中，所述至少一个逻辑电路包括用于生成所述内部时钟信号的时钟发生器。
3.如权利要求1或2所述的逻辑电路系统封装，其中，所述时钟发生器包括环形振荡器。
4.如权利要求3所述的逻辑电路系统封装，其中，所述选择内部时钟信号以进行采样的请求指示环形振荡器时钟信号、从所述环形振荡器时钟信号得到的系统时钟信号、或从所述环形振荡器时钟信号得到的逐次逼近寄存器(SAR)时钟信号。
5.如权利要求4所述的逻辑电路系统封装，其中，所述至少一个逻辑电路包括系统时钟分频器，所述系统时钟分频器用于对所述环形振荡器时钟信号进行分频，以生成所述系统时钟信号。
6.如权利要求4或5所述的逻辑电路系统封装，其中，所述至少一个逻辑电路包括SAR时钟分频器，所述SAR时钟分频器用于对所述环形振荡器时钟信号进行分频，以生成所述SAR时钟信号。
7.如权利要求4至6中任一项所述的逻辑电路系统封装，其中，所述至少一个逻辑电路被配置为：
经由所述接口接收系统时钟分频器参数，所述系统时钟分频器参数用于配置所述系统时钟分频器以对所述环形振荡器时钟信号进行分频，以生成所述系统时钟信号；并且
经由所述接口接收SAR时钟分频器参数，所述SAR时钟分频器参数用于配置所述SAR时钟分频器以对所述环形振荡器时钟信号进行分频，以生成所述SAR时钟信号。
8.如权利要求1至7中任一项所述的逻辑电路系统封装，其中，所述数字值包括两个字节。
9.如权利要求1至8中任一项所述的逻辑电路系统封装，其中，所述参考时钟信号的周期的所述预定数量等于八个周期。
10.如权利要求1至9中任一项所述的逻辑电路系统封装，其中，所述接口包括I2C接口，并且
其中，所述参考时钟信号包括通过所述I2C接口接收的I2C时钟信号。
11.一种逻辑电路系统封装，包括：
I2C接口；
时钟发生器，用于生成第一时钟信号；
时钟发生器测试控制器，用于通过所述I2C接口接收I2C时钟信号；以及
计数器，所述计数器由所述时钟发生器测试控制器控制，以对在所述I2C时钟信号的预定数量的周期期间所述第一时钟信号的周期进行计数。
12.如权利要求11所述的逻辑电路系统封装，进一步包括：
第一时钟分频器，用于基于所述第一时钟信号生成第二时钟信号。
13.如权利要求12所述的逻辑电路系统封装，进一步包括：
第二时钟分频器，用于基于所述第一时钟信号生成第三时钟信号。
14.如权利要求13所述的逻辑电路系统封装，进一步包括：
选择电路，用于将所述第一时钟信号、所述第二时钟信号、和所述第三时钟信号中的一者传递给所述计数器。
15.如权利要求13或14所述的逻辑电路系统封装，进一步包括：
存储器，用于存储用于配置所述第一时钟分频器的第一时钟分频器参数、以及用于配置所述第二时钟分频器的第二时钟分频器参数。
16.如权利要求11至15中任一项所述的逻辑电路系统封装，进一步包括：
第一寄存器，用于存储周期计数的最高有效位；以及
第二寄存器，用于存储所述周期计数的最低有效位。
17.如权利要求11至16中任一项所述的逻辑电路系统封装，进一步包括：
抖动计数器，
其中，所述时钟发生器包括环形振荡器，所述环形振荡器包括多个反馈路径，所述多个反馈路径由所述抖动计数器控制以生成抖动的第一时钟信号。
18.一种可更换打印设备部件，包括根据权利要求11至17中任一项所述的逻辑电路系统封装，其中，所述逻辑电路系统封装设置在所述可更换打印设备部件上。
19.一种可更换打印设备部件，包括任一前述权利要求所述的逻辑电路系统封装。
20.如权利要求19所述的可更换打印设备部件，进一步包括：
壳体，所述壳体具有高度、小于所述高度的宽度、以及大于所述高度的长度，所述高度平行于竖直参考轴，并且所述宽度在两侧之间延伸；
所述壳体内的打印液体储器；以及
打印液体输出。
21.如权利要求20所述的可更换打印设备部件，进一步包括：
在所述打印液体输出上方的空气输入；以及
接口，所述接口包括用于与打印设备逻辑电路通信的接口垫，所述接口垫设置在面向用于插入数据互连件的切口的侧面中的一个侧面的内侧，所述接口垫沿高度方向在所述空气输入上方的部件的顶部和前部附近延伸，
其中，所述空气输入设置在平行于所述高度方向的相同竖直参考轴的前部，并且
其中，所述竖直参考轴平行于与所述接口垫相交的轴并与所述轴相距一定距离。
22.一种方法，包括：
经由打印设备逻辑电路接通逻辑电路系统封装的环形振荡器；
经由所述打印设备逻辑电路选择所述逻辑电路系统封装的内部时钟信号以进行采样；
经由所述打印设备逻辑电路发起对所述逻辑电路系统封装的所选择的内部时钟信号的采样；
经由所述逻辑电路系统封装对在参考时钟信号的预定数量的周期期间所选择的内部时钟信号的周期进行计数；以及
经由所述打印设备逻辑电路基于周期计数来计算所选择的内部时钟信号的频率。
23.如权利要求22所述的方法，其中，计算所选择的内部时钟信号的频率包括将所述周期计数除以以下项：周期的所述预定数量乘以所述参考时钟信号的时钟周期。
24.如权利要求22或23所述的方法，其中，发起对所选择的内部时钟信号的采样包括通过I2C接口将来自所述打印设备逻辑电路的命令发送到所述逻辑电路系统封装，
其中，所述参考时钟包括所述命令的I2C时钟。
25.如权利要求22至24中任一项所述的方法，其中，选择所述内部时钟信号包括选择以下各项之一：环形振荡器时钟信号、从所述环形振荡器时钟信号得到的系统时钟信号、或从所述环形振荡器时钟信号得到的逐次逼近寄存器(SAR)时钟信号。
26.如权利要求25所述的方法，进一步包括：
设置系统时钟分频器参数，以通过基于所述系统时钟分频器参数对所述环形振荡器时钟信号进行分频来生成所述系统时钟信号；以及
设置SAR时钟分频器参数，以通过基于所述SAR时钟分频器参数对所述环形振荡器时钟信号进行分频来生成所述SAR时钟信号。
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