CN107407943A - 用于无毛刺时钟切换的装置、方法和系统 - Google Patents

用于无毛刺时钟切换的装置、方法和系统 Download PDF

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Abstract

电子电路从低频参考时钟切换至高频参考时钟。振荡检测逻辑被配置成在将电子电路切换至高频参考时钟之前确定高频参考时钟的稳定性。振荡检测逻辑从高频参考时钟推导出采样时钟信号，其中采样时钟信号具有比低频参考时钟更慢的频率。振荡检测逻辑随后将采样时钟信号与低频参考时钟作比较，以确定高频参考时钟的稳定性。通过在切换至参考时钟之前确定性地检测参考时钟的稳定性，有可能避免过早切换至不稳定参考时钟，由此在电子电路中提供无毛刺时钟切换。

Description

用于无毛刺时钟切换的装置、方法和系统
优先权申请
本申请要求于2015年3月13日提交的题为“APPARATUSES,METHODS,AND SYSTEMSFOR GLITCH-FREE CLOCK SWITCHING(用于无毛刺时钟切换的装置、方法和系统)”的美国专利申请S/N.14/657,225的优先权，该申请通过援引全部纳入于此。
背景
I.公开领域
本公开的技术一般涉及用于减少电子系统中的功耗的低功率操作。
II.背景技术
移动通信设备在当前社会已变得越来越普遍。这些移动通信设备的盛行部分地是由目前在此类设备上实现的许多功能来推动的。对此类功能的需求提高了对移动通信设备的处理能力要求。结果，移动通信设备已从纯粹的通信工具演进成复杂的移动娱乐中心。
在移动通信设备的处理能力提高的同时，移动通信设备的功耗也在增加。移动通信设备通常采用低功率操作以节省功率并延长电池寿命。在低功率操作期间，移动通信设备可以伺机关断空闲或欠利用的电子电路。例如，可在没有要传送的数据时关断输入/输出(I/O)电路并在数据变得可供传输时切换回开启。随着越来越多的多频参考时钟被用来控制电子电路，与电子电路相关联的参考时钟常常在电子电路被置于低功率操作时被关断或被配置成以降低的频率操作。
当电子电路退出低功率操作时，电子电路在相关联的参考时钟完全斜坡上升并稳定之前将不会变得可操作。结果，电子电路可能被迫早于所需的时间退出低功率操作以容适参考时钟斜坡上升和稳定延迟。此类提早退出会降低低功率操作的有效性。此外，过早切换至相关联的参考时钟(即，在相关联的参考时钟稳定之前)可导致电子电路的亚稳定性。
公开概述
详细描述中公开的诸方面包括用于无毛刺时钟切换的装置、方法和系统。就此，在一个方面，电子电路从低频参考时钟切换至高频参考时钟。振荡检测逻辑被配置成在将电子电路切换至高频参考时钟之前确定高频参考时钟的稳定性。振荡检测逻辑从高频参考时钟推导出采样时钟信号，其中采样时钟信号具有比低频参考时钟更慢的频率。振荡检测逻辑随后将采样时钟信号与低频参考时钟作比较，以确定高频参考时钟的稳定性。通过在切换至参考时钟之前确定性地检测参考时钟的稳定性，有可能避免过早切换至不稳定的参考时钟，由此在电子电路中提供无毛刺时钟切换并且改善电子电路的稳健性。
就此，在一个方面，提供了一种时钟切换控制电路。该时钟切换控制电路包括功率控制逻辑，其被配置成将电子电路从与第一操作模式相关联的第一参考时钟信号切换至与第二操作模式相关联的第二参考时钟信号。该时钟切换控制电路还包括耦合至该功率控制逻辑的振荡检测逻辑。该振荡检测逻辑被配置成基于第一参考时钟信号来确定第二参考时钟信号的稳定性。该振荡检测逻辑还被配置成在确定第二参考时钟信号稳定的情况下向该功率控制逻辑提供时钟稳定性指示。该功率控制逻辑被配置成响应于接收到该时钟稳定性指示而控制该电子电路从第一参考时钟信号切换至第二参考时钟信号。
在另一方面，提供了一种时钟切换控制电路。该时钟切换控制电路包括用于控制功率模式的装置，其被配置成将电子电路从与第一操作模式相关联的第一参考时钟信号切换至与第二操作模式相关联的第二参考时钟信号。该时钟切换控制电路还包括耦合至该用于控制功率模式的装置的用于检测时钟稳定性的装置。该用于检测时钟稳定性的装置被配置成基于第一参考时钟信号来确定第二参考时钟信号的稳定性。该用于检测时钟稳定性的装置还被配置成在确定第二参考时钟信号稳定的情况下向该用于控制功率模式的装置提供时钟稳定性指示。该用于控制功率模式的装置被配置成响应于接收到该时钟稳定性指示而控制该电子电路从第一参考时钟信号切换至第二参考时钟信号。
在另一方面，提供了一种用于切换电子电路中的参考时钟的方法。该方法包括从低频参考时钟切换至高频参考时钟。从低频参考时钟切换至高频参考时钟的方法包括在切换至高频参考时钟之前基于低频参考时钟来确定高频参考时钟的稳定性。从低频参考时钟切换至高频参考时钟的方法还包括在确定高频参考时钟稳定的情况下从低频参考时钟切换至高频参考时钟。
在另一方面，提供了一种振荡检测逻辑。该振荡检测逻辑包括纹波分频器，其被配置成基于时钟输入信号来生成多个分频时钟信号。该振荡检测逻辑还包括耦合至该纹波分频器的采样逻辑。该采样逻辑被配置成在该多个分频时钟信号中可编程地选择采样时钟信号。该采样逻辑还被配置成输出相对于基准时钟信号的时钟循环的一个或多个边沿检测指示。该振荡检测逻辑还包括采样比较逻辑，其耦合至该采样逻辑以接收该一个或多个边沿检测指示，其中该采样比较逻辑被配置成对在基准时钟信号的时钟循环期间接收的该一个或多个边沿检测指示进行计数以检测采样时钟信号和基准时钟信号之间的频率匹配。该振荡检测逻辑还包括耦合至该采样比较逻辑的采样判定逻辑。该采样判定逻辑被配置成基于预定的时钟稳定性阈值来确定时钟输入信号的稳定性。该采样判定逻辑还被配置成在确定时钟输入信号稳定的情况下生成时钟稳定性指示。
附图简述
图1是被配置成基于常规时钟切换办法来从第一参考时钟信号(低频参考时钟)切换至第二参考时钟信号(高频参考时钟)的示例性电子电路的示意图；
图2A是被配置成在从低频参考时钟切换至高频参考时钟之前基于低频参考时钟来确定性地检测高频参考时钟的稳定性的示例性电子电路的示意图，其中高频参考时钟位于包括该电子电路的集成电路之外；
图2B是图2A的电子电路的简化示意图，其中高频参考时钟由分开的主芯片控制；
图2C是图2A的电子电路的简化示意图，其中高频参考时钟被集成到包括图2A的电子电路的集成电路(IC)芯片中。
图3解说了用于将图2A的电子电路从低频参考时钟切换至高频参考时钟的示例性时钟切换信令流；
图4解说了用于将图2A的电子电路从高频参考时钟切换至低频参考时钟的示例性时钟切换信令流；
图5是被配置成提供由图2A的电子电路用以从低频参考时钟切换至高频参考时钟的时钟稳定性指示的振荡检测逻辑的示例性解说。
图6是解说当图2A的电子电路在高频参考时钟与低频参考时钟之间进行切换时在时钟生成电路中的状态变化的示例性状态机示图；以及
图7解说了可采用时钟切换控制电路的基于处理器的系统的示例。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
详细描述中公开的诸方面包括用于无毛刺时钟切换的装置、方法和系统。就此，在一个方面，电子电路从低频参考时钟切换至高频参考时钟。振荡检测逻辑被配置成在将电子电路切换至高频参考时钟之前确定高频参考时钟的稳定性。振荡检测逻辑从高频参考时钟推导出采样时钟信号，其中采样时钟信号具有比低频参考时钟更慢的频率。振荡检测逻辑随后将采样时钟信号与低频参考时钟作比较，以确定高频参考时钟的稳定性。通过在切换至参考时钟之前确定性地检测参考时钟的稳定性，有可能避免过早切换至不稳定参考时钟，由此在电子电路中提供无毛刺时钟切换并且改善电子电路的稳健性。
在讨论无毛刺时钟切换的诸方面(包括本公开的具体方面)之前，参照图1提供了可受益于本公开的示例性方面的用于切换电子电路中的时钟的常规办法的简要概览。以下参照图2A开始讨论无毛刺时钟切换的具体示例性方面。
就此，图1是被配置成基于常规时钟切换办法来从第一参考时钟信号102切换至第二参考时钟信号104的示例性电子电路100的示意图。第一参考时钟信号102和第二参考时钟信号104在下文分别被称为低频参考时钟102和高频参考时钟104。就此，高频参考时钟104具有比低频参考时钟102更高的频率。在一非限定性示例中，低频参考时钟102可以是辅助参考时钟且高频参考时钟104可以是系统参考时钟。
继续参照图1，在一非限定性示例中，电子电路100被布置在集成电路(IC)106中。电子电路100包括锁相环(PLL)108。PLL 108是被配置成基于输入参考信号(诸如高频参考时钟104)来生成稳定高频参考信号110的闭环频率控制系统。为了恰当地起作用，PLL 108必须维持相对于高频参考时钟104的恒定相位角。换言之，PLL 108在PLL 108与高频参考时钟104锁相之前将不会恰当地起作用。PLL 108由PLL控制逻辑112控制。在一非限定性示例中，PLL控制逻辑112和PLL 108可被集成到IC中。
继续参照图1，时钟控制器114(其可在电子电路100之内或之外提供)提供低频参考时钟102。参考时钟源116(其同样可在IC 106之内或之外提供)提供高频参考时钟104。在一非限定性示例中，低频参考时钟102与电子电路100的低功率操作模式相关联，其中电子电路100的一些或所有部分被关断以节省功率。在另一非限定性示例中，高频参考时钟104与电子电路100的正常功率操作模式相关联，其中电子电路100的所有部分均起作用。电子电路控制器118被配置成控制电子电路100以在低功率操作模式与正常功率操作模式之间进行切换。相应地，电子电路控制器118也使电子电路100在低频参考时钟102与高频参考时钟104之间进行切换。
继续参照图1，为了将电子电路100从低功率操作模式切换至正常功率操作模式，电子电路控制器118向PLL控制逻辑112提供第一功率模式信号120以将电子电路100从低频参考时钟102切换至高频参考时钟104。相反，为了将电子电路100从正常功率操作模式切换至低功率操作模式，电子电路控制器118向PLL控制逻辑112提供第二功率模式信号120’以将电子电路100从高频参考时钟104切换至低频参考时钟102。在一非限定性示例中，第一功率模式信号120可通过在功率模式信号线122上断言逻辑高来提供，而第二功率模式信号120’可通过在功率模式信号线122上断言逻辑低来提供。
继续参照图1，当电子电路100在基于低频参考时钟102的低功率操作模式中操作时，高频参考时钟104被置于待机模式或亚活跃模式。当电子电路100从低频参考时钟102切换至高频参考时钟104时，高频参考时钟104从待机模式或亚活跃模式转变至活跃模式。该转变涉及重启高频参考时钟104的振荡并使其稳定。就此，PLL 108在高频参考时钟104变得稳定之前无法与高频参考时钟104锁相。结果，电子电路100在起作用之前必须等待高频参考时钟104稳定。然而，由于参考时钟源116可位于IC 106之外，因此电子电路100不知道高频参考时钟104变得稳定的准确定时。根据常规时钟切换办法，电子电路100采用振荡检测超时定时器124来估计高频参考时钟104的稳定定时。可以理解的是，此办法有许多潜在缺陷。如果振荡检测超时定时器124被设置成过短，则电子电路100可能在高频参考时钟104不稳定时过早地切换至高频参考时钟104。相反，如果振荡检测超时定时器124被设置成过长，则电子电路100可能在进入正常功率操作模式时招致过度延迟。因此，期望电子电路100确定性地检测高频参考时钟104的稳定性，以确保无毛刺并且及时地切换至高频参考时钟104。
就此，图2A是被配置成在从低频参考时钟102切换至高频参考时钟104之前基于低频参考时钟102来确定性地检测高频参考时钟104的稳定性的示例性电子电路200的示意图。图1的元件结合图2被引用，并且在此将不再重复描述。
继续参照图2A，在被布置在IC芯片203中的电子电路200中提供时钟切换控制电路202。在一非限定性示例中，时钟切换控制电路202是在电子电路200的物理编码子层(PCS)(未示出)中提供的。在另一非限定性示例中，电子电路200可以是快速外围组件互连(PCIe)物理(PHY)电路、通用串行总线(USB)PHY电路、或通用闪存存储(UFS)PHY电路。时钟切换控制电路202包括功率控制逻辑204，其被配置成控制电子电路200从低频参考时钟102切换至高频参考时钟104，以及反之。功率控制逻辑204在本文中也被称为用于控制功率模式的装置。当功率控制逻辑204从电子电路控制器206接收到将电子电路200从低功率操作模式(第一操作模式)切换至正常功率操作模式(第二操作模式)的第一功率模式信号120时，功率控制逻辑204生成时钟稳定性检测请求208以使振荡检测逻辑210检测高频参考时钟104的稳定性。振荡检测逻辑210也可被称为用于检测时钟稳定性的装置。在一非限定性示例中，如果电子电路200包括串行化器/解串器(SerDes)(未示出)(其通常被提供以在高速PHY电路(例如，PCIe、USB和UFS)中执行数据串行化)，则一旦完成SerDes重置就可以启用振荡检测逻辑210。如在图5中进一步详细讨论的，振荡检测逻辑210被配置成基于低频参考时钟102来确定高频参考时钟104的稳定性。振荡检测逻辑210还被配置成在确定高频参考时钟104稳定的情况下向功率控制逻辑204提供时钟稳定性指示212。
继续参照图2A，响应于接收到时钟稳定性指示212，功率控制逻辑204向时钟生成电路215提供启用PLL指示214，该时钟生成电路215包括PLL控制逻辑216和PLL 108。PLL控制逻辑216接收启用PLL指示214并进而将PLL 108从低频参考时钟102切换至高频参考时钟104，并且将启用PLL指示214提供给PLL 108。在一非限定性示例中，启用PLL指示214可在被发送给PLL 108之前由PLL控制逻辑216进行修改。如先前所讨论的，PLL 108在PLL 108与高频参考时钟104锁相之前将不会恰当地起作用。一旦PLL 108与高频参考时钟104处于锁相，PLL 108就向PLL控制逻辑216提供PLL锁定指示218。PLL控制逻辑216进而将PLL锁定指示218提供给功率控制逻辑204，从而指示电子电路200为正常功率操作模式做好了准备。在一非限定性示例中，PLL控制逻辑216可在向功率控制逻辑204发送PLL锁定指示218之前修改PLL锁定指示218。PLL控制逻辑216还包括无毛刺复用器(MUX)219，其被配置成受控以在低频参考时钟102与高频参考时钟104之间翻转，而不会使低频参考时钟102和高频参考时钟104发生畸变。
继续参照图2A，功率控制逻辑204可采用振荡检测超时定时器124来进一步改善时钟切换控制电路202的稳健性。就此，一旦功率控制逻辑204生成用于启用振荡检测逻辑210的时钟稳定性检测请求208，功率控制逻辑204就可启动振荡检测超时定时器124。功率控制逻辑204被配置成在振荡检测逻辑210并未在振荡检测超时定时器124期满时提供时钟稳定性指示212的情况下提供启用PLL指示214以将电子电路200从低频参考时钟102切换至高频参考时钟104。
继续参照图2A，功率控制逻辑204还被配置成在电子电路200切换至低功率操作模式时将电子电路200从高频参考时钟104切换至低频参考时钟102。就此，功率控制逻辑204接收到来自电子电路控制器206的第二功率模式信号120’。第二功率模式信号120’指令功率控制逻辑204从高频参考时钟104切换至低频参考时钟102。在一非限定性示例中，第一功率模式信号120是通过在功率模式信号线122上断言逻辑高或逻辑低来提供的，而第二功率模式信号120’是通过在功率模式信号线122上断言逻辑低或逻辑高来提供的。在另一非限定性示例中，第一功率模式信号120和第二功率模式信号120’是专用于电子电路200的控制信号。例如，如果电子电路200是PCIe电路，则第一功率模式信号120和第二功率模式信号120’可分别通过断言和解除断言PCIe PclkReq_n信号来提供。第一功率模式信号120和第二功率模式信号120’还可被参考时钟源116接收，藉此参考时钟源116能分别启用和禁用高频参考时钟104。
继续参照图2A，响应于接收到第二功率模式信号120’，功率控制逻辑204断言标准输出状态信号220以防止参考时钟源116关闭高频参考时钟104。随后，功率控制逻辑204向PLL控制逻辑216提供禁用PLL指示222，该PLL控制逻辑216进而将禁用PLL指示222提供给PLL 108以将PLL 108从高频参考时钟104切换至低频参考时钟102。在一非限定性示例中，禁用PLL指示222可在被发送给PLL 108之前由PLL控制逻辑216进行修改。PLL 108在切换至低频参考时钟102之后向PLL控制逻辑216提供时钟切换完成指示224。PLL控制逻辑216随后将时钟切换完成指示224提供给功率控制逻辑204，以指示电子电路200为进入低功率操作模式做好了准备。在一非限定性示例中，PLL控制逻辑216可在向功率控制逻辑204发送时钟切换完成指示224之前修改时钟切换完成指示224。此时，功率控制逻辑204解除断言标准输出状态信号220以允许关闭高频参考时钟104。
继续参照图2A，电子电路200还可响应于源自IC芯片203之外的时钟切换请求226而从低频参考时钟102切换至高频参考时钟104。在一非限定性示例中，时钟切换请求226可由参考时钟源116或主芯片228生成。就此，电子电路控制器206接收时钟切换请求226并控制电子电路200从低频参考时钟102切换至高频参考时钟104，如以上所讨论的。
如图2A中所解说的，参考时钟源116与主芯片228和IC芯片203分开。然而，参考时钟源116也可与主芯片228集成在一起，或者嵌入在IC芯片203中。就此，图2B是集成有主芯片228的示例性参考时钟源116’在包括图2A的电子电路200的IC芯片203之外的示意图。类似地，图2C是示例性参考时钟源116”嵌入在包括图2A的电子电路200的IC芯片203中的示意图。图2A、2B和2C之间的共有元件在其中用共同的元件编号示出，并且在此将不再描述。
参照图2B，参考时钟源116’包括参考时钟振荡器230，其被配置成生成高频参考时钟104。IC芯片203和主芯片228共享第一功率模式信号120、第二功率模式信号120’、标准输出状态信号220和时钟切换请求226。在一非限定性示例中，第一功率模式信号120、第二功率模式信号120’、标准输出状态信号220和时钟切换请求226可被组合成单个共用信号(例如，CLKREQ#(若IC芯片203是PCIe电路))。
参照图2C，参考时钟源116”嵌入在IC芯片203中。在一非限定性示例中，参考时钟源116”可与时钟控制器114(未示出)集成在一起以提供低频参考时钟102和高频参考时钟104两者。
为进一步解说用于实现图2A中讨论的时钟切换方面的各种控制信号，提供了图3和4。就此，图3解说了用于将图2A的电子电路200从低频参考时钟102切换至高频参考时钟104的示例性时钟切换信令流300。图1和2A中的元件结合图3被引用，并且在此将不再重复描述。
继续参照图3，当处于低功率操作模式时，电子电路200在低频参考时钟102上操作。为了将电子电路200从低功率操作模式切换至正常功率操作模式，电子电路控制器206向功率控制逻辑204提供第一功率模式信号120。在一非限定性示例中，电子电路控制器206可响应于接收到时钟切换请求226而生成第一功率模式信号120。功率控制逻辑204提供时钟稳定性检测请求208以使振荡检测逻辑210检测高频参考时钟104的稳定性。在接收到指示高频参考时钟104稳定的时钟稳定性指示212之际，功率控制逻辑204向PLL控制逻辑216提供启用PLL指示214以将电子电路200切换至高频参考时钟104。在一非限定性示例中，启用PLL指示214包括被设置成一(1)的pll_en指示符(pll_en＝1)。PLL控制逻辑216进而将启用PLL指示214提供给PLL 108。在一非限定性示例中，PLL控制逻辑216可在启用PLL 108以与高频参考时钟104锁相之前从存储器重载校准码。一旦PLL 108与高频参考时钟104锁相，PLL 108就向PLL控制逻辑216提供PLL锁定指示218。在一非限定性示例中，PLL锁定指示218包括被设置成1的pll_locked(pll_锁定)指示符(pll_locked＝1)。
图4解说了用于将图2A的电子电路200从高频参考时钟104切换至低频参考时钟102的示例性时钟切换信令流400。图1和2A中的元件结合图4被引用，并且在此不再重复描述。
继续参照图4，当处于正常功率操作模式时，电子电路200在高频参考时钟104下操作。为了将电子电路200从正常功率操作模式切换至低功率操作模式，电子电路控制器206向功率控制逻辑204提供第二功率模式信号120’。在接收到第二功率模式信号120’之际，功率控制逻辑204将校准码保存在存储器中。功率控制逻辑204还断言标准输出状态信号220以防止参考时钟源116关闭高频参考时钟104。在一非限定性示例中，标准输出状态信号220可包含PCIe PclkAck_n指示、USB PhyStatus(USB物理状态)指示、或UFS CfgRdyN指示。随后，功率控制逻辑204向PLL控制逻辑216提供禁用PLL指示222。在一非限定性示例中，禁用PLL指示222包括被设置成零(0)的pll_en指示符(pll_en＝0)。PLL控制逻辑216进而将禁用PLL指示222提供给PLL 108，以禁用PLL 108并且使电子电路200保持在低频参考时钟102上运行。
继续参照图4，当PLL 108被禁用时，PLL 108向PLL控制逻辑216提供时钟切换完成指示224。PLL控制逻辑216随后将时钟切换完成指示224提供给功率控制逻辑204，从而指示电子电路200已切换至低功率操作模式。在一非限定性示例中，时钟切换完成指示224包括被设置成1的auxclk_switch_complete(辅助时钟_切换_完成)指示符。此时，功率控制逻辑204解除断言至参考时钟源116的标准输出状态信号220，以允许关闭高频参考时钟104。时钟控制器114随后可在主芯片228(未示出)没有使用高频参考时钟104的情况下关闭高频参考时钟104。
如先前关于图2A所讨论的，振荡检测逻辑210被配置成基于低频参考时钟102来确定高频参考时钟104的稳定性，由此确保从低频参考时钟102至高频参考时钟104的无毛刺切换。就此，图5是图2A的振荡检测逻辑210的示例性解说，其被配置成提供由电子电路200用以从低频参考时钟102切换至高频参考时钟104的时钟稳定性指示212。图1、2A和5之间的共有元件在其中用共同的元件编号示出，并且在此将不再描述。
继续参照图5，振荡检测逻辑210包括纹波分频器500、采样逻辑502、采样比较逻辑504和采样判定逻辑506。纹波分频器500包括多个纹波计数器508(1)-508(N)，其中N是有限正整数。该多个纹波计数器508(1)-508(N)中的每一者接收时钟输入信号(未示出)并生成输出信号(未示出)。此外，该多个纹波计数器508(1)-508(N)中的每一者是被配置成生成作为时钟输入信号的一半(1/2)的输出信号的二分频计数器。例如，如果至纹波计数器508(1)的时钟输入信号是一百(100)兆赫兹(MHz)，则纹波计数器508(1)的输出信号将会是五十(50)MHz。该多个纹波计数器508(1)-508(N)根据串联安排来布置，其中该多个纹波计数器508(1)-508(N)中的每一者生成各自相应的输出信号，其既充当该纹波计数器自身的输出信号又充当至该串联安排中的后续纹波计数器的时钟输入信号。例如，纹波计数器508(1)的输出信号既充当纹波计数器508(1)的输出信号又充当至纹波计数器508(2)的时钟输入信号，纹波计数器508(2)的输出信号既充当纹波计数器508(2)的输出信号又充当至纹波计数器508(3)的时钟输入信号，依此类推。纹波计数器508(1)(其是纹波分频器500中的第一个纹波计数器)接收高频参考时钟104作为时钟输入信号。就此，该多个纹波计数器508(1)-508(N)产生多个分频时钟信号510(1)-510(N)，其中分频时钟信号510(X)(1≤X≤N)具有相应的等于高频参考时钟104的二的负X次幂(2-X)的频率。例如，分频时钟信号510(1)具有相应的等于高频参考时钟104的1/2(2-1)的频率，分频时钟信号510(2)具有相应的等于高频参考时钟104的四分之一(1/4)(2-2)的频率，依此类推。就此，该多个分频时钟信号510(1)-510(N)中的每一者具有各自相应的比高频参考时钟104更慢的频率。在一非限定性示例中，该多个纹波计数器508(1)-508(N)中的每一者被提供作为递减计数器以确保该多个分频时钟信号510(1)-510(N)在各自相应的上升沿上对准，由此减少初始上升沿检测的等待时间。
继续参照图5，采样逻辑502包括根据二叉树结构514布置的多个低畸变MUX 512(1)-512(M)。该多个低畸变MUX 512(1)-512(M)被配置成在该多个分频时钟信号510(1)-510(N)中可编程地选择采样时钟信号516。在一非限定性示例中，采样时钟信号516比低频参考时钟102至少慢四(4)倍。就此，纹波分频器500中所包括的纹波计数器508(1)-508(N)的数目由低频参考时钟102和高频参考时钟104的频率决定。在一非限定性示例中，如果低频参考时钟102和高频参考时钟104的频率分别为10MHz和1千兆赫兹(GHz)且采样时钟信号516需要比低频参考时钟102慢4倍，则纹波分频器500必须包括最少九(9)个纹波计数器508(1)-508(9)。
继续参照图5，采样逻辑502还包括同步元件518，其被配置成阻止采样时钟信号516的亚稳定性和毛刺传播到采样逻辑502之外。在一非限定性示例中，同步元件518包括一个或多个触发器计数器520(1)-520(W)。采样逻辑502还包括边沿检测逻辑522，其被配置成根据低频参考时钟102来检测采样时钟信号516的上升沿并向采样比较逻辑504输出一个或多个相对于低频参考时钟102的时钟循环的边沿检测指示524。
继续参照图5，采样比较逻辑504包括时钟边沿计数器526，其被配置成在低频参考时钟102的时钟循环期间对接收自边沿检测逻辑522的一个或多个边沿检测指示524进行计数。采样比较逻辑504还包括频率比较器528。对于在低频参考时钟102的时钟循环中接收的一个或多个边沿检测指示524中的每一者，频率比较器528被配置成确定该时钟循环与低频参考时钟102(基准时钟信号)之间的频率差。频率比较器528随后将该频率差与预定的频率匹配阈值作比较。如果该频率差小于预定的频率匹配阈值，则频率比较器528向采样判定逻辑506提供频率匹配指示530以指示检测到频率匹配。由于低频参考时钟102的频率是已知的，因此该频率差可以有助于检测采样时钟信号516的频率以及因此检测高频参考时钟104的频率。此外，由于采样时钟信号516的频率比低频参考时钟102慢，因此可以更精确地确定该频率差。因此，通过将一个或多个边沿检测指示524中的每一者与低频参考时钟102作比较，频率比较器528可向采样判定逻辑506提供一个或多个频率匹配指示530。
继续参照图5，采样判定逻辑506包括频率匹配计数器532，其被配置成提供从采样比较逻辑504接收的一个或多个频率匹配指示530的计数。在一非限定性示例中，对于在低频参考时钟102的时钟循环期间接收的一个或多个边沿检测指示524中的每一者，如果在该时钟循环期间接收到频率匹配指示530，则将频率匹配计数器532增加1。相反，如果在低频参考时钟102的时钟循环期间未接收到频率匹配指示530，则将频率匹配计数器532重置为0。如此，频率匹配计数器532始终反映从频率比较器528连贯地接收到的频率匹配指示530。阈值比较器534从频率匹配计数器532中检索计数器读数536，并将计数器读数536与预定的时钟稳定性阈值进行比较。如果计数器536大于或等于预定的时钟稳定性阈值，则确定高频参考时钟104稳定。阈值比较器534由此可生成时钟稳定性通知538。采样判定逻辑506还包括判定输出逻辑540，其被配置成响应于接收到时钟稳定性通知538而生成时钟稳定性指示212，该时钟稳定性指示212指示高频参考时钟104稳定。
如先前在图2A中所讨论的，由振荡检测逻辑210生成的时钟稳定性指示212使功率控制逻辑204启用PLL控制逻辑216，并由此启用PLL 108。为进一步解说PLL控制逻辑216和PLL 108之间的控制机制，提供了图6。就此，图6是解说当电子电路200在高频参考时钟104与低频参考时钟102之间进行切换时图2A的时钟生成电路215中的状态变化的示例性状态机示图600。图2A、3和4中的元件结合图6被引用，并且在此将不再重复描述。
继续参照图6，在状态1中(框602)，电子电路200基于高频参考时钟104以正常功率操作模式操作。PLL 108在运行并且与高频参考时钟104锁相。PLL 108可包括时钟缓冲器(未示出)且该时钟缓冲器被启用。当PLL控制逻辑216接收到禁用PLL指示222时(其中pll_en指示被设置成0(pll_en＝0))，时钟生成电路215从状态1转变至状态2(框604)。在状态2中，PLL 108和时钟缓冲器被禁用，但PLL 108仍在运行。当PLL 108不再与高频参考时钟104处于锁相时，时钟生成电路215转变至状态3(框606)。此时，PLL 108仍在运行，但被门控关闭(gated off)。在一非限定性示例中，可启动门控关闭计数器(例如，20M计数器)以确保时钟生成电路215在PLL 108被禁用时保持在状态3中。当门控关闭计数器期满时，时钟生成电路215转变至状态4(框608)。在状态4中，时钟生成电路215和电子电路200从高频参考时钟104切换至低频参考时钟102。当PLL 108生成时钟切换完成指示224时(其中auxclk_switch_complete指示符被设置成1(auxclk_switch_complete＝1))，时钟生成电路215退出状态4并进入状态5(框610)。在状态5中，PLL 108被禁用。电子电路200基于低频参考时钟102以低功率操作模式操作。此时，从高频参考时钟104至低频参考时钟102的切换完成。
继续参照图6，当PLL控制逻辑216接收到启用PLL指示214时(其中pll_en指示符被设置成1(pll_en＝1))，时钟生成电路215转变至状态6(框612)。当pll_en指示符被设置成1时，电子电路200将会退出低功率操作模式并切换至正常功率操作模式。在状态6，时钟生成电路215从低频参考时钟102切换至高频参考时钟104，而PLL 108保持关断。当时钟生成电路215已从低频参考时钟102切换至高频参考时钟104时，时钟生成电路215转变至状态7(框614)。在此情形中，PLL 108可向PLL控制逻辑216提供refclk_sel_ack(参考时钟_选择_确认)指示符(其被设置成1(refclk_sel_ack＝1))。在状态7中，PLL 108通电并尝试与高频参考时钟104锁相。当PLL 108与高频参考时钟104锁相时，时钟生成电路215和电子电路200转变至状态1。结果，电子电路200基于高频参考时钟104返回到正常功率操作模式。
根据本文公开的诸方面的用于无毛刺时钟切换的装置、方法和系统可设在或集成在任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。
就此，图7解说了可采用如图2A中所解说的时钟切换控制电路202的基于处理器的系统700的示例。在此示例中，基于处理器的系统700包括一个或多个中央处理单元(CPU)702，其各自包括一个或多个处理器704。(诸)CPU 702可具有耦合到(诸)处理器704以用于对临时存储的数据进行快速访问的高速缓存存储器706。(诸)CPU 702可被配置成提供时钟切换控制电路202。(诸)CPU 702被耦合至系统总线708，且可互耦合基于处理器的系统700中所包括的主设备和从设备。如众所周知的，(诸)CPU 702通过在系统总线708上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸)CPU 702可向作为从设备的示例的存储器控制器710传达总线事务请求。尽管未在图7中解说，但可提供多个系统总线708，其中每个系统总线708构成不同的织构。
其他主设备和从设备可被连接到系统总线708。如图7中所解说的，作为示例，这些设备可包括存储器系统712、一个或多个输入设备714、一个或多个输出设备716、一个或多个网络接口设备718、以及一个或多个显示器控制器720。(诸)输入设备714可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备716可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备718可以是配置成允许往来于网络722的数据交换的任何设备。网络722可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、蓝牙TM网络、广域网(WAN)、蓝牙TM网络或因特网。(诸)网络接口设备718可以被配置成支持所期望的任何类型的通信协议。存储器系统712可包括一个或多个存储器单元724(0-N)。
(诸)CPU 702还可被配置成在系统总线708上访问(诸)显示器控制器720以控制发送给一个或多个显示器726的信息。(诸)显示器控制器720经由一个或多个视频处理器728向(诸)显示器726发送要显示的信息，视频处理器728将要显示的信息处理成适于(诸)显示器726的格式。(诸)显示器726可包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域技术人员将进一步领会，结合本文所公开的各方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，并且可被配置成存储所期望的任何类型的信息。为了清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。
本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文所公开的原理和新颖特征一致的最广义的范围。

Claims (26)

1.一种时钟切换控制电路，包括：
功率控制逻辑，其被配置成将电子电路从与第一操作模式相关联的第一参考时钟信号切换至与第二操作模式相关联的第二参考时钟信号；以及
耦合至所述功率控制逻辑的振荡检测逻辑，其中所述振荡检测逻辑被配置成：
基于所述第一参考时钟信号来确定所述第二参考时钟信号的稳定性；以及
在确定所述第二参考时钟信号稳定的情况下向所述功率控制逻辑提供时钟稳定性指示；
其中所述功率控制逻辑被配置成响应于接收到所述时钟稳定性指示而控制所述电子电路从所述第一参考时钟信号切换至所述第二参考时钟信号。
2.如权利要求1所述的时钟切换控制电路，其特征在于，所述第一操作模式是与所述第一参考时钟信号相关联的低功率操作模式且所述第二操作模式是与所述第二参考时钟信号相关联的正常功率操作模式。
3.如权利要求1所述的时钟切换控制电路，其特征在于：
所述第一参考时钟信号是低频参考时钟；
所述第二参考时钟信号是高频参考时钟；并且
所述第一参考时钟信号比所述第二参考时钟信号慢。
4.如权利要求1所述的时钟切换控制电路，其特征在于，所述功率控制逻辑设在所述电子电路中的物理编码子层(PCS)中。
5.如权利要求1所述的时钟切换控制电路，其特征在于，所述振荡检测逻辑包括：
纹波分频器，其包括根据串联安排布置的多个纹波计数器，其中所述纹波分频器被配置成从所述第二参考时钟信号推导出多个分频时钟信号；
耦合至所述纹波分频器的采样逻辑，其用于接收所述多个分频时钟信号，其中所述采样逻辑被配置成：
基于所述第一参考时钟信号来在所述多个分频时钟信号中可编程地选择采样时钟信号；以及
向采样比较逻辑提供对所述采样时钟信号的一个或多个边沿检测指示；
其中所述采样比较逻辑被配置成：
对于对所述采样时钟信号的所述一个或多个边沿检测指示中的每一者：
确定所述边沿检测指示和所述第一参考时钟信号之间的频率差；
将所述频率差与预定的频率匹配阈值作比较；以及
在所述频率差小于所述预定的频率匹配阈值的情况下向采样判定逻辑提供频率匹配指示；
其中所述采样判定逻辑被配置成在从所述采样比较逻辑连贯地接收的所述频率匹配指示的计数大于或等于预定的时钟稳定性阈值的情况下将所述时钟稳定性指示提供给所述功率控制逻辑。
6.如权利要求5所述的时钟切换控制电路，其特征在于，所述采样时钟信号至少比所述第一参考时钟信号慢四(4)倍。
7.如权利要求5所述的时钟切换控制电路，其特征在于，所述多个纹波计数器中的每一者是递减计数器。
8.如权利要求1所述的时钟切换控制电路，其特征在于，所述功率控制逻辑通过向所述振荡检测逻辑提供时钟稳定性检测请求来启用所述振荡检测逻辑。
9.如权利要求8所述的时钟切换控制电路，其特征在于，所述功率控制逻辑被进一步配置成：
在向所述振荡检测逻辑提供所述时钟稳定性检测请求时启动振荡检测超时定时器；以及
在未在所述振荡检测超时定时器期满时接收到所述时钟稳定性指示的情况下将所述电子电路从所述第一参考时钟信号切换至所述第二参考时钟信号。
10.如权利要求1所述的时钟切换控制电路，其特征在于，所述功率控制逻辑被进一步配置成将所述电子电路从与所述第二操作模式相关联的所述第二参考时钟信号切换至与所述第一操作模式相关联的所述第一参考时钟信号。
11.一种时钟切换控制电路，包括：
用于控制功率模式的装置，其被配置成将电子电路从与第一操作模式相关联的第一参考时钟信号切换至与第二操作模式相关联的第二参考时钟信号；以及
耦合至所述用于控制功率模式的装置的用于检测时钟稳定性的装置，其中所述用于检测时钟稳定性的装置被配置成：
基于所述第一参考时钟信号来确定所述第二参考时钟信号的稳定性；以及
在确定所述第二参考时钟信号稳定的情况下向所述用于控制功率模式的装置提供时钟稳定性指示；
其中所述用于控制功率模式的装置被配置成响应于接收到所述时钟稳定性指示而控制所述电子电路从所述第一参考时钟信号切换至所述第二参考时钟信号。
12.一种用于切换电子电路中的参考时钟的方法，包括：
从低频参考时钟切换至高频参考时钟，包括：
在切换至所述高频参考时钟之前基于所述低频参考时钟来确定所述高频参考时钟的稳定性；以及
在确定所述高频参考时钟稳定的情况下从所述低频参考时钟切换至所述高频参考时钟。
13.如权利要求12所述的方法，其特征在于，进一步包括从与所述低频参考时钟相关联的低功率操作模式切换至与所述高频参考时钟相关联的正常功率操作模式。
14.如权利要求12所述的方法，其特征在于，进一步包括：
从功率控制逻辑提供时钟稳定性检测请求以启用振荡检测逻辑；
在确定所述高频参考时钟稳定的情况下从所述振荡检测逻辑接收时钟稳定性指示；
向锁相环(PLL)控制逻辑提供启用PLL指示以控制所述PLL控制逻辑从所述低频参考时钟切换至所述高频参考时钟，其中所述启用PLL指示包括被设置成一(1)的pll_en指示符；以及
当PLL与所述高频参考时钟锁相时从所述PLL控制逻辑接收PLL锁定指示，其中所述PLL锁定指示包括被设置成1的pll_locked指示符。
15.如权利要求12所述的方法，其特征在于，进一步包括从所述高频参考时钟切换至所述低频参考时钟。
16.如权利要求15所述的方法，其特征在于，进一步包括从与所述高频参考时钟相关联的正常功率操作模式切换至与所述低频参考时钟相关联的低功率操作模式。
17.如权利要求15所述的方法，其特征在于，进一步包括：
从功率控制逻辑断言标准输出状态信号以防止关闭所述高频参考时钟；
向锁相环(PLL)控制逻辑提供禁用PLL指示以控制所述PLL控制逻辑从所述高频参考时钟切换至所述低频参考时钟，其中所述禁用PLL指示包括被设置成零(0)的pll_en指示符；
当所述PLL控制逻辑切换至所述低频参考时钟时从所述PLL控制逻辑接收时钟切换完成指示，其中所述时钟切换完成指示包括被设置成一(1)的辅助时钟_切换_完成指示符；以及
从所述功率控制逻辑解除断言所述标准输出状态信号以允许关闭所述高频参考时钟。
18.如权利要求17所述的方法，其特征在于，断言所述标准输出状态信号包括断言快速外围组件互连(PCIe)PclkAck_n指示。
19.如权利要求17所述的方法，其特征在于，断言所述标准输出状态信号包括断言通用串行总线(USB)PhyStatus指示。
20.如权利要求17所述的方法，其特征在于，断言所述标准输出状态信号包括断言通用闪存存储(UFS)CfgRdyN指示。
21.一种振荡检测逻辑，包括：
纹波分频器，其被配置成基于时钟输入信号来生成多个分频时钟信号；
耦合至所述纹波分频器的采样逻辑，其中所述采样逻辑被配置成：
在所述多个分频时钟信号中可编程地选择采样时钟信号；以及
输出相对于基准时钟信号的时钟循环的一个或多个边沿检测指示；
采样比较逻辑，其耦合至所述采样逻辑以接收所述一个或多个边沿检测指示，其中所述采样比较逻辑被配置成对在所述基准时钟信号的时钟循环期间接收的所述一个或多个边沿检测指示进行计数以检测所述采样时钟信号和所述基准时钟信号之间的频率匹配；以及
耦合至所述采样比较逻辑的采样判定逻辑，其中所述采样判定逻辑被配置成：
基于预定的时钟稳定性阈值来确定所述时钟输入信号的稳定性；以及
在确定所述时钟输入信号稳定的情况下生成时钟稳定性指示。
22.如权利要求21所述的振荡检测逻辑，其特征在于：
所述时钟输入信号是与正常功率操作模式相关联的高频参考时钟；并且
所述基准时钟信号是与低功率操作模式相关联的低频参考时钟。
23.如权利要求21所述的振荡检测逻辑，其特征在于，所述纹波分频器包括递减计数器，其被配置成将所述多个分频时钟信号在各自相应的上升沿上对准。
24.如权利要求21所述的振荡检测逻辑，其特征在于，所述采样逻辑包括：
根据二叉树结构布置的多个低畸变复用器(MUX)，其中所述多个低畸变MUX被配置成在所述多个分频时钟信号中可编程地选择所述采样时钟信号；
同步元件，其被配置成阻止所述采样时钟信号中的亚稳定性和毛刺；以及
耦合至所述同步元件的边沿检测逻辑，其中所述边沿检测逻辑被配置成输出相对于所述基准时钟信号的时钟循环的所述一个或多个边沿检测指示。
25.如权利要求21所述的振荡检测逻辑，其特征在于，所述采样比较逻辑包括：
时钟边沿计数器，其被配置成在所述基准时钟信号的时钟循环中接收所述一个或多个边沿检测指示并对其进行计数；以及
频率比较器，其被配置成检测所述采样时钟信号和所述基准时钟信号之间的频率匹配，其中：
对于在所述基准时钟信号的时钟循环中接收的所述一个或多个边沿检测指示中的每一者：
确定所述时钟循环和所述基准时钟信号之间的频率差；
将所述频率差与预定的频率匹配阈值作比较；
在所述频率差小于所述预定的频率匹配阈值的情况下生成频率匹配指示；以及
将所述频率匹配指示提供给所述采样判定逻辑。
26.如权利要求21所述的振荡检测逻辑，其特征在于，所述采样判定逻辑包括：
频率匹配计数器，其耦合至所述采样比较逻辑以接收频率匹配指示，其中所述频率匹配计数器被配置成对所述频率匹配指示进行计数；
耦合至所述频率匹配计数器的阈值比较器，其中所述阈值比较器被配置成：
从所述频率匹配计数器获取计数器读数；
将所述计数器读数与所述预定的时钟稳定性阈值进行比较；以及
在所述计数器读数大于或等于所述预定的时钟稳定性阈值的情况下生成时钟稳定性通知；以及
判定输出逻辑，其耦合至所述阈值比较器以接收所述时钟稳定性通知，其中所述判定输出逻辑被配置成响应于接收到所述时钟稳定性通知而生成所述时钟稳定性指示。
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