KR20170105638A - 글리치가 없는 클록 스위칭을 위한 장치들, 방법들, 및 시스템들 - Google Patents

글리치가 없는 클록 스위칭을 위한 장치들, 방법들, 및 시스템들 Download PDF

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치아 헝 창
러셀 콜먼 딘스
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Abstract

전자 회로는 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭된다. 발진 검출 로직은 전자 회로를 고주파수 기준 클록으로 스위칭하기 이전에 고주파수 기준 클록의 안정성을 결정하도록 구성된다. 발진 검출 로직은 고주파수 기준 클록으로부터 샘플링된 클록 신호를 유도하고, 여기서 샘플링된 클록 신호는 저주파수 기준 클록보다 더 느린 주파수를 갖는다. 발진 검출 로직은 그 후 고주파수 기준 클록의 안정성을 결정하기 위해 샘플링된 클록 신호를 저주파수 기준 클록과 비교한다. 기준 클록으로 스위칭하기 이전에 기준 클록의 안정성을 결정론적으로 검출함으로써, 불안정한 기준 클록으로의 정상보다 이른 스위칭을 회피하여, 전자 회로에서 글리치가 없는 클록 스위칭을 제공하는 것이 가능하다.

Description

글리치가 없는 클록 스위칭을 위한 장치들, 방법들, 및 시스템들{APPARATUSES, METHODS, AND SYSTEMS FOR GLITCH-FREE CLOCK SWITCHING}
우선권 출원
본 출원은 "APPARATUSES, METHODS, AND SYSTEMS FOR GLITCH-FREE CLOCK SWITCHING" 이라는 명칭으로 2015년 3월 13일자로 출원된 미국 특허출원 제14/657,225호에 대해 우선권을 주장하고, 이는 전부 참조로 본 명세서에 통합된다.
개시의 분야
본 개시의 기술은 일반적으로 전자 시스템들에서 전력 소비를 감소시키기 위한 저전력 동작들에 관한 것이다.
모바일 통신 디바이스들은 현 사회에서 점점 일반화되고 있다. 이들 모바일 통신 디바이스들의 보급은 이러한 디바이스들 상에서 현재 가능해진 많은 기능들에 의해 부분적으로 추진된다. 이러한 기능들에 대한 요구는 모바일 통신 디바이스들에 대한 프로세싱 능력 요건들을 증가시킨다. 그 결과, 모바일 통신 디바이스들은 순수 통신 툴들에서 복잡한 모바일 엔터테인먼트 센터들로 진화하였다.
모바일 통신 디바이스들의 프로세싱 능력의 상승과, 모바일 통신 디바이스들에 의한 전력 소비의 증가는 동반한다. 저전력 동작들은 보통 모바일 통신 디바이스들에 의해 전력을 보존하고 배터리 수명을 연장하기 위해 채용된다. 저전력 동작들 동안, 모바일 통신 디바이스들은 아이들 상태이거나 또는 활용되지 않는 전자 회로들을 기회주의적으로 스위치 오프할 수 있다. 예를 들어, 입력/출력 (I/O) 회로는 송신할 데이터가 없을 때 스위치 오프되고 데이터가 송신을 위해 이용가능해질 때 다시 스위치 온될 수도 있다. 점점 더 많은 멀티-주파수 기준 클록들이 전자 회로들을 제어하는데 이용됨에 따라, 전자 회로들과 연관된 기준 클록들은 종종 전자 회로들이 저전력 동작들에 배치될 때 감소된 주파수에서 동작하도록 구성되거나 또는 스위치 오프된다.
전자 회로가 저전력 동작들을 종료할 때, 전자 회로는 연관된 기준 클록들이 완전히 램프 업 (ramp up) 및 안정화될 때까지 동작가능하지 않을 것이다. 그 결과, 전자 회로는 기준 클록 램프 업 및 안정화 지연들을 수용하기 위해 필요한 것보다 더 조기에 저전력 동작들을 종료하도록 강요될 수도 있다. 이러한 조기 종료는 저전력 동작들의 유효성을 감소시킨다. 더욱이, 연관된 기준 클록으로의 정상보다 이른 (즉, 연관된 기준 클록이 안정되기 전의) 스위칭은 전자 회로의 준안정성 (metastability) 을 초래할 수도 있다.
상세한 설명에서 개시된 양태들은 글리치가 없는 클록 스위칭을 위한 장치들, 방법들, 및 시스템들을 포함한다. 이것과 관련하여, 하나의 양태에서, 전자 회로는 저주파수 (lower-frequency) 기준 클록으로부터 고주파수 (higher-frequency) 기준 클록으로 스위칭된다. 발진 검출 로직은 전자 회로를 고주파수 기준 클록으로 스위칭하기 이전에 고주파수 기준 클록의 안정성을 결정하도록 구성된다. 발진 검출 로직은 고주파수 기준 클록으로부터 샘플링된 클록 신호를 유도하고, 여기서 샘플링된 클록 신호는 저주파수 기준 클록보다 더 느린 주파수를 갖는다. 발진 검출 로직은 그 후 고주파수 기준 클록의 안정성을 결정하기 위해 샘플링된 클록 신호를 저주파수 기준 클록과 비교한다. 기준 클록으로 스위칭하기 이전에 기준 클록의 안정성을 결정론적으로 검출함으로써, 불안정한 기준 클록으로의 정상보다 이른 스위칭을 회피하여, 전자 회로에서 글리치가 없는 클록 스위칭을 제공하고 전자 회로의 강건성 (robustness) 을 향상시키는 것이 가능하다.
이것과 관련하여, 하나의 양태에서, 클록 스위칭 제어 회로가 제공된다. 클록 스위칭 제어 회로는 제 1 동작 모드와 연관된 제 1 기준 클록 신호로부터 제 2 동작 모드와 연관된 제 2 기준 클록 신호로 전자 회로를 스위칭하도록 구성된 전력 제어 로직을 포함한다. 클록 스위칭 제어 회로는 또한 전력 제어 로직에 커플링된 발진 검출 로직을 포함한다. 발진 검출 로직은 제 1 기준 클록 신호에 기초하여 제 2 기준 클록 신호의 안정성을 결정하도록 구성된다. 발진 검출 로직은 또한, 제 2 기준 클록 신호가 안정된 것으로 결정되면 전력 제어 로직에 클록 안정성 표시를 제공하도록 구성된다. 전력 제어 로직은 클록 안정성 표시를 수신하는 것에 응답하여 제 1 기준 클록 신호로부터 제 2 기준 클록 신호로 스위칭하기 위해 전자 회로를 제어하도록 구성된다.
다른 양태에서, 클록 스위칭 제어 회로가 제공된다. 클록 스위칭 제어 회로는 제 1 동작 모드와 연관된 제 1 기준 클록 신호로부터 제 2 동작 모드와 연관된 제 2 기준 클록 신호로 전자 회로를 스위칭하도록 구성된 전력 모드를 제어하기 위한 수단을 포함한다. 클록 스위칭 제어 회로는 또한, 전력 모드를 제어하기 위한 수단에 커플링된 클록 안정성을 검출하기 위한 수단을 포함한다. 클록 안정성을 검출하기 위한 수단은 제 1 기준 클록 신호에 기초하여 제 2 기준 클록 신호의 안정성을 결정하도록 구성된다. 클록 안정성을 검출하기 위한 수단은 또한, 제 2 기준 클록 신호가 안정된 것으로 결정되면 전력 모드를 제어하기 위한 수단에 클록 안정성 표시를 제공하도록 구성된다. 전력 모드를 제어하기 위한 수단은 클록 안정성 표시를 수신하는 것에 응답하여 제 1 기준 클록 신호로부터 제 2 기준 클록 신호로 스위칭하기 위해 전자 회로를 제어하도록 구성된다.
다른 양태에서, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법이 제공된다. 방법은 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하는 단계를 포함한다. 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하는 방법은 고주파수 기준 클록으로 스위칭하기 이전에 저주파수 기준 클록에 기초하여 고주파수 기준 클록의 안정성을 결정하는 단계를 포함한다. 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하는 방법은 또한, 고주파수 기준 클록이 안정된 것으로 결정되면 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하는 단계를 포함한다.
다른 양태에서, 발진 검출 로직이 제공된다. 발진 검출 로직은 클록 입력 신호에 기초하여 복수의 분할된 클록 신호들을 발생시키도록 구성된 리플 디바이더를 포함한다. 발진 검출 로직은 또한 리플 디바이더에 커플링된 샘플링 로직을 포함한다. 샘플링 로직은 복수의 분할된 클록 신호들 중에서 샘플링된 클록 신호를 프로그래밍가능하게 선택하도록 구성된다. 샘플링 로직은 또한, 벤치마크 클록 신호의 클록 사이클에 대하여 하나 이상의 에지 검출 표시들을 출력하도록 구성된다. 발진 검출 로직은 또한, 하나 이상의 에지 검출 표시들을 수신하기 위해 샘플링 로직에 커플링된 샘플링 비교 로직을 포함하고, 여기서 샘플링 비교 로직은 샘플링된 클록 신호와 벤치마크 클록 신호 사이의 주파수 매치를 검출하기 위해 벤치마크 클록 신호의 클록 사이클 동안 수신된 하나 이상의 에지 검출 표시들을 카운트하도록 구성된다. 발진 검출 로직은 또한, 샘플링 비교 로직에 커플링된 샘플링 결정 로직을 포함한다. 샘플링 결정 로직은 미리결정된 클록 안정성 임계치에 기초하여 클록 입력 신호의 안정성을 결정하도록 구성된다. 샘플링 결정 로직은 또한, 클록 입력 신호가 안정된 것으로 결정되면 클록 안정성 표시를 발생시키도록 구성된다.
도 1 은 종래의 클록-스위칭 접근법에 기초하여 제 1 기준 클록 신호 (저주파수 기준 클록) 로부터 제 2 기준 클록 신호 (고주파수 기준 클록) 로 스위칭하도록 구성된 예시적인 전자 회로의 개략적 다이어그램이다.
도 2a 는 고주파수 기준 클록이 전자 회로를 포함하는 집적 회로의 외측에 포지셔닝되는, 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하기 이전에 저주파수 기준 클록에 기초하여 고주파수 기준 클록의 안정성을 결정론적으로 검출하도록 구성된 예시적인 전자 회로의 개략적 다이어그램이다.
도 2b 는 고주파수 기준 클록이 별도의 마스터 칩에 의해 제어되는, 도 2a 의 전자 회로의 단순화된 개략적 다이어그램이다.
도 2c 는 고주파수 기준 클록이 도 2a 의 전자 회로를 포함하는 집적 회로 (IC) 칩에 통합되는, 도 2a 의 전자 회로의 단순화된 개략적 다이어그램이다.
도 3 은 저주파수 기준 클록으로부터 고주파수 기준 클록으로 도 2a 의 전자 회로를 스위칭하기 위한 예시적인 클록 스위칭 시그널링 플로우를 예시한다.
도 4 는 고주파수 기준 클록으로부터 저주파수 기준 클록으로 도 2a 의 전자 회로를 스위칭하기 위한 예시적인 클록 스위칭 시그널링 플로우를 예시한다.
도 5 는 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하기 위해 도 2a 의 전자 회로에 의해 이용되는 클록 안정성 표시를 제공하도록 구성된 발진 검출 로직의 예시적인 예시이다.
도 6 은 도 2a 의 전자 회로가 고주파수 기준 클록과 저주파수 기준 클록 사이에 스위칭할 때 클록 발생 회로의 상태 변화들을 예시하는 예시적인 상태 머신 다이어그램이다.
도 7 은 클록 스위칭 제어 회로를 채용할 수 있는 프로세서 기반 시스템의 예를 예시한다.
이제, 도면들을 참조하여, 본 개시의 여러 예시적인 양태들이 설명된다. 단어 "예시적인" 은 본 명세서에서 "예, 인스턴스, 또는 예시로서 기능하는 것" 을 의미하는데 사용된다. 본 명세서에서 "예시적인" 으로서 설명된 임의의 양태가 다른 양태들에 비해 유리하거나 또는 선호되는 것으로서 반드시 해석되는 것은 아니다.
상세한 설명에서 개시된 양태들은 글리치가 없는 클록 스위칭을 위한 장치들, 방법들, 및 시스템들을 포함한다. 이것과 관련하여, 하나의 양태에서, 전자 회로는 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭된다. 발진 검출 로직은 전자 회로를 고주파수 기준 클록으로 스위칭하기 이전에 고주파수 기준 클록의 안정성을 결정하도록 구성된다. 발진 검출 로직은 고주파수 기준 클록으로부터 샘플링된 클록 신호를 유도하고, 여기서 샘플링된 클록 신호는 저주파수 기준 클록보다 더 느린 주파수를 갖는다. 발진 검출 로직은 그 후 고주파수 기준 클록의 안정성을 결정하기 위해 샘플링된 클록 신호를 저주파수 기준 클록과 비교한다. 기준 클록으로 스위칭하기 이전에 기준 클록의 안정성을 결정론적으로 검출함으로써, 불안정한 기준 클록으로의 정상보다 이른 스위칭을 회피하여, 전자 회로에서 글리치가 없는 클록 스위칭을 제공하고 전자 회로의 강건성을 향상시키는 것이 가능하다.
본 개시의 특정 양태들을 포함하는 글리치가 없는 클록 스위칭의 양태들을 논의하기 전에, 본 개시의 예시적인 양태들로부터 이익을 얻을 수도 있는 전자 회로에서 클록들을 스위칭하기 위한 종래의 접근법의 간략한 개관이 도 1 을 참조하여 제공된다. 글리치가 없는 클록 스위칭의 특정 예시적인 양태들의 논의는 이하에 도 2a 를 참조하여 시작된다.
이것과 관련하여, 도 1 은 종래의 클록 스위칭 접근법에 기초하여 제 1 기준 클록 신호 (102) 로부터 제 2 기준 클록 신호 (104) 로 스위칭하도록 구성된 예시적인 전자 회로 (100) 의 개략적 다이어그램이다. 제 1 기준 클록 신호 (102) 및 제 2 기준 클록 신호 (104) 는 이하에 각각 저주파수 기준 클록 (102) 및 고주파수 기준 클록 (104) 으로 지칭된다. 이것과 관련하여, 고주파수 기준 클록 (104) 은 저주파수 기준 클록 (102) 보다 더 높은 주파수를 갖는다. 비제한적인 예에서, 저주파수 기준 클록 (102) 은 보조 기준 클록일 수도 있고 고주파수 기준 클록 (104) 은 시스템 기준 클록일 수도 있다.
도 1 을 계속 참조하면, 비제한적인 예에서, 전자 회로 (100) 는 집적 회로 (IC) (106) 내에 배치된다. 전자 회로 (100) 는 위상 고정 루프 (phase-locked loop; PLL) (108) 를 포함한다. PLL (108) 은 고주파수 기준 클록 (104) 과 같은 입력 기준 신호에 기초하여 안정된 고-주파수 기준 신호 (110) 를 발생시키도록 구성된 폐루프 주파수 제어 시스템이다. 적절히 기능하기 위해, PLL (108) 은 고주파수 기준 클록 (104) 에 대하여 일정한 위상각을 유지해야 한다. 다시 말해서, PLL (108) 은 PLL (108) 이 고주파수 기준 클록 (104) 에 위상 고정될 때까지 적절히 기능하지 않을 것이다. PLL (108) 은 PLL 제어 로직 (112) 에 의해 제어된다. 비제한적인 예에서, PLL 제어 로직 (112) 및 PLL (108) 은 IC 에 통합될 수도 있다.
도 1 을 계속 참조하면, 전자 회로 (100) 의 내측에 또는 외측에 제공될 수도 있는 클록 제어기 (114) 는 저주파수 기준 클록 (102) 을 제공한다. IC (106) 의 내측에 또는 외측에 또한 제공될 수도 있는 기준 클록 소스 (116) 는 고주파수 기준 클록 (104) 을 제공한다. 비제한적인 예에서, 저주파수 기준 클록 (102) 은, 전자 회로 (100) 의 일부 또는 모든 부분들이 전력을 보존하기 위해 스위치 오프되는, 전자 회로 (100) 의 저전력 동작 모드와 연관된다. 다른 비제한적인 예에서, 고주파수 기준 클록 (104) 은, 전자 회로 (100) 의 모든 부분들이 기능하는, 전자 회로 (100) 의 정상 전력 (normal-power) 동작 모드와 연관된다. 전자 회로 제어기 (118) 는 저전력 동작 모드와 정상 전력 동작 모드 사이에 스위칭하기 위해 전자 회로 (100) 를 제어하도록 구성된다. 이에 따라, 전자 회로 제어기 (118) 는 또한, 전자 회로 (100) 로 하여금, 저주파수 기준 클록 (102) 과 고주파수 기준 클록 (104) 사이에 스위칭하게 한다.
도 1 을 계속 참조하면, 저전력 동작 모드로부터 정상 전력 동작 모드로 전자 회로 (100) 를 스위칭하기 위해, 전자 회로 제어기 (118) 는 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 전자 회로 (100) 를 스위칭하기 위해 PLL 제어 로직 (112) 에 제 1 전력 모드 신호 (120) 를 제공한다. 그에 반해서, 정상 전력 동작 모드로부터 저전력 동작 모드로 전자 회로 (100) 를 스위칭하기 위해, 전자 회로 제어기 (118) 는 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로 전자 회로 (100) 를 스위칭하기 위해 PLL 제어 로직 (112) 에 제 2 전력 모드 신호 (120') 를 제공한다. 비제한적인 예에서, 제 1 전력 모드 신호 (120) 는 전력 모드 신호 라인 (122) 상에 논리 하이 (logical high) 를 어써트함으로써 제공될 수도 있고 제 2 전력 모드 신호 (120') 는 전력 모드 신호 라인 (122) 상에 논리 로우 (logical low) 를 어써트함으로써 제공될 수도 있다.
도 1 을 계속 참조하면, 전자 회로 (100) 가 저주파수 기준 클록 (102) 에 기초하여 저전력 동작 모드에서 동작하고 있는 동안, 고주파수 기준 클록 (104) 은 대기 모드 또는 준활동 모드에 배치된다. 전자 회로 (100) 가 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭될 때, 고주파수 기준 클록 (104) 은 대기 모드 또는 준활동 모드로부터 활동 모드로 트랜지션한다. 트랜지션은 고주파수 기준 클록 (104) 의 발진을 재시작 또는 안정화하는 것을 수반한다. 이것과 관련하여, PLL (108) 은 고주파수 기준 클록 (104) 이 안정될 때까지 고주파수 기준 클록 (104) 에 위상 고정할 수 없다. 그 결과, 전자 회로 (100) 는 고주파수 기준 클록 (104) 이 기능하기 전에 안정화되기를 대기해야 한다. 그러나, 전자 회로 (100) 는 기준 클록 소스 (116) 가 IC (106) 의 외측에 로케이팅될 수도 있기 때문에 고주파수 기준 클록 (104) 이 안정되는 정확한 타이밍에 관한 어떤 지식도 갖지 않는다. 종래의 클록 스위칭 접근법에 따르면, 전자 회로 (100) 는 고주파수 기준 클록 (104) 의 안정화 타이밍을 추정하기 위해 발진 검출 타임아웃 타이머 (124) 를 채용한다. 당연히, 이 접근법은 많은 잠재적인 결점들을 갖는다. 발진 검출 타임아웃 타이머 (124) 가 너무 짧게 설정되면, 전자 회로 (100) 는 고주파수 기준 클록 (104) 이 불안정한 동안에 고주파수 기준 클록 (104) 으로 정상보다 이르게 스위칭할 가능성이 있다. 그에 반해서, 발진 검출 타임아웃 타이머 (124) 가 너무 길게 설정되면, 전자 회로 (100) 는 정상 전력 동작 모드에 진입하는데 있어서 과도한 지연을 발생시킬 수도 있다. 이런 이유로, 전자 회로 (100) 는, 고주파수 기준 클록 (104) 으로 글리치가 없고 시기적절하게 스위칭하는 것을 보장하기 위해 고주파수 기준 클록 (104) 의 안정성을 결정론적으로 검출하는 것이 바람직하다.
이것과 관련하여, 도 2a 는 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하기 이전에 저주파수 기준 클록 (102) 에 기초하여 고주파수 기준 클록 (104) 의 안정성을 결정론적으로 검출하도록 구성된 예시적인 전자 회로 (200) 의 개략적 다이어그램이다. 도 1 의 엘리먼트들은 도 2 와 관련하여 언급되며 본 명세서에서 재설명되지 않을 것이다.
도 2a 를 계속 참조하면, 클록 스위칭 제어 회로 (202) 가 IC 칩 (203) 내에 배치되는 전자 회로 (200) 내에 제공된다. 비제한적인 예에서, 클록 스위칭 제어 회로 (202) 는 전자 회로 (200) 의 PCS (physical coding sublayer) (도시되지 않음) 내에 제공된다. 다른 비제한적인 예에서, 전자 회로 (200) 는 PCIe (peripheral component interconnect express) 물리적 (PHY) 회로, USB (universal serial bus) PHY 회로, 또는 UFS (universal flash storage) PHY 회로일 수도 있다. 클록 스위칭 제어 회로 (202) 는 전력 제어 로직 (204) 을 포함하고, 그 전력 제어 로직 (204) 은, 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하기 위해 (그 역도 또한 마찬가지임) 전자 회로 (200) 를 제어하도록 구성된다. 전력 제어 로직 (204) 은 또한, 본 명세서에서 전력 모드를 제어하기 위한 수단으로 지칭된다. 전력 제어 로직 (204) 이 저전력 동작 모드 (제 1 동작 모드) 로부터 정상 전력 동작 모드 (제 2 동작 모드) 로 전자 회로 (200) 를 스위칭하기 위해 전자 회로 제어기 (206) 로부터 제 1 전력 모드 신호 (120) 를 수신할 때, 전력 제어 로직 (204) 은 발진 검출 로직 (210) 으로 하여금 고주파수 기준 클록 (104) 의 안정성을 검출하는 것을 인에이블하기 위해 클록 안정성 검출 요청 (208) 을 발생시킨다. 발진 검출 로직 (210) 은 또한, 클록 안정성을 검출하기 위한 수단으로 지칭될 수도 있다. 비제한적인 예에서, 전자 회로 (200) 가 고속 PHY 회로들 (예를 들어, PCIe, USB, 및 UFS) 에서 데이터 직렬화를 수행하기 위해 종종 제공되는, 직렬화기/역직렬화기 (SerDes) (도시되지 않음) 를 포함하면, 발진 검출 로직 (210) 은 SerDes 리셋이 완료되자마자 인에이블될 수도 있다. 도 5 에 상세히 추가로 논의되는 바와 같이, 발진 검출 로직 (210) 은 저주파수 기준 클록 (102) 에 기초하여 고주파수 기준 클록 (104) 의 안정성을 결정하도록 구성된다. 발진 검출 로직 (210) 은 또한, 고주파수 기준 클록 (104) 이 안정된 것으로 결정되면 전력 제어 로직 (204) 에 클록 안정성 표시 (212) 를 제공하도록 구성된다.
도 2a 를 계속 참조하면, 클록 안정성 표시 (212) 를 수신하는 것에 응답하여, 전력 제어 로직 (204) 은 PLL 제어 로직 (216) 및 PLL (108) 을 포함하는 클록 발생 회로 (215) 에 PLL 인에이블 표시 (enable PLL indication) (214) 를 제공한다. PLL 제어 로직 (216) 은 PLL 인에이블 표시 (214) 를 수신하고, 그 결과 PLL (108) 을 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하고 PLL 인에이블 표시 (214) 를 PLL (108) 에 제공한다. 비제한적인 예에서, PLL 인에이블 표시 (214) 는 PLL (108) 로 전송되기 전에 PLL 제어 로직 (216) 에 의해 변경될 수도 있다. 이전에 논의한 바와 같이, PLL (108) 은 PLL (108) 이 고주파수 기준 클록 (104) 에 위상 고정될 때까지 적절히 기능하지 않을 것이다. 일단 PLL (108) 이 고주파수 기준 클록 (104) 에 위상 고정 상태이면, PLL (108) 은 PLL 제어 로직 (216) 에 PLL 고정 표시 (PLL locked indication) (218) 를 제공한다. PLL 제어 로직 (216) 는 차례로 전자 회로 (200) 가 정상 전력 동작 모드가 될 준비가 되었다는 것을 표시하는 PLL 고정 표시 (218) 를 전력 제어 로직 (204) 에 제공한다. 비제한적인 예에서, PLL 제어 로직 (216) 은 PLL 고정 표시 (218) 를 전력 제어 로직 (204) 으로 전송하기 이전에 PLL 고정 표시 (218) 를 변경할 수도 있다. PLL 제어 로직 (216) 은 또한 저주파수 기준 클록 (102) 과 고주파수 기준 클록 (104) 을 왜곡하지 않고 저주파수 기준 클록 (102) 과 고주파수 기준 클록 (104) 사이에 토글링하기 위해 제어되도록 구성된 글리치가 없는 멀티플렉서 (MUX) (219) 를 포함한다.
도 2a 를 계속 참조하면, 전력 제어 로직 (204) 은 클록 스위칭 제어 회로 (202) 의 강건성을 추가로 향상시키기 위해 발진 검출 타임아웃 타이머 (124) 를 채용할 수도 있다. 이것과 관련하여, 전력 제어 로직 (204) 은 전력 제어 로직 (204) 이 발진 검출 로직 (210) 을 인에이블하기 위해 클록 안정성 검출 요청 (208) 을 발생시키자마자 발진 검출 타임아웃 타이머 (124) 를 시작할 수도 있다. 전력 제어 로직 (204) 은 발진 검출 타임아웃 타이머 (124) 가 만료할 때 발진 검출 로직 (210) 이 클록 안정성 표시 (212) 를 제공하지 않는다면 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 전자 회로 (200) 를 스위칭하기 위해 PLL 인에이블 표시 (214) 를 제공하도록 구성된다.
도 2a 를 계속 참조하면, 전력 제어 로직 (204) 은 또한, 전자 회로 (200) 가 저전력 동작 모드로 스위칭될 때 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로 전자 회로 (200) 를 스위칭하도록 구성된다. 이것과 관련하여, 전력 제어 로직 (204) 은 전자 회로 제어기 (206) 로부터 제 2 전력 모드 신호 (120') 를 수신한다. 제 2 전력 모드 신호 (120') 는 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로 스위칭할 것을 전력 제어 로직 (204) 에 명령한다. 비제한적인 예에서, 제 1 전력 모드 신호 (120) 는 전력 모드 신호 라인 (122) 상에 논리 하이 또는 논리 로우를 어써트함으로써 제공되고 제 2 전력 모드 신호 (120') 는 전력 모드 신호 라인 (122) 상에 논리 로우 또는 논리 하이를 어써트함으로써 제공된다. 다른 비제한적인 예에서, 제 1 전력 모드 신호 (120) 및 제 2 전력 모드 신호 (120') 는 전자 회로 (200) 에 특유한 제어 신호들이다. 예를 들어, 전자 회로 (200) 가 PCIe 회로이면, 제 1 전력 모드 신호 (120) 및 제 2 전력 모드 신호 (120') 는, 각각, PCIe PclkReq_n 신호를 어써트 및 디-어써트함으로써 제공될 수도 있다. 제 1 전력 모드 신호 (120) 및 제 2 전력 모드 신호 (120') 는 또한, 기준 클록 소스 (116) 에 의해 수신되어, 기준 클록 소스 (116) 는, 각각, 고주파수 기준 클록 (104) 을 인에이블 및 디스에이블할 수 있다.
도 2a 를 계속 참조하면, 제 2 전력 모드 신호 (120') 를 수신하는 것에 응답하여, 전력 제어 로직 (204) 은 기준 클록 소스 (116) 가 고주파수 기준 클록 (104) 을 셧 다운하는 것을 막기 위해 표준 출력 스테이터스 신호 (220) 를 어써트한다. 후속하여, 전력 제어 로직 (204) 은 PLL 디스에이블 표시 (disable PLL indication) (222) 를 PLL 제어 로직 (216) 에 제공하고, PLL 제어 로직 (216) 은 차례로 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로 PLL (108) 을 스위칭하기 위해 PLL 디스에이블 표시 (222) 를 PLL (108) 에 제공한다. 비제한적인 예에서, PLL 디스에이블 표시 (222) 는 PLL (108) 로 전송되기 전에 PLL 제어 로직 (216) 에 의해 변경될 수도 있다. PLL (108) 은 저주파수 기준 클록 (102) 으로 스위칭한 후에 PLL 제어 로직 (216) 에 클록 스위칭 완료 표시 (224) 를 제공한다. PLL 제어 로직 (216) 은 그 후 전자 회로 (200) 가 저전력 동작 모드에 진입할 준비가 되었다는 것을 표시하기 위해 클록 스위칭 완료 표시 (224) 를 전력 제어 로직 (204) 에 제공한다. 비제한적인 예에서, PLL 제어 로직 (216) 은 전력 제어 로직 (204) 으로 클록 스위칭 완료 표시 (224) 를 전송하기 이전에 클록 스위칭 완료 표시 (224) 를 변경할 수도 있다. 이 때, 전력 제어 로직 (204) 은 고주파수 기준 클록 (104) 이 셧 다운되는 것을 허용하기 위해 표준 출력 스테이터스 신호 (220) 를 디-어써트한다.
도 2a 를 계속 참조하면, 전자 회로 (200) 는 또한, IC 칩 (203) 의 외측에서 비롯되는 클록 스위칭 요청 (226) 에 응답하여 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭될 수 있다. 비제한적인 예에서, 클록 스위칭 요청 (226) 은 기준 클록 소스 (116) 또는 마스터 칩 (228) 에 의해 발생될 수도 있다. 이것과 관련하여, 전자 회로 제어기 (206) 는 클록 스위칭 요청 (226) 을 수신하고 상기 논의한 바와 같이 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하기 위해 전자 회로 (200) 를 제어한다.
도 2a 에 예시한 바와 같이, 기준 클록 소스 (116) 는 마스터 칩 (228) 및 IC 칩 (203) 에서 분리된다. 그러나, 기준 클록 소스 (116) 는 또한, 마스터 칩 (228) 과 통합되거나 또는 IC 칩 (203) 에 임베딩될 수도 있다. 이것과 관련하여, 도 2b 는 도 2a 의 전자 회로 (200) 를 포함하는 IC 칩 (203) 의 외측의 마스터 칩 (228) 과 통합된 예시적인 기준 클록 소스 (116') 의 개략적 다이어그램이다. 마찬가지로, 도 2c 는 도 2a 의 전자 회로 (200) 를 포함하는 IC 칩 (203) 에 임베딩된 예시적인 기준 클록 소스 (116'') 의 개략적 다이어그램이다. 도 2a, 도 2b, 및 도 2c 사이의 공통 엘리먼트들은 본 명세서에 공통 엘리먼트 번호들로 나타내지며 본 명세서에서 재설명되지 않을 것이다.
도 2b 를 참조하면, 기준 클록 소스 (116') 는 고주파수 기준 클록 (104) 을 발생시키도록 구성된 기준 클록 발진기 (230) 를 포함한다. IC 칩 (203) 및 마스터 칩 (228) 은 제 1 전력 모드 신호 (120), 제 2 전력 모드 신호 (120'), 표준 출력 스테이터스 신호 (220), 및 클록 스위칭 요청 (226) 을 공유한다. 비제한적인 예에서, 제 1 전력 모드 신호 (120), 제 2 전력 모드 신호 (120'), 표준 출력 스테이터스 신호 (220), 및 클록 스위칭 요청 (226) 은 단일의 공통 신호 (예를 들어, IC 칩 (203) 이 PCIe 회로인 경우 CLKREQ#) 로 결합될 수도 있다.
도 2c 를 참조하면, 기준 클록 소스 (116'') 는 IC 칩 (203) 에 임베딩된다. 비제한적인 예에서, 기준 클록 소스 (116'') 는 저주파수 기준 클록 (102) 과 고주파수 기준 클록 (104) 양자 모두를 제공하기 위해 클록 제어기 (114) (도시되지 않음) 와 통합될 수도 있다.
도 2a 에서 논의된 클록 스위칭 양태들을 인에이블하기 위한 다양한 제어 신호들을 추가로 예시하기 위해, 도 3 및 도 4 가 제공된다. 이것과 관련하여, 도 3 은 도 2a 의 전자 회로 (200) 를 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하기 위한 예시적인 클록 스위칭 시그널링 플로우 (300) 를 예시한다. 도 1 및 도 2a 의 엘리먼트들은 도 3 과 관련하여 언급되며 본 명세서에서 재설명되지 않을 것이다.
도 3 을 계속 참조하면, 전자 회로 (200) 는 저전력 동작 모드에 있는 동안 저주파수 기준 클록 (102) 으로 동작한다. 저전력 동작 모드로부터 정상 전력 동작 모드로 전자 회로 (200) 를 스위칭하기 위해, 전자 회로 제어기 (206) 는 제 1 전력 모드 신호 (120) 를 전력 제어 로직 (204) 에 제공한다. 비제한적인 예에서, 전자 회로 제어기 (206) 는 클록 스위칭 요청 (226) 을 수신하는 것에 응답하여 제 1 전력 모드 신호 (120) 를 발생시킬 수도 있다. 전력 제어 로직 (204) 은 발진 검출 로직 (210) 이 고주파수 기준 클록 (104) 의 안정성을 검출하는 것을 인에이블하기 위해 클록 안정성 검출 요청 (208) 을 제공한다. 고주파수 기준 클록 (104) 이 안정되어 있다는 것을 표시하는 클록 안정성 표시 (212) 를 수신 시에, 전력 제어 로직 (204) 은 전자 회로 (200) 를 고주파수 기준 클록 (104) 으로 스위칭하기 위해 PLL 인에이블 표시 (214) 를 PLL 제어 로직 (216) 에 제공한다. 비제한적인 예에서, PLL 인에이블 표시 (214) 는 1 로 설정되는 pll_en 표시자 (pll_en = 1) 를 포함한다. PLL 제어 로직 (216) 은 차례로 PLL (108) 에 PLL 인에이블 표시 (214) 를 제공한다. 비제한적인 예에서, PLL 제어 로직 (216) 은 PLL (108) 이 고주파수 기준 클록 (104) 에 위상 고정하는 것을 인에이블하기 전에 메모리로부터 캘리브레이션 코드들을 리로딩할 수도 있다. 일단 PLL (108) 이 고주파수 기준 클록 (104) 에 위상 고정되면, PLL (108) 은 PLL 제어 로직 (216) 에 PLL 고정 표시 (218) 를 제공한다. 비제한적인 예에서, PLL 고정 표시 (218) 는 1 로 설정되는 pll_locked 표시자 (pll_locked = 1) 를 포함한다.
도 4 는 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로 도 2a 의 전자 회로 (200) 를 스위칭하기 위한 예시적인 클록 스위칭 시그널링 플로우 (400) 를 예시한다. 도 1 및 도 2a 의 엘리먼트들은 도 4 와 관련하여 언급되며 본 명세서에서 재설명되지 않을 것이다.
도 4 를 계속 참조하면, 전자 회로 (200) 는 정상 전력 동작 모드에 있는 동안 고주파수 기준 클록 (104) 하에서 동작한다. 정상 전력 동작 모드로부터 저전력 동작 모드로 전자 회로 (200) 를 스위칭하기 위해, 전자 회로 제어기 (206) 는 제 2 전력 모드 신호 (120') 를 전력 제어 로직 (204) 에 제공한다. 제 2 전력 모드 신호 (120') 를 수신 시에, 전력 제어 로직 (204) 은 메모리에 캘리브레이션 코드들을 저장한다. 전력 제어 로직 (204) 은 또한, 기준 클록 소스 (116) 가 고주파수 기준 클록 (104) 을 셧 다운하는 것을 막기 위해 표준 출력 스테이터스 신호 (220) 를 어써트한다. 비제한적인 예에서, 표준 출력 스테이터스 신호 (220) 는 PCIe PclkAck_n 표시, USB PhyStatus 표시, 또는 UFS CfgRdyN 표시를 포함할 수도 있다. 후속하여, 전력 제어 로직 (204) 은 PLL 제어 로직 (216) 에 PLL 디스에이블 표시 (222) 를 제공한다. 비제한적인 예에서, PLL 디스에이블 표시 (222) 는 0 으로 설정되는 pll_en 표시자 (pll_en = 0) 를 포함한다. PLL 제어 로직 (216) 은 차례로 PLL (108) 을 디스에이블하고 저주파수 기준 클록 (102) 에서 전자 회로 (200) 가 작동하는 것을 유지하기 위해 PLL (108) 에 PLL 디스에이블 표시 (222) 를 제공한다.
도 4 를 계속 참조하면, PLL (108) 은 PLL (108) 이 디스에이블될 때 PLL 제어 로직 (216) 에 클록 스위칭 완료 표시 (224) 를 제공한다. PLL 제어 로직 (216) 은 그 후 전력 제어 로직 (204) 에, 전자 회로 (200) 가 저전력 동작 모드로 스위칭했다는 것을 표시하는 클록 스위칭 완료 표시 (224) 를 제공한다. 비제한적인 예에서, 클록 스위칭 완료 표시 (224) 는 1 로 설정되는 auxclk_switch_complete 표시자를 포함한다. 이 때, 전력 제어 로직 (204) 은 고주파수 기준 클록 (104) 이 셧 다운되는 것을 허용하기 위해 기준 클록 소스 (116) 에 표준 출력 스테이터스 신호 (220) 를 디-어써트한다. 클록 제어기 (114) 는 그 후, 마스터 칩 (228) (도시되지 않음) 이 고주파수 기준 클록 (104) 을 이용하고 있지 않다면 고주파수 기준 클록 (104) 을 셧 다운할 수도 있다.
도 2a 를 참조하여 이전에 논의한 바와 같이, 발진 검출 로직 (210) 은 저주파수 기준 클록 (102) 에 기초하여 고주파수 기준 클록 (104) 의 안정성을 결정하여, 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로의 글리치가 없는 스위칭을 보장하도록 구성된다. 이것과 관련하여, 도 5 는 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하기 위해 전자 회로 (200) 에 의해 이용되는 클록 안정성 표시 (212) 를 제공하도록 구성된 도 2a 의 발진 검출 로직 (210) 의 예시적인 예시이다. 도 1, 도 2a, 및 도 5 사이의 공통 엘리먼트들은 본 명세서에서 공통 엘리먼트 번호들로 나타내지며 본 명세서에서 재설명되지 않을 것이다.
도 5 를 계속 참조하면, 발진 검출 로직 (210) 은 리플 디바이더 (500), 샘플링 로직 (502), 샘플링 비교 로직 (504), 및 샘플링 결정 로직 (506) 을 포함한다. 리플 디바이더 (500) 는 복수의 리플 카운터들 (508(1) 내지 508(N)) 을 포함하고, 여기서 N 은 유한한 양의 정수이다. 복수의 리플 카운터들 (508(1) 내지 508(N)) 의 각각은 클록 입력 신호 (도시되지 않음) 를 수신하고 출력 신호 (도시되지 않음) 를 발생시킨다. 더욱이, 복수의 리플 카운터들 (508(1) 내지 508(N)) 의 각각은 클록 입력 신호의 1/2 인 출력 신호를 발생시키도록 구성된 2 분할 (divide-by-2) 카운터이다. 예를 들어, 리플 카운터 (508(1)) 로의 클록 입력 신호가 100 메가헤르츠 (MHz) 이면, 리플 카운터 (508(1)) 의 출력 신호는 50MHz 일 것이다. 복수의 리플 카운터들 (508(1) 내지 508(N)) 은 직렬 배열에 따라 배치되고, 복수의 리플 카운터들 (508(1) 내지 508(N)) 의 각각은, 리플 카운터 자체의 출력 신호와, 직렬 배열에서의 다음의 리플 카운터로의 클록 입력 신호 양자 모두로서의 역할을 하는 개별의 출력 신호를 발생시킨다. 예를 들어, 리플 카운터 (508(1)) 의 출력 신호는 리플 카운터 (508(1)) 의 출력 신호와, 리플 카운터 (508(2)) 로의 클록 입력 신호 양자 모두로서의 역할을 하고, 리플 카운터 (508(2)) 의 출력 신호는 리플 카운터 (508(2)) 의 출력 신호와, 리플 카운터 (508(3)) 로의 클록 입력 신호 양자 모두로서의 역할을 하며, 등등이다. 리플 디바이더 (500) 에서의 제 1 리플 카운터인 리플 카운터 (508(1)) 는 클록 입력 신호로서 고주파수 기준 클록 (104) 을 수신한다. 이것과 관련하여, 복수의 리플 카운터들 (508(1) 내지 508(N)) 은 복수의 분할된 클록 신호들 (510(1) 내지 510(N)) 을 생성하고, 여기서 분할된 클록 신호 (510(X)) (1≤X≤N) 는 고주파수 기준 클록 (104) 의 2-X (two-to-the-negative-Xth-power) 와 동일한 개별의 주파수를 갖는다. 예를 들어, 분할된 클록 신호 (510(1)) 는 고주파수 기준 클록 (104) 의 1/2 (2-1) 과 동일한 개별의 주파수를 갖고, 분할된 클록 신호 (510(2)) 는 고주파수 기준 클록 (104) 의 1/4 (2-2) 과 동일한 개별의 주파수를 가지며, 등등이다. 이것과 관련하여, 복수의 분할된 클록 신호들 (510(1) 내지 510(N)) 의 각각은 고주파수 기준 클록 (104) 보다 더 느린 개별의 주파수를 갖는다. 비제한적인 예에서, 복수의 리플 카운터들 (508(1) 내지 508(N)) 의 각각은 복수의 분할된 클록 신호들 (510(1) 내지 510(N)) 이 개별의 상승 에지들에 대해 정렬되는 것을 보장하기 위해 감분 카운터로서 제공되어, 초기 상승 에지 검출에 대한 레이턴시를 감소시킨다.
도 5 를 계속 참조하면, 샘플링 로직 (502) 은 이진 트리 구조 (514) 에 따라 배치되는 복수의 저-왜곡 MUX들 (512(1) 내지 512(M)) 을 포함한다. 복수의 저-왜곡 MUX들 (512(1) 내지 512(M)) 은 복수의 분할된 클록 신호들 (510(1) 내지 510(N)) 중에서 샘플링된 클록 신호 (516) 를 프로그래밍가능하게 선택하도록 구성된다. 비제한적인 예에서, 샘플링된 클록 신호 (516) 는 저주파수 기준 클록 (102) 보다 적어도 4 배 더 느리다. 이것과 관련하여, 리플 디바이더 (500) 내에 포함된 리플 카운터들 (508(1) 내지 508(N)) 의 수는 저주파수 기준 클록 (102) 및 고주파수 기준 클록 (104) 의 주파수들에 의해 결정된다. 비제한적인 예에서, 저주파수 기준 클록 (102) 및 고주파수 기준 클록 (104) 의 주파수들이 각각 10MHz 및 1 기가헤르츠 (GHz) 이고, 샘플링된 클록 신호 (516) 가 저주파수 기준 클록 (102) 보다 4 배 더 느려야 한다면, 리플 디바이더 (500) 는 최소 9 개의 리플 카운터들 (508(1) 내지 508(9)) 을 포함해야 한다.
도 5 를 계속 참조하면, 샘플링 로직 (502) 은 또한, 샘플링된 클록 신호 (516) 의 준안정성 및 글리치들이 샘플링 로직 (502) 의 외측에 전파되는 것을 막도록 구성된 동기화 엘리먼트 (518) 를 포함한다. 비제한적인 예에서, 동기화 엘리먼트 (518) 는 하나 이상의 플립-플롭 카운터들 (520(1) 내지 520(W)) 을 포함한다. 샘플링 로직 (502) 은 또한, 저주파수 기준 클록 (102) 에 따라 샘플링된 클록 신호 (516) 의 상승 에지들을 검출하고 그리고 샘플링 비교 로직 (504) 에, 저주파수 기준 클록 (102) 의 클록 사이클과 관련되는 하나 이상의 에지 검출 표시들 (524) 을 출력하도록 구성된 에지 검출 로직 (522) 을 포함한다.
도 5 를 계속 참조하면, 샘플링 비교 로직 (504) 은 저주파수 기준 클록 (102) 의 클록 사이클 동안 에지 검출 로직 (522) 으로부터 수신된 하나 이상의 에지 검출 표시들 (524) 을 카운트하도록 구성된 클록 에지 카운터 (526) 를 포함한다. 샘플링 비교 로직 (504) 은 또한 주파수 비교기 (528) 를 포함한다. 저주파수 기준 클록 (102) 의 클록 사이클에서 수신된 하나 이상의 에지 검출 표시들 (524) 의 각각의 에지 검출 표시에 대해, 주파수 비교기 (528) 는 클록 사이클과 저주파수 기준 클록 (102) (벤치마크 클록 신호) 사이의 주파수 차이 (frequency differential) 를 결정하도록 구성된다. 주파수 비교기 (528) 는 그 후 주파수 차이를 미리결정된 주파수 매치 임계치와 비교한다. 주파수 차이가 미리결정된 주파수 매치 임계치보다 더 작으면, 주파수 비교기 (528) 는 주파수 매치가 검출된다는 것을 표시하기 위해 주파수 매치 표시 (530) 를 샘플링 결정 로직 (506) 에 제공한다. 저주파수 기준 클록 (102) 의 주파수가 알려져 있기 때문에, 주파수 차이는 샘플링된 클록 신호 (516) 의 주파수, 및 따라서, 고주파수 기준 클록 (104) 의 주파수를 검출하는 것을 도울 수 있다. 더욱이, 샘플링된 클록 신호 (516) 의 주파수가 저주파수 기준 클록 (102) 보다 더 느리기 때문에, 주파수 차이는 더 정확하게 결정될 수 있다. 이런 이유로, 하나 이상의 에지 검출 표시들 (524) 의 각각을 저주파수 기준 클록 (102) 과 비교함으로써, 주파수 비교기 (528) 는 샘플링 결정 로직 (506) 에 주파수 매치 표시들 (530) 중 하나 이상을 제공할 수도 있다.
도 5 를 계속 참조하면, 샘플링 결정 로직 (506) 은 샘플링 비교 로직 (504) 으로부터 수신된 하나 이상의 주파수 매치 표시들 (530) 의 카운트를 제공하도록 구성된 주파수 매치 카운터 (532) 를 포함한다. 비제한적인 예에서, 저주파수 기준 클록 (102) 의 클록 사이클 동안 수신된 하나 이상의 에지 검출 표시들 (524) 의 각각의 에지 검출 표시에 대해, 주파수 매치 카운터 (532) 는 주파수 매치 표시 (530) 가 클록 사이클 동안 수신되면 1 만큼 증가된다. 그에 반해서, 주파수 매치 카운터 (532) 는 주파수 매치 표시 (530) 가 저주파수 기준 클록 (102) 의 클록 사이클 동안 수신되지 않으면 0 으로 리셋된다. 이로써, 주파수 매치 카운터 (532) 는 항상 주파수 비교기 (528) 로부터 연속하여 수신된 주파수 매치 표시 (530) 를 반영한다. 임계치 비교기 (534) 는 주파수 매치 카운터 (532) 로부터 카운터 판독값 (reading) (536) 을 취출하고 그 카운터 판독값 (536) 을 미리결정된 클록 안정성 임계치와 비교한다. 카운터 판독값 (536) 이 미리결정된 클록 안정성 임계치 이상이면, 고주파수 기준 클록 (104) 은 안정된 것으로 결정된다. 임계치 비교기 (534) 는 따라서 클록 안정성 통지 (538) 를 발생시킬 수 있다. 샘플링 결정 로직 (506) 은 또한, 클록 안정성 통지 (538) 를 수신하는 것에 응답하여, 고주파수 기준 클록 (104) 이 안정되어 있다는 것을 표시하는, 클록 안정성 표시 (212) 를 발생시키도록 구성된 결정 출력 로직 (540) 을 포함한다.
도 2a 에서 이미 논의한 바와 같이, 발진 검출 로직 (210) 에 의해 발생된 클록 안정성 표시 (212) 는 전력 제어 로직 (204) 으로 하여금, PLL 제어 로직 (216), 및 따라서 PLL (108) 을 인에이블하게 한다. PLL 제어 로직 (216) 과 PLL (108) 사이의 제어 메커니즘을 추가로 예시하기 위해, 도 6 이 제공된다. 이것과 관련하여, 도 6 은 전자 회로 (200) 가 고주파수 기준 클록 (104) 과 저주파수 기준 클록 (102) 사이에 스위칭할 때 도 2a 의 클록 발생 회로 (215) 의 상태 변화들을 예시하는 예시적인 상태 머신 다이어그램 (600) 이다. 도 2a, 도 3, 및 도 4 의 엘리먼트들은 도 6 과 관련하여 언급되며 본 명세서에서 재설명되지 않을 것이다.
도 6 을 계속 참조하면, 상태 1 (블록 (602)) 에서, 전자 회로 (200) 는 고주파수 기준 클록 (104) 에 기초하여 정상 전력 동작 모드에서 동작하고 있다. PLL (108) 은 작동 중이고 고주파수 기준 클록 (104) 에 위상 고정된다. PLL (108) 은 클록 버퍼 (도시되지 않음) 를 포함할 수도 있고 클록 버퍼는 인에이블된다. 클록 발생 회로 (215) 는 PLL 제어 로직 (216) 이 PLL 디스에이블 표시 (222) 를 수신할 때 상태 1 로부터 상태 2 (블록 (604)) 로 트랜지션하고, 여기서 pll_en 표시는 0 으로 설정된다 (pll_en = 0). 상태 2 에서, PLL (108) 및 클록 버퍼는 디스에이블되지만, PLL (108) 은 여전히 작동하고 있다. 클록 발생 회로 (215) 는 PLL (108) 이 더 이상 고주파수 기준 클록 (104) 에 위상 고정하고 있지 않을 때 상태 3 (블록 (606)) 으로 트랜지션한다. 이 때, PLL (108) 은 여전히 작동하고 있지만, 게이트 오프된다. 비제한적인 예에서, 게이트 오프 카운터 (예를 들어, 20M 카운터) 는 PLL (108) 이 디스에이블되는 동안 클록 발생 회로 (215) 가 상태 3 에 남아있다는 것을 보장하기 위해 시작될 수도 있다. 클록 발생 회로 (215) 는 게이트 오프 카운터가 만료할 때 상태 4 (블록 (608)) 로 트랜지션한다. 상태 4 에서, 클록 발생 회로 (215) 및 전자 회로 (200) 는 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로 스위칭하고 있다. 클록 발생 회로 (215) 는 PLL (108) 이 클록 스위칭 완료 표시 (224) 를 발생시킬 때 상태 4 를 종료하고 상태 5 (블록 (610)) 에 진입하고, 여기서 auxclk_switch_complete 표시자가 1 로 설정된다 (auxclk_switch_complete = 1). 상태 5 에서, PLL (108) 은 디스에이블된다. 전자 회로 (200) 는 저주파수 기준 클록 (102) 에 기초하여 저전력 동작 모드에서 동작하고 있다. 이 때, 고주파수 기준 클록 (104) 으로부터 저주파수 기준 클록 (102) 으로의 스위칭은 완료된다.
도 6 을 계속 참조하면, 클록 발생 회로 (215) 는 PLL 제어 로직 (216) 이 PLL 인에이블 표시 (214) 를 수신할 때 상태 6 (블록 (612)) 으로 트랜지션하고, 여기서 pll_en 표시자는 1 로 설정된다 (pll_en = 1). pll_en 표시자가 1 로 설정될 때, 전자 회로 (200) 는 저전력 동작 모드를 종료하고 정상 전력 동작 모드로 스위칭할 것이다. 상태 6 에서, 클록 발생 회로 (215) 는 PLL (108) 이 오프 상태인 동안 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭하고 있다. 클록 발생 회로 (215) 는 클록 발생 회로 (215) 가 저주파수 기준 클록 (102) 으로부터 고주파수 기준 클록 (104) 으로 스위칭했을 때 상태 7 (블록 (614)) 로 트랜지션한다. 이 경우에, PLL (108) 은 1 로 설정되는 refclk_sel_ack 표시자 (refclk_sel_ack = 1) 를 PLL 제어 로직 (216) 에 제공할 수도 있다. 상태 7 에서, PLL (108) 은 파워 업되고 고주파수 기준 클록 (104) 에 위상 고정하려고 시도한다. 클록 발생 회로 (215) 및 전자 회로 (200) 는 PLL (108) 이 고주파수 기준 클록 (104) 에 위상 고정될 때 상태 1 로 트랜지션한다. 그 결과, 전자 회로 (200) 는 고주파수 기준 클록 (104) 에 기초하여 정상 전력 동작 모드로 리턴한다.
본 명세서에서 개시된 양태들에 따른 글리치가 없는 클록 스위칭을 위한 장치들, 방법들, 및 시스템들이 임의의 프로세서 기반 디바이스 내에 제공되거나 또는 그 디바이스로 통합될 수도 있다. 제한 없이 예들은, 셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 모바일 로케이션 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인 휴대 정보 단말기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.
이것과 관련하여, 도 7 은 도 2a 에 예시된 클록 스위칭 제어 회로 (202) 를 채용할 수 있는 프로세서 기반 시스템 (700) 의 예를 예시한다. 이 예에서, 프로세서 기반 시스템 (700) 은 각각이 하나 이상의 프로세서들 (704) 을 포함하는 하나 이상의 중앙 프로세싱 유닛들 (CPU들) (702) 을 포함한다. CPU(들) (702) 는 임시 저장된 데이터에의 빠른 액세스를 위해 프로세서(들) (704) 에 커플링된 캐시 메모리 (706) 를 가질 수도 있다. CPU(들) (702) 는 클록 스위칭 제어 회로 (202) 를 제공하도록 구성될 수도 있다. CPU(들) (702) 는 시스템 버스 (708) 에 커플링되고 프로세서 기반 시스템 (700) 에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링할 수 있다. 잘 알려져 있는 바와 같이, CPU(들) (702) 는 시스템 버스 (708) 를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들) (702) 는 슬레이브 디바이스의 예로서 메모리 제어기 (710) 에 버스 트랜잭션 요청들을 통신할 수 있다. 도 7 에 예시되지는 않았지만, 다수의 시스템 버스들 (708) 이 제공될 수 있고, 각각의 시스템 버스 (708) 는 상이한 패브릭을 구성한다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스 (708) 에 접속될 수 있다. 도 7 에 예시한 바와 같이, 이들 디바이스들은 예들로서, 메모리 시스템 (712), 하나 이상의 입력 디바이스들 (714), 하나 이상의 출력 디바이스들 (716), 하나 이상의 네트워크 인터페이스 디바이스들 (718), 및 하나 이상의 디스플레이 제어기들 (720) 을 포함할 수 있다. 입력 디바이스(들) (714) 는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이들에 제한되지는 않는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들) (716) 는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하지만 이들에 제한되지는 않는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들) (718) 는 네트워크 (722) 로의 및 로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크 (722) 는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, 로컬 영역 네트워크 (LAN), 무선 로컬 영역 네트워크 (WLAN), BluetoothTM 네트워크, 광역 네트워크 (WAN), BLUETOOTHTM 네트워크, 또는 인터넷을 포함하지만 이들에 제한되지는 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들) (718) 는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템 (712) 은 하나 이상의 메모리 유닛들 (724(0-N)) 을 포함할 수 있다.
CPU(들) (702) 는 하나 이상의 디스플레이들 (726) 로 전송된 정보를 제어하기 위해 시스템 버스 (708) 를 통해 디스플레이 제어기(들) (720) 에 액세스하도록 또한 구성될 수도 있다. 디스플레이 제어기(들) (720) 는 디스플레이(들) (726) 에 적합한 포맷으로 디스플레이될 정보를 프로세싱하는 하나 이상의 비디오 프로세서들 (728) 을 통해 디스플레이되도록 디스플레이(들) (726) 로 정보를 전송한다. 디스플레이(들) (726) 는 음극선관 (CRT), 액정 디스플레이 (LCD), 플라즈마 디스플레이, 발광 다이오드 (LED) 디스플레이 등을 포함하지만 이들에 제한되지는 않는 임의의 타입의 디스플레이를 포함할 수 있다.
당업자들은 본 명세서에서 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행된 명령들, 또는 양자의 조합들로서 구현될 수도 있다는 것을 추가로 인식할 것이다. 본 명세서에서 설명된 마스터 디바이스들 및 슬레이브 디바이스들은 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로 (IC), 또는 IC 칩에서 채용될 수도 있다. 본 명세서에서 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있고 원하는 임의의 타입의 정보를 저장하도록 구성될 수도 있다. 이 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능성의 관점에서 일반적으로 상기 설명되었다. 이러한 기능성이 구현되는 방법은 전체 시스템에 부과된 특정한 애플리케이션, 설계 선택들, 및/또는 설계 제약들에 의존한다. 당업자들은 각각의 특정한 애플리케이션에 대해 다양한 방식들로 설명된 기능성을 구현할 수도 있지만, 이러한 구현 결정들은 본 개시의 범위로부터 벗어남을 야기하는 것으로 해석되지 않아야 한다.
본 명세서에서 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 그 임의의 조합으로 구현 또는 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합 (예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성) 으로서 구현될 수도 있다.
본 명세서에서 개시된 양태들은 하드웨어에서 그리고 하드웨어에 저장되는 명령들에서 구현될 수도 있고, 예를 들어, 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그래밍가능 ROM (EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 그 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 원격국에 상주할 수도 있다. 대안으로, 프로세서 및 저장 매체는 원격국, 기지국, 또는 서버 내에 이산 컴포넌트들로서 상주할 수도 있다.
본 명세서의 예시적인 양태들 중 임의의 것에서 설명된 동작 단계들이 예들 및 논의를 제공하기 위해 설명된다는 것에 또한 유념한다. 설명된 동작들은 예시된 시퀀스들이 아닌 다른 다수의 상이한 시퀀스들에서 수행될 수도 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로는 다수의 상이한 단계들에서 수행될 수도 있다. 추가적으로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들이 결합될 수도 있다. 플로우차트 다이어그램들에서 예시된 동작 단계들은 당업자에게 용이하게 명백할 바와 같이 다수의 상이한 변경들의 대상일 수도 있는 것으로 이해될 것이다. 당업자들은 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수도 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학장들 또는 입자들, 또는 그 임의의 조합으로 표현될 수도 있다.
본 개시의 이전의 설명은 당업자가 본 개시를 제조 또는 이용하는 것을 가능하게 하기 위해 제공된다. 본 개시에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 벗어남 없이 다른 변동들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들 및 설계들에 제한되도록 의도되지 않고, 본 명세서에서 개시된 원리들 및 신규한 피처들에 부합하는 최광의 범위를 부여받아야 한다.

Claims (26)

  1. 클록 스위칭 제어 회로로서,
    제 1 동작 모드와 연관된 제 1 기준 클록 신호로부터 제 2 동작 모드와 연관된 제 2 기준 클록 신호로 전자 회로를 스위칭하도록 구성된 전력 제어 로직; 및
    상기 전력 제어 로직에 커플링된 발진 검출 로직으로서, 상기 발진 검출 로직은,
    상기 제 1 기준 클록 신호에 기초하여 상기 제 2 기준 클록 신호의 안정성을 결정하고; 그리고
    상기 제 2 기준 클록 신호가 안정된 것으로 결정되면 상기 전력 제어 로직에 클록 안정성 표시를 제공하도록
    구성되는, 상기 발진 검출 로직
    을 포함하며,
    상기 전력 제어 로직은 상기 클록 안정성 표시를 수신하는 것에 응답하여 상기 제 1 기준 클록 신호로부터 상기 제 2 기준 클록 신호로 스위칭하기 위해 상기 전자 회로를 제어하도록 구성되는, 클록 스위칭 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 동작 모드는 상기 제 1 기준 클록 신호와 연관된 저전력 동작 모드이고 상기 제 2 동작 모드는 상기 제 2 기준 클록 신호와 연관된 정상 전력 동작 모드인, 클록 스위칭 제어 회로.
  3. 제 1 항에 있어서,
    상기 제 1 기준 클록 신호는 저주파수 기준 클록이고;
    상기 제 2 기준 클록 신호는 고주파수 기준 클록이고; 그리고
    상기 제 1 기준 클록 신호는 상기 제 2 기준 클록 신호보다 더 느린, 클록 스위칭 제어 회로.
  4. 제 1 항에 있어서,
    상기 전력 제어 로직은 상기 전자 회로의 PCS (physical coding sublayer) 내에 제공되는, 클록 스위칭 제어 회로.
  5. 제 1 항에 있어서,
    상기 발진 검출 로직은,
    직렬 배열에 따라 배치된 복수의 리플 카운터들을 포함하는 리플 디바이더로서, 상기 리플 디바이더는 상기 제 2 기준 클록 신호로부터 복수의 분할된 클록 신호들을 유도하도록 구성되는, 상기 리플 디바이더; 및
    상기 복수의 분할된 클록 신호들을 수신하기 위해 상기 리플 디바이더에 커플링된 샘플링 로직으로서, 상기 샘플링 로직은,
    상기 제 1 기준 클록 신호에 기초하여 상기 복수의 분할된 클록 신호들 중에서 샘플링된 클록 신호를 프로그래밍가능하게 선택하고; 그리고
    상기 샘플링된 클록 신호의 하나 이상의 에지 검출 표시들을 샘플링 비교 로직에 제공하도록
    구성되는, 상기 샘플링 로직
    을 포함하며,
    상기 샘플링 비교 로직은,
    상기 샘플링된 클록 신호의 상기 하나 이상의 에지 검출 표시들의 각각의 에지 검출 표시에 대해:
    상기 에지 검출 표시와 상기 제 1 기준 클록 신호 사이의 주파수 차이 (frequency differential) 를 결정하고;
    상기 주파수 차이를 미리결정된 주파수 매치 임계치와 비교하고; 그리고
    상기 주파수 차이가 상기 미리결정된 주파수 매치 임계치보다 더 작으면 주파수 매치 표시를 샘플링 결정 로직에 제공하도록
    구성되며;
    상기 샘플링 결정 로직은 상기 샘플링 비교 로직으로부터 연속하여 수신된 상기 주파수 매치 표시의 카운트가 미리결정된 클록 안정성 임계치 이상이면 상기 클록 안정성 표시를 상기 전력 제어 로직에 제공하도록 구성되는, 클록 스위칭 제어 회로.
  6. 제 5 항에 있어서,
    상기 샘플링된 클록 신호는 상기 제 1 기준 클록 신호보다 적어도 4 배 더 느린, 클록 스위칭 제어 회로.
  7. 제 5 항에 있어서,
    상기 복수의 리플 카운터들의 각각은 감분 카운터인, 클록 스위칭 제어 회로.
  8. 제 1 항에 있어서,
    상기 전력 제어 로직은 상기 발진 검출 로직에 클록 안정성 검출 요청을 제공함으로써 상기 발진 검출 로직을 인에이블하는, 클록 스위칭 제어 회로.
  9. 제 8 항에 있어서,
    상기 전력 제어 로직은,
    상기 발진 검출 로직에 상기 클록 안정성 검출 요청을 제공할 때 발진 검출 타임아웃 타이머를 시작하고; 그리고
    상기 발진 검출 타임아웃 타이머의 만료 시에 상기 클록 안정성 표시가 수신되지 않는다면 상기 제 1 기준 클록 신호로부터 상기 제 2 기준 클록 신호로 상기 전자 회로를 스위칭하도록
    추가로 구성되는, 클록 스위칭 제어 회로.
  10. 제 1 항에 있어서,
    상기 전력 제어 로직은 상기 제 2 동작 모드와 연관된 상기 제 2 기준 클록 신호로부터 상기 제 1 동작 모드와 연관된 상기 제 1 기준 클록 신호로 상기 전자 회로를 스위칭하도록 추가로 구성되는, 클록 스위칭 제어 회로.
  11. 클록 스위칭 제어 회로로서,
    제 1 동작 모드와 연관된 제 1 기준 클록 신호로부터 제 2 동작 모드와 연관된 제 2 기준 클록 신호로 전자 회로를 스위칭하도록 구성된 전력 모드를 제어하기 위한 수단; 및
    상기 전력 모드를 제어하기 위한 수단에 커플링된 클록 안정성을 검출하기 위한 수단으로서, 상기 클록 안정성을 검출하기 위한 수단은,
    상기 제 1 기준 클록 신호에 기초하여 상기 제 2 기준 클록 신호의 안정성을 결정하고; 그리고
    상기 제 2 기준 클록 신호가 안정된 것으로 결정되면 상기 전력 모드를 제어하기 위한 수단에 클록 안정성 표시를 제공하도록
    구성되는, 상기 클록 안정성을 검출하기 위한 수단
    을 포함하며,
    상기 전력 모드를 제어하기 위한 수단은 상기 클록 안정성 표시를 수신하는 것에 응답하여 상기 제 1 기준 클록 신호로부터 상기 제 2 기준 클록 신호로 스위칭하기 위해 상기 전자 회로를 제어하도록 구성되는, 클록 스위칭 제어 회로.
  12. 전자 회로에서 기준 클록들을 스위칭하기 위한 방법으로서,
    저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하는 단계를 포함하며,
    상기 저주파수 기준 클록으로부터 고주파수 기준 클록으로 스위칭하는 단계는,
    상기 고주파수 기준 클록으로 스위칭하기 이전에 상기 저주파수 기준 클록에 기초하여 상기 고주파수 기준 클록의 안정성을 결정하는 단계; 및
    상기 고주파수 기준 클록이 안정된 것으로 결정되면 상기 저주파수 기준 클록으로부터 상기 고주파수 기준 클록으로 스위칭하는 단계
    를 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 저주파수 기준 클록과 연관된 저전력 동작 모드로부터 상기 고주파수 기준 클록과 연관된 정상 전력 동작 모드로 스위칭하는 단계를 더 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  14. 제 12 항에 있어서,
    발진 검출 로직을 인에이블하기 위해 전력 제어 로직으로부터 클록 안정성 검출 요청을 제공하는 단계;
    상기 고주파수 기준 클록이 안정된 것으로 결정되면 상기 발진 검출 로직으로부터 클록 안정성 표시를 수신하는 단계;
    상기 저주파수 기준 클록으로부터 상기 고주파수 기준 클록으로 스위칭하기 위해 위상 고정 루프 (phase-locked loop; PLL) 제어 로직을 제어하도록 상기 PLL 제어 로직에 PLL 인에이블 표시 (enable PLL indication) 를 제공하는 단계로서, 상기 PLL 인에이블 표시는 1 로 설정되는 pll_en 표시자를 포함하는, 상기 PLL 인에이블 표시를 제공하는 단계; 및
    PLL 이 상기 고주파수 기준 클록에 위상 고정될 때 상기 PLL 제어 로직으로부터 PLL 고정 표시 (PLL locked indication) 를 수신하는 단계로서, 상기 PLL 고정 표시는 1 로 설정되는 pll_locked 표시자를 포함하는, 상기 PLL 고정 표시를 수신하는 단계
    를 더 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  15. 제 12 항에 있어서,
    상기 고주파수 기준 클록으로부터 상기 저주파수 기준 클록으로 스위칭하는 단계를 더 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 고주파수 기준 클록과 연관된 정상 전력 동작 모드로부터 상기 저주파수 기준 클록과 연관된 저전력 동작 모드로 스위칭하는 단계를 더 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  17. 제 15 항에 있어서,
    상기 고주파수 기준 클록의 셧다운을 막기 위해 전력 제어 로직으로부터 표준 출력 스테이터스 신호를 어써트하는 단계;
    상기 고주파수 기준 클록으로부터 상기 저주파수 기준 클록으로 스위칭하기 위해 위상 고정 루프 (PLL) 제어 로직을 제어하도록 상기 PLL 제어 로직에 PLL 디스에이블 표시 (disable PLL indication) 를 제공하는 단계로서, 상기 PLL 디스에이블 표시는 0 으로 설정되는 pll_en 표시자를 포함하는, 상기 PLL 디스에이블 표시를 제공하는 단계;
    상기 PLL 제어 로직이 상기 저주파수 기준 클록으로 스위칭될 때 상기 PLL 제어 로직으로부터 클록 스위칭 완료 표시를 수신하는 단계로서, 상기 클록 스위칭 완료 표시는 1 로 설정되는 auxclk_switch_complete 표시자를 포함하는, 상기 클록 스위칭 완료 표시를 수신하는 단계; 및
    상기 고주파수 기준 클록의 셧다운을 허용하기 위해 상기 전력 제어 로직으로부터 상기 표준 출력 스테이터스 신호를 디-어써트하는 단계
    를 더 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 표준 출력 스테이터스 신호를 어써트하는 단계는 PCIe (peripheral component interconnect express) PclkAck_n 표시를 어써트하는 단계를 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  19. 제 17 항에 있어서,
    상기 표준 출력 스테이터스 신호를 어써트하는 단계는 USB (universal serial bus) PhyStatus 표시를 어써트하는 단계를 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  20. 제 17 항에 있어서,
    상기 표준 출력 스테이터스 신호를 어써트하는 단계는 UFS (universal flash storage) CfgRdyN 표시를 어써트하는 단계를 포함하는, 전자 회로에서 기준 클록들을 스위칭하기 위한 방법.
  21. 발진 검출 로직으로서,
    클록 입력 신호에 기초하여 복수의 분할된 클록 신호들을 발생시키도록 구성된 리플 디바이더;
    상기 리플 디바이더에 커플링된 샘플링 로직으로서, 상기 샘플링 로직은,
    상기 복수의 분할된 클록 신호들 중에서 샘플링된 클록 신호를 프로그래밍가능하게 선택하고; 그리고
    벤치마크 클록 신호의 클록 사이클에 대하여 하나 이상의 에지 검출 표시들을 출력하도록
    구성되는, 상기 샘플링 로직;
    상기 하나 이상의 에지 검출 표시들을 수신하기 위해 상기 샘플링 로직에 커플링된 샘플링 비교 로직으로서, 상기 샘플링 비교 로직은 상기 샘플링된 클록 신호와 상기 벤치마크 클록 신호 사이의 주파수 매치를 검출하기 위해 상기 벤치마크 클록 신호의 상기 클록 사이클 동안 수신된 상기 하나 이상의 에지 검출 표시들을 카운트하도록 구성되는, 상기 샘플링 비교 로직; 및
    상기 샘플링 비교 로직에 커플링된 샘플링 결정 로직으로서, 상기 샘플링 결정 로직은,
    미리결정된 클록 안정성 임계치에 기초하여 상기 클록 입력 신호의 안정성을 결정하고; 그리고
    상기 클록 입력 신호가 안정된 것으로 결정되면 클록 안정성 표시를 발생시키도록
    구성되는, 상기 샘플링 결정 로직
    을 포함하는, 발진 검출 로직.
  22. 제 21 항에 있어서,
    상기 클록 입력 신호는 정상 전력 동작 모드와 연관된 고주파수 기준 클록이고; 그리고
    상기 벤치마크 클록 신호는 저전력 동작 모드와 연관된 저주파수 기준 클록인, 발진 검출 로직.
  23. 제 21 항에 있어서,
    상기 리플 디바이더는 개별의 상승 에지들에 대해 상기 복수의 분할된 클록 신호들을 정렬시키도록 구성된 감분 카운터를 포함하는, 발진 검출 로직.
  24. 제 21 항에 있어서,
    상기 샘플링 로직은,
    이진 트리 구조에 따라 배치된 복수의 저-왜곡 멀티플렉서들 (MUX들) 로서, 상기 복수의 저-왜곡 MUX들은 상기 복수의 분할된 클록 신호들 중에서 상기 샘플링된 클록 신호를 프로그래밍가능하게 선택하도록 구성되는, 상기 복수의 저-왜곡 MUX들;
    상기 샘플링된 클록 신호에서의 준안정성 및 글리치들을 막도록 구성된 동기화 엘리먼트; 및
    상기 동기화 엘리먼트에 커플링된 에지 검출 로직으로서, 상기 에지 검출 로직은 상기 벤치 마크 클록 신호의 상기 클록 사이클에 대하여 상기 하나 이상의 에지 검출 표시들을 출력하도록 구성되는, 상기 에지 검출 로직
    을 포함하는, 발진 검출 로직.
  25. 제 21 항에 있어서,
    상기 샘플링 비교 로직은,
    상기 벤치마크 클록 신호의 상기 클록 사이클에서 상기 하나 이상의 에지 검출 표시들을 수신 및 카운트하도록 구성된 클록 에지 카운터; 및
    상기 샘플링된 클록 신호와 상기 벤치마크 클록 신호 사이의 상기 주파수 매치를 검출하도록 구성된 주파수 비교기
    를 포함하고,
    상기 주파수 비교기는,
    상기 벤치마크 클록 신호의 상기 클록 사이클에서 수신된 상기 하나 이상의 에지 검출 표시들의 각각의 에지 검출 표시에 대해:
    상기 클록 사이클과 상기 벤치마크 클록 신호 사이의 주파수 차이를 결정하고;
    상기 주파수 차이를 미리결정된 주파수 매치 임계치와 비교하고;
    상기 주파수 차이가 상기 미리결정된 주파수 매치 임계치보다 더 작으면 주파수 매치 표시를 발생시키고; 그리고
    상기 샘플링 결정 로직에 상기 주파수 매치 표시를 제공하는, 발진 검출 로직.
  26. 제 21 항에 있어서,
    상기 샘플링 결정 로직은,
    주파수 매치 표시를 수신하기 위해 상기 샘플링 비교 로직에 커플링된 주파수 매치 카운터로서, 상기 주파수 매치 카운터는 상기 주파수 매치 표시를 카운트하도록 구성되는, 상기 주파수 매치 카운터;
    상기 주파수 매치 카운터에 커플링된 임계치 비교기로서, 상기 임계치 비교기는,
    상기 주파수 매치 카운터로부터 카운터 판독값을 얻고;
    상기 카운터 판독값을 상기 미리결정된 클록 안정성 임계치와 비교하고; 그리고
    상기 카운터 판독값이 상기 미리결정된 클록 안정성 임계치 이상이면 클록 안정성 통지를 발생시키도록
    구성되는, 상기 임계치 비교기; 및
    상기 클록 안정성 통지를 수신하기 위해 상기 임계치 비교기에 커플링된 결정 출력 로직으로서, 상기 결정 출력 로직은 상기 클록 안정성 통지를 수신하는 것에 응답하여 상기 클록 안정성 표시를 발생시키도록 구성되는, 상기 결정 출력 로직
    을 포함하는, 발진 검출 로직.
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