KR20140025556A - 플랫폼에서 유휴 링크 전력을 감소시키는 방법 및 장치 - Google Patents

플랫폼에서 유휴 링크 전력을 감소시키는 방법 및 장치 Download PDF

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Abstract

플랫폼에서 유휴 링크 전력을 감소시키는 방법 및 장치가 개시된다. 본 발명의 일 실시예에서, 플랫폼 내의 호스트 및 이에 결합된 엔드포인트(들)는 이들 둘 모두에서 고속 링크 회로의 디스에이블링(disabling)을 허용하는 저 전력 유휴 링크 상태를 갖는다. 이것은 본 발명의 일 실시예에서 호스트 및 이에 결합된 엔드포인트(들) 둘 모두가 자신들의 고속 링크 회로를 턴오프시킬 수 있기 때문에 플랫폼이 자신의 유휴 링크 전력을 감소시키도록 한다.

Description

플랫폼에서 유휴 링크 전력을 감소시키는 방법 및 장치{METHOD AND APPARATUS TO REDUCE IDLE LINK POWER IN A PLATFORM}
본 발명은 플랫폼(platform)에 관한 것으로, 더 구체적으로는 한정적이지는 않는, 플랫폼에서 유휴 링크 전력을 감소시키는 방법 및 장치에 관한 것이다.
고속 직렬 통신 링크들은 고속 데이터 액세스를 제공하기 위하여 플랫폼에서 종종 사용된다. 그러나, 이러한 고속 직렬 통신 링크들은 종종 높은 유휴 전력을 필요로 한다. 휴대 및 태블릿 컴퓨터들과 같은 전력에 민감한 플랫폼들에서, 고속 직렬 통신 링크들은 높은 유휴 전력 요건들로 인해 적합하지 않을 수 있다.
본 발명의 실시예들의 특징들 및 장점들은 본 명세서의 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 플랫폼의 블록도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 호스트 디바이스(host device) 및 엔드포인트 디바이스(endpoint device)의 블록도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 링크 상태들의 블록도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 업스트림 포트 개시 링크 상태 진출(upstream port initiated link state exit)의 타이밍도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 다운스트림 포트 개시 링크 상태 진출의 타이밍도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 업스트림 포트 개시 링크 상태 진출의 타이밍도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 다운스트림 포트 개시 링크 상태 진출의 타이밍도를 도시한다.
도 8은 본 발명의 일 실시예에 따른 본원에 개시된 방법을 구현하는 시스템을 도시한다.
본원에 설명된 본 발명의 실시예들은 첨부 도면들에서 제한이 아니라 예로서 도시되어 있다. 설명의 간소화 및 명확화를 위하여, 도면들에 도시된 요소들은 반드시 크기대로 도시되어 있지는 않다. 예를 들어, 일부 요소들의 치수들은 명확화를 위하여 다른 요소들에 비해 과장될 수 있다. 또한, 적절하다고 간주되는 경우에, 참조 번호들이 대응하거나 유사한 요소들을 나타내기 위하여 도면들 사이에서 반복되었다.
본 발명의 "일 실시예" 또는 "실시예"에 대한 명세서에서의 언급은 실시예와 관련하여 언급된 특정 특성, 구조, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 명세서 전반에 걸친 다양한 장소에서의 어구 "일 실시예에서"의 출현들이 모두 반드시 동일한 실시예를 나타내는 것은 아니다.
용어들 "업스트림" 및 "다운스트림"은 본 발명의 일 실시예에서 플랫폼에서의 트래픽 또는 데이터 흐름의 방향을 나타내기 위하여 사용되며 제한적인 것이 아니다. 용어들 "업스트림" 및 "다운스트림"은 본 발명의 다른 실시예에서 서로 교체될 수 있다. 플랫폼에서의 트래픽 또는 데이터 흐름의 방향을 설명하기 위한 다른 용어가 본 발명의 동작들에 영향을 주지 않고 사용될 수 있다.
본 발명의 실시예들은 플랫폼에서 유휴 전력을 감소시키는 방법 및 장치를 제공한다. 본 발명의 일 실시예에서, 플랫폼 내의 호스트 및 이에 결합된 엔드포인트(들)는 각각 이들 둘 모두에서 고속 링크 회로의 디스에이블링(disabling)을 허용하는 저 전력 유휴 링크 상태(들)를 갖는다. 이것은 본 발명의 일 실시예에서 호스트 및 이에 결합된 엔드포인트(들) 둘 모두가 자신들의 고속 링크 회로를 턴오프시킬 수 있기 때문에 플랫폼이 자신의 유휴 링크 전력을 감소시키도록 한다. 고속 링크 회로의 디스에이블링은 전압 입력(들)의 파워 게이팅(power gating), 입력 클럭(들)의 셧-오프(shut-off), 및 고속 링크 회로의 전력 소모를 감소시키는 임의의 다른 기술을 포함하지만, 이에 제한되지 않는다.
본 발명의 일 실시예에서, 저 전력 유휴 링크 상태는 기존 저 전력 링크 상태의 서브-상태(sub-state)이다. 본 발명의 다른 실시예에서, 저 전력 유휴 링크는 플랫폼의 새로운 링크 상태로서 추가된다. 플랫폼은 데스크톱 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터, 노트북 컴퓨터, 개인 디지털 보조장치(PDA), 서버, 워크스테이션, 셀룰러 전화, 스마트폰, 이동 컴퓨팅 디바이스, 인터넷 어플라이언스, 또는 임의의 다른 유형의 컴퓨팅 디바이스를 포함하지만, 이에 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 플랫폼(105)의 블록도(100)를 도시한다. 본 발명의 일 실시예에서, 플랫폼(105)은 적어도 부분적으로 PCTSIG(Peripheral Component Interconnect(PCI) Special Interest Group)에 의해 유지되는 PCIe (PCI Express)를 따른다. 본 발명의 일 실시예에서, 플랫폼은 적어도 부분적으로 진보된 구성 및 전력 인터페이스 사양(2010년 4월에 발표된 ACPI 표준 "Advanced Configuration and Power Interface Specification" Revision 4.0a)의 전력 상태들을 따른다. 본 발명의 다른 실시예에서, 플랫폼은 적어도 부분적으로 ACPI 표준의 이전의 및/또는 미래의 개정들을 따른다.
본 발명의 일 실시예에서, 플랫폼(105)은 루트 콤플렉스(root complex)(120)에 결합된 프로세싱 코어(들)(110)를 갖는다. 루트 콤플렉스(120)는 버스(140) 및 메모리(130)와 결합되며, 3개의 루트 포트(root port)들(142, 144, 및 146)을 지원한다. 루트 포트들(142, 144, 및 146)은 각각 PCIe 통신 링크들(152, 154, 및 156)을 통하여 PCIe 엔드포인트 디바이스들 1 내지 3(160, 162, 및 164)와 결합된다. 본 발명의 일 실시예에서, 루트 포트들(142, 144, 및 146) 각각은 PCIe 엔드포인트 디바이스들 1 내지 3(160, 162, 및 164)의 각각의 다운스트림 포트와 결합되는 업스트림 포트를 갖는다.
본 발명의 일 실시예에서, 루트 콤플렉스(120)는 프로세서 코어(들)(110)를 대신하여 트랜잭션 요청(transaction request)들을 발생시킨다. 본 발명의 일 실시예에서, 루트 콤플렉스(120)는 프로세싱 코어(120)와 통합된다. 본 발명의 다른 실시예에서, 루트 콤플렉스(120)는 3개 이상의 루트 포트들을 지원한다. 본 발명의 또 다른 실시예에서, 루트 콤플렉스(120)는 3개 미만의 루트 포트들을 지원한다.
본 발명의 일 실시예에서, 루트 포트들(142, 144, 및 146) 및 이들의 각각의 PCIe 엔드포인트 디바이스들 1 내지 3(160, 162, 및 164) 각각은 이들의 고속 회로의 디스에이블링을 허용하는 저 전력 유휴 링크 상태를 지원한다. 루트 포트들(142, 144, 및 146) 및 이들의 각각의 PCIe 엔드포인트 디바이스들 1 내지 3(160, 162, 및 164) 각각은 본 발명의 일 실시예에서 표시를 전송함으로써 저 전력 유휴 링크 상태로의 진입 또는 천이를 개시할 수 있다.
본 발명의 일 실시예에서, 루트 포트 및 이에 결합된 PCIe 엔드포인트 디바이스 간의 측파 대역 신호(side band signal)가 플랫폼(105)이 저 전력 유휴 링크 상태로 천이되어야 하는지를 표시하기 위해 사용된다. 예를 들어, 본 발명의 일 실시예에서, 플랫폼(105)에서 각각의 접속 쌍들에 이미 존재하는 측파 대역 신호는 플랫폼(105)이 저 전력 유휴 링크 상태로 천이되어야 하는지에 대한 표시로서 용도변경되거나 재구성된다. 기존 측파 대역 신호가 용도변경될 때 새로운 핀들이 필요하지 않기 때문에, 저 전력 유휴 링크 상태를 지원하는데 필요한 증가 비용이 매우 낮다. 측파 대역 신호는 CLKREQ# 신호, WAKE# 신호, 및 루트 포트 및 이에 결합된 PCIe 엔드포인트 디바이스 간의 통신에 영향을 주지 않고 용도변경될 수 있는 임의의 다른 신호를 포함하지만, 이에 제한되지 않는다.
본 발명의 다른 실시예에서, 루트 포트 및 이에 결합된 PCIe 엔드포인트 디바이스 간의 대역외 신호(out of band signal)가 플랫폼(105)이 저 전력 유휴 링크 상태로 천이되어야 하는지를 표시하기 위해 사용된다. 대역외 신호는 SMBus(system management bus), I2C(Inter-IC) 버스, 또는 임의의 다른 통신 프로토콜을 포함하지만, 이에 제한되지 않는다.
도 1은 제한적인 것이 아니라, 적어도 부분적으로 PCIe 표준을 따르는 본 발명의 일 실시예의 역할만을 한다. 당업자가 본 발명의 동작들을 다른 고속 직렬 통신 프로토콜에 어떻게 적응시킬지를 쉽게 인식할 것이므로, 이는 본원에 설명되지 않을 것이다.
도 2는 본 발명의 일 실시예에 따른 호스트 디바이스(210) 및 엔드포인트 디바이스(230)의 블록도(200)를 도시한다. 설명의 간소화를 위하여, 호스트 디바이스(210) 및 엔드포인트 디바이스(230)는 적어도 부분적으로 PCIe 표준을 따르는 것으로 설명된다. 도 2는 호스트 디바이스(210)로부터 엔드포인트 디바이스(230)로의 단방향성 오픈 드레인 신호(unidirectional open drain signal)인 클럭 요청(CLKREQ#) 신호(도 2에 도시되지 않음)가 본 발명의 일 실시예에서 어떻게 양방향성 오픈 드레인 신호 클럭 요청(CLKREQ#) 신호(252)로서 용도변경되는지를 도시한다. 본 발명의 일 실시예에서, 호스트 디바이스(210) 및 엔드포인트(230) 둘 모두는 자신이 저 전력 유휴 상태로 진입하기를 희망한다는 것을 나타내기 위하여 양방향성 CLKREQ# 신호(252)를 사용한다.
호스트 디바이스(210)는 본 발명의 일 실시예에서 엔드포인트 디바이스(230) 내의 다운스트림 포트(240)와 통신적으로 결합된 업스트림 포트(220)를 갖는다. 업스트림 포트(220)는 본 발명의 일 실시예에서 링크 전력 관리(power management(PM)) 제어 로직(222), 전기 유휴(electrical idle(EI)) 진출 검출 회로(226), 기준 클럭(CLK) 소스(224), 송신기(TX) 회로(227), 및 수신기(RX) 회로(228)를 갖는다. 다운스트림 포트(240)는 본 발명의 일 실시예에서 링크 전력 관리(PM) 제어 로직(242), 전기 유휴(EI) 진출 검출 회로(246), 기준 클럭(CLK) 싱크(244), 송신기(TX) 회로(248), 및 수신기(RX) 회로(247)를 갖는다.
업스트림 포트(220)의 기준 CLK 소스(224)는 양방향성 CLKREQ# 신호(252) 및 기준 클럭 신호(254)를 통하여 기준 CLK 싱크(244)와 결합된다. 교류(AC) 결합된 데이터 시그널링(250)은 업스트림 포트(220)의 TX 회로(227)와 다운스트림 포트(240)의 RX 회로(247) 사이의 AC 공통 모드 차동 시그널링 및 다운스트림 포트(240)의 TX 회로(248)와 업스트림 포트(220)의 RX 회로(228) 사이의 AC 공통 모드 차동 시그널링을 나타낸다.
업스트림 포트(220) 및 다운스트림 포트(240) 각각의 고속 링크 회로는 TX 회로, RX 회로, 위상 동기 루프(PLL: phase lock loop)들, 및 업스트림 포트(220)와 다운스트림 포트(240) 사이의 고속 통신에 필요한 임의의 다른 회로 또는 로직을 포함하지만, 이에 제한되지 않는다.
본 발명의 일 실시예에서, 고속 링크 회로는 업스트림 포트(220) 및 다운스트림 포트(240)가 저 전력 유휴 링크 상태에 진입할 때 디스에이블링될 수 있다. 예를 들어, 본 발명의 일 실시예에서, 업스트림 포트(220) 내의 기준 CLK 소스(224)에서의 PLL(들)은 저 전력 유휴 링크 상태에서 디스에이블링된다. 본 발명의 일 실시예에서, 업스트림 포트(220) 내의 TX 회로(227) 및 RX 회로(228) 및 다운스트림 포트(240) 내의 TX 회로(248) 및 RX 회로(247)는 저 전력 유휴 링크 상태에서 디스에이블링된다.
본 발명의 다른 실시예에서, 업스트림 포트(220)의 TX 회로(227)와 다운스트림 포트(240)의 RX 회로(247) 사이의 AC 공통 모드 차동 시그널링 및 다운스트림 포트(240)의 TX 회로(248)와 업스트림 포트(220)의 RX 회로(228) 사이의 AC 공통 모드 차동 시그널링은 저 전력 유휴 링크 상태에서 디스에이블링된다.
저 전력 유휴 링크 상태에서의 호스트 디바이스(210) 및 엔드포인트 디바이스(230) 내의 다양한 구성요소들을 디스에이블링하는 상이한 조합들이 본 발명의 일 실시예에서 사용될 수 있다. 본 발명의 일 실시예에서, 저 전력 유휴 링크 상태는 LTSSM(Link Training Status State Machine)의 서브 상태로서 정의된다. 본 발명의 일 실시예에서, 2개의 서브 상태들, 즉, 링크 1 오프(L1.OFF) 링크 상태 및 링크 1 스누즈(L1.SNOOZ) 링크 상태가 정의된다.
L1.OFF 링크 상태에서, 고속 링크 회로의 TX 회로, RX 회로, PLL(들), AC 공통 모드 키퍼(common mode keeper)들은 본 발명의 일 실시예에서 완전히 파워-게이팅(power-gating)되거나 디스에이블링된다. L1.SNOOZ 링크 상태에서는, 본 발명의 일 실시예에서, 고속 링크 회로의 TX 회로, RX 회로, 및 PLL(들)은 완전히 파워-게이팅되거나 디스에이블링되지만, 고속 링크 회로의 AC 공통 모드 키퍼들은 차동 시그널링의 AC 공통 모드 전압들을 유지하기 위하여 인에이블링된다.
도 2에서, 설명의 명확화를 위하여, 본 발명의 일 실시예에서 포트와 연관된 RX 및 TX 회로들 및 PLL(들)은 파워-게이팅되는 반면 모든 포트 콘텍스트(port context)는 유지된다고 가정된다. 포트와 연관된 RX 및 TX 회로들 및 PLL(들)이 자신들이 파워-게이팅되거나 디스에이블링될 때 모든 포트 콘택스트를 유지하는 것이 불가능한 경우에, 당업자는 포트와 연관된 RX 및 TX 회로들 및 PLL(들)이 디스에이블링될 때 모든 포트 콘택스트를 유지하기 위하여 추가적인 로직을 어떻게 추가할지를 쉽게 인식할 것이므로, 이는 본원에 설명되지 않을 것이다.
도 3은 본 발명의 일 실시예에 따른 링크 상태들의 블록도(300)를 도시한다. 설명의 명확화를 위하여, 도 3은 도 2를 참조하여 논의된다. 링크 상태 L1(330)은 본 발명의 일 실시예에서 2개의 저 전력 유휴 서브 상태들: L1.OFF 링크 상태(380) 및 Ll.SNOOZ 링크 상태(360)를 갖는 본 발명의 일 실시예를 나타낸다.
L0 링크 상태(310)는 데이터 및 제어 패킷들이 송신 및 수신될 수 있는 정상적인 동작 상태이다. 모든 전력 관리 상태들은 본 발명의 일 실시예에서 L0 링크 상태(310)로부터 진입된다. 전력 관리 L1 링크 상태 요청이 수신될 때, 플랫폼은 L1 링크 상태(330)로 천이된다. 기존 L1 링크 상태(350)는 LTSSM에서 정의된 바와 같은 L1 상태이다. 본 발명의 일 실시예에서, 플랫폼은 모든 포트 콘텍스트를 유지하기 위하여 기존 L1 링크 상태(350)로 천이된다.
본 발명의 일 실시예에서, 플랫폼은 자신이 기존 L1 링크 상태(350)로 유지되어야 하는지 또는 L1.SNOOZ 링크 상태(360) 또는 L1.OFF 링크 상태(380)로 천이되어야 하는지를 결정하기 위하여 단계(340)에서 링크 상태 정책(link state policy)을 체크한다. 링크 상태 정책은 업/다운스트림 포트의 서비스 레이턴시 요건(service latency requirement) 및 업/다운스트림 포트에 관한 유휴 지속기간 정보를 기반으로 하지만, 이에 제한되지 않는다. 본 발명의 일 실시예에서, 호스트 또는 업스트림 포트의 링크 상태 정책은 저 전력 유휴 상태들 중 어느 것에 진입할지를 동적으로 결정한다. 엔드포인트 디바이스 또는 다운스트림 포트의 링크 상태 정책은 본 발명의 일 실시예에서 호스트 또는 업스트림 포트에 전송하기 위한 가이드라인(guideline)들 및 제약들을 결정한다.
예를 들어, 본 발명의 일 실시예에서, 루트 포트 및 엔드포인트 디바이스 둘 모두는 레이턴시 허용오차 리포팅(Latency Tolerance Reporting: LTR)을 지원한다. 본 발명의 일 실시예에서, 업스트림 포트 내의 루트 포트는 엔드포인트 디바이스로부터 LTR 메시지를 수신한다. 본 발명의 다른 실시예에서, 엔드포인트 디바이스는 업스트림 포트 내의 루트 포트로부터 LTR 메시지를 수신한다.
LTR 메시지는 업/다운스트림 포트의 서비스 레이턴시 요건을 포함하지만, 이에 제한되지 않는다. 본 발명의 일 실시예에서, 루트 포트의 링크 상태 정책은 다운스트림 포트의 최종적으로 통지된 서비스 레이턴시 요건을 사용한다. 본 발명의 다른 실시예에서, 다운스트림 포트의 링크 상태 정책은 루트 포트의 최종적으로 통지된 서비스 레이턴시 요건을 사용한다.
본 발명의 다른 실시예에서, 추정되거나 산출된 유휴 지속기간이 어느 저 전력 유휴 링크 상태에 진입할지를 결정하기 위하여 링크 상태 정책에 의해 사용된다. 예를 들어, 본 발명의 일 실시예에서, 링크 상태 정책이 유휴 지속기간이 짧다고 결정할 때, 링크 상태 정책은 기존 L1 링크 상태(350)에서 플랫폼을 설정하거나 유지한다. 링크 상태 정책이 유휴 지속기간이 길다고 결정할 때, 링크 상태 정책은 본 발명의 일 실시예에서 서비스 레이턴시 요건을 기반으로 하여 플랫폼을 L1.OFF 링크 상태(380) 또는 L1.SNOOZ 링크 상태(360)로 천이시킨다.
본 발명의 일 실시예에서, 플랫폼은 업스트림 포트 및 엔드포인트 디바이스에서 저 전력 유휴 링크 상태들을 검출하고 인에이블링하는 능력을 갖는다. 예를 들어, 본 발명의 일 실시예에서, 업스트림 포트 및 엔드포인트 디바이스 둘 모두는 자신들이 저 전력 유휴 링크 상태들을 지원하는지를 나타내기 위하여 구성 레지스터(configuration register)들을 갖는다. 본 발명의 다른 실시예에서, 업스트림 포트 및 엔드포인트 디바이스는 저 전력 유휴 링크 상태들이 지원되는지를 나타내기 위하여 부트 스트랩핑(boot strapping)을 사용한다. 본 발명의 또 다른 실시예에서, 업스트림 포트 및 엔드포인트 디바이스는 저 전력 유휴 링크 상태들이 지원되는지를 나타내기 위하여 비휘발성 저장소 또는 메모리 사용한다. 당업자는 저 전력 유휴 링크 상태들을 인에이블링하는 다른 방법들을 어떻게 사용할지를 쉽게 인식할 것이므로, 이는 본원에 설명되지 않을 것이다.
본 발명의 일 실시예에서, 단계(340)에서, 플랫폼은 LTR로부터 수신된 다운스트림 포트의 서비스 레이턴시 요건이 임계값(LTR_L1OFF_THRESHOLD)보다 더 큰지 및 L1.OFF 링크 상태(380)가 인에이블링되는지를 체크한다. 본 발명의 다른 실시예에서, 단계(340)에서, 플랫폼은 LTR로부터 수신된 업스트림 포트의 서비스 레이턴시 요건이 임계값(LTR_L1OFF_THRESHOLD)보다 더 큰지 및 L1.OFF 링크 상태(380)가 인에이블링되는지를 체크한다. 본 발명의 일 실시예에서, LTR_L1OFF_THRESHOLD는 루트 포트 및 엔드포인트 디바이스 내의 레지스터에 저장된다.
LTR로부터 수신된 업/다운스트림 포트의 서비스 레이턴시 요건이 임계값(LTR_L1OFF_THRESHOLD)보다 더 크고 L1.OFF 링크 상태(380)가 인에이블링된 경우에, 플랫폼은 L1.OFF 링크 상태(380)로 천이된다. 플랫폼은 본 발명의 일 실시예에서 L1.OFF 링크 상태(380)로 천이되어 모든 고속 링크 회로를 디스에이블링함으로써 전력을 최대로 절약시킨다.
LTR로부터 수신된 업/다운스트림 포트의 서비스 레이턴시 요건이 임계값(LTR_L1OFF_THRESHOLD)보다 더 작거나 L1.OFF 링크 상태(380)가 인에이블링되지 않은 경우에, 플랫폼은 Ll.SNOOZ 링크 상태(360)로 천이된다.
본 발명의 일 실시예에서, L1.SNOOZ 링크 상태(360)는 고속 링크 회로의 TX 회로, RX 회로, 및 PLL(들)이 완전히 파워-게이팅되거나 디스에이블링되지만, 고속 링크 회로의 AC 공통 모드 키퍼들이 차동 시그널링의 AC 공통 모드 전압들을 유지하기 위하여 인에이블링되기 때문에 중간 전력 이점을 제공한다. 차동 시그널링의 AC 공통 모드 전압들을 유지함으로써 L1.SNOOZ 링크 상태(360)는 L1OFF 링크 상태(380)보다 더 짧은 진출 레이턴시를 필요로 한다. L1.OFF 링크 상태(360)는 본 발명의 일 실시예에서 차동 시그널링의 AC 공통 모드 전압들을 재설정하는 것이 필요하기 때문에 더 긴 진출 레이턴시를 필요로 한다.
L1.SNOOZ 링크 상태(360)는 본 발명의 일 실시예에서 기존 L1 링크 상태(350)를 통하여 복구 링크 상태(320)로 천이된다. L1.OFF 링크 상태(380)는 본 발명의 일 실시예에서 기존 L1 링크 상태(350)를 통하여 복구 링크 상태(320)로 천이된다. 복구 링크 상태(320)는 본 발명의 일 실시예에서 송신기 및 수신기 둘 모두가 데이터를 전송 및 수신하도록 한다. 복구 링크 상태(320)는 또한 구성된 링크가 동작의 속도 데이터 레이트(data rate)를 변경하도록, 희망한다면, 비트 록(bit lock), 심볼 록(symbol lock) 또는 블록 얼라인먼트(block alignment)를 재설정하고 레인-투-레인 디스큐(Lane-to-Lane de-skew)하도록 한다.
도 4는 본 발명의 일 실시예에 따른 업스트림 포트 개시 링크 상태 진출의 타이밍도 및 흐름(400)을 도시한다. 설명의 명확화를 위하여, 도 4는 도 3을 참조하여 논의된다. 도 4는 L0 링크 상태(310), 기존 L1 링크 상태(350), L1.OFF 링크 상태(380), 기존 L1 링크 상태(350), 복구 링크 상태(320)로부터, 그리고 다시 L0 링크 상태(310)로의 천이를 도시한다. 도 4에서, 설명의 명확화를 위하여, LTR로부터 수신된 다운스트림 포트의 서비스 레이턴시 요건이 임계값(LTR_L1OFF_THRESHOLD)보다 더 크고 L1.OFF 링크 상태가 인에이블링된다고 가정된다.
도 4는 업스트림 포트 상태(410), 다운스트림 포트 상태(420), 업스트림 포트 CLKREQ# 신호(430), 다운스트림 포트 CLKREQ# 신호(440), 양방향성 CLKREQ# 신호(450), 및 기준 클럭(REFCLK)(460)을 도시한다. CLKREQ# 신호(450)는 본 발명의 일 실시예에서 업스트림 포트와 다운스트림 포트 사이에 결합되는 양방향성 오픈 드레인 신호이다.
업스트림 포트 CLKREQ# 신호(430)는 양방향성 CLKREQ# 신호(450) 상에서 업스트림 포트를 구동시키는 신호를 나타낸다. 다운스트림 포트 CLKREQ# 신호(440)는 양방향성 CLKREQ# 신호(450) 상에서 다운스트림 포트를 구동시키는 신호를 나타낸다. 본 발명의 일 실시예에서, 양방향성 CLKREQ# 신호(450)는 업스트림 포트 및 다운스트림 포트가 양방향성 CLKREQ# 신호(450)를 로우로 구동시키고 있지 않을 때, 양방향성 CLKREQ# 신호(450)를 로직 1 전압이 되도록 하는 풀-업 저항기(pull-up resistor)와 결합된다.
흐름(400)의 시작에서, 업스트림 포트 상태(410) 및 다운스트림 포트 상태(420)는 각각 L0 링크 상태(411 및 412)에 있다. 업스트림 포트는 전력 관리 LI 상태 천이 요청(PM_L1_REQ)(412)을 다운스트림 포트로 전송하고 L1.OFF 링크 상태(414)로의 진입을 준비하기 위하여 기존 L1 링크 상태(413)로 천이된다. 본 발명의 일 실시예에서, 기존 L1 링크 상태(413)는 모드 포트 콘텍스트를 유지한다. 다운스트림 포트는 PM_L1_REQ(412)를 수신하고 PM 확인응답(PM_ACK)(422)을 업스트림 포트에 전송한다. 다운스트림 포트는 본 발명의 일 실시예에서 L1 링크 상태(423)로 천이된다.
다운스트림 포트는 다운스트림 포트 CLKREQ# 신호(440)를 구동시키지 않는데, 즉, 신호는 플로팅 또는 3상태 레벨(tristate level)로 유지된다. 업스트림 포트는 신호(431)에 의해 도시된 바와 같이 업스트림 포트 CLKREQ# 신호(430)를 로우로 구동시키거나 유지한다. 업스트림 포트가 기존 L1 링크 상태(413)에 있을 때, 업스트림 포트는 3상태 신호(432)에 의해 도시된 바와 같이 업스트림 포트 CLKREQ# 신호(430)를 디-어서팅(de-asserting)함으로써 L1.OFF 링크 상태(414)로의 천이를 개시한다.
업스트림 및 다운스트림 포트들은 CLKREQ# 신호(450)를 샘플링하고, CLKREQ# 신호(450)가 디어서팅되거나 비활성이라고 결정할 때 L1.OFF 링크 상태(414 및 424)에 각각 진입한다. 최소 Tpoweroff(470) 시간 동안 대기한 이후에, 업스트림 및 다운스트림 포트들은 본 발명의 일 실시예에서 자신들의 물리 계층(PHY) 회로를 파워-게이팅할 수 있다. 다운스트림 포트는 양방향성 CLKREQ# 신호(450)가 비활성이라는 것을 샘플링할 때, 시간(Trefclk_off)(480) 내에서 링크(REFCLK)(460)를 턴오프시킨다. REFCLK(460)는 본 발명의 일 실시예에서 자신이 스위치 오프될 때까지 유효하다(461).
업스트림 포트 또는 다운스트림 포트는 L1.OFF 링크 상태에서 진출할 필요가 있다면, 각각의 CLKREQ# 신호(430 및 440)를 어서팅한다. 본 발명의 일 실시예에서, 다운스트림 포트가 L1.OFF 링크 상태(424)에서의 진출을 개시하고 있다면, 다운스트림 포트는 링크가 L0 링크 상태(427)에 진입할 때까지 CLKREQ# 신호(440)를 로우로 구동시킨다. 업스트림 포트가 L1.OFF 링크 상태(414)에서의 진출을 개시하고 있다면, 업스트림 포트는 링크가 복구 링크 상태(416)에 진입할 때까지 CLKREQ# 신호(430)를 구동시킨다.
업스트림 포트는 신호(433)에 의해 도시된 바와 같이 업스트림 포트 CLKREQ# 신호(430)를 로우로 구동시킬 때 L1.OFF 링크 상태(414)에서의 진출을 개시한다. 업스트림 포트 및 다운스트림 포트 둘 모두는 자신들이 L1.OFF 링크 상태(414 및 424)에 있을 때 CLKREQ# 신호(450)를 모니터링한다. 업스트림 포트 및 다운스트림 포트가 양방향성 CLKREQ# 신호(450)가 어서팅되었다고 결정할 때, 업스트림 포트 및 다운스트림 포트는 L1.OFF 링크 상태에서의 진출을 수행하고 L1 링크 상태(415 및 425)에 각각 진입한다.
본 발명의 일 실시예에서, 업스트림 포트 및 다운스트림 포트는 자신들의 PHY들의 전력을 높이고 자신들의 링크 인터페이스를 활동적으로 구동시키기 전에 Tpowerup(472)의 최소 시간 동안 대기한다. 다운스트림 포트가 양방향성 CLKREQ# 신호(450)가 디어서팅되었다는 것을 샘플링할 때, REFCLK(460)는 Tpowerup(472)의 최소 시간 동안 게이팅되거나 디스에이블로 유지된다. Trefclk_on(482)는 REFCLK(460)가 유효해지기(462) 전의 시간량을 나타낸다.
본 발명의 일 실시예에서, 모든 링크 및 PHY 상태들은 L1.OFF 링크 상태(414 및 424) 동안 유지되고 L1.OFF 링크 상태(414 및 424)에서 진출하자마자 복원된다. REFCLK(460)가 유효해지고(462) 이들의 PLL(들)이 록킹(locking)될 때, 업스트림 포트 및 다운스트림 포트는 각각 복구 링크 상태(416 및 426)에 진입한다.
본 발명의 일 실시예에서, 기존 L1 링크 상태(415 및 425)로부터의 진출 동안 링크의 전기적 상태는 TX 공통 모드가 유지되지 않았기 때문에 PCIe 표준 L1 진출 사양과 정합하지 않을 수 있다. TX 공통 모드는 복구 트레이닝 시퀀스(recovery training sequence)에서 진출할 때 재설정된다. TX 공통 모드가 L0 링크 상태(427)에 진입하기 전에 설정되는 것으로 보장하기 위하여, 다운스트림 포트 LTSSM은 다운스트림 포트가 TS1 트레이닝 시퀀스를 송신 및 수신하는 것을 시작하였기 때문에 Tcommonmode(474)의 최소 시간이 경과될 때까지 타이머를 유지하며 임의의 TS2 트레이닝 시퀀스를 전송하지 않는다.
도 5는 본 발명의 일 실시예에 따른 다운스트림 포트 개시 링크 상태 진출의 타이밍도 및 흐름(500)을 도시한다. 도 5는 업스트림 포트가 L1.OFF 링크 상태(514)로의 진입을 개시하고 다운스트림 포트가 신호(533)에 의해 도시된 바와 같이 다운스트림 포트 CLKREQ# 신호(540)를 로우로 구동 또는 어서팅할 때 L1.OFF 링크 상태(524)에서의 진출을 개시하는 시나리오를 도시한다. 도 5의 링크 상태 천이들의 동작들은 도 4의 링크 상태 천이들의 동작들과 유사하므로, 본원에 설명되지 않을 것이다.
도 6은 본 발명의 일 실시예에 따른 업스트림 포트 개시 링크 상태 진출의 타이밍도 및 흐름(600)을 도시한다. 설명의 명확화를 위하여, 도 6은 도 3을 참조하여 논의된다. 도 6은 L0 링크 상태(310), 기존 L1 링크 상태(350), L1.SNOOZ 링크 상태(360), 기존 L1 링크 상태(350), 복구 링크 상태(320)로부터, 그리고 다시 L0 링크 상태(310)로의 천이를 도시한다.
흐름(600)은 본 발명의 일 실시예에서 업/다운스트림 포트의 서비스 레이턴시 요건이 LTR_L1OFF_THRESHOLD보다 더 작을 때 적용 가능하다. 예를 들어, 본 발명의 일 실시예에서, 흐름(600)은 업스트림 포트에 의해 통지된 최대 스누핑(snooping)되거나 스누핑되지 않은 LTR 값이 LTR_L1OFF_THRESHOLD보다 더 작을 때 적용 가능하다.
본 발명의 일 실시예에서, 흐름(600)은 L1.OFF가 인에이블링되지 않을 때 적용 가능하다. 본 발명의 다른 실시예에서, 플랫폼은 L1.SNOOZ 인에이블 기능을 가지며, 흐름(600)은 L1.SNOOZ가 인에이블링되지 않을 때 적용 가능하다. L1.SNOOZ 링크 상태의 인에이블링 특성은 레지스터 비트들, 비휘발성 저장 매체, 등을 사용하여 구현되지만, 이에 제한되지 않는다.
도 6은 업스트림 포트 상태(610), 다운스트림 포트 상태(620), 업스트림 포트 CLKREQ# 신호(630), 다운스트림 포트 CLKREQ# 신호(640), 업/다운스트림 포트 EI 진출 검출 신호(650), 양방향성 CLKREQ# 신호(660), 및 REFCLK(670)을 도시한다.
흐름(600)의 시작에서, 업스트림 포트 상태(610) 및 다운스트림 포트 상태(620)는 각각 L0 링크 상태(611 및 612)에 있다. 업스트림 포트는 PM_L1_REQ(612)를 다운스트림 포트에 전송하고 기존 L1 링크 상태(613)로 천이된다. 다운스트림 포트는 PM_L1_REQ(612)를 수신하고 PM_ACK(622)을 업스트림 포트에 전송한다. 다운스트림 포트는 기존 L1 링크 상태(623)로 천이된다.
다운스트림 포트는 다운스트림 포트 CLKREQ# 신호(640)를 구동시키지 않는데, 즉, 신호는 플로팅 또는 3상태 레벨로 유지된다. 업스트림 포트는 신호(631)에 의해 도시된 바와 같이 업스트림 포트 CLKREQ# 신호(630)를 로우로 구동시키거나 유지한다. 기존 L1 링크 상태(613 및 623)에서, 링크 전기 상태는 PCIe 사양을 기반으로 하여 유지된다. 업스트림 포트가 기존 L1 링크 상태(613)에 있을 때, 업스트림 포트는 3상태 신호(632)에 의해 도시된 바와 같이 업스트림 포트 CLKREQ# 신호(630)를 디-어서팅(de-asserting)함으로써 L1.SNOOZ 링크 상태(614)로의 천이를 개시한다.
업스트림 포트 CLKREQ# 신호(630) 및 다운스트림 포트 CLKREQ# 신호(640)의 출력 드라이버 둘 모두가 스위치 오프될 때, 양방향성 CLKREQ# 신호(660) 상의 풀-업 저항기는 양방향성 CLKREQ# 신호(640) 상의 전압이 로직 1 전압이 되도록 한다.
업스트림 및 다운스트림 포트들은 CLKREQ# 신호(660)를 샘플링하고, CLKREQ# 신호(660)가 디어서팅되거나 비활성이라고 결정할 때 L1.SNOOZ 링크 상태(614 및 624)에 각각 진입한다. 업스트림 포트 및 다운스트림 포트 둘 모두는 본 발명의 일 실시예에서 신호(652)로서 도시된 바와 같이, 자신들이 L1.SNOOZ 링크 상태(614 및 624)에 각각 진입할 때 자신들의 EI 진출 검출 회로를 턴오프시킨다. 본 발명의 일 실시예에서, 업스트림 포트 및 다운스트림 포트 둘 모두는 자신들이 L1.SNOOZ 링크 상태(614 및 624)에 진입할 때 TX 공통 모드 전압을 유지하는데 필요하지 않은 임의의 활성 로직의 전력을 낮춘다. REFCLK는 본 발명의 일 실시예에서 업스트림 포트 및 다운스트림 포트가 L1.SNOOZ 링크 상태에 진입할 때 턴오프될 수 있다.
업스트림 포트 또는 다운스트림 포트는 L1.SNOOZ 상태에서 진출할 필요가 있다면, 각각의 CLKREQ# 신호(630 및 640)를 어서팅한다. 본 발명의 일 실시예에서, 다운스트림 포트가 L1.SNOOZ 링크 상태(624)에서의 진출을 개시하고 있다면, 다운스트림 포트는 링크가 L0 링크 상태(627)에 진입할 때까지 다운링크 CLKREQ# 신호(640)를 로우로 구동시킨다. 업스트림 포트가 L1.SNOOZ 링크 상태(614)에서의 진출을 개시하고 있다면, 업스트림 포트는 링크가 L0 링크 상태(617)를 통과하고 다음 기존 L1 링크 상태에 재진입할 때까지 업스트림 포트 CLKREQ# 신호(630)를 로우로 구동시킨다.
업스트림 포트는 신호(633)에 의해 도시된 바와 같이 업스트림 포트 CLKREQ# 신호(630)를 로우로 구동시킬 때 L1.SNOOZ 링크 상태(614)에서의 진출을 개시한다. 업스트림 포트 및 다운스트림 포트 둘 모두는 자신들이 L1.SNOOZ 링크 상태(614 및 624)에 있을 때 CLKREQ# 신호(660)를 모니터링한다. 업스트림 포트 및 다운스트림 포트가 양방향성 CLKREQ# 신호(660)가 어서팅되었다고 결정할 때, 업스트림 포트 및 다운스트림 포트는 L1.SNOOZ 링크 상태에서의 진출을 수행하고 L1 링크 상태(615 및 625)에 각각 진입한다. 업스트림 포트 및 다운스트림 포트는 본 발명의 일 실시예에서 신호(653)로 도시된 바와 같이 EI 진출 검출 회로를 인에이블링한다. 업스트림 포트는 본 발명의 일 실시예에서 유효 신호(672)에 의해 도시된 바와 같이 자신의 REFCLK 활동 검출 회로를 턴온시킨다.
도 7은 본 발명의 일 실시예에 따른 다운스트림 포트 개시 링크 상태 진출의 타이밍도 및 흐름(700)을 도시한다. 도 7은 업스트림 포트가 L1.SNOOZ 링크 상태로의 진입을 개시하고 다운스트림 포트가 신호(733)에 의해 도시된 바와 같이 다운스트림 포트 CLKREQ# 신호(740)를 로우로 구동 또는 어서팅할 때 L1.SNOOZ 링크 상태(524)에서의 진출을 개시하는 시나리오를 도시한다. 도 7의 링크 상태 천이들의 동작들은 도 6의 링크 상태 천이들의 동작들과 유사하므로, 본원에 설명되지 않을 것이다.
도 8은 본 발명의 일 실시예에 따른 본원에 개시된 방법을 구현하는 시스템 또는 플랫폼(800)을 도시한다. 시스템(800)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터, 노트북 컴퓨터, 개인 디지털 보조장치(PDA), 서버, 워크스테이션, 셀룰러 전화, 스마트폰, 이동 컴퓨팅 디바이스, 인터넷 어플라이언스, 또는 임의의 다른 유형의 컴퓨팅 디바이스를 포함하지만, 이에 제한되지 않는다. 다른 실시예에서, 본원에 개시된 방법들을 구현하는데 사용되는 시스템(800)은 SOC(system on chip) 시스템일 수 있다.
프로세서(810)는 시스템(800)의 명령들을 실행하는 프로세싱 코어(812)를 갖는다. 프로세싱 코어(812)는 명령들을 페칭(fetching)하는 프리-페치 로직(pre-fetch logic), 명령들을 디코딩하는 디코드 로직(decode logic), 명령들을 실행하는 실행 로직, 등을 포함하지만, 이에 제한되지 않는다. 프로세서(810)는 시스템(800)의 명령들 및/또는 데이터를 캐싱(caching)하는 캐시 메모리(cache memory)(816)를 갖는다. 본 발명의 다른 실시예에서, 캐시 메모리(816)는 레벨 1, 레벨 2와 레벨 3, 캐시 메모리, 및 프로세서(810) 내의 캐시 메모리의 임의의 다른 구성을 포함하지만, 이에 제한되지 않는다.
메모리 제어 허브(memory control hub: MCH)(814)는 프로세서(810)가 휘발성 메모리(832) 및/또는 비휘발성 메모리(834)를 포함하는 메모리(830)에 액세스하여 메모리(830)와 통신할 수 있도록 하는 기능들을 수행한다. 휘발성 메모리(832)는 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random access memory: SDRAM), 동적 랜덤 액세스 메모리(DRAM), RAMBUS 동적 랜덤 액세스 메모리(RDRAM), 및/또는 임의의 다른 유형의 랜덤 액세스 메모리 디바이스를 포함하지만, 이에 제한되지 않는다. 비휘발성 메모리(834)는 NAND 플래시 메모리, 상 변화 메모리(phase change memory: PCM), 판독 전용 메모리(ROM), 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(electrically erasable programmable read only memory: EEPROM), 또는 임의의 다른 유형의 비휘발성 메모리 디바이스를 포함하지만, 이에 제한되지 않는다.
메모리(830)는 프로세서(810)에 의해 실행될 정보 및 명령들을 저장한다. 메모리(830)는 프로세서(810)가 명령들을 실행하고 있는 동안 임시 변수들 또는 다른 중간 정보를 저장할 수도 있다. 칩셋(820)은 포인트-투-포인트(point-to-point: PtP) 인터페이스들(817 및 822)을 통하여 프로세서(810)와 접속된다. 본 발명의 다른 실시예에서, 칩셋(820)은 플랫폼 제어 허브이다. I/O 서브시스템은 본 발명의 일 실시예에서 플랫폼 제어 허브의 부분이다.
칩셋(820)은 프로세서(810)가 시스템(800) 내의 다른 모듈들과 접속될 수 있도록 한다. 본 발명의 일 실시예에서, 인터페이스들(817 및 822)은 Intel® QuickPath Interconnect (QPI), 등과 같은 PtP 통신 프로토콜에 따라 동작한다. 칩셋(820)은 액정 디스플레이(LCD), 음극선관(CRT) 디스플레이, 또는 임의의 다른 형태의 시각적 디스플레이 디바이스를 포함하지만, 이에 제한되지 않는 디스플레이 디바이스(840)에 접속된다.
또한, 칩셋(820)은 다양한 모듈들(874, 880, 882, 884, 및 886)을 상호접속시키는 하나 이상의 버스들(850 및 860)에 접속된다. 버스들(850 및 860)은 버스 속도 및 통신 프로토콜에서 오정합(mismatch)이 존재하는 경우에 버스 브리지(872)를 통하여 상호접속될 수 있다. 칩셋(820)은 비휘발성 메모리(880), 대량 저장 디바이스(들)(882), 키보드/마우스(884), 및 네트워크 인터페이스(886)와 결합되지만, 이에 제한되지 않는다. 대량 저장 디바이스(882)는 솔리드 스테이트 드라이브(solid state drive: SSD), 하드 디스크 드라이브(hard disk drive: HDD), 유니버셜 시리얼 버스 플래시 메모리 드라이브(universal serial bus flash memory drive), 또는 다른 형태의 컴퓨터 데이터 저장 매체를 포함하지만, 이에 제한되지 않는다. 네트워크 인터페이스(886)는 이더넷 인터페이스(Ethernet interface), 유니버셜 시리얼 버스(universal serial bus: USB) 인터페이스, 페리페럴 컴포넌트 인터커넥트(peripheral component interconnect: PCI) 익스프레스 인터페이스, 무선 인터페이스, 및/또는 다른 적절한 유형의 인터페이스를 포함하지만, 이에 제한되지 않는 임의의 유형의 널리-공지된 네트워크 인터페이스 표준을 사용하여 구현된다. 무선 인터페이스는 IEEE 802.11 표준 및 이의 관련 패밀리, 홈 플러그 AV(HPAV), 울트라 와이드 밴드(ultra wide band: UWB), 블루투스(Bluetooth), WiMax, 또는 임의의 형태의 무선 통신 프로토콜에 따라 동작하지만, 이에 제한되지 않는다.
도 8에 도시된 모듈들이 시스템(800) 내에서 별도의 블록들로서 도시되어 있지만, 이러한 블록들 중 일부에 의해 수행되는 기능들은 단일 반도체 회로 내로 통합되거나 2개 이상의 별도의 집적 회로들을 사용하여 구현될 수 있다. 예를 들어, 캐시 메모리(816)가 프로세서(810) 내에서 별도의 블록으로서 도시되어 있지만, 캐시 메모리(816)는 각각 프로세서 코어(812) 내로 통합될 수 있다. 시스템(800)은 본 발명의 다른 실시예에서 하나 이상의 프로세서/프로세싱 코어를 포함할 수 있다.
본원에 개시된 방법들은 하드웨어, 소프트웨어, 펌웨어, 또는 이의 임의의 다른 조합으로 구현될 수 있다. 개시된 주제의 실시예들의 예들이 설명되었지만, 당업자는 개시된 주제를 구현하는 많은 다른 방법들이 대안적으로 사용될 수 있다는 것을 쉽게 인식할 것이다. 상기의 설명에서, 개시된 주제의 다양한 양상들이 설명되었다. 설명을 위하여, 특정 넘버들, 시스템들, 및 구성들이 주제의 완전한 이해를 제공하기 위하여 설명되었다. 그러나, 주제가 특정 세부사항들 없이 실행될 수 있다는 것이 본 명세서의 이점을 갖는 당업자에게 명백하다. 다른 경우들에서, 개시된 주제를 불명료하지 않게 하기 위하여 널리-공지된 특성들, 구성요소들, 또는 모듈들이 생략, 간소화, 결합, 또는 분할되었다.
본원에 사용된 용어 "동작 가능한"은 디바이스 또는 시스템이 전력-오프 상태일 때 디바이스, 시스템, 프로토콜, 등이 이의 희망하는 기능을 위해 동작할 수 있거나 동작하도록 적응된다는 것을 의미한다. 개시된 주제의 다양한 실시예들은 하드웨어, 펌웨어, 소프트웨어, 또는 이의 조합으로 구현될 수 있고, 머신에 의해 액세스될 때 머신이 태스크들을 수행하고, 추상적인 데이터 유형들 또는 저-레벨 하드웨어 콘텍스트들을 정의하거나, 결과를 생성하도록 하는 명령들, 기능들, 절차들, 데이터 구조들, 로직, 애플리케이션 프로그램들, 시뮬레이션을 위한 디자인 표현들 또는 포맷들, 에뮬레이션, 및 디자인의 제조와 같은 프로그램 코드를 참조하거나 상기 프로그램 코드와 함께 설명될 수 있다.
도면들에 도시된 기술들은 범용 컴퓨터들 또는 컴퓨팅 디바이스들과 같은 하나 이상의 컴퓨팅 디바이스들 상에 저장 및 실행되는 코드 및 데이터를 사용하여 구현될 수 있다. 이와 같은 컴퓨팅 디바이스들은 머신 판독 가능한 저장 매체(예를 들어, 자기 디스크들; 광 디스크들; 랜덤 액세스 메모리; 판독 전용 메모리; 플래시 메모리 디바이스들; 상-변화 메모리) 및 머신 판독 가능한 통신 매체(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들, 등과 같은 전기, 광, 음향, 또는 다른 형태의 전파 신호들)과 같은 머신 판독 가능한 매체를 사용하여 코드 및 데이터를 저장하고 (내부적으로 그리고 네트워크를 통하여 다른 컴퓨팅 디바이스들과) 통신한다.
개시된 주제가 예시적인 실시예들을 참조하여 설명되었지만, 이 설명은 제한적인 의미로서 해석되어서는 안된다. 개시된 주제가 속하는 기술분야의 당업자들에게 명백한 주제의 다른 실시예들 뿐만 아니라, 예시적인 실시예들의 다양한 변경들이 개시된 주제의 범위 내에 있는 것으로 간주된다.

Claims (20)

  1. 장치로서,
    상기 장치가 제 1 링크 상태에 있는지를 결정하고;
    상기 장치가 상기 제 1 링크 상태에 있다는 결정에 응답하여 상기 장치가 제 2 링크 상태로 천이되어야 한다는 표시가 수신되었는지를 결정하고;
    상기 표시가 수신되었다는 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 로직을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 장치를 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 상기 로직은:
    수신기 회로, 송신기 회로, 위상 동기 루프(PLL), 전기적 유휴(EI) 진출 검출 회로, 및 교류(AC) 공통 모드 회로 중 하나 이상의 디스에이블링하는
    장치.
  3. 제 1 항에 있어서,
    상기 제 2 링크 상태는 상기 제 1 링크 상태보다 더 적은 전력을 소모하는
    장치.
  4. 제 1 항에 있어서,
    상기 로직은 업스트림 포트의 부분이고, 상기 표시는 상기 업스트림 포트 및 다운스트림 포트와 결합된 신호를 포함하고, 상기 장치가 상기 제 2 링크 상태로 천이되어야 한다는 상기 표시가 수신되었는지를 결정하는 상기 로직은 상기 신호의 세팅이 어서팅되었는지를 결정하는
    장치.
  5. 제 1 항에 있어서,
    상기 로직은 업스트림 포트의 부분이고,
    상기 로직은 또한:
    상기 업스트림 포트와 결합된 다운스트림 포트의 서비스 레이턴시 요건이 임계값보다 더 작은지를 결정하고,
    상기 표시가 수신되었다는 상기 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 상기 로직은:
    상기 표시가 수신되었다는 상기 결정 및 상기 업스트림 포트와 결합된 상기 다운스트림 포트의 상기 서비스 레이턴시 요건이 상기 임계값보다 더 작다는 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는
    장치.
  6. 제 1 항에 있어서,
    상기 장치는 적어도 부분적으로 주변 컴포넌트 인터페이스 익스프레스(peripheral component interface express: PCIe) 표준을 따르는
    장치.
  7. 장치로서,
    상기 업스트림 포트와 결합된 다운스트림 포트의 서비스 레이턴시 요건이 임계값보다 더 작은지를 결정하고,
    상기 업스트림 포트와 결합된 상기 다운스트림 포트의 상기 서비스 레이턴시 요건이 상기 임계값보다 더 작다는 결정에 응답하여 상기 장치를 제 1 링크 상태로부터 제 2 링크 상태로 천이시키는 업스트림 포트를 포함하는
    장치.
  8. 제 7 항에 있어서,
    상기 장치를 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 상기 업스트림 포트는:
    업스트림 포트의 교류(AC) 공통 모드 회로를 디스에이블링하는
    장치.
  9. 제 8 항에 있어서,
    상기 업스트림 포트는 또한:
    수신기 회로, 송신기 회로, 전기적 유휴(EI) 진출 검출 회로, 및 기준 클럭 신호 중 하나 이상을 디스에이블링하는
    장치.
  10. 제 7 항에 있어서,
    상기 업스트림 포트는 또한:
    상기 장치가 상기 제 2 링크 상태로 천이되어야 한다는 표시가 수신되었는지를 결정하고,
    상기 업스트림 포트와 결합된 상기 다운스트림 포트의 상기 서비스 레이턴시 요건이 상기 임계값보다 더 작다는 상기 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 업스트림 포트는:
    상기 업스트림 포트와 결합된 상기 다운스트림 포트의 상기 서비스 레이턴시 요건이 상기 임계값보다 더 작다는 상기 결정 및 상기 장치가 상기 제 2 링크 상태로 천이되어야 한다는 상기 표시가 수신되었다는 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는
    장치.
  11. 제 10 항에 있어서,
    상기 표시는 상기 업스트림 포트 및 다운스트림 포트와 결합된 신호를 포함하고, 상기 장치가 상기 제 2 링크 상태로 천이되어야 한다는 상기 표시가 수신되었는지를 결정하는 상기 업스트림 포트는 상기 신호의 세팅이 어서팅되었는지를 결정하는
    장치.
  12. 제 7 항에 있어서,
    상기 장치는 적어도 부분적으로 주변 컴포넌트 인터페이스 익스프레스(PCIe) 표준을 따르는
    장치.
  13. 제 12 항에 있어서,
    상기 업스트림 포트는 또한:
    상기 다운스트림 포트로부터 레이턴시 허용오차 리포팅(latency tolerance reporting: LTR) 메시지를 수신하고,
    상기 다운스트림 포트의 서비스 레이턴시 요건은 상기 LTR 메시지의 부분인
    장치.
  14. 장치가 제 1 링크 상태에 있는지를 결정하는 단계;
    상기 장치가 상기 제 1 링크 상태에 있다는 결정에 응답하여 상기 장치가 제 2 링크 상태로 천이되어야 한다는 표시가 수신되었는지를 결정하는 단계; 및
    상기 표시가 수신되었다는 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 단계를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 표시가 수신되었다는 상기 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 단계는:
    수신기 회로, 송신기 회로, 위상 동기 루프(PLL), 전기적 유휴(EI) 진출 검출 회로, 및 교류(AC) 공통 모드 회로 중 하나 이상의 디스에이블링하는 단계를 포함하는
    방법.
  16. 제 14 항에 있어서,
    상기 제 2 링크 상태는 상기 제 1 링크 상태보다 더 적은 전력을 소모하는
    방법.
  17. 제 14 항에 있어서,
    상기 장치가 상기 제 1 링크 상태라는 결정에 응답하여 상기 장치가 상기 제 2 링크 상태로 천이되어야 한다는 상기 표시가 수신되었는지를 결정하는 단계는 신호의 세팅이 어서팅되었는지를 결정하는 단계를 포함하는
    방법.
  18. 제 14 항에 있어서,
    상기 방법은 업스트림 포트에 의해 수행되며, 상기 방법은:
    상기 업스트림 포트가 상기 업스트림 포트와 결합된 다운스트림 포트의 서비스 레이턴시 요건이 임계값보다 더 작은지를 결정하는 단계를 더 포함하고,
    상기 표시가 수신되었다는 상기 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 단계는:
    상기 표시가 수신되었다는 상기 결정 및 상기 업스트림 포트와 결합된 상기 다운스트림 포트의 상기 서비스 레이턴시 요건이 상기 임계값보다 더 작다는 결정에 응답하여 상기 장치를 상기 제 1 링크 상태로부터 상기 제 2 링크 상태로 천이시키는 단계를 포함하는
    방법.
  19. 제18항에 있어서,
    상기 다운스트림 포트로부터 레이턴시 허용오차 리포팅(LTR) 메시지를 수신하는 단계를 더 포함하고,
    상기 다운스트림 포트의 서비스 레이턴시 요건은 상기 LTR 메시지의 부분인
    방법.
  20. 제 14 항에 있어서,
    상기 장치는 적어도 부분적으로 주변 컴포넌트 인터페이스 익스프레스(PCIe) 표준을 따르는
    방법.
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