CN102769455A - 高速输入输出接口及其接收电路 - Google Patents

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Abstract

本发明公开了一种高速输入输出接口的接收电路，其包括数据接收缓存、接收数据采样电路、时钟接收缓存、时钟恢复电路、第一相位积分器。所述时钟恢复电路包括锁相环、第二相位积分器和时钟采样电路，所述锁相环产生本地参考时钟信号，所述第二相位积分器根据本地参考时钟信号和来自所述时钟接收缓存的时钟信号得到时钟采样时钟信号，所述时钟采样电路基于所述时钟采样时钟信号对来自所述输入时钟缓存的时钟信号进行采样得到所述恢复时钟信号。这样，采用时钟恢复电路对时钟进行恢复，使得恢复时钟信号与输入时钟信号不直接相关，减小了输入时钟信号的抖动和频偏的影响，提高了稳定性。

Description

高速输入输出接口及其接收电路
技术领域
本发明涉及高速接口领域，尤其涉及一种带前向时钟的高速输入输出接口(I/O)的接收电路。
背景技术
由于时钟抖动、偏斜、队列间同步以及串扰噪声等各种非理想因素的影响，并行传输速率的进一步提高面临巨大的挑战。串行传输方式逐渐成为深亚微米下高速数据传输系统的主要选择。
图1示出了现有的一种带前向时钟的高速输入输出接口结构。如图1所示，所述输入输出接口包括发送端(或称发送电路)和接收端(或称接收电路)。所述发送端包括发送D触发器、数据发送缓存、锁相环(PLL)和时钟发送缓存。所述接收端包括数据接收缓存、接收D触发器、时钟接收缓存、延迟锁相环(DLL)和相位积分器(PI)。
延迟锁相环可以根据输入时钟信号恢复得到恢复时钟信号，但是恢复时钟信号与输入时钟信号有一个固定的相位差。然而，由于延迟锁相环的输出信号与输入信号直接相关，输入信号的抖动和频率漂移会直接反映到恢复时钟信号，从而影响到了接收端的性能。因此，希望提出一种改进的技术方案来克服上述问题。
发明内容
针对现有技术中存在的问题，本发明提出一种高速输入输出接口的接收电路，其可以减小了输入抖动及频偏的影响，增强了接收电路的性能。
针对现有技术中存在的问题，本发明提出一种高速输入输出接口，其可以减小了输入抖动及频偏的影响，增强了接收电路的性能。
根据本发明的一个方面，本发明提出一种高速输入输出接口的接收电路，其包括：接收并缓存来自发送电路的数据信号的数据接收缓存；根据数据采样时钟信号对来自所述数据接收缓存的数据信号进行采样得到输出数据的接收数据采样电路；接收并缓存来自发送电路的时钟信号的时钟接收缓存；根据来自所述时钟接收缓存的时钟信号恢复得到恢复时钟信号的时钟恢复电路，根据所述恢复时钟信号得到所述数据采样时钟信号的第一相位积分器。其中所述时钟恢复电路包括锁相环、第二相位积分器和时钟采样电路，所述锁相环产生本地参考时钟信号，所述第二相位积分器根据本地参考时钟信号和来自所述时钟接收缓存的时钟信号得到时钟采样时钟信号，所述时钟采样电路基于所述时钟采样时钟信号对来自所述输入时钟缓存的时钟信号进行采样得到所述恢复时钟信号。
根据本发明的一个方面，本发明提出一种高速输入输出接口，其包括发送电路以及如上所述的接收电路。
与现有技术相比，本发明采锁相环和相位积分器组成的时钟恢复电路对时钟进行恢复，使得恢复时钟信号与输入时钟信号不直接相关，减小了输入时钟信号的抖动和频偏的影响，提高了稳定性。
附图说明
图1为现有技术的高速输入输出接口的结构示例图；
图2为本发明中的高速输入输出接口在一个实施例中的结构示例图；
图3为图2中的时钟恢复电路中的锁相环在一个实施例中的结构框图；
图4为图2中的时钟恢复电路中的第二相位积分器在一个实施例中的结构框图；
图5为图4中的相位积分器的各个信号的时序示意图。
具体实施方式
下面结合附图对本发明做详细说明。
图2为本发明中的高速输入输出接口在一个实施例中的结构示例图。如图2所示，所述高速输入输出(I/O)接口包括发送电路(或称发送端)100和通过通讯通道300与所述发送电路100进行通讯的接收电路(或称接收端)200。
所述发送电路100包括多个数据发送通道和一个时钟发送通道，在数据发送通道上包括发送数据采样电路110和数据发送缓存120，在时钟发送通道上包括锁相环130和时钟发送缓存140。所述锁相环130基于发送电路100的本地参考时钟信号得到采样时钟信号，并将所述采样时钟信号经由时钟发送缓存140和通讯通道300发送至接收电路200。所述数据采样电路110根据锁相环130输出的采样时钟信号对输入数据Data in进行采样，并将采样数据经由数据发送缓存120和通讯通道300发送至接收电路200。
在一个实施例中，所述发送数据采样电路110为D触发器。
所述接收电路200包括多个对应的数据接收通道和一个时钟接收通道，在数据接收通道上包括数据接收缓存210和接收数据采样电路220。所述数据接收缓存210接收并缓存来自发送电路100的数据信号。所述接收数据采样电路220根据来自第一相位积分器230的数据采样时钟信号对来自所述数据接收缓存210的数据信号进行采样得到输出数据Data out。在时钟接收通道上包括时钟接收缓存240和时钟恢复电路250。所述时钟接收缓存240接收并缓存来自发送电路的时钟信号CLKin。所述时钟恢复电路250根据来自所述时钟接收缓存240的时钟信号CLKin恢复得到恢复时钟信号CLKrec。所述第一相位积分器230根据所述恢复时钟信号CLKrec得到所述数据采样时钟信号。
其中所述时钟恢复电路包括锁相环251、第二相位积分器252和时钟采样电路253。所述锁相环251产生本地参考时钟信号CLKloc，所述第二相位积分器252根据本地参考时钟信号CLKloc和来自所述时钟接收缓存240的时钟信号CLKin得到时钟采样时钟信号CLKsc，所述时钟采样电路253基于所述时钟采样时钟信号CLKsc对来自所述输入时钟缓存240的时钟信号CLKin进行采样得到所述恢复时钟信号CLKrec。
在一个实施例中，所述接收数据采样电路220为D触发器，所述时钟采样电路253也为D触发器。
图3为图2中的时钟恢复电路250中的锁相环251在一个实施例中的结构框图。如图3所示，所述锁相环包括鉴频鉴相器310、电荷泵320、低通滤波器330、压控振荡器340及分频器350。所述鉴频鉴相器310鉴别本地原始时钟信号CLKorig和所述分频器350得到的分频时钟信号之间的频率和相位差。所述电荷泵320将所述频率和相位差转化成一电压信号。所述低通滤波器330抑制所述电荷泵320输出的高频分量，将低频分量输送给压控振荡器340。所述压控振荡器340根据输入的电压信号产生所述本地参考时钟信号CLKloc，所述分频器350对所述本地参考时钟信号CLKloc进行分频后产生分频时钟信号。如果本地参考时钟信号CLKloc偏高，则控制所述压控振荡器减小频率，如果本地参考时钟信号CLKloc偏低，则控制所述压控振荡器增加频率，最终使得本地参考时钟信号CLKloc锁定在发送电路的时钟信号CLKin的同频范围内。在此例中，所述本地参考时钟信号CLKloc为正交的两个时钟信号。
图4为图2中的时钟恢复电路中的第二相位积分器在一个实施例中的结构框图。第二相位积分器251包括鉴频鉴相器410、逻辑电路420、数模转换器430和相位合成模块440。
所述鉴频鉴相器410鉴别来自所述时钟接收缓存的时钟信号CLKin与本地参考时钟信号CLKloc之间的频率和相位差。所述逻辑电路420根据所述频率和相位差计算出误差量。所述数模转换器430将所述误差量转换成模拟电流信号。所述相位合成模块440在所述模拟电流信号的控制下产生所述时钟采样时钟信号CLKsc，所述时钟采样时钟信号CLKsc与所述本地参考时钟信号CLKin具有一定相位差ΔA(该相位差与CLKin和CLKloc之间的频率和相位差有关)，以使得所述时钟采样时钟信号CLKsc与所述来自所述时钟接收缓存的时钟信号CLKin之间具有预定相位的相位差，比如90度，这样时钟采样电路253可以一直在最佳采样点对输入时钟信号CLKin进行采样，最终得到恢复时钟信号CLKrec。该恢复时钟信号CLKrec与输入时钟信号CLKin同频且具有固定相位差，同时与输入时钟信号CLKin非直接相关，有效的减小了抖动和频率漂移的影响。
本发明采用锁相环产生与发送电路的时钟信号同频的本地参考时钟信号，所述相位积分器基于本地参考时钟信号和发送电路的时钟信号产生与发送电路的时钟信号不直接相关的时钟采样时钟信号，所述时钟采样电路基于所述时钟采样时钟信号对所述发送电路的时钟信号进行采样得到与发送电路的时钟信号不直接相关的时钟恢复信号，减小了恢复时钟信号与输入时钟信号的直接相关性，减小了输入时钟信号的抖动和频偏的影响，提高了稳定性。
虽然通过实施例描述了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。

Claims (6)

1.一种高速输入输出接口的接收电路，其特征在于，其包括：
接收并缓存来自发送电路的数据信号的数据接收缓存；
根据数据采样时钟信号对来自所述数据接收缓存的数据信号进行采样得到输出数据的接收数据采样电路；
接收并缓存来自发送电路的时钟信号的时钟接收缓存；
根据来自所述时钟接收缓存的时钟信号恢复得到恢复时钟信号的时钟恢复电路，
根据所述恢复时钟信号得到所述数据采样时钟信号的第一相位积分器，
其中所述时钟恢复电路包括锁相环、第二相位积分器和时钟采样电路，所述锁相环产生本地参考时钟信号，所述第二相位积分器根据本地参考时钟信号和来自所述时钟接收缓存的时钟信号得到时钟采样时钟信号，所述时钟采样电路基于所述时钟采样时钟信号对来自所述输入时钟缓存的时钟信号进行采样得到所述恢复时钟信号。
2.根据权利要求1所述的接收电路，其特征在于，所述数据采样单元为D触发器，所述时钟采样电路为D触发器，
所述本地参考时钟信号与发送电路的时钟信号同频，
所述时钟采样时钟与所述本地参考时钟信号具有一定的相位差，该相位差与所述本地参考时钟信号和来自所述时钟接收缓存的时钟信号的相位差有关。
3.根据权利要求2所述的接收电路，其特征在于，所述锁相环包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器及分频器，
所述鉴频鉴相器鉴别本地原始时钟信号和所述分频器得到的分频时钟信号之间的频率和相位差，
所述电荷泵将所述频率和相位差转化成一电压信号，
所述低通滤波器抑制所述电荷泵输出的高频分量，将低频分量输送给压控振荡器，
所述压控振荡器根据输入的电压信号产生所述本地参考时钟信号，
所述分频器对所述本地参考时钟信号进行分频后产生分频时钟信号。
4.根据权利要求2所述的接收电路，其特征在于，第二相位积分器包括鉴频鉴相器、逻辑电路、数模转换器和相位合成模块，
所述鉴频鉴相器鉴别来自所述时钟接收缓存的时钟信号与本地参考时钟信号之间的频率和相位差，
所述逻辑电路根据所述频率和相位差计算出误差量；
所述数模转换器将所述误差量转换成模拟电流信号；
所述相位合成模块在所述模拟电流信号的控制下产生所述时钟采样时钟信号。
5.根据权利要求4所述的接收电路，其特征在于，所述时钟采样时钟信号与所述本地参考时钟信号具有一定相位差，以使得所述时钟采样时钟信号与所述来自所述时钟接收缓存的时钟信号之间具有预定相位的相位差。
6.一种高速输入输出接口，其包括发送电路和接收电路，其特征在于，所述接收电路为权利要求1-5任一所述的接收电路。
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