TW202125982A - Pll電容調換技術以及低顫動動態數位控制之振盪器頻帶選擇 - Google Patents

Pll電容調換技術以及低顫動動態數位控制之振盪器頻帶選擇 Download PDF

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馬克 埃爾辛加
朴英敏
麥可 碧全
麥可 Ｗ 阿爾特曼
諾姆 法米利亞
瓦迪姆 李文
德洛 拉札爾
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美商英特爾公司
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Abstract

本揭露內容描述一種設備，其包含一第一電路、一第二電路、一第一電容器陣列及一第二電容器陣列。該第一電路可具有一振盪器。該第一電容器陣列可具有一組第一電容器以調諧該振盪器。該第二電容器陣列可具有一第二電容器以調諧該振盪器。該第二電容器之一電容可大於該等第一電容器之一平均電容。該第二電路可操作以基於一預定序列同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器。

Description

PLL電容調換技術以及低顫動動態數位控制之振盪器頻帶選擇
本揭露內容係有關於PLL電容調換技術以及低顫動動態數位控制之振盪器頻帶選擇。
發明背景
在許多鎖相迴路(PLL)計時電路中，在動態溫度範圍與諸如頻率範圍及顫動之關鍵PLL效能度量之間存在權衡。舉例而言，各種PLL計時電路(包括基於電感器-電容器槽之PLL (LCPLL)計時電路及延遲鎖定迴路(DLL)計時電路)及其他計時電路可具有大於165 C之目標動態溫度範圍，而不損害頻率範圍，且同時若沒有更好的顫動效能，則維持類似的顫動效能。
同時，各種類型之數位控制之振盪器(DCO) (例如，基於環形振盪器或電感器-電容器(LC)槽之電路)可使用電容器組來精細調諧相位鎖定頻率。雖然電容器組可經設計成提供高解析度之頻率調諧，但其可能遇到CON 與COFF 之比率不佳的問題。在此等情況下，即使當所有電容器組關斷時，仍可存在加載振盪器之大量寄生電容。隨著寄生電容增加，可安置DCO以消耗更多功率及面積來達到其目標頻率。此外，若寄生電容過高，則DCO可能根本不能到達頻率目標。
依據本揭露內容內容之一實施例，係特地提出一種設備，其包含：一第一電路，其具有一振盪器；一第一電容器陣列，其具有用以調諧該振盪器之一組第一電容器；一第二電容器陣列，其具有用以調諧該振盪器之一第二電容器，該第二電容器之一電容大於該等第一電容器之一平均電容；及一第二電路，其可操作以基於一預定序列同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器。
較佳實施例之詳細說明
在以下描述中，論述衆多細節以提供本發明之實施例之更透徹解釋。然而，對於熟習此項技術者而言將顯而易見，可在無此等特定細節之的情況下實踐本發明之實施例。在其他情況下，以方塊圖形式而非詳細展示熟知結構及器件以便避免混淆本發明之實施例。
應注意，在實施例之對應圖式中，藉由線來表示信號。一些線可較粗以指示更大數目之組成信號路徑，及/或在一或多個末端處具有箭頭以指示資訊流之方向。此等指示不意欲為限制性的。確切而言，結合一或多個例示性實施例使用該等線以便於更容易理解電路或邏輯單元。如藉由設計需求或偏好指示之任何所表示的信號實際上可包含可在任一方向上行進且可藉由任何合適類型之信號方案實施之一或多個信號。
貫穿本說明書，且在申請專利範圍中，術語「已連接」意謂已連接之事物之間的直接電氣、機械或磁性連接，而無任何中間裝置。術語「耦接」意謂已連接之事物之間的直接電氣、機械或磁性連接或經由一或多個被動式或主動式中間裝置進行之間接連接。術語「電路」或「模組」可指經配置以與彼此合作以提供所要功能之一或多個被動式及/或主動式組件。術語「信號」可指至少一種電流信號、電壓信號、磁信號或資料/時脈信號。「一(a/an)」及「該(the)」之含義包括多個參考物。「在……中」之含義包括「在……中」及「在……上」。
術語「實質上」、「接近」、「大致」、「近似」及「約」通常係指在目標值之+/-10%內。除非另有指定，否則使用序數形容詞「第一」、「第二」及「第三」等等以描述共同物件僅僅指示正在提及類似物件之不同執行個體，且並不意欲暗示如此描述之物件必須呈給定序列，無論係在時間上、在空間上、在排名上抑或以任何其他方式。
應理解，如此使用之術語在適當情況下可互換，使得本文中所描述之本揭露內容的實施例例如能夠以不同於本文中所示出或以其他方式描述的彼等定向的定向進行操作。
在說明書描述及申請專利範圍中，術語「左」、「右」、「前面」、「背面」、「頂部」、「底部」、「在……上方」、「在……下方」及其類似者(若存在)係出於描述性目的而被使用，且該等術語未必用於描述永久的相對位置。
出於實施例之目的，各種電路、模組及邏輯區塊中之電晶體為穿隧FET (TFET)。各種實施例的一些電晶體可包含金屬氧化物半導體(MOS)電晶體，其包括汲極端子、源極端子、閘極端子及主體端子。電晶體亦包括三閘極及FinFET電晶體、環繞式閘極圓柱形電晶體、方形線或矩形帶電晶體或實施電晶體功能性之其他裝置(類似碳奈米管或自旋電子學裝置)。MOSFET對稱源極及汲極端子，亦即，此處該等端子為相同端子且可互換地使用。另一方面，TFET裝置具有不對稱源極及汲極端子。熟習此項技術者將瞭解，在不脫離本發明範疇的情況下，例如雙極接面電晶體BJT PNP/NPN、BiCMOS、CMOS等之其他電晶體可用於一些電晶體。
出於本揭露內容之目的，片語「A及/或B」及「A或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
另外，本發明中所論述之組合邏輯及依序邏輯之各種元件可既關於實體結構(諸如，AND閘極、OR閘極或XOR閘極)，或又關於實施為所論述邏輯之布林(Boolean)等效者之邏輯結構的經合成或以其他方式最佳化之裝置集合。
在各種實施例中，鎖相迴路(PLL)計時電路可以具有寬動態溫度範圍(例如大於165C)及寬頻率範圍為目標，同時若沒有更好的顫動效能則維持類似的顫動效能。一些數位PLL可能夠將「粗略」頻率調諧或控制位元(例如，「粗略」陣列或「粗略」調諧電容器之陣列的頻率調諧或控制位元)與N數目個「精細」頻率調諧或控制位元(例如，「精細」陣列或「精細」調諧電容器之陣列的頻率調諧或控制位元)進行調換，其中N可為粗略步階之大小與精細步階之大小的比率(例如在電容方面)。粗諧可經校準，且精細調諧可由PLL (例如閉路)控制。
然而，此等系統可具有不良顫動效能，部分地係由於其可對粗略位元與N個精細位元之間的失配敏感。此外，此等系統亦可經安置以事先校準比率N，但溫度、電壓及老化誘發之漂移效應可導致適當比率N隨時間推移而改變。因此，儘管殘餘量化可為小週期顫動，但其可隨著時間推移累積至大的相位顫動。
關於多種實施例，本文中揭露用於促進高效能計時電路調諧之機制及方法。在一些實施例中，頻率控制位元之額外層級的分段，可被稱作「中等」頻率調諧或控制位元(例如「中等」陣列或「中等」調諧電容器之陣列的「中等」頻率調諧或控制位元)，可添加至振盪器(諸如PLL數位控制振盪器(DCO))之粗略位元及精細位元。中等位元可比精細位元大一定數目N之比率(例如，可具有比大精細位元大的電容)。歸因於用於相關聯調諧電容之經改良CON 與COFF 比率，如本文中所論述之媒體位元之使用可有利地促進或實現較寬頻率範圍。在一些實施例中，使用一組粗略位元之最低有效位元(LSB)可具有類似優勢。
對於一些實施例，在溫度斜坡期間，用於計時電路之電容調換電路(例如，三角積分(delta-sigma)電容調換(DSCS)電路)可僅僅按需要啟動一或多個媒體控制位元，以基於精細調諧頻率範圍裕度之一或多個預定臨限值避免精細調諧控制位元之上溢及/或下溢。在一些實施例中，用於調換單一媒體位元(或在一些實施例中，單一粗略位元，諸如LSB粗略位元)之N數目個精細位元的電容調換技術可用於在媒體控制位元被啟動及/或停用時達成極低顫動。在各種實施例中，電容調換技術可針對比率N應用三角積分調變器及/或背景數位校準。一些實施例可併入用以設定比率N之初始值的暫存器(例如，組配暫存器)，及/或用以設定用於電容調換之一或多個臨限值(例如，低臨限值及/或高臨限值)的暫存器。
藉由將一脈衝(例如，啟動指標及停用指標之一序列)施加於媒體位元及將負脈衝(例如，啟動指標及停用指標之該序列之倒轉版本)施加於相應N個精細位元，本文中所論述之機制及方法可抵消顫抖，該顫抖可與大頻率步階(例如，來自較大粒化頻率調諧或控制位元(諸如，媒體位元或粗略位元)之頻率步階)相關聯。此類機制及方法可有利地提供連續動態校準以避免可由溫度、電壓及/或老化誘發之漂移效應(其可隨時間推移改變適當比率N)引起的錯誤。
因此，本文中論述之方法及機制的應用可有利地避免各種計時電路(包括LCPLL)之寬動態溫度範圍、寬頻率範圍與良好顫動效能之間的權衡。此情形可能夠使精細電容器陣列(或DCO或其他振盪器之另一精細調諧組件)之範圍較小，其又可有利地(例如，藉由在精細陣列中利用較小步長促進數位PLL之總頻率範圍更寬，或極限週期及量化建立性顫動(DJ)減少，或該二者。與精細電容器相比更大(例如中等)電容器之經改良CON 與COFF 比率可有利地使得頻率範圍能夠改良。
在各種數位PLL (以及許多類比PLL)中，在PLL之振盪器中可存在由數位控制位元控制的粗略頻率調諧組件。亦可存在精細調諧組件(例如，數位DCO之精細調諧組件)，其可使得較小步階能夠在PLL閉路活動期間維持良好顫動效能。
如本文中所論述，在各種實施例中，可存在用於頻率調諧之第三層級分段，可被稱作中等調諧位元(或動態溫度範圍(DTR)調諧位元)，其可比精細調諧位元大一定比率N。可應用一演算法，其中一旦精細位元接近特定層級或臨限值，則啟動中等位元。此可觸發單一中等位元可經調換以用於N個精細位元之群組的事件(其可被稱作「調換」)。
圖1 示出根據本揭露內容之一些實施例的用於振盪器電路之電容調換控制位元的情境。振盪器電路100可包含電容調換控制邏輯110，其可產生中等控制位元112，該中等控制位元112又可經倒轉並應用至N數目個精細控制位元113。在一些實施例中，電容調換控制邏輯110可包含DSCS電路(例如三角積分電容調換電路)。中等控制位元112可耦接至中等調諧電路120，該中等調諧電路120可包含具有一或多個作用中胞元(例如抖動單元)之中等調諧電容器陣列。中等調諧電容器(或中等調諧電容陣列)可包含數位至類比轉換器(DAC)，且可操作以將數位碼轉換成經類比量化量的頻率變化。N個精細控制位元113可耦接至精細調諧電路130，該精細調諧電路130可包含具有一或多個作用中胞元(例如抖動胞元)的精細調諧電容器陣列。
電容調換控制邏輯110可針對中等控制位元112 (且因此針對N個精細控制位元113)產生值的預定序列，以控制相關聯中等位元及相關聯精細位元之相應啟動及停用或調換。在一些實施例中，電容調換控制邏輯110可包含三角積分電容調換(DSCS)控制邏輯(例如包含三角積分調變器)，且可根據三角積分 (或積分三角(sigma-delta))調變模式產生值的預定序列。三角積分 (或積分三角)調變模式可對應於各種階數中之任一階，諸如一階模式、二階模式、三階模式等等。此外，三角積分 (或積分三角)調變模式可係選自多種類型的特定階數之模式；相應地，該模式可為多種類型之二階模式中之一種、多種類型之三階模式中之一種，等等。
在其他實施例中，電容調換控制邏輯110可根據另一調變模式產生值的預定序列。舉例而言，調變模式可與多級雜訊整形(MASH)調變技術、脈寬調變(PWM)技術或其他調變技術對應。因此，在各種實施例中，預定序列可包含多種抖動模式、序列或方案中之任一者。
舉例而言，圖2A 至圖2B 示出根據本揭露內容之一些實施例的用於電容調換之預定序列。可跨越時段210之序列200可包括中等控制位元之值的序列212及N數目個精細控制位元之值的序列213。在時段210內之依序時間點處(其可係關於時脈循環，或時脈循環之分數，或時脈循環之倍數)，序列212及序列213可由電容調換控制邏輯(諸如電容調換控制邏輯110)產生(及/或驅動)。因此，序列212及序列213可實質上類似於針對(及/或驅動至)中等控制位元112產生之值的序列及針對(及/或驅動至) N個精細控制位元113產生之值的序列。
在各種實施例中，電容調換序列可透過預定序列(諸如，由三角積分調變器或類似數位結構產生之數位序列)進行，使得中等控制位元實際上數位「斜升」，而N數目個精細控制位元在預定時間量內同時數位「斜降」(或反之亦然)。
根據設計之另一態樣，調換可逐步透過數位序列(例如，由δ σ調變器或類似數位結構產生之數位序列)進行，使得中等位元數位「斜升」，而N數目個精細位元在預定時間量內同時「斜降」(或反之亦然)。因此，在斜變開始時， N個精細位元可全部處於第一狀態(例如，啟動或「開啟」狀態)，而在斜變結束時，N個精細位元可全部處於第二狀態(例如，停用或「關閉」狀態)，或反之亦然。在各種實施例中，一旦已對一個中等位元完成序列斜變，則可對另一中等位元進行序列斜變。對於一些實施例，粗略位元陣列之一或多個LSB可用作中等位元。
圖3 示出根據本揭露內容之一些實施例的具有電容調換控制邏輯及動態校準區塊之數位PLL電路的方塊圖。數位PLL電路300可包含時間至數位轉換器(TDC) 310、數位迴路濾波器(DLF) 320、電容調換控制邏輯330、動態校準區塊340、 DCO 350及/或回饋分頻器(FBDIV) 360。
TDC 310可接受參考時脈302及回饋時脈362，且可產生一組TDC位元312 (其可包含時脈信號的數位表示)。DLF 320 (其可包含例如比例為基礎的迴路濾波器電路、整數為基礎的迴路濾波器電路及/或其他迴路濾波器電路)可接受TDC位元312，且可產生一組DLF位元322。電容調換控制邏輯330可產生及/或驅動 DCO 350之各種中等控制位元，及/或可產生及/或驅動DCO 350之各種精細控制位元。(在各種實施例中，電容調換控制邏輯330可實質上類似於電容調換控制邏輯110，中等控制位元中之一或多者可實質上類似於中等控制位元112，且精細控制位元中之一或多者可實質上類似於N個精細控制位元113)。DCO 350又可產生DCO時脈352， FBDIV 360可使用該DCO時脈352產生回饋時脈362。
電容調換控制邏輯330亦可接受用於電容調換的比率N指標342，其可由動態校準區塊340基於例如TDC位元312產生。在一些實施例中，電容調換控制邏輯330可包含用於設定比率N之初始值的一或多個暫存器(例如組配暫存器)。對於一些實施例，電容調換控制邏輯330可提供DSCS比率(例如，基於三角積分之電容調換的比率N)。
動態校準區塊340可任擇地經啟動以連續調整比率N指標342，以說明可能自原始比率經校準及/或規劃以來發生的呈適當比率N之溫度、電壓及/或老化誘發之移位。在一些實施例中，動態校準區塊340之電路可在電容調換斜變期間基於來自TDC 310的TDC位元312以小的分數增量緩慢調整比率N指標342。
圖 4 示出根據本揭露內容之一些實施例的電容調換控制邏輯之方塊圖。電容調換控制邏輯400可包含比較電路410、斜變狀態機電路420 、精細碼總和及解碼器電路430以及DCO 440。在一些實施例中，電容調換控制邏輯400可包含DSCS控制邏輯電路。在各種實施例中，電容調換控制邏輯400可實質上類似於電容調換控制邏輯330及/或電容調換控制邏輯110。
比較電路410可採用一組DLF位元405 (其可實質上類似於DLF位元322)以及低臨限值401及/或高臨限值402。DLF位元432可包含精細碼。在一些實施例中，低臨限值401及高臨限值402可由使用者所規劃之暫存器(例如，組配暫存器)提供。比較電路410可判定精細碼是否在指定範圍內，諸如由低臨限值401及/或高臨限值402建立之範圍。舉例而言，當低於低臨限值401或高於高臨限值402時，碼可超出指定範圍。
比較電路410可產生斜變狀態機電路420之斜坡指標412。斜坡指標412可包含斜坡開始指標及/或斜坡方向指標。一旦精細碼不再處於指定範圍內(例如，下降至低於低臨限值401或升高至高於高臨限值402)，比較電路410便可確證斜坡開始指標。
斜變狀態機電路420可感測斜坡開始指標，且可驅動一組斜變精細位元422。(在一些實施例中，「斜變」或「斜坡」可與δ σ電容調換序列對應，如本文中所論述)。斜變狀態機電路420可操作以提供DCO中等位元指標424 (例如DCO中等位元字)。
斜變狀態機電路420可執行0至1轉變的斜坡(例如，中等位元自邏輯低或停用狀態斜變至邏輯高或啟動狀態)，或1至0轉變的斜坡。在一些實施例中，斜變狀態機電路420可經設計或經組配以在不處於斜坡之中間時或在其已自斜坡開始指標之最後一次確證完成斜變時對斜坡開始指標作出回應。在各種實施例中，斜變狀態機電路420亦可應用額外標準來調節斜坡之開始，諸如斜坡之間已過去的所需時間量，其可有利地控制可能出現斜坡之速率。
精細碼總和及解碼器電路430可操作以將斜變精細位元422與DLF位元405之部分(例如DLF位元405之精細碼)組合成DCO精細位元指標434 (例如 DCO精細位元字)。精細碼總和及解碼器電路430可以多種不同方式實施，包括藉由旋轉位址方案實施以使得斜坡可影響陣列中與作用中閉路數位PLL不同的部分，或藉由邏輯總和運算實施。
關於圖 1 至圖4 ，在多種實施例中，可作為計時電路之至少部分的設備可包含第一電路、第二電路、第一電容器陣列以及第二電容器陣列。可實質上類似於振盪器電路100及/或數位PLL電路300之第一電路可具有振盪器(例如DCO)。第一電容器陣列可具有用以調諧振盪器之一組第一電容器(例如，一組精細調諧電容器)。第二電容器陣列可具有用以調諧振盪器之第二電容器(例如，中等調諧電容器或LSB粗略調諧電容器)。第二電容器之電容可大於第一電容器之平均電容。第二電路可操作以基於預定序列同步地啟動第二電容器並停用N數目個第一電容器，且同步地停用第二電容器並啟動該N個第一電容器。
在一些實施例中，該設備可包含基於LC槽之PLL時脈電路，諸如數位PLL電路300。對於一些實施例，該設備可包含DLL時脈電路。在一些實施例中，振盪器可包含DCO，諸如DCO 350及/或 DCO 440。對於一些實施例，預定序列可包含三角積分調變序列及/或或積分三角調變序列。
在一些實施例中，第一電容器陣列可包含精細調諧電容器陣列。對於一些實施例，第二電容器陣列可包含粗略調諧電容器陣列，且第二電容器可與粗略調諧電容器陣列的最低有效位元對應。一些實施例可包含第三電容器陣列，該第三電容器陣列可包含粗略調諧電容器陣列。
一些實施例可包含可操作以建立數目N之額外電路，該額外電路可實質上類似於動態校準區塊340。在一些此類實施例中，數目N之初始值可能係基於第二電容器之電容與第一電容器之平均電容的比率。對於一些實施例，數目N之初始值可由一或多個可組配暫存器提供。
一些實施例可包含額外電路(其可實質上類似於電容調換控制邏輯400及/或比較電路410)，該額外電路可操作以提供一或多個臨限值，諸如低臨限值401及/或高臨限值402。在一些此類實施例中，第二電路可操作以在已啟動之第一電容器之數目超出由該一或多個臨限值建立之範圍時基於預定序列來啟動及停用第一電容器及第二電容器。
在多種實施例中，可作為計時電路之至少部分的設備可包含第一電路、第二電路、第一電容器陣列以及第二電容器陣列。可實質上類似於振盪器電路100及/或數位PLL電路300之第一電路可具有DCO。第一電容器陣列可具有用以在第一粒度位準下調諧DCO之一組第一電容器(例如一組精細調諧電容器)。第二電容器陣列可具有用以按大於第一粒度位準之第二粒度位準調諧DCO的一組第二電容器(例如，中等調諧電容器或LSB粗略調諧電容器)。第二電路可操作以基於預定序列同步地啟動第二電容器並停用N數目個第一電容器，且同步地停用第二電容器並啟動該N個第一電容器。
在一些實施例中，該設備可包含基於LC槽之PLL時脈電路(諸如數位PLL電路300)或DLL時脈電路。對於一些實施例，預定序列可包含三角積分調變序列及/或積分三角調變序列。
一些實施例可包含可操作以建立數目N之額外電路，該額外電路可實質上類似於動態校準區塊340。在一些此類實施例中，數目N之初始值可能係基於第二電容器之電容與第一電容器之平均電容的比率。
一些實施例可包含額外電路(其可實質上類似於電容調換控制邏輯400及/或比較電路410)，該額外電路可操作以提供一或多個臨限值，諸如低臨限值401及/或高臨限值402。在一些此類實施例中，第二電路可操作以在已啟動之第一電容器之數目超出由該一或多個臨限值建立之範圍時基於預定序列來啟動及停用第一電容器及第二電容器。
圖5 示出根據本揭露內容之一些實施例的用於促進高效能時脈電路調諧之方法。方法500可包含提供510、提供515、提供520及執行525。方法500亦可包含提供530、提供540及/或提供550。
在提供510中，可提供具有振盪器(例如DCO)之第一電路。在提供515中，可提供具有用以調諧振盪器之一組第一電容器(例如一組精細調諧電容器)之第一電容器陣列。在提供520中，可提供具有用以調諧振盪器之第二電容器(例如，中等調諧電容器或LSB粗略調諧電容器)之第二電容器陣列。第二電容器之電容可大於第一電容器之平均電容。在執行525中，可執行以下預定序列：在停用N數目個第一電容器的同時啟動第二電容器，及在啟動N個第一電容器的同時停用第二電容器。
在一些實施例中，該設備可包含基於LC槽之PLL時脈電路(諸如數位PLL電路300)及/或DLL時脈電路。對於一些實施例，振盪器可包含DCO (諸如DCO 350及/或DCO 440)。在一些實施例中，預定序列可包含三角積分調變序列及/或積分三角調變序列。
在一些實施例中，第一電容器陣列可包含精細調諧電容器陣列。對於一些實施例，第二電容器陣列可包含粗略調諧電容器陣列，且第二電容器可與粗略調諧電容器陣列的最低有效位元對應。
在提供530中，可提供第三電容器陣列。在一些實施例中，第三電容器陣列可包含粗略調諧電容器陣列。
在提供540中，可提供可操作以建立數目N之第三電路(其可實質上類似於動態校準區塊340)。數目N之初始值可基於第二電容器之電容與第一電容器之平均電容的比率。
在提供550中，可提供可操作以提供一或多個臨限值之第四電路(其可實質上類似於電容調換控制邏輯400及/或比較電路410)。第二電路可操作以在已啟動之第一電容器之數目超出由該一或多個臨限值建立之範圍時基於預定序列啟動及停用第一電容器及第二電容器。
儘管參考圖 5 之流程圖中之動作係按特定次序展示，但可修改動作之次序。因此，所示出之實施例可以不同次序來執行，且一些動作可並行地執行。圖 5 中所列之動作及/或操作中之一些根據某些實施例可為任擇的。所呈現之動作之編號係為清楚起見且並不意欲規定各種動作必須發生之操作次序。另外，來自各種流程之操作可以多種組合來利用。
在一些實施例中，一種設備可包含用於執行圖 5 之方法的各種動作及/或操作之構件。
此外，在一些實施例中，機器可讀儲存媒體可具有可執行指令，該等可執行指令在經執行時使一或多個處理器執行包含圖 5 之方法的操作。此類機器可讀儲存媒體可包括多種儲存媒體中之任一者，比如磁性儲存媒體(例如，磁帶或磁碟)、光學儲存媒體(例如，光碟)、電子儲存媒體(例如，習知硬碟機、固態磁碟機，或基於快閃記憶體之儲存媒體)，或任何其他有形儲存媒體或非暫時性儲存媒體。
在各種實施例中，經設計以提供高解析度之頻率調諧的電容器陣列或組可能遇到CON 與COFF 之比率不佳的問題，面對該問題，可以可能浪費功率及/或面積之方式對DCO進行設計以便支援目標頻率，且在一些情況下，頻率目標可能受到危害。
DCO設計可支援可在開始相位鎖定之前在頻率校準(其亦可被稱作自動頻率選擇(AFS))期間調諧的多個頻帶。每一頻帶可經設計以具有足夠廣泛的範圍以追蹤溫度漂移。諸如高級驅動輔助系統(ADAS)標準之一些極端標準的目標可為支援例如自-40攝氏度(℃)至125℃的極端溫度漂移。
在一些高速實體層(PHY)設計(諸如用於周邊組件互連高速(PCIe®)、通用串列匯流排(USB) Type-C®、Thunderbolt™等等之PHY設計)中，接收器中之時脈恢復可藉由差動環形振盪器之DCO拓樸實施。(PCIe®為Beaverton, Oregon之PCI-SIG的註冊商標及/或服務標誌。USB Type-C®為USB Implementers Forum之註冊商標。Thunderbolt™為Santa Clara, California之Intel公司或其子公司的商標)。該頻率可為各級電阻器-電容器(RC)負載之函數，其中負載電阻可由AFS校準電路控制，且電容器組可由PLL電路控制。
使用此類PHY電路之一些處理技術可安置成使用金屬電阻器，其可遭受高溫係數且可導致相對極大頻率漂移。DCO的目標可為達到大致10吉赫(GHz)，但該頻率可在設計之電容器組之目標為補償寬溫度漂移(諸如本文中所論述之溫度漂移)的情況下難以達到-不可能達到。
關於多種實施例，本文中揭露動態調整DCO頻帶選擇以在DCO保持鎖相的同時補償溫度漂移的機制及方法。頻帶之間的頻率間隔可能太大且可能導致極高顫動。為了克服此問題，在各種實施例中，控制頻帶選擇之開關可由軌至軌極緩斜坡控制。此可有利地准許差動DCO設計實現穩固目標頻率，同時保持所需功率消耗效能。
圖6A 至圖6B 示出根據本揭露內容之一些實施例的用以支援AFS之設計。設計600可包含分別與一或多個AFS溫度計碼對應之一或多個選擇器電路612及一或多個閂鎖器614。選擇器電路612及閂鎖器614可分別為多位元選擇器電路及多位元閂鎖器之位元片。
選擇器電路612位元片可包含多工器620，該多工器620具有耦接至AFS溫度計碼位元622 (標記為「afs[n]」)之第一資料輸入、耦接至斜坡信號624之第二資料輸入及耦接至斜坡選擇位元626 (標記為「ramp_sel[n]」)之選擇輸入。選擇器電路620亦可具有耦接至控制信號位元628 (標記為「c[n]」)之輸出，該輸出又可驅動開關630。
同時，閂鎖器614的位元片(其可包含例如D-閂鎖存)可具有耦接至AFS溫度計碼位元622之資料輸入(例如「D」輸入)、耦接至經閂鎖AFS溫度計碼位元623之資料輸出(例如「Q」輸出)及耦接至斜坡啟用位元627之啟用輸入。
AFS溫度計碼位元622可為AFS溫度計碼位元之多位元集合的位元片。類似地，經閂鎖AFS溫度計碼位元623可為經閂鎖AFS溫度計碼位元之多位元集合的位元片。斜坡選擇位元626可為斜坡選擇位元之多位元集合之位元片，且斜坡啟用位元627可為斜坡啟用位元之多位元集合之位元片。控制位元628可為控制位元之多位元集合之位元片。
設計600可回應於如時序圖616中所描繪之AFS步降而操作。類似地，設計600可回應於如時序圖618中所描繪的AFS步升而操作。
在一些實施例中，回應於(例如) AFS步降，可在如下情況下確證斜坡選擇位元626：經閂鎖AFS溫度計碼位元623被確證；接下來較低的經閂鎖AFS溫度計碼位元被撤銷確證；以及AFS斜坡啟用位元627被確證。(此類情形可例如在AFS溫度計碼之步降集合已達到AFS溫度計碼位元623之位元片時可發生)。接著，在斜坡信號624自高電壓位準VCC 緩慢斜降至低電壓位準VSS 時，多工器620可傳遞斜坡信號624至控制位元628。當斜坡信號624完成其斜降時，AFS溫度計碼位元622可轉變為低的，從而使得經閂鎖AFS溫度計碼位元623轉變為低的，此又可使得斜坡選擇位元626轉變為低的。彼時，多工器620可傳遞AFS溫度計碼位元622 (現在為低)至控制位元628 (其將在斜坡信號624之後剛好完成斜降)。
在一些實施例中，回應於(例如) AFS步升，可在如下情況下確證斜坡選擇位元626：經閂鎖AFS溫度計碼位元623被撤銷確證；接下來較高的經閂鎖AFS溫度計碼位元被確證；以及AFS斜坡啟用位元627被確證。(此類情形可例如在AFS溫度計碼之步升集合已達到AFS溫度計碼位元623之位元片時可發生)。接著，在斜坡信號624自低電壓位準VSS 緩慢斜升至高電壓位準VCC 時，多工器620可傳遞斜坡信號624至控制位元628。當斜坡信號624完成其斜升時，AFS溫度計碼位元622可轉變為高的，從而使得經閂鎖AFS溫度計碼位元623轉變為高的，此又可使得斜坡選擇位元626轉變為低的。彼時，多工器620可傳遞AFS溫度計碼位元622 (現在為高)至控制位元628 (其將在斜坡信號624之後剛好完成斜升)。
因此，在各種實施例中，用於相位鎖定的電容器組可由「精細碼」控制。當精細碼超過臨限值下限或臨限值上限時，AFS可藉由打開或關閉一個AFS溫度計碼(例如AFS溫度計碼位元)而改變達一個步降或達一個步升。當此步階發生時，轉變溫度計碼之控制信號可開始軌至軌斜降或斜升。對於步降，斜坡可自高電壓位準VCC 開始至低電壓位準VSS ，而對於步升，斜坡可自低電壓位準VSS 開始至高電壓位準VCC 。
在各種實施例中，開關(例如開關630)可僅在AFS碼轉變期間(例如透過多工器620)接收斜變信號。在轉變已完成之後，開關可隨後接收適當的邏輯位準信號(例如，透過多工器620)。此可有利地促進在PLL以相對較慢速率運行的同時改變AFS碼而不導致顫抖，因此適應較窄精細範圍。在一些實施例中，例如在併有差動DCO之設計中，個別開關可啟動或停用來自多個DCO級之個別電阻器單元。
在各種實施例中，斜坡(例如斜坡信號624之斜坡)可足夠緩慢(主要接近開關之臨限值)使得其不會干擾鎖相迴路且使顫抖影響降至最低。可用電荷泵對大型電容器充電，或例如藉由使用高解析度DAC來提供此緩慢斜坡。使用DAC可有利地提供對斜坡之更好控制。舉例而言，在一些實施例中，可藉由10位元DAC (或另一數目個位元之DAC)實施斜坡，其中可組配計時器可判定DAC中之各步階的持續時間。舉例而言，若計時器設定成1微秒，則針對10位元DAC完成軌至軌之斜坡可耗時約1毫秒。
圖7 示出根據本揭露內容之一些實施例的數位PLL設計的一部分。PLL電路700可包含振盪器710 (其可包括DCO)、AFS電容器/電阻器組720、精細電容器組730、校準有限狀態機(FSM) 740、回饋分頻器750、數位相位偵測器760以及數位迴路濾波器770。
PLL電路700亦可實施二個迴路。第一迴路711可藉由使用粗略頻率解析度控制AFS陣列來校準振盪器710。在完成AFS校準之後，第二迴路712可操作以使用精細頻率解析度控制相位鎖定頻率。AFS校準可首先發生，且只要PLL在作用中，便可連續地執行相位鎖定。
在各種實施例中，在PLL鎖相迴路處於作用中的同時，可有利地進行AFS之連續調諧，以處置溫度漂移。藉由僅接通或關斷AFS陣列中之AFS單元(例如，電容器或電阻器)來僅僅調節AFS可引起非預期顫抖。對比而言，本文中所揭露之方法及機制可逐漸改變AFS溫度計位元(例如，自0變為1或自1變為0)，且由此在斜坡相對較緩的情況下有利地促進AFS碼更新而不會引發非預期顫抖。
在各種實施例中，AFS可包含電容器或電阻器(取決於振盪器拓樸)。所揭露之機制及方法可允許在PLL經鎖相的同時使AFS組與精細組並行地操作。
圖8示出根據一些實施例的具有用於促進高效能計時電路調諧及用於動態調整DCO頻帶選擇之機制的電腦系統或計算裝置。應指出，圖8中具有與任何其他圖中之元件相同的參考數字(或名稱)的彼等元件可以類似於所描述之方式之任何方式操作或起作用，但不限於此等情形。
在一些實施例中，裝置800可包含適當計算裝置，諸如計算平板電腦、行動電話或智慧型電話、膝上型電腦、桌上型電腦、物聯網(IOT)裝置、伺服器、可穿戴式裝置、機上盒、具備無線功能之電子閱讀器或其類似者。應理解，一般展示某些組件，而並非將此類裝置之所有組件展示於裝置800中。
在一些實施例中，裝置800可包含系統單晶片(SoC) 801。SoC 801之實例邊界係使用圖8中之虛線來描繪，其中一些實例組件經描繪為包括於SoC 801內。然而，SoC 801可包括裝置800之任何適當組件。
在一些實施例中，裝置800可包含處理器804。處理器804可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可規劃邏輯裝置、處理核心或其他處理構件。由處理器804執行之處理操作可包括作業系統或作業平台之執行，應用程式及/或裝置功能又在作業系統或作業平台上執行。處理操作可包括人類使用者或其他裝置所進行的與I/O (輸入/輸出)相關的操作、與功率管理相關的操作、與將計算裝置800連接至另一裝置相關的操作，及/或其類似者。處理操作亦可包括與音訊I/O及/或顯示器I/O相關之操作。
在一些實施例中，處理器804可包含多個處理核心808a、808b及808c (亦被稱作核心)。儘管圖8中描繪三個核心808a、808b及808c，但處理器804可包括任何適當數目的核心，例如，數十核心或甚至數百個核心。核心808a、808b及/或808c可實施於單一積體電路(IC)晶片上。此外，晶片可包括一或多個共用及/或私用快取記憶體、匯流排或互連件、圖形及/或記憶體控制器或/其他組件。
在一些實施例中，處理器804可包含快取記憶體806。在一些實施例中，快取記憶體806之部分可專用於個別核心(例如，快取記憶體806之第一部分可專用於核心808a，快取記憶體806之第二部分可專用於核心808b，等等)。對於一些實施例，快取記憶體806之一或多個部分可在二個或更多個核心當中共用。快取記憶體806可分成不同的層級，例如1級(L1)快取記憶體、2級(L2)快取記憶體、3級(L3)快取記憶體，等等。
在一些實施例中，核心808a、808b及/或808c可包括用以提取指令(包括具有條件性分支之指令)以供核心執行之提取單元。可自記憶體830( 其可包含多種儲存裝置中之任一者)提取指令。核心808a、808b及/或808c亦可包括用以解碼經提取指令之解碼單元。對於一些實施例，解碼單元可將經提取指令解碼成多個微運算。核心808a、808b及/或808c亦可包括用以執行與儲存經解碼指令相關聯之各種操作的排程單元。在一些實施例中，排程單元可保持來自解碼單元之資料直至指令準備好分派，例如直至經解碼指令之所有源值變為可用的。對於一些實施例，排程單元可排程及/或發出(或分派)經解碼指令至執行單元以供執行。
執行單元可在所分派指令經解碼(例如，由解碼單元解碼)且經分派(例如，由排程單元分派)之後執行所分派指令。在一些實施例中，執行單元可包括一種以上類型之執行單元(諸如成像計算單元、圖形計算單元、通用計算單元，等等)。執行單元亦可執行諸如加法、減法、乘法及/或除法之各種算術運算，且可包括一或多個算術邏輯單元(ALU)。對於一些實施例，共處理器(未展示)可結合執行單元執行各種算術運算。
此外，執行單元可無序地執行指令。因此，在一些實施例中，核心808a、808b及/或808c可包含無序處理器核心。核心808a、808b及/或808c亦可包括引退單元。引退單元可在經執行指令被提交之後收回經執行指令。對於一些實施例，經執行指令之收回可導致處理器狀態係根據該等指令之執行而提交、由該等指令使用之實體暫存器被解除分配，等等。核心808a、808b及/或808c亦可包括用以實現核心之組件與其他組件之間經由一或多個匯流排的通訊的匯流排單元。核心808a、808b及/或808c可另外包括一或多個暫存器以儲存由核心之各種組件存取的資料(諸如與指派之應用程式優先級及/或子系統狀態(模式)關聯相關的值)。
在一些實施例中，裝置800可包含一或多個連接性電路831，該一或多個連接性電路831可包括硬體裝置(例如，無線及/或有線連接器及通訊硬體)及/或軟體組件(例如，驅動程式、協定堆疊，等等)以使裝置800能夠與外部裝置通訊。裝置800可與諸如其他計算裝置、無線存取點或基地台等之外部裝置分離。
在一些實施例中，連接性電路831可包括針對多個不同類型之連接性(例如連接性協定)的電路。一般而言，連接性電路831可包括蜂巢式連接性電路、無線連接性電路等等。連接性電路831之蜂巢式連接性電路一般可係指由無線載波提供之蜂巢式網路連接性，諸如經由以下提供之蜂巢式網路連接性：全球行動通信系統(GSM)或其變化或衍生；分碼多重存取(CDMA)或其變化或衍生；分時多重存取(TDM)或其變化或衍生；第三代合作夥伴計劃(3GPP)通用行動電信系統(UMTS)系統或其變化或衍生；3GPP長期演進(LTE)系統或其變化或衍生；3GPP LTE-進階(LTE-A)系統或其變化或衍生；第五代(5G)無線系統或其變化或衍生；5G行動網路系統或其變化或衍生；5G新無線電(NR)系統或其變化或衍生；或其他蜂巢式服務標準。
連接性電路831之無線連接性電路(或無線介面)一般可係指並非蜂巢式之無線連接性，且可包括個人區域網路(諸如藍芽、近場等等)、區域網路(諸如Wi-Fi)、廣域網路(諸如WiMax)，及/或其他無線通訊。對於一些實施例，連接性電路831可包括網路介面，諸如有線或無線介面，以使得系統實施例可併入至無線裝置中(例如，併入至蜂巢式電話或個人數位助理中)。
在一些實施例中，裝置800可包含控制集線器832，其可表示與一或多個I/O裝置之互動相關的硬體裝置及/或軟體組件。控制集線器832可為晶片組、平台控制集線器(PCH)及/或其類似者。處理器804可經由控制集線器832與顯示器822 (或一或多個顯示器)、一或多個周邊裝置824、一或多個儲存裝置828、一或多個其他外部裝置829等等通訊。
控制集線器832可為連接至裝置800之額外裝置提供一或多個連接點，使用者可透過該一或多個連接點與系統互動。在一些實施例中，可附接至裝置800之裝置(例如，外部裝置829)可包括麥克風裝置、揚聲器或立體聲系統、音訊裝置、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，及/或用於特定應用程式一起使用的其他I/O裝置，諸如讀卡器或其他裝置。
如上文所提及，控制集線器832可與音訊裝置、顯示器822等等互動。在一些實施例中，透過麥克風或其他音訊裝置之輸入可提供用於裝置800之一或多個應用或功能的輸入或命令。另外，代替顯示輸出或除顯示輸出外，可提供音訊輸出。對於一些實施例，若顯示器822包括觸控式螢幕，則顯示器822亦可充當可至少部分地由控制集線器832管理之輸入裝置。計算裝置800上亦可能存在額外按鈕或開關以提供由控制集線器832管理之I/O功能。在一些實施例中，控制集線器832可管理諸如加速計、攝影機、光感測器或其他環境感測器或可包括於裝置800中之其他硬體的裝置。輸入可為直接使用者互動之部分，且亦可將環境輸入提供至系統以影響系統之操作(諸如，對雜訊濾波、調整顯示器以用於亮度偵測、將閃光燈應用於攝影機或其他形貌體(feature))。
在一些實施例中，控制集線器832可使用任何適當通訊協定耦合至各種裝置，該等協定例如周邊組件高速互連(PCIe)、通用串列匯流排(USB)、Thunderbolt、高清晰度多媒體介面(HDMI)、Firewire等等。
在一些實施例中，顯示器822可表示為使用者提供視覺及/或觸覺顯示以與裝置800互動的硬體組件(例如顯示裝置)及軟體組件(例如驅動程式)。顯示器822可包括顯示介面、顯示螢幕及/或用於向使用者提供顯示之硬體裝置。在一些實施例中，顯示器822可包括將輸出及輸入二者提供至使用者之觸控式螢幕(或觸控板)裝置。在一些實施例中，顯示器822可直接與處理器804通訊。顯示器822可為內部顯示裝置(例如，如在行動電子裝置或膝上型電腦裝置中)或經由顯示介面(例如，顯示埠等等)附接之外部顯示裝置。對於一些實施例，顯示器822可為用於虛擬實境(VR)應用或擴增實境(AR)應用之頭戴式顯示器(HMD)，諸如戴眼鏡式立體顯示器。
在一些實施例中，除處理器804外(或代替處理器804)，裝置800可包括圖形處理單元(GPU) (圖中未描繪)。GPU可包含一或多個圖形處理核心，其可控制在顯示器822上顯示內容之一或多個態樣。
對於一些實施例，控制集線器832可包括硬體介面及連接器，以及軟體組件(例如，驅動程式、協定堆疊等等)以進行周邊連接，例如，連接至周邊裝置824。
將理解，裝置800可為至其他計算裝置之周邊裝置，以及具有連接至其之周邊裝置二者。裝置800可具有「對接」連接器以連接至其他計算裝置，以用於諸如管理裝置800上之內容(例如，下載及/或上載、改變及/或同步內容)的目的。另外，對接連接器可允許裝置800連接至某些周邊裝置，該等周邊裝置允許計算裝置800控制內容輸出(例如至視聽及/或其他系統之內容輸出)。
除專屬對接連接器或其他專屬連接硬體之外，裝置800可經由常見或基於標準之連接器進行周邊連接。此類連接器可包括通用串列匯流排(USB)連接器(其可包括數個不同硬體介面中之任一者)、顯示埠連接器或微型顯示埠(MDP)連接器、高清晰度多媒體介面(HDMI)連接器、火線連接器或其他類型之連接器。
在一些實施例中，例如除了直接耦接至處理器804之外或代替直接耦接至處理器804，連接性電路831可耦接至控制集線器832。在一些實施例中，例如除了直接耦接至處理器804之外或代替直接耦接至處理器804，顯示器822可耦接至控制集線器832。
在一些實施例中，裝置800可包含記憶體830，該記憶體830可經由記憶體介面834耦接至處理器804。記憶體830可包括用於將資訊儲存於裝置800中之記憶體裝置。記憶體裝置可包括非依電性記憶體裝置(其中若對記憶體裝置之電力中斷，則狀態可能不改變)及/或依電性記憶體裝置(其中若對記憶體裝置之電力中斷，則狀態可為不建立的或丟失的)。記憶體830可包含動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、相變記憶體裝置或另一記憶體裝置(例如，具有適合於充當處理程序記憶體之效能的記憶體裝置)。在一些實施例中，記憶體830可充當用於裝置800之系統記憶體，以儲存資料及指令以供在一或多個處理器(例如，處理器804)執行應用程式或處理程序時使用。記憶體830可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及與裝置800之應用程式及功能之執行相關的系統資料(不論長期的抑或暫時的)。
各種實施例及實例之元件亦可被提供為用於儲存電腦可執行指令(例如，用以實施本文中所論述之任何其他處理程序之指令)的機器可讀媒體(例如，記憶體830)。機器可讀媒體(例如，記憶體830)可包括(但不限於)快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)，或適合於儲存電子或電腦可執行指令之其他類型之機器可讀媒體。本揭露內容之一些實施例可作為電腦程式(例如BIOS)下載，該電腦程式可以資料信號的形式經由通訊鏈路(例如，數據機或網路連接)自遠端電腦(例如伺服器)傳送至請求電腦(例如用戶端)。
在一些實施例中，裝置800之一或多個量測電路及/或感測器可包含溫度量測電路840，例如，用於量測裝置800之各種組件的溫度。在一些實施例中，溫度量測電路840可嵌入或耦接或附接至要量測及監測其溫度之各種組件。對於一些實施例，溫度量測電路840可量測核心808a、808b、808c、電壓調節器814、記憶體830、SoC 801之主機板及/或裝置800之任何其他適當組件中之一或多者(或該一或多者內)的溫度。
在一些實施例中，裝置800之量測電路及/或感測器可包含一或多個功率量測電路842，例如，用於量測裝置800之一或多個組件所消耗之功率。對於一些實施例，功率量測電路842可量測功率、電壓及/或電流。在一些實施例中，功率量測電路842可嵌入、耦接或附接至要量測並監測其功率、電壓及/或電流消耗之各種組件。對於一些實施例，功率量測電路842可量測：由電壓調節器814 (其可包含一或多個電壓調節器)供應之功率、電壓及/或電流；供應至SoC 801之功率；供應至裝置800之功率；由裝置800之處理器804 (或任何其他組件)消耗的功率；等等。
在一些實施例中，裝置800可包含電壓調節器814中之一或多個電壓調節器電路。電壓調節器814可產生處於適當電壓位準之信號，該等信號可經供應以操作裝置800之任何適當組件。作為一實例，電壓調節器814被描繪為將一或多個信號(例如電壓信號)供應至裝置800之處理器804。在一些實施例中，電壓調節器814可接收一或多個電壓識別(VID)信號，且基於VID信號產生處於適當位準之電壓信號(例如，至處理器804)。各種類型之VR可用於電壓調節器814。在一些實施例中，電壓調節器814可包括「降壓」電壓調節器、「升壓」電壓調節器、降壓電壓調節器與升壓電壓調節器之組合、低壓差(LDO)調節器、開關式DC-DC調節器，等等。降壓電壓調節器可用於其中輸入電壓以小於一之比率轉變成輸出電壓的功率遞送應用中。升壓電壓調節器可用於其中輸入電壓以大於一之比率轉變成輸出電壓的功率遞送應用中。在一些實施例中，各處理器核心可具有其自身電壓調節器，該電壓調節器可由功率控制單元(PCU) 810a、PCU 810b及/或功率管理積體電路(PMIC) 812控制。在一些實施例中，各核心可具有分佈式LDO之網路以提供高效的功率管理控制。LDO可為數位LDO、類比LDO或數位或類比LDO之組合。
在一些實施例中，裝置800可包含時脈產生器816中之一或多個時脈產生器電路。時脈產生器816產生處於適當頻率位準之時脈信號，該等時脈信號可被供應至裝置800之任何適當組件。作為一實例，時脈產生器816被描繪為將時脈信號供應至裝置800之處理器804。在一些實施例中，時脈產生器816接收一或多個頻率識別(FID)信號，並基於FID信號產生處於適當頻率之時脈信號。
在一些實施例中，裝置800可包含將功率供應至裝置800之各種組件的電池818。作為一實例，電池818被描繪為將功率供應至處理器804。儘管圖中未描繪，但裝置800可包含充電電路，其例如用以基於自AC配接器接收之交流電(AC)供電為電池再充電。
在一些實施例中，裝置800可包含PCU 810a及/或PCU 810b (其亦可被稱作功率管理單元(PMU)、功率控制器等等)。在一些實施例中，PCU 810a可由核心808a、808b及/或808c中之一或多者實施，如使用標記為PCU 810a之虛線框象徵性地描繪。對於一些實施例，PCU 810b可在核心外部實施，如使用標記為PCU 810b之虛線框象徵性地描繪。PCU 810a及/或PCU 810b可實施裝置800之各種功率管理操作。PCU 810a及/或PCU 810b可包括用以實施用於裝置800之各種功率管理操作的硬體介面、硬體電路、連接器、暫存器等等，以及軟體組件(例如，驅動程式、協定堆疊)。
在一些實施例中，裝置800可包含PMIC 812，其例如用以實施用於裝置800之各種功率管理操作。在一些實施例中，PMIC 812為可重組配功率管理IC (RPMIC)及/或Intel®行動電壓定位(IMVP)。在一些實施例中，PMIC可在與處理器804分離之IC晶片內。可實施裝置800之各種功率管理操作。PMIC 812可包括用以實施用於裝置800之各種功率管理操作的硬體介面、硬體電路、連接器、暫存器等等，以及軟體組件(例如，驅動程式、協定堆疊)。
對於一些實施例，裝置800可包含PCU 810a、PCU 810b及/或PMIC 812。在一些實施例中，PCU 810a、PCU 810b及/或PMIC 812中之任一者可不存在於裝置800中，且因此此等組件係使用虛線描繪。
裝置800之各種功率管理操作可由PCU 810a、PCU 810b、PMIC 812或由其組合執行。對於一些實施例，PCU 810a、PCU 810b及/或PMIC 812可選擇裝置800之各種組件的功率狀態(例如P狀態)。在一些實施例中，PCU 810a、PCU 810b及/或PMIC 812可選擇裝置800之各種組件的功率狀態(例如，根據進階組配與功率介面(ACPI)規範)。在一些實施例中，例如，PCU 810a、PCU 810b及/或PMIC 812可使裝置800之各種組件轉變至睡眠狀態、作用中狀態、適當C狀態(例如根據ACPI規範，轉變至C0狀態或另一適當C狀態)，等等。
對於一些實施例，PCU 810a、PCU 810b及/或PMIC 812可例如藉由分別輸出VID信號及/或FID信號而控制由電壓調節器814輸出之電壓及/或由時脈產生器輸出之時脈信號之頻率。在一些實施例中，PCU 810a、PCU 810b及/或PMIC 812可控制電池功率使用、電池818之充電及與功率節省操作相關之特徵。
時脈產生器816可包含PLL、頻率鎖定迴路(FLL)或任何合適時脈源。在一些實施例中，時脈產生器816可包含用於促進高效能計時電路調諧之機制，諸如，如藉由電容調換邏輯引導而經同步啟動及停用之中等控制位元及精細控制位元，如本文所論述。在一些實施例中，時脈產生器816可包含用於動態調整DCO頻帶選擇以在DCO保持鎖相的同時補償溫度漂移的機制。在一些實施例中，處理器804之各核心可具有其自身時脈源。因而，各核心可在獨立於其他核心之操作頻率之頻率下操作。在一些實施例中，PCU 810a、PCU 810b及/或PMIC 812可執行自適應性或動態頻率縮放或調整。對於一些實施例，若處理器核心未在其最大功率消耗臨限值或極限下操作，則該核心之時脈頻率可增加。在一些實施例中，PCU 810a、PCU 810b及/或PMIC 812可判定處理器之各核心的操作條件，且可在PCU 810a、PCU 810b及/或PMIC 812判定核心在目標效能位準以下操作時適時地調整該核心之頻率及/或供電電壓而不會使核心計時源(例如，該核心之PLL)失鎖。在一些實施例中，若核心自供電軌汲取小於經分配用於該核心(或用於處理器804)之總電流的電流，則PCU 810a、PCU 810b及/或PMIC 812可例如藉由增加時脈頻率及/或供電電壓位準而暫時增加該核心(或處理器804)之功率損耗，以使得該核心或處理器804可在較高效能位準下執行。因而，在各種實施例中，可在不損害產品可靠性的情況下針對處理器804暫時增大電壓及/或頻率。
對於一些實施例，PCU 810a、PCU 810b及/或PMIC 812可例如至少部分地基於自功率量測電路842、溫度量測電路840接收量測值、電池818之充電位準及/或可用於功率管理之任何其他適當資訊而執行功率管理操作。為此，PMIC 812可通訊地耦接至一或多個感測器，以感測及/或偵測對系統或平台之功率及/或熱行為有影響之一或多個因素的各種值及/或變化。一或多個因素之實例包括電流、電壓降、溫度、操作頻率、操作電壓、功率消耗、核心間通訊活動等等。用於此等因素中之一或多者的感測器可被提供成與計算系統(例如，裝置800之計算系統)之一或多個組件或邏輯/IP區塊實體接近(及/或與該一或多個組件或邏輯/IP區塊熱接觸或熱耦接)。另外，在一些實施例中，感測器可直接耦接至PCU 810a、PCU 810b及/或PMIC 812，以允許PCU 810a、PCU 810b及/或PMIC 812至少部分地基於由感測器中之一或多者偵測到的值而管理處理器核心能量。
亦描繪裝置800之實例軟體堆疊(但不描繪軟體堆疊之所有元件)。在各種實施例中，處理器804可執行應用程式850、作業系統(OS) 852、一或多個功率管理(PM)特定應用程式(例如，一般被稱作PM應用程式858)及/或其類似者。PM應用程式858亦可由PCU 810a、PCU 810b及/或PMIC 812執行。OS 852亦可包括一或多個PM應用程式856a、856b、856c等等。OS 852亦可包括各種驅動程式854a、854b、854c等等，其中之一些可特定用於功率管理目的。在一些實施例中，裝置800可進一步包含基本輸入/輸出系統(BIOS) 820。BIOS 820可與OS 852通訊(例如，經由一或多個驅動程式854a、854b、854c等等)、與處理器804通訊等等。
在各種實施例中，PM應用程式858、OS 852所包括之驅動程式(例如，驅動程式854a、854b、854c等等)、OS 852所包括之PM應用程式(例如，PM應用程式856a、856b、856c等等)、BIOS 820等等中之一或多者可用以實施功率管理特定任務。舉例而言，此等組件可用以控制裝置800之各種組件之電壓及/或頻率，控制裝置800之各種組件之喚醒狀態、睡眠狀態及/或任何其他適當功率狀態，控制電池功率使用，控制電池818之充電，控制與功率節省操作相關之特徵，等等。
本說明書中對「一實施例」、「一個實施例」、「一些實施例」或「其他實施例」之參考意謂結合該等實施例所描述之特定特徵、結構或特性包括於至少一些實施例中，但未必包括於所有實施例中。「一實施例」、「一個實施例」或「一些實施例」之各種表現形式出現未必皆指代相同實施例。若說明書陳述「可(may、might或could)」包括組件、特徵、結構或特性，則並非必須包括彼特定組件、特徵、結構或特性。在本說明書或申請專利範圍提及「一」元件之情況下，並不意謂存在該等元件中之僅一者。在本說明書或申請專利範圍提及「一額外」元件之情況下，並不排除存在一個以上額外元件。
另外，在一或多個實施例中，可以任何合適方式組合特定特徵、結構、功能或特性。舉例而言，可在任何處組合第一實施例與第二實施例，與兩個實施例相關聯之特定特徵、結構、功能或特性並不彼此排他。
雖然已結合本揭露內容之特定實施例描述本揭露內容，但鑒於前述描述，此類實施例之許多替代例、修改及變化對於一般熟習此項技術者而言將顯而易見。舉例而言，其他記憶體架構，例如動態RAM (DRAM)，可使用所論述之實施例。本揭露內容內容之實施例意欲涵蓋屬於所附申請專利範圍之廣泛範疇的所有此等替代例、修改及變化。
另外，出於說明及論述簡單起見，且為了不混淆本揭露內容內容，在所呈現之圖內可已展示或可不展示至積體電路(IC)晶片及其他組件之熟知電源/接地連接。另外，可以方塊圖形式展示配置，此係為了避免混淆本揭露內容，且亦係鑒於關於此類方塊圖配置之實施之細節高度地取決於本揭露內容將被實施之平台(亦即，此類細節應良好地在熟習此項技術者之見識內)的事實。在闡述特定細節(例如電路)以便描述本揭露內容之實例實施例的情況下，熟習此項技術者應顯而易見，可在無此等特定細節之情況下或可在此等特定細節具有變化之情況下實踐本揭露內容。因此，描述應被視為例示性的而非限制性的。
以下實例係關於其他實施例。可在一或多個實施例中任何位置使用實例中之細節。本文中所描述之設備之所有任擇特徵亦可關於一方法或處理程序來予以實施。
實例1提供一種設備，其包含：一第一電路，其具有一振盪器；一第一電容器陣列，其具有用以調諧該振盪器之一組第一電容器；一第二電容器陣列，其具有用以調諧該振盪器之一第二電容器，該第二電容器之一電容大於該等第一電容器之一平均電容；以及一第二電路，其可操作以基於一預定序列同步地啟動該第二電容器並停用一N數目個第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器。
在實例2中，如實例1之設備，其中該設備包含一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路。
在實例3中，如實例1至2中任一者之設備，其中該設備包含一延遲鎖定迴路(DLL)時脈迴路。
在實例4中，如實例1至3中任一者之設備，其中該振盪器包含一數位控制之振盪器(DCO)。
在實例5中，如實例1至4中任一者之設備，其中該預定序列包含以下中之一者：一三角積分調變序列，或一積分三角調變序列。
在實例6中，如實例1至5中任一者之設備，其中該第一電容器陣列包含一精細調諧電容器陣列。
在實例7中，如實例6之設備，其中該第二電容器陣列可包含一粗略調諧電容器陣列，且該第二電容器與該粗略調諧電容器陣列之一最低有效位元對應。
在實例8中，如實例6至7中之任一者之設備，其包含：一第三電容器陣列，其中該第三電容器陣列包含一粗略調諧電容器陣列。
在實例9中，如實例1至8中任一者之設備，其包含：可操作以建立該數目N之一額外電路。
在實例10中，如實例9之設備，其中該數目N之一初始值係基於該第二電容器之該電容與該等第一電容器之該平均電容的一比率。
在實例11中，如實例1至10中任一者之設備，其包含：可操作以提供一或多個臨限值之一額外電路，其中該第二電路可操作以在已啟動之該等第一電容器之一數目超出由該一或多個臨限值建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
實例12提供一種設備，其包含：一第一電路，其具有一數位控制之振盪器(DCO)；一第一電容器陣列，其具有用以在一第一粒度位準下調諧該DCO之一組第一電容器；一第二電容器陣列，其具有用以在大於該第一粒度位準之一第二粒度位準下調諧該DCO之一組第二電容器；以及一第二電路，其可操作以基於一預定序列同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器。
在實例13中，如實例12之設備，其中該設備包含以下中之一者：一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路；及一延遲鎖定迴路(DLL)時脈電路。
在實例14中，如實例12至13中任一者之設備，其中該預定序列包含以下中之一者：一三角積分調變序列，或一積分三角調變序列。
在實例15中，如實例12至14中任一者之設備，其包含可操作以建立該數目N之一額外電路，其中該數目N之一初始值係基於該第二電容器之電容與該等第一電容器之平均電容的一比率。
在實例16中，如實例12至15中任一者之設備，其包含可操作以提供一或多個臨限值之一額外電路，其中該第二電路可操作以在已啟動之該等第一電容器之一數目超出由該一或多個臨限值建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
實例17提供一種系統，其包含一記憶體、耦接至該記憶體之一處理器及用於允許該處理器與另一裝置通訊之一無線介面，該處理器包括：一第一電路，其具有一數位控制之振盪器(DCO)；一第一電容器陣列，其具有用以調諧該DCO之一組第一電容器；一第二電容器陣列，其具有用以調諧該DCO之一第二電容器，該第二電容器之一電容大於該等第一電容器之一平均電容；以及一第二電路，其可操作以基於一預定序列同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器，其中該第一電容器陣列包含一精細調諧電容器陣列。
在實例18中，如實例17之系統，其包含：一第三電容器陣列，其中該第三電容器陣列包含一粗略調諧電容器陣列；其中該設備包含以下中之一者：一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路；及一延遲鎖定迴路(DLL)時脈電路；且其中該預定序列包含以下中之一者：一三角積分調變序列，或一積分三角調變序列。
在實例19中，如實例17至18中任一者之系統，其包含：可操作以建立該數目N之一額外電路，其中該數目N之一初始值係基於該第二電容器之電容與該等第一電容器之平均電容的一比率。
在實例20中，如實例17至19中任一者之系統，其包含：可操作以提供一或多個臨限值之一額外電路，其中該第二電路可操作以在已啟動之該等第一電容器之一數目超出由該一或多個臨限值建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
實例21提供一種方法，其包含：提供具有一振盪器之一第一電路；提供具有用以調諧該振盪器之一組第一電容器的一第一電容器陣列；提供具有用以調諧該振盪器之一第二電容器的一第二電容器陣列，該第二電容器之一電容大於該等第一電容器之一平均電容；以及執行以下預定序列：在停用一N數目個該等第一電容器的同時啟動該第二電容器，及在啟動該N個第一電容器的同時停用該第二電容器。
在實例22中，如實例21之方法，其中該設備包含以下中之一者：一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路；及一延遲鎖定迴路(DLL)時脈電路。
在實例23中，如實例21至22中任一者之方法，其中該振盪器包含一數位控制之振盪器(DCO)；其中該預定序列包含以下中之一者：一三角積分調變序列，或一積分三角調變序列；且其中該第一電容器陣列包含一精細調諧電容器陣列。
在實例24中，如實例23之方法，其中該第二電容器陣列包含一粗略調諧電容器陣列，且該第二電容器與該粗略調諧電容器陣列之一最低有效位元對應。
在實例25中，如實例23至24中任一者之方法，其包含：提供一第三電容器陣列，其中該第三電容器陣列包含一粗略調諧電容器陣列。
在實例26中，如實例21至25中任一者之方法，其包含：提供可操作以建立該數目N之一第三電路，其中該數目N之一初始值係基於該第二電容器之該電容與該等第一電容器之該平均電容的一比率。
在實例27中，如實例21至26中任一者之方法，其包含：提供可操作以提供一或多個臨限值之一第四電路，其中該第二電路可操作以在已啟動之該等第一電容器之一數目超出由該一或多個臨限值建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
實例28提供一種設備，其包含：一第一電路，該第一電路具有分別耦接至多個自動頻率選擇(AFS)溫度計碼位元之多個第一資料輸入、耦接至一斜坡信號之多個第二資料輸入、分別耦接至多個斜坡選擇位元之多個選擇輸入以及分別耦接至多個控制信號位元之多個輸出；一第二電路，該第二電路具有分別耦接至該多個AFS溫度計碼位元之多個資料輸入、分別耦接至多個經閂鎖AFS溫度計碼位元之多個資料輸出及耦接至一斜坡啟用位元之多個啟用輸入；以及多個第三電路，其用以分別基於各別經閂鎖AFS溫度計碼位元及邏輯上相鄰的經閂鎖AFS溫度計碼位元來建立該多個斜坡選擇位元的值。
在實例29中，如實例28之設備，其中該第一電路在該等各別斜坡選擇位元具有與當前正斜變之各別AFS溫度計碼位元對應的一第一值時選擇該等第二資料輸入；且其中該第一電路在該等各別斜坡選擇位元具有與當前未斜變之各別AFS溫度計碼位元對應的一第二值時選擇該等第一資料輸入。
在實例30中，如實例28至29中任一者之設備，其中該第二電路包含各別多個D閂鎖器。
在實例31中，如實例28至30中任一者之設備，其中在一AFS步降中，該第三電路分別基於各別經閂鎖AFS溫度計碼位元被確證及各別接下來較低的經閂鎖AFS溫度計碼位元被撤銷確證來建立多個斜坡選擇位元。
在實例32中，如實例28至31中任一者之設備，其中在一AFS步升中，該第三電路分別基於各別經閂鎖AFS溫度計碼位元被撤銷確證及各別接下來較高的經閂鎖AFS溫度計碼位元被確證來建立多個斜坡選擇位元。
實例33提供一種設備，其包含：多個第一電路，其具有分別耦接至多個自動頻率選擇(AFS)溫度計碼位元之第一資料輸入、耦接至一斜坡信號之第二資料輸入、分別耦接至多個斜坡選擇位元之選擇輸入以及分別耦接至多個控制信號位元之輸出；多個第二電路，其具有分別耦接至該多個AFS溫度計碼位元之資料輸入、分別耦接至多個經閂鎖AFS溫度計碼位元之資料輸出及耦接至一斜坡啟用位元之多個啟用輸入；以及多個第三電路，其用以分別基於各別經閂鎖AFS溫度計碼位元及邏輯上相鄰的經閂鎖AFS溫度計碼位元來建立該多個斜坡選擇位元的值，其中該第二電路包含各別多個D閂鎖器。
在實例34中，如實例33之設備，其中該等第一電路在該等各別斜坡選擇位元具有與當前正斜變之各別AFS溫度計碼位元對應的一第一值時選擇該等第二資料輸入；且其中該等第一電路在該等各別斜坡選擇位元具有與當前未斜變之各別AFS溫度計碼位元對應的一第二值時選擇該等第一資料輸入。
在實例35中，如實例33至34中任一者之設備，其中在一AFS步降中，該等第三電路分別基於各別經閂鎖AFS溫度計碼位元被確證及各別接下來較低的經閂鎖AFS溫度計碼位元被撤銷確證來建立多個斜坡選擇位元。
在實例36中，如實例33至35中任一者之設備，其中在一AFS步升中，該等第三電路分別基於各別經閂鎖AFS溫度計碼位元被撤銷確證及各別接下來較高的經閂鎖AFS溫度計碼位元被確證來建立多個斜坡選擇位元。
提供發明摘要，其將允許讀者確定技術揭露內容之性質及要旨。發明摘要遵從以下理解：其將不用以於限制申請專利範圍之範疇或含義。以下申請專利範圍在此併入至實施方式內，其中各技術方案獨立地作為單獨實施例。
100:振盪器電路 110,330,400:電容調換控制邏輯 112:中等控制位元 113:精細控制位元 120:中等調諧電路 130:精細調諧電路 200,212,213:序列 210:時段 300:數位PLL電路 302:參考時脈 310:時間至數位轉換器(TDC) 312:TDC位元 320:數位迴路濾波器(DLF) 322,405,432:DLF位元 340:動態校準區塊 342:比率N指標 350,440:數位控制之振盪器 352:數位控制之振盪器時脈 360,750:回饋分頻器 362:回饋時脈 401:低臨限值 402:高臨限值 410:比較電路 412:斜坡指標 420:斜變狀態機電路 422:斜變精細位元 424:DCO中等位元指標 430:精細碼總和及解碼器電路 434:DCO精細位元指標 500:方法 510,515,520,530,540,550:提供 525:執行 600:設計 612:選擇器電路 614:閂鎖器 616,618:時序圖 620:多工器 622:AFS溫度計碼位元 623:經閂鎖AFS溫度計碼位元 624:斜坡信號 626:斜坡選擇位元 627:斜坡啟用位元 628:控制位元 630:開關 700:PLL電路 710:振盪器 711:第一迴路 712:第二迴路 720:AFS電容器/電阻器組 730:精細電容器組 740:校準有限狀態機 760:數位相位偵測器 770:數位迴路濾波器 800:計算裝置 801:系統單晶片 804:處理器 806:快取記憶體 808a,808b,808c:處理核心 810a,810b:功率控制單元 812:功率管理積體電路 814:電壓調節器 816:時脈產生器 818:電池 820:基本輸入/輸出系統 822:顯示器 824:周邊裝置 828:儲存裝置 829:外部裝置 830:記憶體 831:連接性電路 832:控制集線器 834:記憶體介面 840:溫度量測電路 842:功率量測電路 850:應用程式 852:作業系統 854a,854b,854c:驅動程式 856a,856b,856c,858:PM應用程式
本揭露內容之實施例將自下方給出之實施方式及本揭露內容之各種實施例的隨附圖式而得到更充分地理解。然而，雖然該等圖式係為了用以輔助解釋及理解，但其僅為輔助，且不應被視作將本揭露內容限制於其中所描繪之特定實施例。
圖1 示出根據本揭露內容之一些實施例的用於振盪器電路之電容調換控制位元的情境。
圖2A 至圖2B 示出根據本揭露內容之一些實施例的用於電容調換之預定序列。
圖3 示出根據本揭露內容之一些實施例的具有電容調換控制邏輯及動態校準區塊之數位鎖相迴路(PLL)電路的方塊圖。
圖4 示出根據本揭露內容之一些實施例的電容調換控制邏輯之方塊圖。
圖 5 示出根據本揭露內容之一些實施例的用於促進高效能時脈電路調諧之方法。
圖6A 至圖6B 示出根據本揭露內容之一些實施例的用以支援自動頻率支援(AFS)之設計。
圖7 示出根據本揭露內容之一些實施例的數位PLL設計的一部分。
圖8 示出根據一些實施例的具有用於促進高效能計時電路調諧及用於動態調整DCO頻帶選擇之機制的電腦系統或計算裝置。
500:方法
510,515,520,530,540,550:提供
525:執行

Claims (20)

  1. 一種設備，其包含： 具有一振盪器之一第一電路； 具有一組第一電容器之一第一電容器陣列，其用以調諧該振盪器； 具有一第二電容器之一第二電容器陣列，其用以調諧該振盪器，該第二電容器之一電容係大於該等第一電容器之一平均電容；以及 一第二電路，其可操作以基於一預定序列來同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用第二電容器並啟動該N個第一電容器。
  2. 如請求項1之設備， 其中該設備包含一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路。
  3. 如請求項1之設備， 其中該設備包含一延遲鎖定迴路(DLL)時脈電路。
  4. 如請求項1之設備， 其中該振盪器包含一數位控制之振盪器(DCO)。
  5. 如請求項1之設備， 其中該預定序列包含下列中之一者：一三角積分(delta-sigma)調變序列、或一積分三角(sigma-delta)調變序列。
  6. 如請求項1之設備， 其中該第一電容器陣列包含一精細調諧電容器陣列。
  7. 如請求項6之設備， 其中該第二電容器陣列包含一粗略調諧電容器陣列，且該第二電容器與該粗略調諧電容器陣列之一最低有效位元對應。
  8. 如請求項6之設備，其包含： 一第三電容器陣列， 其中該第三電容器陣列包含一粗略調諧電容器陣列。
  9. 如請求項1之設備，其包含： 可操作以建立該數目N之一額外電路。
  10. 如請求項9之設備， 其中該數目N之一初始值係基於該第二電容器之該電容與該等第一電容器之該平均電容的一比率。
  11. 如請求項1之設備，其包含： 可操作以提供一或多個臨限值之一額外電路， 其中該第二電路係可操作以在已被啟動之該等第一電容器之一數目係超出由該一或多個臨限值所建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
  12. 一種設備，其包含： 具有一數位控制之振盪器(DCO)之一第一電路； 具有一組第一電容器之一第一電容器陣列，其用以在一第一粒度位準下調諧該DCO； 具有一組第二電容器之一第二電容器陣列，其用以在大於該第一粒度位準之一第二粒度位準下調諧該DCO；以及 一第二電路，其可操作以基於一預定序列來同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器。
  13. 如請求項12之設備， 其中該設備包含下列中之一者：一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路；及一延遲鎖定迴路(DLL)時脈電路。
  14. 如請求項12之設備， 其中該預定序列包含下列中之一者：一三角積分調變序列、或一積分三角調變序列。
  15. 如請求項12之設備， 其包含可操作以建立該數目N之一額外電路， 其中該數目N之一初始值係基於該第二電容器之電容與該等第一電容器之平均電容的一比率。
  16. 如請求項12之設備， 其包含可操作以提供一或多個臨限值之一額外電路， 其中該第二電路係可操作以在已被啟動之該等第一電容器之一數目係超出由該一或多個臨限值所建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
  17. 一種系統，其包含一記憶體、耦接至該記憶體之一處理器及用於允許該處理器與另一裝置通訊之一無線介面，該處理器包括： 具有一數位控制之振盪器(DCO)之一第一電路； 具有一組第一電容器之一第一電容器陣列，其用以調諧該DCO； 具有一第二電容器之一第二電容器陣列，其用以調諧該DCO，該第二電容器之一電容係大於該等第一電容器之一平均電容；以及 一第二電路，其可操作以基於一預定序列來同步地啟動該第二電容器並停用一N數目個該等第一電容器，且同步地停用該第二電容器並啟動該N個第一電容器， 其中該第一電容器陣列包含一精細調諧電容器陣列。
  18. 如請求項17之系統，其包含： 一第三電容器陣列， 其中該第三電容器陣列包含一粗略調諧電容器陣列； 其中該設備包含下列中之一者：一基於電感器-電容器(LC)槽之鎖相迴路(PLL)時脈電路；及一延遲鎖定迴路(DLL)時脈電路；以及 其中該預定序列包含下列中之一者：一三角積分調變序列、或一積分三角調變序列。
  19. 如請求項17之系統，其包含： 可操作以建立該數目N之一額外電路， 其中該數目N之一初始值係基於該第二電容器之該電容與該等第一電容器之該平均電容的一比率。
  20. 如請求項17之系統，其包含： 可操作以提供一或多個臨限值之一額外電路， 其中該第二電路係可操作以在已被啟動之該等第一電容器之一數目係超出由該一或多個臨限值所建立之一範圍時基於該預定序列來啟動及停用該等第一電容器及第二電容器。
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