CN112771664A - 具有隔离结构的射频晶体管放大器和其它多单元晶体管 - Google Patents

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Abstract

一种多单元晶体管包括半导体结构，并联电连接的多个单位单元晶体管，每个单位单元晶体管在半导体结构中在第一方向上延伸，其中，单位单元晶体管沿着第二方向彼此间隔开，以及隔离结构，该隔离结构位于第一组单位单元晶体管和第二组单位单元晶体管之间并在半导体结构上方延伸。

Description

具有隔离结构的射频晶体管放大器和其它多单元晶体管
相关申请的交叉引用
本申请要求于2018年12月4日提交的、作为于2018年7月19日提交的美国申请序列No.16/039,703的部分连续申请的美国申请序列No.16/208,940的优先权，并要求于2018年7月19日提交的美国申请序列No.16/039,703的优先权，这些申请的全部内容通过引用并入本文。
技术领域
本文所描述的发明构思涉及微电子器件，并且更具体地，涉及具有基于单位单元(unit cell)的结构的晶体管。
背景技术
近年来，需要在诸如射频(500MHz)、S频带(3GHz)和X频带(10GHz)之类的高频下操作时的高功率处理能力的电气电路已经变得更加普遍。因为高功率、高频电路的增加，存在对能够可靠地在射频和微波频率下操作同时仍然能够处理高功率负载的晶体管放大器的需求上的对应的增加。
场效应晶体管是被形成在半导体结构中的众所周知类型的晶体管。源极区、漏极区和沟道区被设置在半导体材料中，其中沟道区在源极区和漏极区之间。经常被称为栅极指的栅极电极被形成在沟道区上方。栅极指可以由诸如例如半导体材料、金属或金属合金之类的导电材料形成。源极接触被电连接到源极区，以及漏极接触(经常被称为“漏极指”)被电连接到漏极区。
晶体管的功率处理能力可以随晶体管的栅极周边(periphery)变化，其中越大的栅极周边对应于增大的功率处理能力。晶体管的栅极周边是指栅极指在源极区和漏极区之间延伸的距离。这个距离也被称为栅极指的“宽度”。因而，增大栅极指的宽度是用于增大晶体管的栅极周边并且因此增大晶体管的功率处理能力的一种技术。用于增大晶体管的有效栅极周边的另一种技术是提供多个晶体管单元，多个晶体管单元在单位单元配置中被并联电连接以形成多单元晶体管。例如，高功率多单元晶体管可以包括彼此平行延伸的多个栅极指。每个栅极指可以定义单独的单位单元晶体管。
图1是常规多单元晶体管1的示意性平面视图。如图1中所示，常规晶体管1包括被形成在半导体结构10上的多个栅极指30、多个源极指40和多个漏极指50。栅极指30沿着第一方向(例如，图1中的y方向)彼此间隔开并且在第二方向(例如，图1中的x方向)上延伸。栅极指30通过栅极心轴(mandrel)32彼此电连接。源极指40沿着第一方向彼此间隔开并在第二方向上延伸。源极指40可以通过通孔或其它结构(在图1中不可见)彼此电连接，并且可以被电连接到晶体管1的底侧上的源极接触(在图1中不可见)。漏极指50同样地沿着第一方向彼此间隔开并在第二方向上延伸，并且通过漏极心轴52彼此电连接。每个栅极指30在相邻的源极指40和漏极指50的对之间在x方向上延伸。栅极指30、源极指40和漏极指50可以各自包括诸如金属或金属合金之类的导电材料。
在图1中，代表性的单位单元晶体管1被图示在框60处，代表性的单位单元晶体管1可以包括栅极指30、在栅极指30的相对侧上的源极指40和漏极指50以及半导体结构10的在栅极指30、源极指40和漏极指50下面的部分。在许多情况下，源极指40和/或漏极指50中的一个或多个(以及半导体结构10中的在源极指40和漏极指50下面的源极区和/或漏极区)可以被两个相邻的栅极指30共享。如图1中所示，在这种情况下，每个单位单元晶体管60可以被认为包括共享的源极指40的一半和共享的漏极指50的一半。“栅极长度”是指栅极指30在y方向上的距离，而“栅极宽度”是栅极指30与其相关联的源极指40和漏极指50在x方向上重叠(在平面视图中)的距离。注意的是，在许多应用中，“栅极宽度”比“栅极长度”大得多。多单元晶体管1的栅极周边是其每个单位单元晶体管60的栅极宽度的总和。
包括并联电连接的多个单位单元晶体管的多单元晶体管可以被用在诸如用于DC放大器、RF放大器、开关等之类的各种不同的应用中。多单元晶体管经常被用在需要高功率处理能力的应用中，因为单位单元结构增大了器件的功率处理能力。
发明内容
本文描述的各种实施例提供了具有在晶体管器件的单位单元之间的增加的隔离的晶体管器件。可以通过间隙、金属焊盘、隔离结构或其任何组合来提供隔离。
依照本发明的实施例，一种多单元晶体管包括半导体结构，被并联电连接的多个单位单元晶体管，每个单位单元晶体管在半导体结构中在第一方向上延伸，其中单位单元晶体管沿着第二方向彼此间隔开，以及位于第一组单位单元晶体管和第二组单位单元晶体管之间的隔离结构。
在一些实施例中，隔离结构在半导体结构上方。
在一些实施例中，第一组单位单元晶体管中的两个相邻单位单元晶体管之间的在第二方向上的第一距离小于处于第一组单位单元晶体管的一端处的第一单位单元晶体管与在第二组单位单元晶体管中的第二单位单元晶体管之间的在第二方向上的第二距离，其中，第二单位单元晶体管与第一单位单元晶体管相邻。
在一些实施例中，隔离结构被电连接到参考信号。
在一些实施例中，隔离结构还包括金属焊盘和被电连接到金属焊盘的壁结构。
在一些实施例中，壁结构包括从金属焊盘垂直延伸的多个壁段。
在一些实施例中，壁结构包括与多个第二水平壁段连接的多个第一垂直壁段。
在一些实施例中，隔离结构包括被布置在金属焊盘和半导体结构之间的多个通孔。
在一些实施例中，隔离结构被电连接到多个单位单元晶体管中的一个单位单元晶体管的源极区。
在一些实施例中，多单元晶体管还包括壁结构，所述壁结构包括被配置为减小第一组单位单元晶体管与第二组单位单元晶体管之间的相互耦合的隔离材料。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，多单元晶体管还包括被电连接到多个单位单元晶体管中的第一单位单元晶体管的栅极的输入键合线，被电连接到第一单位单元晶体管的漏极的输出键合线，以及在输入键合线和输出键合线之间的辅助隔离材料。
在一些实施例中，隔离结构还包括壁结构，其中，辅助隔离材料被电连接到壁结构。
在一些实施例中，多单元晶体管还包括在辅助隔离材料和壁结构上的塑料包覆模具。
在一些实施例中，多单元晶体管还包括壁结构，所述壁结构包括被电连接到隔离结构的金属焊盘的键合线，以及被电连接到键合线的隔离材料。
依照本发明的实施例，一种多单元晶体管包括半导体结构，被并联电连接的多个单位单元晶体管，每个单位单元晶体管包括在半导体结构的顶表面上在第一方向上延伸的栅极指，栅极指沿着第二方向彼此间隔开并在半导体结构的顶表面上布置为多个组；以及相应的隔离结构，所述相应的隔离结构在半导体结构的顶表面上在每个相邻组对之间。
在一些实施例中，每个相应的隔离结构包括金属焊盘和从金属焊盘垂直延伸的壁结构。
在一些实施例中，每个隔离结构具有在第二方向上的超过单位单元晶体管中的第一单位单元晶体管的在第二方向上的长度的相应长度。
在一些实施例中，每个隔离结构还包括多个通孔，所述多个通孔将每个相应的金属焊盘物理地和电地连接到半导体结构中的源极区。
在一些实施例中，壁结构包括从金属焊盘垂直延伸的多个壁段。
在一些实施例中，壁结构包括隔离材料，所述隔离材料被配置为减小组中的第一组与组中的第二组之间的相互耦合。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，壁结构被电连接到金属焊盘。
在一些实施例中，每个单位单元晶体管包括在半导体结构的顶表面上在第一方向上延伸的漏极指，并且多单元晶体管还包括被电连接到栅极指中的至少一个栅极指的输入键合线、被电连接到漏极指中的至少一个漏极指的输出键合线以及在输入键合线和输出键合线之间在第二方向上延伸的辅助隔离材料。
在一些实施例中，辅助隔离材料被电连接到隔离结构的至少一个壁结构。
在一些实施例中，每个相应的隔离结构包括壁结构，并且辅助隔离材料在第二方向上延伸以及壁结构在第一方向上延伸。
依照本发明的实施例，一种晶体管器件包括多单元晶体管，所述多单元晶体管包括被并联电连接并沿着第二方向间隔开的多个单位单元晶体管以及位于第一组单位单元晶体管和第二组单位单元晶体管之间并在第一方向上延伸的第一隔离结构；输入键合线，所述输入键合线被电连接到多个单位单元晶体管中的第一单位单元晶体管的栅极；输出键合线，所述输出键合线被电连接到第一单位单元晶体管的漏极；以及第二隔离结构，所述第二隔离结构在输入键合线和输出键合线之间在第二方向上延伸。
在一些实施例中，晶体管器件还包括多个通孔，所述多个通孔将第一隔离结构的金属焊盘电连接到单位单元晶体管的至少一个源极区。
在一些实施例中，第一隔离结构包括被电连接到参考信号的金属焊盘以及被电连接到金属焊盘的壁结构，其中，第二隔离结构被电连接到壁结构。
在一些实施例中，壁结构包括从金属焊盘垂直延伸的多个壁段。
在一些实施例中，壁结构包括与多个第二水平壁段连接的多个第一垂直壁段。
在一些实施例中，晶体管器件还包括在第二隔离结构和壁结构上的塑料包覆模具。
在一些实施例中，第二隔离结构在壁结构上。
在一些实施例中，壁结构包括被配置为减小第一组单位单元晶体管与第二组单位单元晶体管之间的相互耦合的隔离材料。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，第一方向与第二方向正交。
依照本发明的实施例，提供了多单元晶体管，所述多单元晶体管包括半导体结构和被并联电连接的多个单位单元晶体管，每个单位单元晶体管在半导体结构中在第一方向上延伸。单位单元晶体管沿着第二方向彼此间隔开并被布置为多个组。组中的第一组中的两个相邻单位单元晶体管之间的在第二方向上的第一距离小于处于组中的第一组的一端处的第一单位单元晶体管与在组中的第二组中的第二单位单元晶体管之间的在第二方向上的第二距离，其中，第二单位单元晶体管与第一单位单元晶体管相邻。
在一些实施例中，第二距离可以比相应的第一距离中的每个第一距离大至少三倍。在其它实施例中，第二距离可以比相应的第一距离中的每个第一距离大至少五倍。在又进一步实施例中，第二距离可以比相应的第一距离中的每个第一距离大至少八倍。组中的至少两个组可以各自包括至少二十个单位单元晶体管。
在一些实施例中，每个单位单元晶体管还可以包括在半导体结构上在第一方向上延伸的栅极指以及在半导体结构中在栅极指下方延伸的沟道区、在沟道区的相对侧上平行延伸的半导体结构中的源极区以及半导体结构中的漏极区。漏极指可以在漏极区上方在半导体结构上在第一方向上延伸。
在一些实施例中，多单元晶体管还可以包括金属隔离结构，所述金属隔离结构在组中的第一组和组中的第二组之间在第一方向上在半导体结构上方延伸。金属隔离结构可以包括金属焊盘。金属隔离结构还可以包括被布置在金属焊盘和半导体结构之间的多个通孔。在一些实施例中，金属隔离结构还可以包括被键合到金属焊盘的上表面的一条或多条键合线。金属隔离结构可以被电连接到单位单元晶体管的源极区。此外，在一些实施例中，与栅极指相比，金属焊盘可以在半导体结构上方更远。
在一些实施例中，多单元晶体管可以是射频功率放大器。
在一些实施例中，每个单位单元晶体管可以包括横向扩散的金属氧化物半导体晶体管。在其它实施例中，每个单位单元晶体管可以包括高电子迁移率晶体管。
在一些实施例中，多单元晶体管还可以包括多个栅极道，每个栅极道通过至少一个第一导电通孔被电连接到栅极指中的相应一个栅极指；以及多个栅极互连件，所述多个栅极互连件被电连接到栅极道中的相应栅极道。栅极道中的至少一个栅极道可以通过第二导电通孔被连接到栅极互连件中的一个栅极互连件，第二导电通孔连接到至少一个栅极道的与至少一个栅极道的第一端和第二端远离的内部位置。在一些实施例中，至少一个栅极道的内部位置可以在至少一个栅极道的第一端和第二端之间的距离的三分之一与三分之二之间。
在一些实施例中，栅极指中的第一栅极指可以包括其间有间隙的第一段和第二段。
依照本发明的进一步实施例，提供了多单元晶体管，所述多单元晶体管包括半导体结构和被并联电连接的多个单位单元晶体管。每个单位单元晶体管包括在半导体结构的顶表面上在第一方向上延伸的栅极指，栅极指沿着第二方向彼此间隔开并在半导体结构的顶表面上被布置为多个组。相应的金属隔离结构被设置在半导体结构的顶表面上在每个相邻组对之间，每个金属隔离结构具有在第二方向上的超过单位单元晶体管中的第一单位单元晶体管的在第二方向上的长度的相应长度。
在一些实施例中，组中的第一组中的栅极指中的第一栅极指可以在组中的第一组中的栅极指中的第二栅极指和组中的第二组中的栅极指中的第一栅极指两者之间并与组中的第一组中的栅极指中的第二栅极指和组中的第二组中的栅极指中的第一栅极指两者相邻，并且组中的第一组中的栅极指中的第一栅极指与组中的第二组中的栅极指中的第一栅极指之间的在第二方向上的第一距离可以比组中的第一组中的栅极指中的第一栅极指与组中的第一组中的栅极指中的第二栅极指之间的第二距离大至少三倍。
在一些实施例中，每个金属隔离结构可以包括相应的金属焊盘。每个金属隔离结构还可以包括多个通孔，所述多个通孔将每个相应的金属焊盘物理地和电地连接到半导体结构中的源极区中的相应一个源极区。每个金属隔离结构还可以(或者可替代地)包括被键合到相应的金属隔离结构的金属焊盘的上表面的键合线。
在一些实施例中，栅极指可以被布置在半导体结构上方的第一距离，并且金属焊盘可以被布置在半导体结构上方的大于第一距离的第二距离。
在一些实施例中，多单元晶体管可以包括射频功率放大器，并且单位单元晶体管可以包括横向扩散的金属氧化物半导体晶体管或是高电子迁移率晶体管。
依照本发明的进一步实施例，提供了多单元晶体管，所述多单元晶体管包括半导体结构和被并联电连接并沿着第二方向间隔开的多个单位单元晶体管，所述多个单位单元晶体管被布置为多个组。每个单位单元晶体管包括在半导体结构中在第一方向上延伸的沟道区，在沟道区的第一侧上在半导体结构中在第一方向上延伸的源极区，在沟道区的与第一侧相对的第二侧上在半导体结构中在第一方向上延伸的漏极区，在沟道区上方在第一方向上延伸的栅极指，以及在漏极区上方在第一方向上延伸的漏极指。金属焊盘被设置在半导体结构的顶表面上在组中的第一组和组中的第二组之间，金属焊盘在第一方向和第二方向上延伸并被电连接到单位单元晶体管的源极区。与栅极指相比，金属焊盘位于半导体结构上方更远。
在一些实施例中，组中的第一组中的相邻单位单元晶体管的对的栅极指可以在第二方向上间隔开第一距离，并且组中的第一组中的另一单位单元晶体管的栅极指可以与在组中的第二组中的相邻单位单元晶体管的栅极指在第二方向上间隔开第二距离，第二距离比第一距离大至少三倍。
在一些实施例中，多单元晶体管还可以包括多个通孔，所述多个通孔被布置在金属焊盘和半导体结构之间，将金属焊盘电连接到单位单元晶体管的源极区。在一些实施例中，还可以设置键合线，所述键合线具有各自被键合到金属焊盘的上表面的第一端和第二端。
依照本发明的进一步实施例，提供了多单元晶体管，所述多单元晶体管包括半导体结构和被并联电连接的多个单位单元晶体管，其中每个单位单元晶体管在半导体结构中(以及在半导体结构上)在第一方向上延伸。单位单元晶体管沿着第二方向彼此间隔开并被布置为多个组，其中，组中的第一组中的两个相邻单位单元晶体管的相同指之间的在第二方向上的第一距离小于处于组中的第一组的一端处的第一单位单元晶体管与在组中的第二组中的第二单位单元晶体管的相同指之间的在第二方向上的第二距离，其中，第二单位单元晶体管与第一单位单元晶体管相邻。
在一些实施例中，相同指可以是栅极指。在其它实施例中，相同指可以是源极指。在又其它实施例中，相同指可以是漏极指。第二距离可以比第一距离大例如至少三倍、或至少五倍、或至少八倍。
在一些实施例中，组中的第一组中的所有单位单元晶体管可以与组中的第一组中的相邻单位单元晶体管间隔开所述第一距离。
在一些实施例中，多单元晶体管还可以包括金属隔离结构，所述金属隔离结构在组中的第一组和组中的第二组之间在第一方向上在半导体结构上方延伸。金属隔离结构可以包括金属焊盘，并且还可以包括被布置在金属焊盘和半导体结构之间的多个通孔和/或被键合到金属焊盘的上表面的键合线。
附图说明
图1是常规多单元晶体管的示意性平面视图。
图2A是根据本发明的实施例的多单元晶体管的平面视图。
图2B-图2F分别是沿着图2A的线B-B′、C-C′、D-D′、E-E′和F-F′截取的截面视图。
图3A是图2A-图2F的多单元晶体管的修改形式的平面视图。
图3B是沿着图3A的线B-B′截取的截面视图。
图4A是表示用于图2A-图2F的多单元晶体管的一种可能的半导体结构的横向扩散的金属氧化物半导体(LDMOS)晶体管的单位单元的截面视图。
图4B是表示用于图2A-图2F的多单元晶体管的另一种可能的半导体结构的高电子迁移率晶体管(HEMT)的单位单元的截面视图。
图5A是根据本发明的进一步实施例的多单元晶体管的平面视图，该多单元晶体管包括栅极互连件。
图5B-图5C分别是沿着图5A的线B-B′和C-C′截取的截面视图。
图6A-图6D是图示了包括壁结构的隔离结构的实施例的沿着图2A的线E-E′截取的截面视图。
图7A是根据本发明的进一步实施例的多单元晶体管的平面视图，该多单元晶体管包括在多单元晶体管的输入键合件和输出键合件之间的附加隔离的。
图7B和图7C分别是沿着图7A的线G-G′和H-H′截取的截面视图。
图8A和图8B是本发明的附加实施例的沿着图7A的线G-G′和H-H′截取的截面视图，该附加实施例包括在多单元晶体管的输入键合件和输出键合件之间的附加隔离。
图9是包含塑料包覆模具的多单元晶体管的沿着图7A的线G-G′截取的截面视图。
图10是其中壁结构与辅助隔离材料分开的多单元晶体管的沿着图7A的线G-G′截取的截面视图。
具体实施方式
多单元晶体管的功率处理能力可以随晶体管的栅极周边变化，其中更大的栅极周边通常对应于更高的功率处理能力。再次参照图1，可以以两种方式来增大多单元晶体管的栅极周边。第一种，可以使栅极指30更宽(即，在图1的x方向上进一步延伸)。第二种，可以增加栅极指30的数量。不幸的是，用于增大栅极周边的两种技术可能有缺点。关于第一种技术，当使栅极指30更宽(即，在图1中的x方向上延伸)时，晶体管1的高频性能可能被不利地影响。另外，使栅极指30更宽通常意味着栅极指30必须处理增大的电流水平，其可以引起栅极指金属化的电迁移。关于第二种技术，已发现增加栅极指的数量可能劣化多单元晶体管的性能。例如，在多单元晶体管RF功率放大器中，增加栅极指的数量起到劣化晶体管的DC到RF功率转换效率的作用。
已发现当栅极指30的数量增加时观察到的DC到RF功率转换效率的劣化可能是单位单元晶体管的栅极指30(或栅极指30的组)之间的相互耦合的结果。这种相互耦合可以包括电容耦合和电感耦合两者。依照本发明的实施例，提供了其中单位单元晶体管被划分为组的多单元晶体管，并且为了减小组之间的相互耦合，附加的物理间隔和/或隔离结构可以位于组之间。通过减小相互耦合，已发现可以增加被包括在多单元晶体管中的栅极指的数量，由此增大晶体管的栅极周边，并且因此增大其功率处理能力。可以在实现这种改善的功率处理能力的同时仍然保持良好的性能特性。
根据本发明的一些实施例的多单元晶体管可以具有在单位单元晶体管的相邻组之间的扩宽的间隙。作为这些间隙的结果，组内的相邻单位单元晶体管之间的距离可以小于作为不同组的部分的两个相邻单位单元晶体管之间的距离。两个相邻单位单元晶体管之间的距离可以被认为是其栅极指之间的距离。在示例实施例中，作为不同组的部分的两个相邻单位单元晶体管之间的距离可以是组内的相邻单位单元晶体管之间的距离的至少三倍、至少五倍或甚至至少八倍。提供组之间的这些间隙可以显著地减小不同组的单位单元晶体管之间的相互耦合。
在一些实施例中，隔离结构可以被设置在单位单元晶体管的相邻组之间。每个隔离结构可以包括被电连接到单位单元晶体管的源极区的金属焊盘。可以例如由在每个金属焊盘与相应的源极区之间延伸的一行或多行导电通孔来提供每个金属焊盘与源极区之间的电连接。除了将每个金属焊盘电连接到源极区之外，导电通孔的行本身还可以用作减小单位单元晶体管的两个相邻组之间的相互耦合的隔离结构。在一些实施例中，隔离结构可以减小和/或消除单位单元晶体管的相邻组之间的间隙的宽度。在一些实施例中，可以通过间隙、隔离结构或其任何组合来提供单位单元晶体管的相邻组之间的相互耦合的减小。
在一些实施例中，金属焊盘可以位于半导体结构上方相对远处(例如，在比栅极指、源极指和/或漏极指更高的层面处)，以便提供增加的隔离。在一些实施例中，键合线或其它金属结构可以被物理地和/或电地连接到每个金属焊盘，并可以从其向上延伸以进一步降低单位单元晶体管的相邻组之间的相互耦合。这种方法的净效果是，每组单位单元晶体管可以基本上操作为微型多单元晶体管，并且因为单位单元晶体管的组本身被并联连接以提供多单元晶体管，所以每个这样的微型多单元晶体管的功率可以被组合。
上述技术提供了在没有显著劣化多单元晶体管的性能的情况下增加多单元晶体管的栅极指的数量并且因此增大其功率处理能力的方式。如上面所提到的，用于增大多单元晶体管的功率处理能力的替代方式是增大各个栅极指的宽度。于2018年7月11日提交的美国专利申请序列No.16/032,571(“‘571申请”)描述了用于从内部位置向多单元晶体管的栅极指馈送的技术。这种方法可以帮助增大栅极指的宽度，同时在很大程度上避免了当常规栅极指宽度增大时发生的性能劣化。‘571申请的全部内容通过引用并入本文，如同在本文完全阐述一样。‘571申请中讨论的技术也可以被应用于根据本发明的实施例的多单元晶体管，以提供具有增加数量的栅极指和具有增大的栅极宽度的栅极指两者并且因此具有显著更大的栅极周边的多单元晶体管。
现在，将参考图2A-图10来更详细地描述本发明的实施例。
图2A是根据本发明的实施例的多单元晶体管100的平面视图。图2B-图2F分别是沿着图2A的线B-B′、C-C′、D-D′、E-E′和F-F′截取的多单元晶体管100的截面视图。
参照图2A，多单元晶体管100包括被形成在半导体结构110上的多个栅极、源极和漏极接触结构。接触结构可以包括例如金属接触，并且除了其他之外，还可以包括栅极心轴136和漏极心轴156，以及栅极道(runner)132、源极指140和漏极道152。
图2A和图2B示意性地图示了多单元晶体管100的栅极接触结构。如图2A和图2B中所示，多个栅极道132在第一方向(图2A-图2B中的x方向)上沿着半导体结构110的上表面延伸。如图2B中所示，栅极指130在每个栅极道132下面延伸。每个栅极指130在第一方向(图2A-图2B中的x方向)上沿着半导体结构110的上表面延伸。在包括栅极绝缘层的诸如MOSFET和LDMOS单位单元晶体管之类的单位单元晶体管设计中，栅极绝缘层138可以被设置在每个栅极指130和半导体结构110之间。沟道120可以被设置在半导体结构110的在每个栅极指130下面的上部部分中。当多单元晶体管处于其导通(ON)状态时，电流可以流过每个沟道120。多个导电通孔131可以将每个栅极道132电连接到栅极指130中的相应一个栅极指。每个栅极道132可以通过相应的导电通孔133被电连接到栅极心轴136。
在所描绘的实施例中，每个栅极道132与栅极指130中的相应一个栅极指垂直重叠(即，垂直于半导体结构的主表面绘制的线穿过每个栅极道132及其相关联的栅极指130)。在其它实施例中，每个栅极道132可以在例如y方向上从其相关联的栅极指130偏移。在这样的实施例中，中间导电层(未示出)可以被设置在每个栅极道132与其相关联的栅极指130之间，并且导电通孔的第一集合可以将每个栅极道132电连接到中间导电层，以及导电通孔的第二集合可以将每个中间导电层电连接到其相关联的栅极指130。
图2A和图2C示意性地图示了多单元晶体管100的漏极接触结构。如图2A和图2C中所示，多个漏极道152在第一方向(图2A-图2B中的x方向)上沿着半导体结构110的上表面延伸。如图2C中所示，漏极指150在每个漏极道152下面延伸。每个漏极指150在第一方向(图2A-图2B中的x方向)上沿着半导体结构110的上表面延伸。漏极区124可以被设置在半导体结构110的在每个相应的漏极指150下面的上部部分中。多个导电通孔151可以将每个漏极道152电连接到漏极指150中的相应一个漏极指。每个漏极道152可以通过相应的导电通孔153被电连接到漏极心轴156。
在所描绘的实施例中，每个漏极道152直接覆在漏极指150中的相应一个漏极指上。在其它实施例中，每个漏极道152可以在y方向上从其相关联的漏极指150偏移，并且中间导电层(未示出)可以被设置在每个漏极道152与其相关联的漏极指150之间，并且导电通孔的第一集合可以将每个漏极道152电连接到中间导电层，以及导电通孔的第二集合可以将每个中间导电层电连接到其相关联的漏极指150。
图2A、图2D和图2E示意性地图示了多单元晶体管100的源极接触结构。首先参照图2A和图2D，多个源极指140在第一方向(图2A-图2B中的x方向)上沿着半导体结构110的上表面延伸。源极区122可以被设置在半导体结构110的在每个相应的源极指140下面的上部部分中。在图中未示出的导电通孔可以将每个源极指140电连接到被设置在半导体结构110的底侧上的源极接触(未示出)。
参照图2A-图2E，多单元晶体管100可以包括三个金属焊盘182-1、182-2、182-3(其被统称为金属焊盘182)。每个金属焊盘182可以包括相应多个隔离结构180的全部或部分，尽管本公开不限于此。如图2A和图2E中所示，每个金属焊盘182的第一端可以被布置在相应的第一源极指140上方，并且金属焊盘182的第二端可以被布置在相应的第二源极指140上方。第一行导电通孔184和第二行导电通孔184可以将金属焊盘182电连接到相应的第一源极指140和第二源极指140。导电通孔184还可以包括一部分隔离结构180。在一些实施例中，可以省略第一源极指140和第二源极指140，并且第一行导电通孔184和第二行导电通孔184可以物理地和电地连接到半导体结构110中的相应的第一源极区122和第二源极区122。在一些实施例中，可以设置的导电通孔184的更密集的行(例如，与将每个栅极道132电连接到相应的栅极指130的导电通孔131的行相比或与将每个漏极道152电连接到相应的漏极指150的导电通孔151的行相比)。“更密集”意味着行包括更大数量的导电通孔184。可替代地或附加地，多行导电通孔184可以被设置在每个金属焊盘182下方(例如，两行、三行、四行等)。
参照图2A-图2E，每个栅极指130连同相邻的源极指140和漏极指150一起可以限定单位单元晶体管160。每个单位单元晶体管160还包括被形成在半导体结构110的上部区域中的沟道区120、源极区122和漏极区124。在多单元晶体管100中，源极指140和漏极指150通常被两个不同的栅极指130共享，并且因此每个单位单元晶体管160可以被视为包括共享的源极指140的一半和共享的漏极指150的一半。图2A中的虚线框标识了代表性的单位单元晶体管160。每个单位单元晶体管160在半导体结构110中(因为沟道区120、源极区122和漏极区124在半导体结构中)延伸并在半导体结构110的顶部上延伸(因为栅极指130、源极指140和漏极指150在半导体结构110的顶部上延伸)。
每个单位单元晶体管160的栅极指130、源极指140和漏极指150各自在第一方向(图2A中的x方向)上延伸。栅极指130、源极指140和漏极指150沿着第二方向(图2A中的y方向)彼此间隔开，并且因此单位单元晶体管160也沿着第二方向彼此间隔开。在一些实施例中，第二方向可以垂直于第一方向。如图2B中所示，每个栅极指130可以具有与栅极心轴136相邻的基端130a和远离栅极心轴的远端130b。如图2A中所示，栅极指130的基端130a可以沿着第二方向对准。栅极指130的远端130b可以同样地沿着第二方向对准。
在操作期间，电流通过包括半导体结构110中的漏极区124、沟道区120和源极区122的导电路径在每个源极指140与其相关联的漏极指150之间流动。可以通过施加到栅极指130的电压信号来调制电流的量。
如图2A中进一步所示，单位单元晶体管160被布置成多个组170-1至170-4(被统称为组170)。虽然在所描绘的实施例中，每个组170包括总共四个单位单元晶体管160，但是将理解的是，更多或更少的单位单元晶体管160可以被包括在每个组170中。例如，在一些实施例中，组170中的一个或多个组可以包括至少二十个单位单元晶体管160，在其它实施例中，组170中的一个或多个组可以包括至少四十个单位单元晶体管160。同样将理解的是，每个组170中的单位单元晶体管160的数量不需要是相同的。组170中的相邻组可以被间隙172分开。间隙172不需要全部是相同尺寸的。作为间隙172的结果，例如，组170中的第一组中的两个相邻单位单元晶体管160之间的第一距离d1可以小于作为组170中的不同的、相邻组的部分的两个相邻单位单元晶体管之间的第二距离d2。如以上所讨论的，两个相邻单位单元晶体管160之间的距离可以被认为是两个单位单元晶体管160的栅极指130之间的距离。间隙172可以在作为组170中的不同组的部分的两个相邻单位单元晶体管160的源极区122之间延伸。本文中，如果在第一单位单元晶体管和第二单位单元晶体管之间没有中间单位单元晶体管，则第一单位单元晶体管和第二单位单元晶体管被认为是彼此“相邻”的。
在一些实施例中，第二距离d2可以比第一距离d1大至少三倍。在其它实施例中，第二距离d2可以比第一距离d1大至少五倍。在又其它实施例中，第二距离d2可以比第一距离d1大至少八倍。
如在图2A和图2E中进一步示出的，金属焊盘182在间隙172的任一侧上的单位单元晶体管160的源极区122上方延伸。在一些实施例中，每个金属焊盘182在第二方向(图2A-图2E中的y方向)上可以比栅极指130、源极指140和/或漏极指150显著更长。在一些实施例中，每个金属焊盘182在第二方向(图2A-图2E中的y方向)上可以比栅极指130、源极指140和/或漏极指150长至少三倍。在其它实施例中，每个金属焊盘182在第二方向(图2A-图2D中的y方向)上可以比栅极指130、源极指140和/或漏极指150长至少五倍。在又其它实施例中，每个金属焊盘182在第二方向(图2A-图2D中的y方向)上可以比栅极指130、源极指140和/或漏极指150长至少八倍。
在一些实施例中，金属焊盘182在第二方向(图2A中的y方向)上可以具有足够的使得键合线186可以被键合到金属焊盘182的长度。每个金属焊盘可以具有由适于线键合的材料(例如，金)形成的顶表面。如图2E中所示，键合线186可以被键合到金属焊盘182的上表面，使得键合线186从金属焊盘182向上延伸。在一些实施例中，键合线186的两端可以被键合到金属焊盘182，使得键合线186在金属焊盘182上方以弧形延伸。键合线186还可以包括一部分隔离结构180，并且可以进一步减小单位单元晶体管160的相邻组170之间的相互耦合。如在图2E中使用虚线绘制的键合线186所示出的，在一些实施例中，两条或更多条键合线186可以被并排键合到每个金属焊盘182以提供进一步的隔离。如图2E中所示，并排的键合线186可以延伸至相同的高度或不同的高度。在图2E中，键合线186被示出为沿着x方向延伸。在其它实施例中，键合线186可以沿着诸如例如y方向之类的不同的方向延伸。同样地，将理解的是，可以用其它实施例中的例如被键合到金属焊盘182的其它金属屏蔽结构来取代键合线186。例如，在其它实施例中，键合件和/或隔离壁可以取代键合线186。
每个金属焊盘182和/或其相关联的导电通孔184和/或其相关联的(一条或多条)键合线186可以形成在单位单元晶体管160的组170中的两个相邻组之间的隔离结构180。每个隔离结构180可以减小单位单元晶体管160的相邻组170之间的相互耦合。尽管图示了其中隔离结构180包括金属焊盘182的示例，但本发明不限于此。在一些实施例中，隔离结构180可以包括除了金属之外的导电材料，或者可以完全省去导电材料。在一些实施例中，隔离结构180可以由磁性隔离材料或有损电介质隔离材料形成。
图2F是沿着图2A的线F-F′截取的截面。如图2F中所示，栅极指130、源极指140和漏极指150可以被形成在半导体结构110中的相应沟道区120、源极区122和漏极区124上方。栅极绝缘层138可以被设置在每个栅极指130与其相关联的沟道区120之间。如果晶体管100是使用不包括栅极绝缘层的单位单元晶体管(例如，HEMT晶体管)形成的，则省去栅极绝缘层138。在一些实施例中，栅极指130、源极指140和漏极指150可以在半导体结构110的上表面上方的同一层面处。在其它实施例中，由于例如在栅极指130和半导体结构110之间包括栅极绝缘层138，栅极指130的上表面与源极指140的上表面和/或漏极指150的上表面相比可以在半导体结构110的上表面上方的更高层面处。虽然栅极指130、源极指140和漏极指150在图2F中被示出为在y方向上彼此间隔开相同的距离，但将理解的是，不必须是这种情况，并且实际上，在许多多单元晶体管中，与栅极指130到源极指140相比，栅极指150可以更接近漏极指150。还将理解的是，为了简化附图，图2F的半导体结构110上方的各种元件可以被形成在未示出的一个或多个之间绝缘层中。这些层间绝缘层可以支撑各种导电通孔、道等，并且还可以帮助电隔离元件中的各种元件。
与栅极指130、源极指140和漏极指150相比，栅极道132和漏极道152可以在半导体结构110的上表面上方的更高处。在一些实施例中，栅极道132和漏极道152可以在半导体结构上方的相同高度处，尽管不必须是这种情况。
如在图2F中进一步示出的，在一些实施例中，与栅极道132和/或漏极道152相比，金属焊盘182可以被形成在半导体结构110上方的更高层面处。尤其是，如图2F中示出的半导体结构110上方的其中形成金属焊盘182的第三方向(z轴方向)上的第三距离d3可以大于半导体结构110上方的其中形成栅极道132的第三方向上的第四距离d4和/或大于半导体结构110上方的其中形成漏极道152的第三方向上的第五距离d5。通过在半导体结构110上方的更大高度处形成金属焊盘182，单位单元晶体管160的相邻组170之间的隔离的量可以增大。由于与栅极道132和漏极道152相比，金属焊盘182在半导体结构110上方的更大高度处，因此将每个金属焊盘182连接到半导体结构110中的源极区122的导电通孔184可以比将栅极道132和漏极道152分别连接到栅极指130和漏极指150的导电通孔131、151更高。更高的导电通孔184也可以增大单位单元晶体管160的相邻组170之间的隔离的量(即，减小相互耦合的量)。
间隙172和/或隔离结构180可以减小相邻组170的单位单元晶体管160之间的相互耦合。虽然在包括小物理覆盖区(footprint)内的大量单位单元晶体管160的器件中，单位单元晶体管160之间的相互耦合可能是不可避免的，但已发现，当使单位单元晶体管160的数量足够大时，多单元晶体管的性能可能在一些应用中劣化。其中性能可能劣化的一种这样的应用是LDMOS RF功率放大器。为了实现例如许多无线通信应用中所需的高输出功率，可能必须在多单元晶体管中包括大量的单位单元晶体管(例如，数百个单位单元晶体管)。然而，已发现虽然增大单位单元晶体管的数量可以增大多单元晶体管的输出功率，但多单元晶体管的DC到RF功率转换效率(也被称为“漏极效率”)会变得劣化。高水平的相互耦合和高温可能是这种性能上的劣化的原因。
如上所示，用于减小相互耦合的一种技术是将单位单元晶体管160划分为组170，并且然后在单位单元晶体管160的组170之间设置隔离结构180和/或增大的距离(间隙172)。虽然每个组170内的单位单元晶体管160之间的相互耦合仍然可能相对高，但相邻组170中的单位单元晶体管160之间的相互耦合的水平可以低得多。已发现通过限制彼此相互耦合的单位单元晶体管160的数量，可以减少DC到RF功率转换效率的劣化。此外，可以通过添加附加组170来增大多单元晶体管的整体输出功率。如本文所讨论的，间隙172还有助于散热，并且因此也可以帮助减少与热相关的性能劣化。
通常，RF晶体管放大器设计者的目标之一可以是保持晶体管放大器的尺寸是小的。在单位单元晶体管160的组170之间添加诸如间隙172之类的间隙与这样的目标不相符，并且因此是非直觉的。此外，如果RF晶体管放大器设计者确认了单位单元晶体管160之间的相互耦合是有问题的，并且进一步确定了应该使用增大的距离和/或隔离结构来减小这样的相互耦合，则将导致设计者增大个体单位单元晶体管160之间的距离和/或提供单位单元晶体管160之间的隔离结构，不再保持单位单元晶体管160中的大多数单位单元晶体管之间的距离是相同的，同时提供在单位单元晶体管160的组170之间的更大的间隙172和/或隔离结构180，如在以上图2A-图2F的实施例中所做的。
将单位单元晶体管160布置为通过间隙172分开的组170的另一优点是单位单元晶体管160的密度减小。生热可以是诸如RF晶体管放大器之类的多单元晶体管中的问题，并且如果允许过多的热生成在器件中，则器件的性能可能劣化。间隙172提供了用于散热的附加区域，并且因此可以改善多单元晶体管100的热性能。
上述多单元晶体管100包括半导体结构110和被并联电连接的多个单位单元晶体管160，其中，每个单位单元晶体管160在半导体结构110中在第一方向上延伸。单位单元晶体管160沿着第二方向彼此间隔开并被布置为多个组170，其中，组170中的第一组中的两个相邻单位单元晶体管160的相同指130、140、150之间的第二方向上的第一距离小于在组170中的第一组的一端处的第一单位单元晶体管160和在组170中的第二组中的第二单位单元晶体管160的相同指130、140、150之间的第二方向上的第二距离，其中第二单位单元晶体管160与第一单位单元晶体管160相邻。在一些实施例中相同指可以是栅极指130，在其它实施例中是源极指140，而在又其它实施例中是漏极指150。例如，第一单位单元晶体管160和第二单位单元晶体管160可以在第一组170中并且可以彼此相邻，以及第三单位单元晶体管160可以在第二组170中并且可以与第二单位单元晶体管160相邻。第一单位单元晶体管160和第二单位单元晶体管160的源极指140可以间隔开第一距离，以及第二单位单元晶体管160和第三单位单元晶体管160的源极指140可以间隔开比第一距离大的第二距离。
图3A和图3B分别是示意性平面视图和示意性截面视图，图示了作为图2A-图2F的多单元晶体管100的修改形式的多单元晶体管100’。图3B的截面是沿着图3A的线B-B'截取的。沿着图3A的线C-C'、D-D'、E-E'和F-F'截取的截面可以分别与图2B、图2C、图2D和图2E中所示的相同(除了图2E中的导电通孔184在晶体管100’中更高之外)，并且因此这里不重复那些截面。
在图3A和图3B的多单元晶体管100’中，源极接触结构全部被形成在半导体结构110的上侧，而不是如多单元晶体管100的情况那样，具有经由导电通孔电连接到源极区122的在半导体结构110的底侧上的源极接触。如图3A中所示，在所描绘的实施例中，源极心轴146被设置在半导体结构110上方的比栅极心轴136更高的高度层面处。源极指140可以通过导电通孔141和源极道142被连接到源极心轴146。如图3B中所示，在一些实施例中，金属焊盘182可以在半导体结构110上方的比源极道142更高的层面处。这可以帮助改善通过隔离结构180提供的隔离的量。
与具体类型的单位单元晶体管设计不同，以上关于图2A-图2F和图3A-图3B的讨论聚焦于晶体管100、100’的接触结构。因此，在以上讨论中，半导体结构110被一般地看待。将理解的是，可以使用各种不同类型的单位单元晶体管160来形成晶体管100和100’。图4A和图4B图示了可以用于形成晶体管100和100’的不同实施例的示例单位单元晶体管设计。虽然图4A-图4B图示了在半导体结构110中形成横向扩散的金属氧化物半导体(LDMOS)晶体管场效应晶体管(FET)和/或高电子迁移率晶体管的示例，但将理解的是，这些实现方式仅被作为示例提供。
首先参照图4A，图示了其中使用LDMOS单位单元晶体管160A来实现晶体管100(或晶体管100’)的示例实施例。图4A中示出的截面是沿着图2A的线F-F′的中央部分截取的。为了简化附图，在图4A中省去了栅极指130、源极指140和漏极指150上方的结构。
如图4A中所示，半导体结构110包括基板112和在基板112上的漂移层114(例如，具有n型导电性)。在这个实施例中，基板112可以包括具有p型导电性的诸如例如氮化铝、氮化铝镓、氮化镓、硅、碳化硅、GaAs、LGO、ZnO、LAO或InP之类的半导体基板。可替代地，在这个实施例中，基板112可以是在其上表面上形成有p型导电性半导体外延层的诸如例如蓝宝石或金刚石基板之类的非半导体基板。掺杂阱区126(例如，具有p型导电性)被形成在漂移层114中。源极区122被形成在阱区126的上部部分中，并且漏极区124被形成在阱区126的上部部分中。源极区122和漏极区124可以具有例如n型导电性。漏极区124可以在漏极指150中的一个漏极指下面延伸。沟道区120也被设置在源极区122和漏极区124之间的半导体结构110的上部部分中。沟道区120可以在诸如例如硅氧化物层或其它绝缘氧化物层之类的栅极绝缘层138的顶部上的栅极指130中的一个栅极指的下面延伸。源极区122可以经由横向扩散的、低电阻p+”纵井(sinker)“127被电连接到设置在基板112的底或(“背”)侧的源极接触(未示出)。
可以通过向栅极指130、源极指140和漏极指150施加适当的电压来操作图4A的LDMOS单位单元晶体管160A，以便将LDMOS单位单元晶体管160A导通和关断和/或控制在源极指140和漏极指150之间流动的电流的量。例如，相对于源极指140向栅极指130施加正电压可以通过在源极区122和漏极区124之间形成反型层(例如，沟道)来提供在源极区122和漏极区124之间流动的电流。LDMOS FET可以在“增强模式”下操作，从而意味着直至所施加的正栅极电压增强了跨阱区126的沟道，漏极-源极电流才可以流动。
接下来参照图4B，图示了其中多单元晶体管100的单位单元晶体管被实现为HEMT单位单元晶体管160B的示例实施例。图4B中示出的截面是沿着图2A的线F-F′的中央部分截取的。为了简化附图，在图4B中省去了栅极指130、源极指140和漏极指150上方的结构。
如图4B中所示，半导体结构110包括基板112和被形成在基板112上的外延结构。基板112可以包括诸如例如氮化铝、氮化铝镓、氮化镓、硅、碳化硅、GaAs、LGO、ZnO、LAO或InP基板之类的半导体基板。可替代地，基板112可以是在其上表面上形成有半导体外延层的诸如例如蓝宝石或金刚石基板之类的非半导体基板。外延结构可以包括被形成在基板112上的沟道层116以及被形成在与基板112相对的沟道层116上的势垒层118。沟道层116和势垒层118可以包括基于III族氮化物的材料，其中势垒层118的材料具有比沟道层116的材料更高的带隙。例如，沟道层116可以包括GaN，而势垒层118可以包括AlGaN。虽然沟道层116和势垒层118被图示为单层结构，但将理解的是，沟道层116和/或势垒层118中的任一者或两者可以被实现为多层结构。还将理解的是，也可以包括诸如例如缓冲层、应变平衡层、过渡层等之类的附加层作为被设置在基板112上的外延结构的一部分。
源极区122和漏极区124被设置在势垒层118中。源极区122可以在源极指140中的一个源极指的下面延伸，以及漏极区124可以在漏极指150中的一个漏极指的下面延伸。沟道区120可以被设置在半导体结构110的源极区122和漏极区124之间的上部部分中。沟道区120可以在栅极指130中的一个栅极指的下面延伸。
由于势垒层118与沟道层116之间的带隙上的差异以及在势垒层118与沟道层116之间的界面处的压电效应，因此在沟道层116与势垒层118之间的结处在沟道层116中引起二维电子气(2DEG)。2DEG用作允许源极区122与漏极区124之间的导电的高导电性层。
图4A的LDMOS器件160A和图4B的HEMT器件160B被包括作为单位单元晶体管160的可能配置的示例。然而，将理解的是，在不脱离本文描述的实施例的范围的情况下，其它单位单元晶体管配置可以与本发明一起被利用。例如，单位单元晶体管160的可以与使用栅极指和/或漏极指的其它单位单元晶体管组合的任何配置可以受益于本文所描述的技术。这样，本发明不限于HEMT和LDMOS单位单元晶体管。
如以上所讨论的，用于增大晶体管的有效栅极周边的一种技术是增加被并联连接的单位单元晶体管的数量。另一种技术是增大每个单位单元晶体管的栅极指的宽度。还如以上所讨论的，‘571申请描述了用于在增大多单元晶体管的栅极指的宽度的同时减小或最小化可能由于栅极指的宽度上的这样的增大而导致的性能劣化的技术。尤其是，‘571申请公开了用于从沿着栅极指的内部位置馈送多单元晶体管的栅极指的技术。
当增大多单元晶体管中栅极指的宽度时可能引起的一个潜在问题是，由于随着栅极信号跨栅极指的整个宽度传播而发生的相位改变，导致施加到栅极指的第一端的栅极信号的相位可以与栅极指的另一端处的栅极信号的相位明显不同。随着栅极指的宽度增大，栅极信号中的相位差也增大。栅极信号中的这个相位差将被反映在漏极信号中，并且漏极信号中的相位差将导致漏极电流的不同部分未被完全同相地求和，从而引起总输出电流幅度并且因而晶体管的输出功率劣化。另外，异相电流组合可能影响时域输出电流波形形状，并且可能影响作为功率放大器的另一关键指标的晶体管效率。参见例如S.C.Cripps的“RFPower Amplifiers for Wireless Communications”，Artech House，2006。当使用具有较小宽度的栅极指时，也可能存在不均匀的相位现象，但程度较小。
如在‘571申请中解释的，通过将栅极信号在诸如栅极指的中点之类的内部位置处馈送到栅极指，由于栅极信号的跨宽栅极指的整个长度的传播而引起的可能发生的大相位差可以被减小。‘571申请提出了添加栅极互连件，栅极互连件在半导体结构上方的器件中的不同层面处延伸，被用于在沿着栅极道的内部位置处将栅极信号馈送到栅极道。这种方法的净效果是，栅极信号可以从沿着栅极指的内部位置被馈送到栅极指，其减小了随着栅极信号沿着栅极指传播而发生的相位改变的总量。
栅极信号可以在其从每个栅极互连件传递到对应的栅极道的点处拆分，并且可以在两个不同的方向上沿着每个栅极道传播。拆分的栅极信号从每个栅极道传递到对应的栅极指。这种技术可以允许每个栅极指的宽度被加倍，而没有增大将在沿着栅极指的整个宽度的栅极信号中看到的最大相位差。因此，通过添加栅极互连件并在其内部位置处馈送栅极道，多单元晶体管的栅极周边可以增大，而没有相位引起的性能劣化。此外，可以使栅极互连件在y-z平面中具有比栅极道更大的截面面积，与栅极道的电阻相比，其减小了栅极互连件的电阻。因此，由于每个栅极互连件的电阻可以显著小于对应栅极道的电阻，因此多单元晶体管的栅极电阻上的不期望的增大可以减小。
根据一些实施例，可以通过在每个相应的栅极道上方添加栅极互连件并使用导电通孔将每个栅极互连件电连接到对应栅极道上的内部位置来提供具有更大的栅极宽度的多单元晶体管。在一些实施例中，每个栅极互连件与对应的栅极道的内部位置的连接可以用于将栅极指分成多个段。同样地，这些多单元晶体管可以包括在每个相应的漏极道上方的漏极互连件，并可以包括导电通孔以将每个漏极互连件电连接到每个对应的漏极道上的内部位置。
图5A-图5C图示了根据本发明的实施例的多单元晶体管200，多单元晶体管200包括允许增大栅极指和漏极指的宽度的栅极互连件和漏极互连件。尤其是，图5A是多单元晶体管200的示意性平面视图，以及图5B-图5C是分别沿着图5A的线B-B'和C-C'截取的截面视图。
如通过比较图5A-图5C与图2A-图2F可以看出的，晶体管200可以类似于上述的晶体管100。相应地，以下讨论将聚焦于两个晶体管100、200之间的差异，并且使用相同的附图标记来表示晶体管100和200中的相同或相似的元件。
晶体管200包括被重复地布置在半导体结构110上的多个单位单元晶体管160。单位单元晶体管160可以是诸如例如具有图4A中示出的半导体结构的LDMOS晶体管或具有图4B中示出的半导体结构的HEMT晶体管之类的任何适当类型的晶体管。单位单元晶体管160可以被并联电连接以提供组合的输出信号。例如，单位单元晶体管160的相应的栅极区、漏极区和源极区可以被共同连接，以便提供并联耦合的多个晶体管。
每个单位单元晶体管160包括被形成在半导体结构110的上部区域中的沟道区120、源极区122和漏极区124。栅极指130被形成在每个沟道区120上方，源极指140被形成在每个源极区122上方，并且漏极指150被形成在每个漏极区124上方。栅极道132被形成在每个栅极指130上方，并且通过导电通孔131的行物理地和电地连接到相应的栅极指130。漏极道152被形成在每个漏极指150上方，并且通过导电通孔151的行物理地和电地连接到相应的漏极指150。源极接触(未示出)被形成在半导体结构110的背侧上，并通过例如导电通孔(未示出)被电连接到源极区122。
单位单元晶体管160被布置为多个组170。相邻的组170被间隙172分开，使得组170内的两个相邻单位单元晶体管160之间的距离小于第一组170的端部单位单元晶体管160与相邻组170中的最接近单位单元晶体管160之间的距离。间隙172可以在作为组170中的不同组的部分的两个相邻单位单元晶体管160的源极区122之间延伸。
在一些实施例中，金属焊盘182可以被设置在每个间隙172中。每个金属焊盘182可以在间隙172的任一侧上的单位单元晶体管160的源极区122上方在半导体结构110上延伸。每个金属焊盘182在第二方向(y方向)上可以比漏极指150和栅极指130显著更长。导电通孔184的行将每个金属焊盘182的每个端部物理地和电地连接到相应的源极区122。在一些实施例中，金属焊盘182中的一个或多个金属焊盘可以通过到相应源极区122的电连接而被电连接到参考信号(例如，地)。金属焊盘182与导电通孔184的组合可以形成在单位单元晶体管160的相邻组170之间的隔离结构180。隔离结构180可以减少相邻组170之间的相互耦合。金属焊盘182可以被形成在半导体结构110上方比栅极道132和/或漏极道152更高的层面处，以便增大设置在相邻组170之间的隔离的量。在一些实施例中，金属焊盘182在第二方向(图5A中的y方向)上可以具有足以使得一条或多条键合线186可以被键合到金属焊盘182的长度，如以上关于多单元晶体管100所讨论的。键合线186还可以包括一部分隔离结构180，并且可以进一步减小单位单元晶体管160的相邻组170之间的相互耦合。将理解的是，在一些实施例中，可以用其它实施例中的例如被键合到金属焊盘182的其它金属屏蔽结构来取代键合线186。例如，在其它实施例中，键合件和/或隔离壁可以取代键合线186。
多单元晶体管200与多单元晶体管100的不同之处在于，多单元晶体管200还包括多个栅极互连件134和多个漏极互连件154。在图5A-图5C的实施例中，栅极互连件134包括栅极心轴136的延伸部，以及漏极互连件154包括漏极心轴156的延伸部，尽管其它实施方式也是可能的。
如图5A和图5B中所示，每个栅极互连件134在栅极道132中的相应一个栅极道上方延伸，并通过导电通孔133被电连接到相应的栅极道132。在一些实施例中，栅极互连件134可以在半导体结构110上方的比栅极道132更高的层面处。在一些实施例中，每个栅极互连件134在y-z平面上可以具有比栅极道132更大的截面面积。在一些实施例中，栅极互连件134可以包含金属或其它高度导电性材料，包括例如铜、金和/或复合金属。
如图5B中所示，每个导电通孔133将栅极互连件134连接到相应的栅极道132的内部位置。例如，栅极道132可以具有相对的第一端132a和第二端132b。导电通孔133可以在第一端132a与第二端132b之间的内部位置处被连接到栅极道132。在一些实施例中，内部位置可以在栅极道132的第一端132a和第二端132b的中点(例如，其间的中途)处。在一些实施例中，内部位置可以在与栅极道132的中点相距栅极道132的长度的百分之十内的距离处。在一些实施例中，内部位置可以在与栅极道132的中点相距栅极道132的长度的百分之二十内的距离处。在一些实施例中，内部位置可以在栅极道132的第一端132a与第二端132b之间的距离的三分之一与三分之二之间的距离处。
如图5B中所示，在一些实施例中，与成为连续的栅极指130不同，栅极指130可以被形成为栅极指段的对。
如图5A和图5C中所示，每个漏极互连件154在漏极道152中的相应一个漏极道上方延伸，并且通过导电通孔153被电连接到相应的漏极道152。在一些实施例中，漏极互连件154可以在半导体结构110上方的比漏极道152更高的层面处。在一些实施例中，每个漏极互连件154在y-z平面上可以具有比漏极道152更大的截面面积。在一些实施例中，漏极互连件154可以包含金属或其它高度导电性材料，包括例如铜、金和/或复合金属。
如图5C中所示，每个导电通孔153将漏极互连件154连接到相应的漏极道152的内部位置。例如，漏极道152可以具有相对的第一端152a和第二端152b。导电通孔153可以在第一端152a与第二端152b之间的内部位置处被连接到漏极道152。在一些实施例中，内部位置可以处于漏极道152的第一端152a和第二端152b的中点(例如，其间的中途)处。在一些实施例中，内部位置可以在与漏极道152的中点相距漏极道152的长度的百分之十内的距离处。在一些实施例中，内部位置可以在与漏极道152的中点相距漏极道152的长度的百分之二十内的距离处。在一些实施例中，内部位置可以在漏极道152的第一端152a与第二端152b之间的距离的三分之一与三分之二之间的距离处。
在多单元晶体管200中，栅极信号可以在栅极道132的内部(例如，中间)部分处被馈送到每个栅极道132，从而提供到对应的栅极指130的两个段的对称馈送。还可以针对漏极侧(例如，针对漏极指150和漏极道152)实现类似的配置。这种方法可以减小当穿过相应的栅极指和漏极指时栅极信号和漏极信号所经历的相位变化，同时允许增大的输出功率水平。另外，由于多单元晶体管200将其单位单元晶体管160布置为通过包括隔离结构180的间隙172分开的多个组170，因此相邻组170之间的相互耦合可以减小，并且被包括在多单元晶体管200中的单位单元晶体管的总数量可以相应地增大，而没有性能上的显著劣化。单位单元晶体管160的数量的这种增加可以进一步增大多单元晶体管200的输出功率。
将理解的是，可以对根据本发明的实施例的多单元晶体管的以上公开示例进行许多变化。例如，多单元晶体管可以具有单位单元晶体管的任何数量的组。每个组可以具有任何数量的单位单元晶体管。因此，所有组都可以具有相同数量的单位单元晶体管，所有组都可以具有不同数量的单位单元晶体管，或者一些组可以具有相同数量的单位单元晶体管，而其它组可以具有不同数量的单位单元晶体管。在示例实施例中，多单元晶体管可以具有五组单位单元晶体管，其中，组中的两组具有八个单位单元晶体管，组中的另两组具有十二个单位单元晶体管，而另一组具有二十个单位单元晶体管。
同样地，将理解的是，每组中的单位单元晶体管之间的间隔可以是相同或不同的。因此，组中的所有单位单元晶体管可以与相邻的单位单元晶体管间隔开相同的距离，全都可以与相邻的单位单元晶体管间隔开不同的距离，或者组中的单位单元晶体管的子集可以按各种不同的距离间隔开。不同组中的单位单元晶体管可以间隔开相同的距离或不同的距离。还将进一步理解的是，组之间的间隙的尺寸可以相同或可以不同。因此，所有间隙可以是相同的尺寸(即，在y方向上具有相同的长度)，所有间隙可以具有不同的尺寸，或者一些间隙可以具有相同的一个或多个尺寸，而其它具有不同的尺寸。
图6A-6D是沿着图2A的线E-E′截取的截面，其图示了包括壁结构的隔离结构的实施例。在图6A-图6D中，多单元晶体管100可以包括与本文关于图2A-图2F所描述的元件类似的元件。相应地，以下的讨论将聚焦于图6A-图6D的实施例中的附加元件，并且使用相同的附图标记来表示相同或相似的元件。如关于图2E的讨论所提到的，在一些实施例中，图2E的键合线186可以被提供附加隔离的壁或类似结构取代和/或有提供附加隔离的壁或类似结构。在一些实施例中，壁或类似结构可以由金属或含金属的材料构成。例如，如图6A中图示的，壁结构686可以被形成在隔离结构180的金属焊盘182上，并且可以包括隔离材料690的段。壁结构686可以在第一方向(图6A中的x方向)上在单位单元晶体管160的相邻组170之间延伸。在一些实施例中，隔离材料690的段的底部部分可以被键合和/或以其它方式电连接到金属焊盘182的顶表面。在一些实施例中，隔离材料690的段在第一方向(x方向)上可以具有与金属焊盘182在第一方向上的宽度基本上相同或者小于其的宽度，尽管本发明不限于此。在一些实施例中，隔离材料690的段在第一方向(x方向)上可以具有是金属焊盘182在第一方向上的宽度的至少一半的宽度。
壁结构686可以减少多单元晶体管100的单位单元晶体管160的相邻组170之间的相互耦合(例如，电容和/或磁性耦合)。在一些实施例中，壁结构686的隔离材料690可以被配置为在多单元晶体管100的单位单元晶体管160的相邻组170之间提供电磁屏蔽。
在一些实施例中，隔离材料690可以由导电材料构成，以便形成导电隔离材料690。导电隔离材料690可以通过金属焊盘182被耦合到参考电压源极(例如，地)。在一些实施例中，与被耦合到地不同，隔离材料690可以被设置为以便被电浮置。在这样的实施例中，隔离材料690可以不被电连接到金属焊盘182。在一些实施例中，隔离材料690可以包括金属、导电金属氮化物、导电金属氧化物或以上材料的组合。例如，隔离材料690可以包括钨(W)、氮化钨(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、以上金属的合金或以上金属的组合。在一些实施例中，隔离材料690可以包括镀有和/或涂覆有导电材料(例如，金属或含金属的物质)的非导电材料。
尽管隔离材料690可以是导电隔离材料，但本发明不限于此。在一些实施例中，隔离材料690可以包括能够吸收微波和/或RF发射的电介质材料。在一些实施例中，隔离材料690可以由有损电介质形成。有损电介质可以被配置为吸收和/或减少诸如提供在单位单元晶体管160的相邻组170之间的耦合的电磁波之类的电磁波。可以用作隔离材料690中的材料的有损电介质可以包括具有大于0.1的损耗正切的有损电介质。也被称为tanδ的损耗正切是介电常数的实部与虚部之间的比率。在一些实施例中，用作隔离材料690的有损电介质的损耗正切可以是基于多单元晶体管100的操作频率的。有损电介质的示例可以包括含碳电介质。
在一些实施例中，隔离材料690可以包括诸如例如铁氧体和/或镍之类的磁性材料。
在一些实施例中，隔离材料690的段可以被设置为从多单元晶体管100的表面延伸。例如，如本文中描述的，可以形成包括半导体结构110、栅极/漏极指、栅极/漏极道和隔离结构180的多单元晶体管100，并且多单元晶体管100可以被覆盖有保护和//或钝化层。在一些实施例中，保护和/或钝化可以被配置和/或凹入以暴露隔离结构180的金属焊盘182的顶表面，并且壁结构686的隔离材料690可以被耦合到其上。因此，在一些实施例中，可以在将多单元晶体管放置在封装内以形成封装的晶体管器件之后，将壁结构686形成和/或放置在多单元晶体管100上。
尽管图6A图示了隔离材料690的单个段，但其它配置也是可能的。例如，图6B图示了其中壁结构686包括隔离材料690的多个段的配置。在一些实施例中，隔离材料690的多个段可以在背离金属焊盘182的方向(例如，图6B中的z方向)上背离金属焊盘182的顶表面延伸。在一些实施例中，隔离材料690的多个段可以在基本上垂直于金属焊盘182的顶表面的方向上延伸。隔离材料690的段中的相应段可以被键合和/或以其它方式电连接到金属焊盘182的顶表面。在一些实施例中，隔离材料690的段可以包括金属、导电金属氮化物、导电金属氧化物或以上材料的组合。例如，隔离材料690的段可以包括钨(W)、氮化钨(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、以上金属的合金或以上金属的组合。在一些实施例中，隔离材料690的段可以包括有损电介质和/或磁性材料。在一些实施例中，隔离材料690的段中的一些段可以包括与隔离材料690的段中的其它一些段不同的材料。
图6C是图示了其中壁结构686包括隔离材料690的互连的多个段的配置的截面视图。如图6C中所示，隔离材料690的垂直延伸段中的相应段可以与隔离材料692的一个或多个连接段互连。如同图6B中图示的实施例，隔离材料690的垂直延伸段可以被键合和/或电连接到金属焊盘182的顶表面。在一些实施例中，隔离材料692的连接段可以基本上水平(例如，在x方向上)延伸，以连接隔离材料690的段中的一些段。在一些实施例中，隔离材料690的段和隔离材料692的连接段可以形成网，尽管本发明不限于此。在一些实施例中，隔离材料692的连接段可以包括金属、导电金属氮化物、导电金属氧化物或以上材料的组合。例如，隔离材料692的段可以包括钨(W)、氮化钨(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、以上金属的合金或以上金属的组合。在一些实施例中，隔离材料692的连接段可以包括有损电介质和/或磁性材料。在一些实施例中，隔离材料690的连接段可以包括与隔离材料690的段不同的材料。
图6D是图示了其中壁结构686被连接到键合线186的实施例的截面视图。在一些实施例中，键合线186可以被耦合到隔离结构180的金属焊盘182，并且壁结构686可以被耦合到键合线186。在一些实施例中，壁结构686可以被提供有通过键合线186和隔离结构180到地信号的电连接。
在一些实施例中，键合线186可以被耦合到隔离结构180的金属焊盘182，如本文中关于图2E所讨论的。随后，如本文中所描述的包括半导体结构110、栅极/漏极指、栅极/漏极道、隔离结构180和/或键合线186的多单元晶体管100可以被保护和/或钝化层(例如，图6D中图示的钝化层620)覆盖。保护和/或钝化层620可以被配置和/或凹入以暴露键合线186，并且壁结构686的隔离材料690可以被耦合到该键合线186。在一些实施例中，在沉积了钝化和/或保护层620之后，键合线186可以被电连接到金属焊盘182。例如，钝化和/或保护层620可以被沉积在金属焊盘182上，并且钝化和/或保护层620可以随后凹入以暴露金属焊盘182。键合线186然后可以被耦合到金属焊盘182，并且壁结构686随后可以被连接到键合线186。
尽管图6D图示了壁结构686包括隔离材料690的被连接到键合线186的单个段，但将理解的是，在不偏离本文描述的本发明的情况下，可以使用壁结构686的诸如图6B和图6C中图示的形成之类的其它形成。
图7A是根据本发明的进一步实施例的包括多单元晶体管300的封装的晶体管器件700的平面视图，该晶体管器件700包括在多单元晶体管300的输入键合件和输出键合件之间的附加隔离。图7B和图7C分别是沿着图7A的线G-G′和H-H′截取的截面视图。图7A-图7C包括与关于图2A-2C和图5A-图5C讨论的结构类似的结构。图7A-图7C中类似的附图标记是指与关于图2A-图2C和图5A-图5C讨论的结构相同或相似的结构，并且将省略其重复讨论。
参照图7A，封装的晶体管器件700可以包括具有输入键合线740和输出键合线750的多单元晶体管300。输入键合线740可以连接到多单元晶体管器件300的输入端子。输出键合线750可以连接到多单元晶体管器件300的输出端子。在一些实施例中，输入键合线740可以被连接到栅极心轴136，以将栅极信号提供给封装的晶体管器件700的多单元晶体管器件300。在一些实施例中，输出键合线750可以被连接到漏极心轴156，以提供来自封装的晶体管器件700的输出信号。输入键合线740和/或输出键合线750中的至少一条可以在多单元晶体管300的顶表面上方(例如，在图7A中的z方向上)延伸。
输入键合线740和输出键合线750的配置仅是示例，并且在不脱离本发明的情况下，输入键合线740和输出键合线750的其它配置和连接也是可能的。
部分地由于输入键合线740和输出键合线750的接近，相互耦合(例如，磁性耦合和/或电容耦合)可以被形成在输入键合线740与输出键合线750之间。这样的耦合可能劣化多单元晶体管器件300的性能。于2018年12月4日提交的标题为“PACKAGED TRANSISTORDEVICES WITH INPUT-OUTPUT ISOLATION AND METHODS OF FORMING PACKAGEDTRANSISTOR DEVICES WITH INPUT-OUTPUT ISOLATION”的共同待决且共同受让的美国专利申请No.16/208,821中讨论了晶体管器件的输入键合件与输出键合件之间的耦合以及解决这样的耦合的配置，该申请的全部内容通过引用并入本文。如该申请中所讨论的，隔离材料可以被放置在输入键合线和输出键合线之间，以最小化它们之间的耦合。
参照图7A，本发明的实施例可以在被连接到多单元晶体管300的输入的输入键合线740和被连接到多单元晶体管300的输出的输出键合线750之间插入辅助隔离材料(和/或结构)710。辅助隔离材料710可以在多单元晶体管300的顶表面上延伸，并且辅助隔离材料710的至少一部分可以物理地在输入键合线740和输出键合线750之间(例如，在多单元晶体管300上方)。如本文所使用的，当从第二元件的一部分到第三元件的一部分的直线将与第一元件相交时，第一元件物理地在第二元件和第三元件之间。辅助隔离材料710可以减少(一条或多条)输入键合线740与(一条或多条)输出键合线750之间的电容和/或磁性耦合。在一些实施例中，辅助隔离材料710可以被配置为提供在输入键合线740和输出键合线750之间的电磁屏蔽。
辅助隔离材料710可以在与连接到多单元晶体管300的输入键合线740和/或输出键合线750基本正交的第一方向(例如，图7A中的y方向)上延伸。辅助隔离材料710可以在与壁结构686延伸的方向(例如，图7A中的x方向)基本正交的第一方向(例如，图7A中的y方向)上延伸。多单元晶体管300的控制端子(例如，栅极端子)可以在多单元晶体管300的第一侧上，并且输出端子(例如，漏极端子)可以在多单元晶体管300的与第一侧相对的第二侧上。输入键合线740可以被连接到多单元晶体管300的第一侧上的输入端子。输出键合线750可以被连接到多单元晶体管300的第二侧上的输出端子。辅助隔离材料710可以在第一侧和第二侧之间的平面中延伸。
在一些实施例中，辅助隔离材料710可以由导电材料构成，以便形成导电辅助隔离材料710。导电辅助隔离材料710可以被耦合到参考电压源极(例如，地)。在一些实施例中，辅助隔离材料710可以经由壁结构686被耦合到地。例如，如图7B和图7C中图示的，辅助隔离材料710可以被电连接到壁结构686的隔离材料690。在一些实施例中，壁结构686可以从隔离结构180的金属焊盘182延伸，以接触(或以其它方式被电连接到)辅助隔离材料710。以这种方式，辅助隔离材料710可以通过隔离结构180被连接到参考信号(例如，地)。尽管壁结构686在图7A中被图示为在金属焊盘182的中心，但将理解的是，这仅是示例。在一些实施例中，壁结构686可以被设置为更接近金属焊盘182的一侧。
在一些实施例中，辅助隔离材料710可以包括金属、导电金属氮化物、导电金属氧化物或以上材料的组合。例如，辅助隔离材料710可以包括钨(W)、氮化钨(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、以上金属的合金或以上金属的组合。在一些实施例中，辅助隔离材料710可以包括镀有和/或涂覆有导电材料(例如，金属或含金属物质)的非导电材料。
尽管辅助隔离材料710可以是导电隔离材料，但本发明不限于此。在一些实施例中，辅助隔离材料710可以包括能够吸收微波和/或RF发射的电介质材料。在一些实施例中，辅助隔离材料710可以由有损电介质形成。有损电介质可以被配置为吸收和/或减少诸如在输入键合线与输出键合线之间形成耦合的电磁波之类的电磁波。可以用作辅助隔离材料710中的材料的有损电介质可以包括具有大于0.1的损耗正切的有损电介质。在一些实施例中，用作辅助隔离材料710的有损电介质的损耗正切可以是基于多单元晶体管300的操作频率的。有损电介质的示例可以包括含碳电介质。在一些实施例中，壁结构686的隔离材料690和辅助隔离材料710两者可以由相同的有损电介质形成，但本发明不限于此。在一些实施例中，辅助隔离材料710可以由与隔离材料690不同的有损电介质形成。在一些实施例中，辅助隔离材料710可以由第一材料(例如，导电材料、有损电介质和/或磁性材料)形成，以及壁结构686的隔离材料690可以由与第一材料不同的第二材料(例如，导电材料、有损电介质和/或磁性材料)形成。
在一些实施例中，辅助隔离材料710可以包括诸如例如铁氧体和/或镍之类的磁性材料。
在一些实施例中，如图7A-图7C中图示的，壁结构686和辅助隔离材料710两者可以被设置为金属壁。然而，将理解的是，在不脱离本发明的情况下，其它配置也是可能的。例如，图8A和图8B是其中壁结构686和辅助隔离材料710两者被设置为多个垂直段的附加实施例的截面。图8A和图8B是沿着图7A的线G-G′和H-H′截取的截面视图。
例如，参照图8A和图8B，壁结构686可以由从隔离结构180的金属焊盘182垂直延伸的隔离材料690的多个段构成。壁结构686可以被例如与本文关于图6B描述的壁结构686类似地配置。
辅助隔离材料710可以由辅助水平段780和多个辅助垂直段790构成。水平段780可以被电连接到壁结构686的隔离材料690的段中的一段。以这种方式，辅助隔离材料710可以通过隔离结构180的金属焊盘182被连接到参考信号(例如，地)。
图7A、图7B、图8A和图8B图示了其中壁结构686可以与辅助隔离材料710组合和/或连接到辅助隔离材料710的方式的非限制示例。然而，本发明不限于图7A、图7B、图8A和图8B的配置。在不脱离本发明的情况下，可以使用包括诸如图6A-图6D中图示的配置之类的配置的组合的其它配置。例如，壁结构686可以被配置在第一实施例(例如，金属壁、多个段或网)中，并且辅助隔离材料710可以被配置在与第一实施例不同的第二实施例(例如，金属壁、多个段或网)中。例如，辅助隔离材料710可以被实现为金属壁，并且壁结构686可以被实现为多个垂直段。此外，本发明不限于图6A和图6D中图示的配置。将理解的是，在晶体管单元的相邻组之间或是在输入键合线和输出键合线之间的隔离材料的其它配置也在本发明的范围内。
在一些实施例中，作为封装工艺的一部分，可以通过包覆模具覆盖壁结构686和辅助隔离材料710。图9是包含包覆模具的多单元晶体管300的沿着图7A的线G-G′截取的截面视图。图9包括与关于图2A-2C和图5A-图5C讨论的结构类似的结构。图9中类似的附图标记是指与本文中关于图2A-图2C和图5A-图5C讨论的结构相同或相似的结构，并且将省略其重复讨论。参照图9，作为封装工艺的一部分，多单元晶体管300可以被放置在封装内，以提供图7A的封装的晶体管器件700。作为封装工艺的一部分，包覆模具910可以被形成在多单元晶体管300上。在一些实施例中，多单元晶体管300可以包括保护和/或钝化层620。包覆模具910可以包住晶体管配置的元件，包括壁结构686和辅助隔离材料710。包覆模具910可以由塑料或塑料聚合物化合物构成。尽管图9图示了在封装的晶体管器件700内使用的包覆模具910，但本发明不限于此。在一些实施例中，封装的晶体管器件700可以利用气体腔。
在一些实施例中，可以在将多单元晶体管300包在包覆模具910中之前，形成壁结构686和/或辅助隔离材料710。在一些实施例中，可以在将多单元晶体管300包在包覆模具910中之前，形成壁结构686，并且可以在设置包覆模具910之后，形成辅助隔离材料710。例如，包覆模具910可以被蚀刻和/或以其它方式凹入，并且辅助隔离材料710可以被形成在凹入的包覆模具910中，以便接触壁结构686。在一些实施例中，可以设置包覆模具910的第一部分，并且壁结构686可以被形成在包覆模具910的第一部分中。随后，可以设置包覆模具910的第二部分，并且辅助隔离材料710可以被形成在包覆模具910的第二部分中。在通过引用并入本文的美国专利申请No.16/208,821中讨论了用于形成包覆模具中的隔离材料的方法。
尽管本文的实施例已讨论了其中壁结构686被连接到辅助隔离材料710的配置，但本发明不限于此。在一些实施例中，辅助隔离材料710可以与壁结构分开，如图10中图示的。图10是沿着图7A的线G-G’截取的截面视图。在一些实施例中，辅助隔离材料710可以相对于壁结构686分开且电浮置。在一些实施例中，辅助隔离材料710可以与壁结构686分开，但辅助隔离材料710和壁结构686两者可以被连接到公共参考信号(例如，地)。
根据本发明的实施例的多单元晶体管可以用于各种不同的应用中。如上面所提到的，一种这样的应用是RF功率放大器。当被实现为RF功率放大器时，该器件可以是独立器件，或者可替代地，可以被实现为单片微波集成电路，该单片微波集成电路包括RF晶体管放大器(其可以是单级或多级放大器)一起，例如全部被实现为单个集成电路芯片的输入阻抗匹配网络、输出阻抗匹配网络和/或一个或多个级间阻抗匹配网络。
本文中描述的发明是技术独立的，其意味着它可以应用于LDMOS、GaN和其它高功率RF晶体管技术。虽然参考LDMOS和HEMT结构图示了本发明的实施例，但本发明构思不限于这样的器件。因此，本发明的实施例可以包括具有多个单位单元和控制电极的其它晶体管器件。本发明的实施例可以适用于期望更宽的控制电极并且存在器件的多个单位单元的任何晶体管器件。因此，例如，本发明的实施例可以适用于使用SiC、GaN、GaAs、硅等制造的诸如MESFET、MMIC、SIT、LDMOS、BJT、pHEMT等之类的各种类型的器件中。
依照本发明的实施例，一种多单元晶体管包括半导体结构，被并联电连接的多个单位单元晶体管，每个单位单元晶体管在半导体结构中在第一方向上延伸，其中单位单元晶体管沿着第二方向彼此间隔开，以及位于第一组单位单元晶体管和第二组单位单元晶体管之间的隔离结构。
在一些实施例中，隔离结构在半导体结构上方。
在一些实施例中，第一组单位单元晶体管中的两个相邻单位单元晶体管之间的在第二方向上的第一距离小于处于第一组单位单元晶体管的一端处的第一单位单元晶体管与在第二组单位单元晶体管中的第二单位单元晶体管之间的在第二方向上的第二距离，其中，第二单位单元晶体管与第一单位单元晶体管相邻。
在一些实施例中，隔离结构被电连接到参考信号。
在一些实施例中，隔离结构还包括金属焊盘和被电连接到金属焊盘的壁结构。
在一些实施例中，壁结构包括从金属焊盘垂直延伸的多个壁段。
在一些实施例中，壁结构包括与多个第二水平壁段连接的多个第一垂直壁段。
在一些实施例中，隔离结构包括被布置在金属焊盘和半导体结构之间的多个通孔。
在一些实施例中，隔离结构被电连接到多个单位单元晶体管中的一个单位单元晶体管的源极区。
在一些实施例中，多单元晶体管还包括壁结构，所述壁结构包括被配置为减小第一组单位单元晶体管与第二组单位单元晶体管之间的相互耦合的隔离材料。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，多单元晶体管还包括被电连接到多个单位单元晶体管中的第一单位单元晶体管的栅极的输入键合线，被电连接到第一单位单元晶体管的漏极的输出键合线，以及在输入键合线和输出键合线之间的辅助隔离材料。
在一些实施例中，隔离结构还包括壁结构，其中，辅助隔离材料被电连接到壁结构。
在一些实施例中，多单元晶体管还包括在辅助隔离材料和壁结构上的塑料包覆模具。
在一些实施例中，多单元晶体管还包括壁结构，所述壁结构包括被电连接到隔离结构的金属焊盘的键合线，以及被电连接到键合线的隔离材料。
依照本发明的实施例，一种多单元晶体管包括半导体结构，被并联电连接的多个单位单元晶体管，每个单位单元晶体管包括在半导体结构的顶表面上在第一方向上延伸的栅极指，栅极指沿着第二方向彼此间隔开并在半导体结构的顶表面上布置为多个组；以及相应的隔离结构，所述相应的隔离结构在半导体结构的顶表面上在每个相邻组对之间。
在一些实施例中，每个相应的隔离结构包括金属焊盘和从金属焊盘垂直延伸的壁结构。
在一些实施例中，每个隔离结构具有在第二方向上的超过单位单元晶体管中的第一单位单元晶体管的在第二方向上的长度的相应长度。
在一些实施例中，每个隔离结构还包括多个通孔，所述多个通孔将每个相应的金属焊盘物理地和电地连接到半导体结构中的源极区。
在一些实施例中，壁结构包括从金属焊盘垂直延伸的多个壁段。
在一些实施例中，壁结构包括隔离材料，所述隔离材料被配置为减小组中的第一组与组中的第二组之间的相互耦合。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，壁结构被电连接到金属焊盘。
在一些实施例中，每个单位单元晶体管包括在半导体结构的顶表面上在第一方向上延伸的漏极指，并且多单元晶体管还包括被电连接到栅极指中的至少一个栅极指的输入键合线、被电连接到漏极指中的至少一个漏极指的输出键合线以及在输入键合线和输出键合线之间在第二方向上延伸的辅助隔离材料。
在一些实施例中，辅助隔离材料被电连接到隔离结构的至少一个壁结构。
在一些实施例中，每个相应的隔离结构包括壁结构，并且辅助隔离材料在第二方向上延伸以及壁结构在第一方向上延伸。
依照本发明的实施例，一种晶体管器件包括多单元晶体管，所述多单元晶体管包括被并联电连接并沿着第二方向间隔开的多个单位单元晶体管以及位于第一组单位单元晶体管和第二组单位单元晶体管之间并在第一方向上延伸的第一隔离结构；输入键合线，所述输入键合线被电连接到多个单位单元晶体管中的第一单位单元晶体管的栅极；输出键合线，所述输出键合线被电连接到第一单位单元晶体管的漏极；以及第二隔离结构，所述第二隔离结构在输入键合线和输出键合线之间在第二方向上延伸。
在一些实施例中，晶体管器件还包括多个通孔，所述多个通孔将第一隔离结构的金属焊盘电连接到单位单元晶体管的至少一个源极区。
在一些实施例中，第一隔离结构包括被电连接到参考信号的金属焊盘以及被电连接到金属焊盘的壁结构，其中，第二隔离结构被电连接到壁结构。
在一些实施例中，壁结构包括从金属焊盘垂直延伸的多个壁段。
在一些实施例中，壁结构包括与多个第二水平壁段连接的多个第一垂直壁段。
在一些实施例中，晶体管器件还包括在第二隔离结构和壁结构上的塑料包覆模具。
在一些实施例中，第二隔离结构在壁结构上。
在一些实施例中，壁结构包括被配置为减小第一组单位单元晶体管与第二组单位单元晶体管之间的相互耦合的隔离材料。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，第一方向与第二方向正交。
以上已参照附图描述了本发明构思的实施例，在附图中示出了本发明的实施例。然而，本发明构思可以按许多不同的形式来实施并且不应该被理解为限于本文阐述的实施例。而是提供这些实施例使得本公开将是彻底和完全的，并且将把本发明构思的范围充分地传达给本领域的技术人员。类似的标号始终指示类似的元件。
将理解的是，尽管在本文中可以使用术语第一、第二等来描述各种元件，但这些元件不应该受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文中使用的，术语“和/或”包括一个或更多个相关联的所列项的任何和全部组合。
本文使用的术语仅出于描述具体实施例的目的，并且不旨在限制本发明。如本文中使用的，单数形式“一(a/an)”和“该”也旨在包括复数形式，除非上下文另外清楚指示。还将理解的是，当在本文中使用术语“包括”和/或“包含”时，指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但并不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，本文使用的术语应该被解释为具有与其在本说明书的上下文和相关领域中的含义一致的含义，并且将不以理想化或过度正式的含义来解释，除非本文中如此明确定义。
将理解的是，当诸如层、区域或基板之类的元件被称为“在”另一个元件“上”或者延伸到另一个元件“上”时，它可以直接在该另一个元件上或者直接延伸到该另一个元件上，或者也可以存在中间元件。相反，当元件被称为“直接在”另一个元件“上”或者“直接”延伸“到”另一个元件“上”时，不存在中间元件。还将理解的是，当元件被称为被“连接”或“耦合”到另一个元件时，它可以被直接连接或耦合到该另一个元件，或者可以存在中间元件。相反，当元件被称为被“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
在本文可以使用诸如“下方”或“上方”或“上”或“下”或“水平”或“横向”或“垂直”之类的相对术语来描述一个元件、层或区域与另一个元件、层或区域的关系，如图中所图示的。将理解的是，这些术语旨在还涵盖器件的除了图中所描绘的方位之外的不同方位。
本文参考作为本发明的理想化实施例(和中间结构)的示意性图示的截面图示描述了本发明的实施例。为了清楚起见，附图中的层和区域的厚度可以被夸大。另外，将预计由于例如制造技术和/或公差导致的图示形状的变化。因此，本发明的实施例不应该被解释为限于本文图示的区域的具体形状，而是包括例如由制造导致的形状偏差。
在附图和说明书中，已公开有本发明的典型实施例，并且尽管采用了特定术语，但它们仅在一般性和描述性意义上被使用，而不是出于限制的目的，在下面的权利要求中阐述了本发明的范围。

Claims (84)

1.一种多单元晶体管，包括：
半导体结构；
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接，每个单位单元晶体管在所述半导体结构中在第一方向上延伸，其中，所述单位单元晶体管沿着第二方向彼此间隔开；以及
隔离结构，所述隔离结构位于第一组单位单元晶体管和第二组单位单元晶体管之间。
2.根据权利要求1所述的多单元晶体管，其中，所述隔离结构在所述半导体结构上方。
3.根据权利要求1或2所述的多单元晶体管，其中，所述第一组单位单元晶体管中的两个相邻单位单元晶体管之间的在所述第二方向上的第一距离小于处于所述第一组单位单元晶体管的一端处的第一单位单元晶体管与所述第二组单位单元晶体管中的第二单位单元晶体管之间的在所述第二方向上的第二距离，其中，所述第二单位单元晶体管与所述第一单位单元晶体管相邻。
4.根据权利要求1-3中任一项所述的多单元晶体管，其中，所述隔离结构被电连接到参考信号。
5.根据权利要求1-4中任一项所述的多单元晶体管，其中，所述隔离结构还包括：
金属焊盘；以及
壁结构，所述壁结构被电连接到所述金属焊盘。
6.根据权利要求5所述的多单元晶体管，其中，所述壁结构包括从所述金属焊盘垂直延伸的多个壁段。
7.根据权利要求5所述的多单元晶体管，其中，所述壁结构包括与多个第二水平壁段连接的多个第一垂直壁段。
8.根据权利要求5所述的多单元晶体管，其中，所述隔离结构包括设置在所述金属焊盘和所述半导体结构之间的多个通孔。
9.根据权利要求1-8中任一项所述的多单元晶体管，其中，所述隔离结构被电连接到所述多个单位单元晶体管中的一个单位单元晶体管的源极区。
10.根据权利要求1-9中任一项所述的多单元晶体管，还包括壁结构，所述壁结构包括被配置为减少所述第一组单位单元晶体管与所述第二组单位单元晶体管之间的相互耦合的隔离材料。
11.根据权利要求10所述的多单元晶体管，其中，所述隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
12.根据权利要求1-11中任一项所述的多单元晶体管，还包括：
输入键合线，所述输入键合线被电连接到所述多个单位单元晶体管中的第一单位单元晶体管的栅极；
输出键合线，所述输出键合线被电连接到所述第一单位单元晶体管的漏极；以及
辅助隔离材料，所述辅助隔离材料在所述输入键合线和所述输出键合线之间。
13.根据权利要求12所述的多单元晶体管，其中，所述隔离结构还包括壁结构，以及
其中，所述辅助隔离材料被电连接到所述壁结构。
14.根据权利要求13所述的多单元晶体管，还包括：
在所述辅助隔离材料和所述壁结构上的塑料包覆模具。
15.根据权利要求1-14中任一项所述的多单元晶体管，还包括：
壁结构，所述壁结构包括被电连接到所述隔离结构的金属焊盘的键合线；以及
隔离材料，所述隔离材料被电连接到所述键合线。
16.一种多单元晶体管，包括：
半导体结构；
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接，每个单位单元晶体管包括在所述半导体结构的顶表面上在第一方向上延伸的栅极指，所述栅极指沿着第二方向彼此间隔开并且在所述半导体结构的顶表面上被布置为多个组；以及
相应的隔离结构，所述相应的隔离结构在所述半导体结构的顶表面上在每对相邻组之间。
17.根据权利要求16所述的多单元晶体管，其中，每个隔离结构在所述第二方向上具有超过单位单元晶体管中的第一单位单元晶体管的在所述第二方向上的长度的相应长度。
18.根据权利要求16或17所述的多单元晶体管，其中，每个隔离结构还包括多个通孔，所述多个通孔将每个相应的金属焊盘物理地和电地连接到所述半导体结构中的源极区。
19.根据权利要求16-18中任一项所述的多单元晶体管，其中，每个相应的隔离结构包括金属焊盘以及从所述金属焊盘垂直延伸的壁结构。
20.根据权利要求19所述的多单元晶体管，其中，所述壁结构包括从所述金属焊盘垂直延伸的多个壁段。
21.根据权利要求19或20所述的多单元晶体管，其中，所述壁结构包括隔离材料，所述隔离材料被配置为减小组中的第一组与组中的第二组之间的相互耦合。
22.根据权利要求21所述的多单元晶体管，其中，所述隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
23.根据权利要求19-22中任一项所述的多单元晶体管，其中，所述壁结构被电连接到所述金属焊盘。
24.根据权利要求16-23中任一项所述的多单元晶体管，其中，每个单位单元晶体管包括在所述半导体结构的顶表面上在所述第一方向上延伸的漏极指，以及
其中，所述多单元晶体管还包括：
输入键合线，所述输入键合线被电连接到栅极指中的至少一个栅极指；
输出键合线，所述输出键合线被电连接到漏极指中的至少一个漏极指；以及
辅助隔离材料，所述辅助隔离材料在所述输入键合线和所述输出键合线之间在所述第二方向上延伸。
25.根据权利要求24所述的多单元晶体管，其中，所述辅助隔离材料被电连接到隔离结构的至少一个壁结构。
26.根据权利要求24或25所述的多单元晶体管，其中，每个相应的隔离结构包括壁结构，以及
其中，所述辅助隔离材料在所述第二方向上延伸并且所述壁结构在所述第一方向上延伸。
27.一种晶体管器件，包括：
多单元晶体管，所述多单元晶体管包括：
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接并沿着第二方向间隔开；以及
第一隔离结构，所述第一隔离结构位于第一组单位单元晶体管和第二组单位单元晶体管之间并在第一方向上延伸；
输入键合线，所述输入键合线被电连接到所述多个单位单元晶体管中的第一单位单元晶体管的栅极；
输出键合线，所述输出键合线被电连接到所述第一单位单元晶体管的漏极；以及
第二隔离结构，所述第二隔离结构在所述输入键合线和所述输出键合线之间在所述第二方向上延伸。
28.根据权利要求27所述的晶体管器件，还包括多个通孔，所述多个通孔将所述第一隔离结构的金属焊盘电连接到单位单元晶体管的至少一个源极区。
29.根据权利要求27或28所述的晶体管器件，其中，所述第一隔离结构包括：
金属焊盘，所述金属焊盘被电连接到参考信号；以及
壁结构，所述壁结构被电连接到金属焊盘，
其中，所述第二隔离结构被电连接到所述壁结构。
30.根据权利要求29所述的晶体管器件，其中，所述壁结构包括从所述金属焊盘垂直延伸的多个壁段。
31.根据权利要求29所述的晶体管器件，其中，所述壁结构包括与多个第二水平壁段连接的多个第一垂直壁段。
32.根据权利要求29-31中任一项所述的晶体管器件，还包括：
塑料包覆模具，所述塑料包覆模具在所述第二隔离结构和所述壁结构上。
33.根据权利要求29-32中任一项所述的晶体管器件，其中，所述第二隔离结构在所述壁结构上。
34.根据权利要求29-33中任一项所述的晶体管器件，其中，所述壁结构包括被配置为减少所述第一组单位单元晶体管与所述第二组单位单元晶体管之间的相互耦合的隔离材料。
35.根据权利要求29-34中任一项所述的晶体管器件，其中，所述隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
36.根据权利要求27-35中任一项所述的晶体管器件，其中，所述第一方向与所述第二方向正交。
37.一种多单元晶体管，包括：
半导体结构；以及
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接，每个单位单元晶体管在所述半导体结构中在第一方向上延伸，
其中，单位单元晶体管沿着第二方向彼此间隔开并被布置为多个组，其中，组中的第一组中的两个相邻单位单元晶体管之间的在所述第二方向上的第一距离小于处于所述第一组的一端处的第一单位单元晶体管与在组中的第二组中的第二单位单元晶体管之间的在所述第二方向上的第二距离，其中，所述第二单位单元晶体管与所述第一单位单元晶体管相邻。
38.根据权利要求37所述的多单元晶体管，其中，所述第二距离比所述第一距离大至少三倍。
39.根据权利要求37所述的多单元晶体管，其中，所述第二距离比所述第一距离大至少五倍。
40.根据权利要求37所述的多单元晶体管，其中，组中的至少两个组各自包括至少二十个单位单元晶体管。
41.根据权利要求37-40中任一项所述的多单元晶体管，其中，每个单位单元晶体管还包括在所述半导体结构上在所述第一方向上延伸的栅极指以及在所述半导体结构中在所述栅极指下方延伸的沟道区、在所述沟道区的相对侧上平行延伸的所述半导体结构中的源极区以及所述半导体结构中的漏极区，并且其中，漏极指在所述漏极区上方在所述半导体结构上在所述第一方向上延伸。
42.根据权利要求37-41中任一项所述的多单元晶体管，还包括金属隔离结构，所述金属隔离结构在所述第一组和所述第二组之间在所述第一方向上在所述半导体结构上方延伸。
43.根据权利要求42所述的多单元晶体管，其中，所述金属隔离结构包括金属焊盘。
44.根据权利要求43所述的多单元晶体管，其中，所述金属隔离结构包括设置在所述金属焊盘和所述半导体结构之间的多个通孔。
45.根据权利要求43或44所述的多单元晶体管，其中，所述金属隔离结构包括被键合到所述金属焊盘的上表面的键合线。
46.根据权利要求43-45中任一项所述的多单元晶体管，其中，与所述栅极指相比，所述金属焊盘在所述半导体结构上方更远。
47.根据权利要求42-46中任一项所述的多单元晶体管，其中，所述金属隔离结构被电连接到单位单元晶体管的源极区。
48.根据权利要求41-47中任一项所述的多单元晶体管，还包括：
多个栅极道，每个栅极道通过至少一个第一导电通孔被电连接到所述栅极指中的相应一个栅极指；以及
多个栅极互连件，所述多个栅极互连件被电连接到栅极道中的相应栅极道，其中，栅极道中的至少一个栅极道通过第二导电通孔被连接到栅极互连件中的一个栅极互连件，所述第二导电通孔连接到所述至少一个栅极道的与所述至少一个栅极道的第一端和第二端远离的内部位置。
49.根据权利要求48所述的多单元晶体管，其中，所述至少一个栅极道的所述内部位置在所述至少一个栅极道的所述第一端和所述第二端之间的距离的三分之一与三分之二之间。
50.根据权利要求48或49所述的多单元晶体管，其中，栅极指中的第一栅极指包括其间具有间隙的第一段和第二段。
51.根据权利要求37-50中任一项所述的多单元晶体管，其中，所述多单元晶体管包括射频功率放大器。
52.根据权利要求37-51中任一项所述的多单元晶体管，其中，每个单位单元晶体管包括横向扩散的金属氧化物半导体晶体管。
53.根据权利要求37-52中任一项所述的多单元晶体管，其中，每个单位单元晶体管包括高电子迁移率晶体管。
54.一种多单元晶体管，包括：
半导体结构；以及
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接，每个单位单元晶体管包括在所述半导体结构的顶表面上在第一方向上延伸的栅极指，栅极指沿着第二方向彼此间隔开并在所述半导体结构的顶表面上被布置为多个组，
其中，在所述半导体结构的顶表面上在每对相邻组之间设置相应的金属隔离结构，每个金属隔离结构在所述第二方向上具有超过单位单元晶体管中的第一单位单元晶体管的在所述第二方向上的长度的相应长度。
55.根据权利要求54所述的多单元晶体管，其中，组中的第一组中的栅极指中的第一栅极指在所述第一组中的栅极指中的第二栅极指和组中的第二组中的栅极指中的第一栅极指两者之间并与所述第一组中的第二栅极指和所述第二组中的第一栅极指两者相邻，以及
其中，所述第一组中的第一栅极指与所述第一组中的第二栅极指之间的在所述第二方向上的第一距离比所述第一组中的第一栅极指与所述第二组中的第一栅极指之间的第二距离小至少三倍。
56.根据权利要求55所述的多单元晶体管，其中，所述第一组和所述第二组各自包括至少二十个单位单元晶体管。
57.根据权利要求54-56中任一项所述的多单元晶体管，其中，每个金属隔离结构包括相应的金属焊盘。
58.根据权利要求57所述的多单元晶体管，其中，每个金属隔离结构还包括多个通孔，所述多个通孔将每个相应的金属焊盘物理地和电地连接到所述半导体结构中的源极区中的相应一个源极区。
59.根据权利要求57或58所述的多单元晶体管，其中，每个金属隔离结构还包括被键合到相应的金属隔离结构的金属焊盘的上表面的键合线。
60.根据权利要求57-59中任一项所述的多单元晶体管，其中，栅极指被布置在所述半导体结构上方的第一距离，并且金属焊盘被布置在所述半导体结构上方的大于所述第一距离的第二距离。
61.根据权利要求54-60中任一项所述的多单元晶体管，其中，所述多单元晶体管包括射频功率放大器，并且单位单元晶体管包括横向扩散的金属氧化物半导体晶体管或高电子迁移率晶体管。
62.根据权利要求54-61中任一项所述的多单元晶体管，还包括：
多个栅极道，每个栅极道通过至少一个第一导电通孔被电连接到栅极指中的相应一个栅极指；以及
多个栅极互连件，所述多个栅极互连件被电连接到栅极道中的相应栅极道，其中，栅极道中的至少一个栅极道通过第二导电通孔被连接到栅极互连件中的一个栅极互连件，所述第二导电通孔连接到所述至少一个栅极道的与所述至少一个栅极道的第一端和第二端远离的内部位置。
63.根据权利要求62所述的多单元晶体管，其中，所述至少一个栅极道的所述内部位置在所述至少一个栅极道的所述第一端和所述第二端之间的距离的三分之一与三分之二之间。
64.一种多单元晶体管，包括：
半导体结构；
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接并沿着第二方向间隔开，所述多个单位单元晶体管被布置为多个组，每个单位单元晶体管包括：
沟道区，所述沟道区在所述半导体结构中在第一方向上延伸；
源极区，所述源极区在所述沟道区的第一侧在所述半导体结构中在所述第一方向上延伸；
漏极区，所述漏极区在所述沟道区的与所述第一侧相对的第二侧在所述半导体结构中在所述第一方向上延伸；
栅极指，所述栅极指在所述沟道区上方在所述第一方向上延伸；以及
漏极指，所述漏极指在所述漏极区上方在所述第一方向上延伸，
其中，金属焊盘被设置在所述半导体结构的顶表面上在组中的第一组和组中的第二组之间，所述金属焊盘在所述第一方向和所述第二方向上延伸并电连接到单位单元晶体管的源极区，
其中，金属焊盘被定位成比栅极指距所述半导体结构更远。
65.根据权利要求64所述的多单元晶体管，其中，组中的第一组中的相邻单位单元晶体管对的栅极指在所述第二方向上间隔开第一距离，并且所述第一组中的另一单位单元晶体管的栅极指与在组中的第二组中的相邻单位单元晶体管的栅极指在所述第二方向上间隔开第二距离，所述第二距离比所述第一距离大至少三倍。
66.根据权利要求65所述的多单元晶体管，其中，所述第一组和所述第二组各自包括至少二十个单位单元晶体管。
67.根据权利要求64-66中任一项所述的多单元晶体管，还包括多个通孔，所述多个通孔被布置在所述金属焊盘和所述半导体结构之间，所述多个通孔将所述金属焊盘电连接到单位单元晶体管的源极区。
68.根据权利要求64-67中任一项所述的多单元晶体管，还包括键合线，所述键合线具有各自键合到所述金属焊盘的上表面的第一端和第二端。
69.根据权利要求64-68中任一项所述的多单元晶体管，其中，所述多单元晶体管包括射频功率放大器，并且单位单元晶体管包括横向扩散的金属氧化物半导体晶体管或高电子迁移率晶体管。
70.根据权利要求64-69中任一项所述的多单元晶体管，还包括：
多个栅极道，每个栅极道通过至少一个第一导电通孔被电连接到栅极指中的相应一个栅极指；以及
多个栅极互连件，所述多个栅极互连件被电连接到栅极道中的相应栅极道，其中，栅极道中的至少一个栅极道通过第二导电通孔被连接到栅极互连件中的一个栅极互连件，所述第二导电通孔连接到所述至少一个栅极道的与所述至少一个栅极道的第一端和第二端远离的内部位置。
71.根据权利要求70所述的多单元晶体管，其中，所述至少一个栅极道的所述内部位置在所述至少一个栅极道的所述第一端和所述第二端之间的距离的三分之一与三分之二之间。
72.一种多单元晶体管，包括：
半导体结构；以及
多个单位单元晶体管，所述多个单位单元晶体管被并联电连接，每个单位单元晶体管在所述半导体结构中在第一方向上延伸，
其中，所述单位单元晶体管沿着第二方向彼此间隔开并被布置为多个组，其中，组中的第一组中的两个相邻单位单元晶体管的相同指之间的在所述第二方向上的第一距离小于处于所述第一组的一端处的第一单位单元晶体管与在组中的第二组中的第二单位单元晶体管的相同指之间的在所述第二方向上的第二距离，其中，所述第二单位单元晶体管与所述第一单位单元晶体管相邻。
73.根据权利要求72所述的多单元晶体管，其中，相同指是栅极指。
74.根据权利要求72所述的多单元晶体管，其中，相同指是源极指。
75.根据权利要求72所述的多单元晶体管，其中，相同指是漏极指。
76.根据权利要求72-75中任一项所述的多单元晶体管，其中，所述第二距离比所述第一距离大至少三倍。
77.根据权利要求72-75中任一项所述的多单元晶体管，其中，所述第二距离比所述第一距离大至少五倍。
78.根据权利要求72-77中任一项所述的多单元晶体管，其中，组中的至少两个组各自包括至少十个单位单元晶体管。
79.根据权利要求72-78中任一项所述的多单元晶体管，其中，所述第一组中的所有单位单元晶体管与所述第一组中的相邻单位单元晶体管间隔开所述第一距离。
80.根据权利要求72-79中任一项所述的多单元晶体管，还包括金属隔离结构，所述金属隔离结构在所述第一组和所述第二组之间在所述第一方向上在所述半导体结构上方延伸。
81.根据权利要求80所述的多单元晶体管，其中，所述金属隔离结构包括金属焊盘。
82.根据权利要求80或81所述的多单元晶体管，其中，所述金属隔离结构包括被布置在所述金属焊盘和所述半导体结构之间的多个通孔。
83.根据权利要求80-82中任一项所述的多单元晶体管，其中，所述金属隔离结构包括键合到所述金属焊盘的上表面的键合线。
84.根据权利要求72-83中任一项所述的多单元晶体管，其中，组中的至少两个组各自包括至少四个单位单元晶体管。
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