CN1110007A - 具有接触结构的半导体器件及其制造方法 - Google Patents

具有接触结构的半导体器件及其制造方法 Download PDF

Info

Publication number
CN1110007A
CN1110007A CN94109012.4A CN94109012A CN1110007A CN 1110007 A CN1110007 A CN 1110007A CN 94109012 A CN94109012 A CN 94109012A CN 1110007 A CN1110007 A CN 1110007A
Authority
CN
China
Prior art keywords
film
contact hole
silicification
embolism
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN94109012.4A
Other languages
English (en)
Inventor
神力博
山本浩
竹安伸行
小宫隆行
太田与洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP15738393A external-priority patent/JPH0722347A/ja
Priority claimed from JP08972294A external-priority patent/JP3369716B2/ja
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Publication of CN1110007A publication Critical patent/CN1110007A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

带有接触结构的半导体器件包括一硅基片，一形 成在硅基片表面上的扩散区，一淀积在扩散区上的高 熔点金属硅化膜，一形成在硅基片上的绝缘膜，一形 成在绝缘膜内的接触，该硅化膜暴露在触点孔洞的底 部，一抗扩散膜形成在位于接触孔底部的硅化膜表面 上，通过选择性Al CVD法，在接触孔内构成一栓 塞，并且金属布线形成在绝缘膜上，因此通过该栓塞， 抗扩散膜和硅化膜实现该金属布线与该扩散区的电 气连接、该抗扩散膜是对该硅化膜表面进行渗氮处理 而形成。

Description

本发明涉及带有接触结构的半导体器件，以及包括这种接触结构的半导体器件的制造方法。所述接触结构用于连接导电区到金属布线上，该导电区形成在至少一个结和栅绝缘膜中上，例如半导体器件的扩散区和栅电极。
在一个包括MOSFET晶体管的半导体器件，这些晶体管的源极和漏极区通过接触结构连接到金属布线上。在公知的半导体器件中，一个接触结构是由下列步骤形成的。首先一个象层间绝缘膜这样的绝缘膜，即SiO2膜在一个具有形成晶体管的表面的硅基底上形成，然后有选择地除去该绝缘膜，以便形成接触孔，接着采用溅射法依次将Ti膜，TiN膜和Al膜沉积到该绝缘膜的表面上及接触孔内，之后根据所需的互连图形选择性除去在绝缘膜上的多层金属膜，从而构成金属布线。在这种已知的接触结构中，在沉积形成硅化物后的加热过程中，Ti膜与扩散区的硅原子发生反应，这些硅化物用于减小扩散区和金属布线之间的接触电阻。TiN膜用于防止硅原子和金属布线的金属原子的相互运动，因而在硅基片的表面上形成的阱或在扩散区和大部分硅基片之间形成的结可以免遭损坏。这就是说，TiN膜用作抗扩散膜。Al膜构成金属布线的主体，为电流提供低阻通路。
可是，采用常规的溅射方法，要将铝合金膜沉积到细小的接触孔内是相当困难的。因此，当制造带有直径小于0.8μm的接触孔的半导体器件时，金属膜不同时沉积到绝缘膜上以及接触孔内，而是先在接触孔内形成金属栓塞，然后将金属布线膜沉积到绝缘膜以及这些栓塞上。
但是，MOS晶体管的源区和漏区是通过带有如砷和硼的扩散杂质的扩散区构成的。在近年的MOS晶体管中，需要使栅长度短于约0.5μm，而且扩散区电阻变得与沟道电阻相差很小。因此，尤其在高速逻辑集成电路中，如TiSi2的高溶点金属的硅化物形成在扩散区上，以减小源区和漏区的电阻。
图1A至1D表示制造MOS晶体管的连续步骤的截面图，该晶体管采用了高溶点的金属硅化物。
如图1A所示，在硅基底或硅片1的表面上形成场氧化膜2和阱3，这些阱这样构成使之由场氧化膜2隔离开。在阱3内构成一个MOS FET。MOS FET的栅是由诸如氧化和渗氮氧化膜的栅绝缘膜4，高度掺杂的多晶硅层5和诸如TiSi2的硅膜6构成。在栅的两侧形成源极区7和漏极区8。在源区7和漏区8的表面上有硅化膜9和10。硅化膜6，9和10可采用常规的硅化法构成，例如可参阅1985年出版的“C、Y、Ting等，第二届国际IEEE多层互连会议”中第307页的内容。
下面如图1B所示，通过选择性除去该绝缘层形成接触孔12，硅基底1上形成有一绝缘层11。接着，依次按顺序淀积薄的Ti膜和TiN膜，从而在绝缘膜和接触孔12的内表面上构成淀积的金属复合膜13。之后，将钨膜14淀积在基片的整个表面上。这一工序是采用如图1C所示的采用六氟化钨（WF6）气体作为原材料气体的化学汽相淀积法（CVD）完成的。在CVD过程中，金属膜13用作粘附膜、接着如图1D所示，将钨膜14腐蚀到底，从而形成预埋在接触孔12中的栓塞15。最后，金属膜形成在绝缘膜11上，并与钨栓塞15相连接，该金属膜与所要求的金属线路图形互连在一起。
在已有的包括栓塞的接触结构的制造方法中，在绝缘膜11上形成Ti/TiN膜13后，钨膜14淀积在该膜上，同时Ti/TiN膜用作粘附膜，接着该钨膜14被腐蚀到底，从而在接触孔12内形成栓塞15。显然已有的这种方法是相当复杂的。此外，在钨膜14形成期间，如果接触孔12构成反尖锥形状，则会在接触孔12内易于形成空洞（seem  or  void）。这样，就不可能获得良好的电触点，MOSFET的可靠性降低。还有，如果钨膜靠WF6气体形成，它包含大量的氟，应当注意氟的强腐蚀性，它使金属布线损坏，而且使晶体管特性恶化。
一种改进方法是采用如图2所示的选择性CVD法在接触孔内形成栓塞。在这种选择性CVD方法中，WF6气体沿着基底的表面流动，钨膜选择性地淀积在接触孔洞12内的暴露在底部上的钛硅膜10上。采用此方法，接触孔12内可完全填满钨，并且在钨膜内不会构成空洞。但是，这种方法的后果是使钨栓塞15内含有大量的氟。并且这些沿基底表面流动的氟族气体与钛硅膜10起反应，从而在钛硅膜10的表面上形成TiF3颗粒16。这些在栓塞15和硅化膜10之间的界面上的TiF3颗粒16使接触电阻增加。
为了解决上述问题，人们已尝试在用氮化处理将暴露在接触孔12上的钛硅膜10变为TiN膜之后，再实施钨的选择性CVD法。这种方法描述在1991年S.Martin等人的“VLSI  Technology  Symposium”一书中第41页上。不过，这种方法不能解决腐蚀的问题和由于氟导致的性能恶化问题。
日本专利申请未审查公开3-110838在此提出另一种构成接触栓塞的方法，借助采用含铝的原材料气体的选择性CVD。另一种类似的方法参见1993年SSDM国际令议文集中署名为Kouichi  Tani和Satoshi  Nishikawa（OKI）的文章，见该文的扩充文摘的内容（第543页）。在这些出版物中，铝栓塞直接形成在硅基片的表面上。不过，如Tani和Nislikawa所述，在进行CVD期间，硅基片表面被铝腐蚀，从而使结的性能劣化。至今尚未发现实用的关于用选择性CVD法在用硅化法形成的硅化膜上形成铝栓塞的出版物。
在采用铝的选择性CVD中，铝只淀积到接触孔内，而不是淀积到绝缘膜上，可是实际上由于悬挂键存在于绝缘膜表面上，因此铝极易淀积到绝缘膜及接触孔的侧壁上，从而有可能在铝栓塞内形成空洞。淀积到绝缘膜上的铝还可能使金属布线短路。
人们还尝试采用TiCl4气体和SiH4气体通过CVD法形成TiSi2膜。但是，这种CVD工艺很难控制，而且硅原子可能会从扩散层吸入TiSi2膜内，使接触性能受到不利影响，同时在TiSi2气体中保留有来自SiH4气体的过量的硅原子，还有可能增大接触电阻。特别是，如果淀积膜较厚时，更难避免上述这些缺陷，因此事实上接触孔很难只由TiSi2膜填充。
人们进一步采用溅射法在铝合金膜淀积期间将基底加热到高于450℃，这样利于铝合金流入接触孔。这种方法公开在1989年的“T.Harui等国际可靠性物理论文集（International  Reliability  Physics  Symposius）”第200页上和1990年的国际电子设备会议集中署名Chen等人的文章（第51页）中。不过，这个已有方法也需要Ti/TiN金属膜，以使铝合金膜能流入接触孔内，类似于在整个基底表面上淀积钨膜以形成栓塞的方法。由于淀积铝合金膜期间温度的作用，也要求Ti/TiN膜减小接触电阻和避免恶化结的性能。不过，这种方法只有当接触孔直径大于0.8μm的情况才有效，如果接触孔直径小于0.8μm，还需进一步复杂的工艺，例如淀积铝合金金属，以增大铝合金膜流入接触孔的能力。在这种情况下，这种方法工艺过于复杂，在生产上很难实现。
为此，本发明的目的是提供一种新的和实用的具有接触结构的半导体器件，它可避免或减轻上述已知接触结构的种种弊端。
本发明的另一个目的是提供一种制造半导体器的接触结构的新的和有益的方法，它在选择性Al  CVD工艺中通过仅使原材料气体流过基底表面而简化接触结构的制造工艺。
根据本发明的第一方面，带有接触结构的半导体器件包括：
一半导体基底，其具有一表面;
至少一个p-n结和栅绝缘膜形成在半导体基底的所述表面上;
一形成在至少一个p-n结和栅绝缘膜上导电区;
一形成在所述传导区上的绝缘膜
一形成在所述绝缘膜上的接触孔，所述接触孔的面积不大于0.7μm2;
一形成在所述接触孔内，并包含铝的栓塞;
一形成在所述栓塞的至少底部区域上的高熔点金属的硅化膜;并且
一金属布线构成在所述绝缘膜上，通过所述栓塞，抗扩散膜和硅化膜使该金属布线电气连接到所述导电区，所述金属布线含有铝。
根据本发明的第二方面;带有接触结构的半导体器包括：
一半导体基底，其具有一表面;
至少一个p-n结和栅绝缘膜形成在半导体器件的所述表面上;
一形成在所述的p-n结和栅绝缘膜的至少一个上的导电区;
一形成在所述导电区上的绝缘膜;
一形成在所述绝缘膜上的接触孔;
一形成在所述接触孔中，并含有铝的栓塞;
一形成在所述导电区的至少一部分上高熔点金属的硅化膜;
一抗扩散膜至少形成在栓塞底部之下;和
一金属布线形成在所述绝缘膜上，通过所述栓塞，抗扩散膜和硅化膜使金属布线路电气连接到所述导电区，所述金属布线含有铝。
所述导电区可由形成在半导体基底表面或MOSFET的栅电极内的扩散区构成，在此情况下，该栅电极可由下述成分构成：高度掺杂的多晶硅膜，一叠高度掺杂的多晶硅膜和诸如WSix和TiSix的金属硅化膜，金属硅化物和诸如钨的金属。
根据本发明制造带有接触结构的半导体器件的制造方法具有以下步骤：
制备具有表面的半导体基底;
在半导体基底的所述表面上的结和栅绝缘膜的至少一个上形成导电区;
在所述导电区上形成一绝缘膜;
在所述绝缘膜内形成其面积不大于0.7μm2的接触孔;
先于形成该绝缘膜步骤和/或迟于形成接触孔步骤，至少在所述接触孔的底部形成高熔点金属的硅化物膜;
按化学汽相淀积法采用有机铝化合物气体淀积含有铝的金属， 从而在所述接触孔内形成一含有铝的栓塞;和
在所述绝缘膜上形成含有铝的金属布线，通过所述栓塞和硅化膜使该金属布线与所述导电区电气连接。
根据本发明的第四方面，制造带有接触结构的半导体器件的制造方法的步骤如下：
制备具有表面的半导体基底;
在所述半导体基底的表面上形成的结和栅绝缘膜中至少一个上形成一导电区;
在所述导电区上形成绝缘膜;
在所述绝缘膜内形成接触孔;
先于形成绝缘膜的步骤和/或迟于形成接触孔的步骤，至少在所述接触孔的底部上形成高熔点金属的硅化膜;
先于形成绝缘膜的步骤和/或迟于形成接触孔的步骤，至少在位于接触孔底部的所述硅化膜上形成抗扩散膜;
通过化学汽相淀积法采用有机铝化合物气体淀积含有铝的金属，从而在所述接触内形成含有铝的栓塞;及
在所述绝缘膜上形成含有铝的金属布线，通过所述栓塞、抗扩散膜和硅化物膜使金属布线电气连接到所述导电区。
根据本发明，所述抗扩散膜可以先于或迟于形成接触孔而构成。在本发明方法的推荐实施例中，所述抗扩散膜是简单地借助于接触孔由氮化的硅化物膜构成。
实际制造半导体器件时，在单个绝缘膜内构成有多个接触孔，并且在某些情况下，这些接触孔的深度有差别。根据本发明，甚至在这种情况下，也能形成具有优良特性的栓塞。这就是说，根据本发明，在绝缘膜上形成具有不同深度的多个接触孔之后，进行选择性Al  CVD工艺，形成含有铝的栓塞，在这个时间周期内，即使最深的接触孔也完全填充了栓塞。然后在浅的接触孔处，栓塞从绝缘膜的表面上伸出。根据本发明，采用化学的机械的抛光除去从该绝缘膜表面突出的栓塞部分，从而得到一个平坦的表面。
根据本发明的又一方面，制造带有接触结构的半导体器件的制造方法包括下列步骤：
制备具有表面的半导体基底;
在所述半导体基底的表面上形成导电区;
在所述导电区上形成绝缘膜;
在所述绝缘膜内形成接触孔;
通过在渗氮气氛下加热半导体基底的表面，实现在对地绝缘膜表面上端接悬挂键（dangling  bonds）的氮化处理;和
通过选择性化学汽相淀积法采用有机铝化合物气体淀积含有铝的金属，以便在所述接触孔内形成含有铝的栓塞。
图1A-1D表示已有的半导体器件的接触结构的制造方法中连续步骤的剖面图;
图2表示已知接触结构的剖面图;
图3A和3B是描述具有本发明功能的试验品的接触结构的剖面图和平面图;
图4A-4D表示本发明方法的第一个实施例各步骤的剖面图;
图5是表示接触孔的直径和缺陷百分率之间关系的曲线图;
图6A和6B表示不同形状的接触孔的剖面图;
图7A-7D表示本发明方法的第二个实施例各步骤的剖面图;
图8A-8D表示本发明方法的第三个实施例各步骤的剖面图;
图9A-9G表示本发明方法的第四个实施例各步骤的剖面图;
图10是代表TiSi2膜厚度和漏电流之间关系的曲线图;
图11是说明核子发生比重改善情况的示意图;
图12A-12G表示本发明方法的第五个实施例各步骤的剖面图;
图13A-13C表示本发明方法的第六个实施例各步骤的剖面图;
图14，15和16说明本发明的接触结构的三个实施例的剖面图;
图17A-17F表示本发明方法的第七个实施例各步骤的剖面图;
图18A-18E表示本发明方法的第八个实施例各步骤的剖面图;和
图19A-19E表示本发明方法的第九个实施例各步骤的剖面图。
图4A-4D是说明制造半导体器件的方法的第一实施例各步骤的剖面图，该半导体器件带有连接MOSFET的漏区到金属布线的接触结构。这个半导体器件包括一个具有一表面的P型硅基片21，在该表面上形成一场氧化膜22，用于将形成在P型阱23内的晶体管与相邻的阱绝缘。这个场效应晶体管包括一栅氧化膜24，其上形成有多晶硅的栅电极25。在构成侧阱26之后，将砷（As）扩散到P型阱23内，从而构成N+源区和漏区27和28。在这一过程中，As也扩散到多晶硅栅电极25内。源区和漏区27和28之间及和P阱23之间的结的深度约为0.12μm。接着，采用常规的Ti硅化法（Salicide）在多晶硅栅25和源区及漏区的整个表面上形成硅化膜TiSi229a-29c。这些硅化膜29a-29c的厚度约为70nm。
然后，一个由氧化硅SiO2制构成的中间层绝缘膜30形成在硅基片21的表面上。这个中间层绝缘膜30的厚度约为1μm。接着，在绝缘膜30上形成图中未示出的光刻胶并采用光刻工艺构图。下一步，采用活性离子蚀刻法（RIE）有选择地除去该绝缘膜30，形成直径为0.5μm的接触孔31，此时光刻胶用作图4B中所示的掩膜。在接触孔31的底部，暴露出高熔点金属29c的硅化膜。除去光刻胶后，使二甲氢化铝（DMAH）气体流过硅基片的表面，于是如图4c所示，一个铝插塞32选择性地淀积在接触孔31内，这个栓塞32是由单一铝晶粒构成的。
根据本发明，可以采用其他有机的铝化合物取代DMAH，它们例如是三甲胺铝烷，二甲乙胺铝烷，三乙胺铝烷、三异丁基铝，三甲铝和DMAH和三甲铝的分子间化合物。
不过，除了DMAH之外，通过提供含铜的气体，例如环戊二烯基.三乙磷化氢铜，可淀积出铝铜合金。此外，也可通过提供含杂质成分的气体选择性地淀积铝合金，例如Al-Ti，Al-Si，及Al-So，所述气体有助于改善铝膜的质量。
下一步，在具有栓塞32的基片21上形成厚度为0.8μm的Al-Cu合金膜，然后采用RIE法将Al-Cu膜绘制到金属布线33，使得如图4D所示，通过铝栓塞32和硅化膜29c，将该Al-Cu合金金属布线33电气连接到漏区28。最后，为了稳定该晶体管性能，将基片21在氮和氢的混合气氛下加热到450℃，并保持该温度30，分钟之后，测量该接触结构的特性参数。
在本实施例中，栓塞32在接触孔31中形成的过程可以仅用选择性CVD工艺实现，在该工艺中DMAH气体流过基片表面。因此，传统工艺需要在整个基片表面上沉积Ti/TiN膜的金属粘附膜，再在Ti/TiN膜的整个表面上形成钨膜，最后对钨膜腐蚀到底。按照本发明方法，上述复杂的工艺不再需要采用，栓塞的构成相当简单。
此外，在本发明的实施例中，可以在接触孔引内构成栓塞32，而不必考虑该接触孔的形状。也就是说，即使接触孔31具有图6A所示的反尖锥形或它的直径如图6B所示特别小的情况，铝仍能有效地沉积在该接触孔内。
本发明人已采用两种试品进行了下述试验，以便证实本发明的效果。在第一种试品中，接触孔的直径范围为0.4μm-1.6μm，同时扩散层和高熔点金属硅化膜的面积和形状保持不变。值得注意的是，通过调整接触孔的数量，使接触表面的总面积保持不变。在第二种试品中，在Al-Cu合金膜下面形成由TiN构成的厚度为100nm的抗扩散膜。应注意，总接触表面积与金属布线的面积之比设定的常数，例如为1/50。此外，接触孔的掩膜图形设定为矩形，并且尺寸小于0.8μm的接触孔基本上为环形，直径不大于0.8μm，而大于1.2μm的接触孔大致为矩形。
图5表示代表触点损坏百分率和接触孔的尺寸之间关系的曲线。这里，纵轴表示试品的缺陷百分率，即指412个试品中触点损坏或损伤的比例。我们也制造采用在整个基片表面上淀积钨膜形成钨栓塞的标准样品，该样品的接触孔尺寸为0.8μm。测量试品的漏电流若大于该标准样品的平均漏电流值，如此重复测30次，则可判定该试品的触点损坏。应注意，当计算漏电流的平均值时，应排除掉那些重复30次其漏电流大于平均值的试品。标准样品的损坏百分率约为3%，这主要是由于扩散层形成过程和硅化形成过程产生的。
图5中曲线A表示没有形成抗扩散膜的试品的损坏百分率，曲线B表示已形成抗扩散膜的试品的情况。如曲线A所示，即使没有形成抗扩散膜，当接触孔的直径小于0.8μm时，其损坏百分率也是很小的。但是当接触孔的直径变得大于0.8μm时，损坏百分率急剧增加。其原因在于，当接触孔的直径不大于0.8μm时，栓塞是如图4c所示由单一铝晶粒形成的，因此硅和铝原子只能以相当低的速度运动。反之，当接触孔直径超过0.8μm时，栓塞是如图3A所示由许多铝晶粒形成的，硅原子沿着已形成的栓塞的晶粒边界极易运动。因此在形成栓塞32后，为了改善晶体管特性将该基片加热到350℃以上，采用CVD法在金属布线上形成绝缘膜，硅原子从扩散层28经由硅化膜29c被吸入栓塞32，因为这些硅原子可自由地在硅化膜内运动，并且可沿着栓塞32的铝晶粒的边界运动。以此方式，铝原子如图3A中实线箭头所示从扩散区28移向栓塞32，其结果在扩散层28内形成腾空的晶格内位，这些铝原子如图中虚线箭所示从栓塞32移入这些腾空的晶格内位中。
实际上，当由铝或铝合金制成的金属布线33形成在绝缘膜11上时，从扩散层28沿着构成金属布线33的铝晶粒的晶粒边界已大量吸入硅原子，正如图3B的平面图中所示。因此，在P阱28内，除了扩散层以外，形成大的腾空晶格内位，且渗入大部分基片内，于是大量的铝原子侵入这些腾空的晶格内位。在这种方式中，P阱28内部形成一个大尖峰19，这种可能导致结漏。
在这种情况下，接触性能变劣化。应注意，在某些接触孔小于0.8μm的试品中，损坏百分率略高于标准样品的情况。如果分析这些损坏的试品，发现一些试品的栓塞是由许多铝晶粒形成的。其原因在于，当实行选择性AlCVD过程中，杂质保留在TiSi2膜的表面上，从而形成铝晶粒，同时这些杂质用作形成晶粒的核子。因此，如果进一步清洁该基片，损坏百分率将会降低。
如曲线B所示，如果在Al-Cu合金膜下面形成了抗扩散膜，当接触孔尺寸不大于0.8μm时，与没有抗扩散膜的情况相比，损坏率进一步降低了。即接触孔尺寸大于0.8μm，损坏率的增加也小于曲线A。这就是说，如果在栓塞和Al-Cu金属布线之间形成该抗扩散膜的活，硅和铝原子的运动则被限制到扩散区和栓塞内，即使在插塞内形成了铝晶粒边界，也不会产生大的尖峰，于是避免了触点的损坏。
发明人还制造了一些试品，其中栓塞是用选择性Al  CVD法直接淀积到扩散区上。这些试品的损坏率高于90%。其原因是在淀积铝过程中，铝原子直接与扩散区发生反应，导致产生很大的尖峰。
从上述实验发明人发现，如果限制接触孔的尺寸不大于0.8μm，损坏百分率能显著降低，而且通过在栓塞和金属布线之间设置抗扩散膜可进一步降低该损坏率。
将0.7重百分比的硅引入金属布线内，制成由AlSiCu合金构成的金属布线，可以代替无抗扩散膜降低试品的损坏率，降低的程度基本上与采用抗扩散膜的试品相同。这个0.7重量百分比的值超过了固体溶化极限（450℃），使得尽管在栓塞内形成了晶粒边界，但铝和硅原子不能够从AlSiCu金属布线中出来或进去，因而不会形成大尖峰，当所添加的硅超过该固体溶化极限，也就不会发生触点损坏现象。但是由于加热可能会使硅晶粒淀积在金属布线内和/或在栓塞里。在具有精细结构的半导体器件中，淀积在位于接触孔底部的硅倾膜表面上的硅晶粒可能使接触电阻增加，使可靠性劣化。类似地，通过向栓塞内引入硅，可使包括抗扩散膜的试品的损坏百分率更进一步降低，在这种情况下，注意只允许包含在接塞内的硅沉积到硅化膜的表面上。因此接触电阻只有一点增大。而在没有抗扩散膜而采用AlSiCu合金金属布线的试品情况下，由于硅能在铝中快速运动，在几十微米长的金属布线中所含的所有硅均能淀积到硅化膜的表面上。因此，接触电阻会大大增加。
在上述试验中，方形掩膜图形用于形成接触孔，不过根据本发明，也可以使用矩形的掩膜。在这种情况下，只要接触孔的面积不大于0.7μm2，特别是π×（0.8/2）2＝0.5μm2，则损坏百分率仍是很小的。
另外，在上述试验中，采用硅化（Salicide）方法形成TiSi2膜用作高熔点金属的硅化膜，不过也可用其他类似材料。例如，用溅射法在整个基片表面上形成TiSix膜后，利用刻蚀除去不需要的部分，或者TiSix膜可只形成在扩散区和多晶硅栅是电极上，所用方法是对TiCl4和SiH4的混合物进行选择性CVD处理。注意由溅射法或CVD法所形成的在硅化膜中的硅与金属之原子比例不能加以准确控制。我们称这种硅化物为MSix（M：金属）。另外，可以通过CVD或溅射法形成其他高熔点金属的硅化物，例如VoSix，WSis和TaSix。但是，采用硅化法形成的TiSi2膜是最优秀的，因为它的生产步骤数量最少。此外，类似于TiSi2膜，采用硅化法还可形成CoSi2、NiSi和PtSi膜。在高速逻辑集成电路中使用这些含有TiSO2的硅化物是可取的，因为这些硅化物比之其他诸如WSix，TaSix和MoSix的硅化物具有小得多的电阻系数。注意由于在这些硅化膜中硅和铝原子能快速运动，因此本发明的接触结构适于制作具有优异电气性能的半导体器件。
抗扩散膜可采用高熔点金属氮化物制成，例如TiN，WN，TaN，ZrN和HfN，及高熔点氧化氮金属，如TiON，还有高熔点金属硼膜，如TiB。在上述试验中，接触结构连接到N+扩散区，但根据本发明，该接触结构也能由连接到P+扩散区而形成。
图7A→7D表示本发明制造接触结构方法的第二个实施例各步骤的剖面图。在这个例子中，与第一实施例中相同的部件采用与图4A-4D中相应部件一样的符号，并且有关的详细说明不再赘述。
在上述实施例中，硅化膜直接形成在该半导体基片表面上的扩散区上，根据本发明，它也能嵌入多晶硅膜或外延生长的硅膜上，所述膜位于扩散区和硅化膜之间。在这种情况下，该外延生长的硅膜和多晶硅膜应是高度掺杂的，而且与扩散区具有同样的传导类型。在上述例子中，连接金属线路的接触结构是接到MOSFET的漏扩散区，但按本发明，也能制成用于其他器件的接触结构。例如，接触结构可制成将金属布线接至一个双极晶体管的发射极扩散区。
类似于第一实施例，MOSFET形在硅基片21上。采用RIE将绝缘膜30形成在基片21上，并且在该绝缘膜内形成接触孔31，从而使硅化膜29c如图7A和7B所示暴露在接触孔31的底部。接着，将该基片放在氨气氛下加热到800℃，持续1分钟，进行快速热氮（RTN）处理，使暴露在接触孔31底部的硅化膜表面29c选择性地变成由TiN构成的氮化膜35，如图7c所示。下面，让DMAH气体流过基片表面，使铝选择性沉积在氮化钛膜35上，如图7D所示形成栓塞32。在绝缘膜30上可提供金属布线，以便连接到栓塞32上。
在第二个实施例中，接触孔31的大小不必限定小于0.8μm，即该接触孔可具有任何所需的尺寸。这就是说，即使栓塞32是由多个包含晶粒边界的铝晶粒形成，在硅化膜29c和铝栓塞32之间所形成的TiN膜35用作抗扩散膜，因而在硅基片21内硅原子的运动受到这个膜的阻碍。从而有效避免了在阱23内形成尖峰。实验证明，第二实施例的接触结构的损坏百分率非常小，与标准样品的损坏率几乎相同，因此进一步改善了MOSFET的可靠性。
在上一实施例中，硅化膜的表面经氮化处理形成由高熔点金属氮制成的抗扩散膜，根据本发明，也可用其他材料构成抗扩散膜。例如对硅化膜表面进行硼化处理形成由高熔点金属硼构成的抗扩散膜，硼化过程是在含有如B2H6的气体的硼气氛中进行的。
图8A-8D表示本发明用于制造接触结构的方法的第三实施例各步骤的剖面图。在这个实施例中，凡是与前述实例相同的部件均采用与前面实施例中相同的标号。在本实施例中，如图8A在硅基片21上形成源区和漏区27和28后，绝缘膜30如图8B所示形成的基片21上，但在源区和漏区上没有形成硅化膜。之后，接触孔31形成在绝缘膜30内，将漏扩散区28暴露在接触孔31的底部，下一步，将TiCl4和SiH4的混合物流过被加热至750℃的基片21上，使由TiSi2构成的硅化膜37淀积，并可选择地沉积在漏扩散区28的暴露的表面上。该硅化膜37的厚度约为100nm，之后，基片21进入RTN工艺，如图8C所示，硅化膜37的表面变成一氮化钛膜38，下一步，采用Al CVD选择性法，如图8D所示，使DMAH气体流过基片表面，并在接触孔内形成铝栓塞32。
第三个实例可取得与第二个实例同样的效果。即在漏极区28和铝栓塞32之间的TiN膜38可用作抗扩散膜，因此能有效地防止硅原子从漏区运动到栓塞内或金属布线内，而且不从考虑接触孔31的尺寸大小。
在第二个实施例中，氮膜35的厚度受到高熔点金属硅化膜29c厚度的限制。如果晶体管已小型化，则扩散区的厚度也变薄，硅化膜的厚度也更薄。因此，第二个实施例不能提供高度微型化的晶体管。而在第三个实施中，高熔点金属硅化膜37的形成可以与晶体管的尺寸无关，因此第三个实施例可提供高度小型化的晶体管。
根据本发明的第三个实施例，硅化膜37只形成在漏极扩散区28的暴露的表面上，不过也可采用硅化法在整个扩散区表面上形成硅化膜，然后，绝缘膜可沉积到硅化膜的暴露部分上，并且在其上形成接触孔，接着，TiSi2可选择性地沉积在高熔点金属硅化膜的暴露的表面上。采用这种改进，可降低源区和漏区的电阻，从而可获得高速工作的性能。还可作进一步变化，该硅化膜可局部形成在扩散区上，然后在形成绝缘膜和接触孔之后，TiSi2可选择性地淀积在该硅化膜的暴露表面上。在这些情况下，在扩散区上的硅化膜可由不同于TiSi2的其他硅化物形成，例如CoSi2。并且在接触孔里沉积的TiSi2膜的厚度也可减小，使所有淀积的TiSi2膜变为TiN膜。
在第三个实施例中，采用氮化TiSi2膜选择性沉积在接触孔内形成抗扩散膜之后，通过选择性Al CVD工艺构成栓塞。可是，如果接触孔的尺寸不大于0.8μm，就不总是象第一个实施例那样必须形成抗扩散膜。即使在这种情况下，也可以制成具有优良接触性能的接触结构。
在本发明方法的上述第二和第三实施例中，高熔点金属硅化膜须经过渗氮工艺以形成抗扩散膜。现在将说明这种渗氮工艺的几个实施例。
图9A-9G表示本发明方法的第四个实施例各步骤的剖面图。在这个实施例中，接触结构也用于将FET的漏极扩散区连接到金属布线上。
如图9A所示，在硅基片41的表面内形成有P阱43和用于隔离电子器件的场氧化膜42。在该硅基片41的表面上，还形成有氧化硅的栅绝缘膜44和多晶硅的栅电极45。在栅电极45的侧表面上形成一侧壁46后，砷掺入扩散到阱43内，形成N+源区和漏区47和48。在这些扩散区和阱之间的结的深度约为0.15μm，然后，采用常规的硅化钛工艺在多晶硅栅电极45、源极和漏极区47和48上形成硅化钛膜49，如图9B所示，该硅化钛膜49的厚度约为75nm。
下一步如图9c所示，在该基片表面上形成厚度为1.2μm的SiO2绝缘膜50，接着采用众所周知的光刻法用光刻胶在绝缘膜50内形成接触孔51，如图9D所示。应注意硅化钛膜49暴露在接触孔51的底部上。
除去光刻胶后，将基片41放入真空室内，硅化钛膜49的暴露表面经过渗氮工艺处理形成氮化钛（TiN）膜52，在本实施例中，真空室的压力保持在10托，该基片在-甲基肼气氛中快速升温到700℃，持续1分钟。这样形成的氮化钛膜52的厚度为5nm或更多，这个厚度对于抑制硅化钛与铝的化学反应是足够的。即硅化钛膜52的作用相当于抗扩散膜。
在完成上述渗氮工艺之后，将该基片放入真空室，以便形成铝膜。在该室内，DMAH气体流过基片41的表面，并且采用选择性铝CVD法使铝栓塞53选择性地淀积在接触孔51内，如图9F所示。接着，在绝缘膜50上形成一层厚度为0.9μm的Al-Cu合金膜，这个Al-Cu合金膜连接铝栓塞53，之后将Al-Cu合金膜制成互连图案，形成图9G所示的Al-Cu合金布线54在氢气氛下加热至450℃，保持30分钟，然后测量接触性能。
在本实施例中，渗氮工艺的进行使一用基肼，但本发明可利用其他含有氨、联氨和烷基阱气体的氮将硅化钛变成氮化钛。实验已证明，将基片放在含有氨的气氛中迅速加热可获得很好的效果，加热温度范围为800℃-900℃，压力为8托，加热时间不超过60秒，尤其当基片加热温度超过850℃时，可以形成氮化膜，它能有效地起抗扩散膜作用，因此能防止硅化钛和铝之间发生反应。进而如果由氮或氨产生高频等离子区，则在300°-450℃的较低温度下加热基片可得到相同的优异效果。
在这种情况下，真空室的压力保持不大于10托。试验还证实了TiN膜的厚度可由加热温度和时间控制调整，如果TiN膜的厚度不小于2nm，最好不小于5nm，就能获得足够的抗扩散效果。在这种情况下，硅化钛膜厚度不小于25nm就足够了，因此，上述厚度足以防止铝的扩散。
在上述实施例中，在形成绝缘膜和接触孔之后，暴露在接触孔底部的硅化膜表面变成氮化膜，不过按本发明，也可在形成绝缘膜和接触孔之间改变硅化膜的表面。可是在这种情况下，渗氮条件必须改变，应增加氮膜的厚度，因为有些氮膜在用于构成接触孔的干腐蚀过程中将被刻蚀。这样会增加漏极和源极区的电阻，因为渗氮处理会减少在MOSFET的接触区和沟道区间的硅化膜的厚度。
图10为表示TiSi2膜的厚度和接触漏电流间关系的曲线图，其中TiN膜的厚度取为参数。从图10人们可看出，接触漏电流主要取决于TiN膜和TiSi2膜的厚度。如果没有形成TiN膜，会产生相当大的接触漏电流，但是当TiN膜形成时，即使该膜很薄，接触漏电流可减小。特别是，当所形成的TiN膜的厚度大于2nm，则使TiSi2膜的厚度大于25nm，就能显著减小接触漏电流。应注意TiN膜的最大厚度取决于TiSi2膜的厚度，一般来说TiN膜的最大厚度约50nm。
图11是表示Al  CVD期间所产生的铝核子的数量的曲线，分别为未处理、用联氨、氨和等离子氨处理的情况下绝缘膜上的选择率的非连续变化。已证明，采用氮化处理可基本避免选择率的断裂现象。考虑到采用氮化处理终止存在于该绝缘膜表面上的悬挂键。但是在氮化处理期间氧含量必须小于100ppm，因为如果氧含量大于100ppm，铝核子的产生将增多。
图12A-12G表示本发明方法的第五个实施例各步骤的剖面图。图12A和12B中所示的步骤完全与图8A和8B所示的第三个实施例的步骤相同，而与第四个实施例相同的部件采用相同的符号。在本例中，在绝缘膜50中形成接触孔51之后，除去该光刻胶，将基片放入真空室内，采用如图12c所示的光学准直溅射法在该基片的表面上形成厚度为100nm的Ti膜60，接着，将该基片在氮气氛下加热到800℃，持续30秒之久，然后借助于硫酸和氢过氧化物溶液的混合剂除去未起反应的钛。以这种方式，如图12D所示在接触孔51的底部形成硅化钛膜61。
再将该基片41放入真空室，在存在一甲基肼气体的10托气压下快速加热。在加热过程中，将硅化钛膜61渗氮，形成如图12E所示的氮化钛膜62。渗氮处理的进行温度为700℃，持续一分钟，压力为10托，之后所形成的TiN膜62的厚度大于5nm。这个厚度中以能够阻止硅化钛和铝之间发生反应。
接着将该基片放入真空室，让DMAH气体流过基片表面，以便在接触孔51内形成如图12F所示的铝栓塞53，形成的方法是利用有机铝化合物气体实行选择性CVD法。然后一个0.9μm厚的Al-Cu合金膜沉积在绝缘膜51上，该合金膜制有互连图形，与金属布线54相连，该金属布线径由铝栓塞53，TiN膜62和TiSi2膜61连接到漏极区48。最后在450℃氢加热处理30分钟，测量该接触结构的性能，试验证明，这种接触结构具有与第四个实施例相同的优良特性。
图13A-13D是本发明方法的第六个实施例各步骤的剖面图。在本实施例中，接触结构用于连接上边和下边的金属布线，这是通过在中间层绝缘膜内的接触孔中形成的栓塞实现的。下边的金属布线73由厚度为50nm的TiN膜71和厚度为800nm的Al-Cu膜72构成。在下边的金属布线71上形成中间层绝缘膜74，然后接触孔或经孔75如图13A所示形成在该绝缘膜内。在接触孔75的底部，TiN膜71是暴露的。下一步在除去光刻胶后，基片被引入真空室，在等离子氨中经受表面处理或氮化处理。该表面处理的温度为350℃，压力为0.5托，而氨气在300WRF电源下激活，电源的频率为13.56MHZ。
下一步，该基片引入真空室，形成铝栓塞。在真空室内，DMAH气体从基片上流过，使铝选择性地沉积在接触孔75内，形成图13B所示的铝栓塞76。然后，如图13c所示，一个厚度为0.9μm的Al-Cu合金膜77淀积到中间层绝缘膜74上，这个Al-Cu合金膜被制成图案，形成上边的金属布线通过铝栓塞76使上边的金属布线与下边的金属布线71相连接。使基片在450℃下保持30分钟，完成氢加处理后，测量其性能。可以看到，这种接触结构也具有出色的接触性能。
在本实施例中，采用激活的等离子氨进行渗氮处理，不过根据本发明，渗氮处理也可在一甲基肼气氛环境下的400℃温度上进行。在这种情况下，暴露在接触孔75底部的TiN膜没有变成氮化钛，而中间层绝缘膜74的表面和接触孔75的内壁受到渗氮处理，从而改善了选择性Al  CVD工艺的选择率。在这种特例中，这种表面处理也称为渗氮处理，尽管TiN膜71暴露的表面并未渗氮，也可以使用钛或硅化钛膜作为TiN膜71的替代物。这种情况下，钛或硅化钛膜的表面变为氮化钛。
在已介绍的各实施例中，接触结构作用在硅基片表面内的扩散区上，不过本发明也可用于形成与其他诸如MOSFET的栅电极这样的电子发送区的连接。图14，15和16表示几个这种改变的实例的剖面图，即在栅电极的中心处形成触点。
图14中，栅电极81的形成是将高度掺杂的多晶硅和绝缘膜82形成在硅基片83的表面上，在绝缘82内，具有接触孔84，在孔底部形成硅化膜85和高熔点金属的氮化膜86，而在接触孔84的其余空间由铝栓塞87所占满。在该绝缘膜82上，还形成一含有铝的金属布线88，它与插塞87连接。本实施例的接触结构可采用与图8A-8D所示的相同方法制造。
在图15所示的例子中，栅电极是由高度掺杂的多晶硅膜81构成的，高熔点金属硅化膜89置于多晶硅膜81上。因此，在绝缘膜82内的接触孔84的底部上，该硅化膜89是暴露的。接着进行渗氮处理，将硅化膜89的裸露表面变为高熔点的氮化膜90。之后，采用选择性Al  CVD在接触孔84内形成铝栓塞87。这种方法与图9A-9G所示的方法相同。
图16表示又一个实施例，其中栅电极91由高熔点金属硅化膜，例如WSix，MoSix和TaSix形成。在绝缘膜82中内形成接触孔84之后，一个TiSi2膜选择性地沉积在暴露于接触孔底部的硅化膜91的表面上，接着所有已淀积的TiSi2膜变成TiN膜92。之后采用选择性AlCVD法在接触孔84内形成一铝栓塞87。
在这个实例中，硅化膜本身是栅绝缘膜上的导电层。在上一个实施例中，所有淀积在接触孔内的TiSi2膜均变为TiN膜。不过根据本发明，也可以保留TiSi2的底部不变。
如图14，15，16中所示，这些接触孔不是形成在栅绝缘膜上，而是在场氧化膜上。在最近的MOS晶体管中，为使其尺寸最小化，这些接触孔的位置非常靠近栅绝缘膜。例如，在具有0.5μm特性尺寸的半导体器件中，从场氧化边界到接触孔中心的典型横向距离为0.7μm。铝原子可以相当短的时间经过如此小的距离跑到硅化膜或多晶硅膜内。因此，本发明的接触结构主要致力于提供具有良好电特性的半导体器件。
在制造实际半导体器件的情况下，在绝缘膜上同时形成一批接触孔，并且同时采用选择性Al  CVD法填充栓插塞。这样，这些接触孔可具有不同的长度。此外，绝缘膜的表面不是平面，在本发明方法中，即使在这种实际要求下，也能精确地和可靠地生产出这些接触结构。下面将说明这种方法的几个实施例。
图17A-17F是本发明方法的第六个实施例各步骤的剖面图。请注意，图17A-17F的平面与图15的平面相垂直。
如图17A所示，有一个较厚的用于使元件相互隔离的场氧化膜102形成在硅基底或基片101的表面上。在该MOSFET的栅极处形成一个薄的栅氧化膜103，在该膜上沉积有多晶硅膜104，而在该多晶硅膜104的侧面上形成由氧化硅制成的侧壁105。接着，通过扩散形成源区和漏区106和107，同时多晶硅膜104和侧壁105用作离子注入的掩膜。采用这种方式，源和漏区可以自校直方式形成。应注意可形成公知的轻掺杂漏（LDD）结构。在形成栅电极104和侧壁105期间，也形成另一个由高度掺杂的多晶硅膜108构成的栅电极，及在场氧化膜102上的侧壁109。应注意到，如图15可看出，栅电极108延续到栅氧化膜，并且栅氧化膜和接触孔115之间的距离较小。下一步采用众所用知的硅化（salicide）法在多晶硅膜104和108表面上及源区和漏区106和107表面上形成硅化钛膜110，111和112，113。
然后采用CVD法在硅基片102表面上形成厚度为100nm的氧化铝膜，及厚度为1300nm的BPSG（硼磷酸硅化物玻璃）膜。接着将基片在800℃下加热30分钟，得到绝缘膜114，由于基片表面具有凸起和凹处，因此绝缘膜114的表面不是平的。为了使绝缘膜114表面平整，采用含有KOH的粘合液进行常规的化学机械抛光处理，对该表面抛光或刻蚀。在进行CMP过程中，在源和漏区上的绝缘膜厚度减少到120nm。这种CMP法描述在4944836号美国专利说明书中，下一步采用众所周知的光刻和干腐蚀工艺，在绝缘膜114内如图17B所示形成接触孔115和116。由于绝缘膜114的厚度是变化的，则这些接触孔115和116具有不同的深度。即栅电极上的接触孔115小于扩散区上的接触孔116。在接触孔115和116的底部分部有暴露着的硅化钛膜111和113。
接着对基片在氨气氛下进行RTN处理，在孔115和116底部暴露着的硅化钛膜111-113的表面变为氮化钛，形成TiN膜117和118，正如图17c所示。然后用DMAH气体进行选择性Al CVD工艺，将铝选择性沉积到TiN膜117和118上，从而在接触孔115和116内形成铝栓塞119和120，见图17D。在本实施例中，所述选择性Al CVD的持续时间周期是这样的，即最深的接触孔也能充分地注满铝。于是在浅的接触孔处，铝高出该绝缘膜114的表面约0.4μm。接着，采用含有H2O2和H3PO4的粘合剂进行CMP处理，以便除去该凸出的铝119。这种CMP法描述在5209816号美国专利说明书中，采用这种方式，可以获得如图17E所示的铝栓塞119和120，它们的表面与绝缘膜114的表面完全持平。接着铝合金膜淀积在绝缘膜114上，被形成互连图形的所需形状，从而构成金属布线，布线线路之一121经由栓塞119连接栅电极108，另一布线122通过栓塞120连接漏区107。
在本例中，在变平绝缘膜表面后，形成了接触孔115和116，不过根据本发明，也可在变平该绝缘膜114之前形成这些接触孔，接着可成铝栓塞119和120，再变平该绝缘膜114。在这种情况下，在形成铝栓塞前，各接触孔深度相同。这样可进行选择性Al  CVD，使所有的接触孔完全注满铝。接着可用含有醋酸的粘合剂进行CMP，完成对BPSG膜114和铝栓塞表面的抛光。
在一些半导体器件中，在晶体管和金属布线之间可能还构成其他布线，例如高度掺杂的多晶硅布线;由一组高度掺杂的多晶硅膜，和硅化膜，例如SWix膜，MoSix膜，TaSix膜和TiSix膜构成的硅化物线路;由TiN膜等构成的金属化合物线路;由W膜、MO膜和Ta膜构成的高熔点金属布线。这个晶体管、这些布线和铝布线是由绝缘膜实现电气绝缘的，在绝缘膜中形成有接触孔。这些接触孔可完全地或部分地注满铝。如果要形成铝栓塞，以便将布线与其他布线相连接，则与连接电极和铝布线的接触孔相比较，这里的接触孔的深度要浅些，为此将铝栓塞的顶部凸出部分抛光的工艺在这里更为重要。
图18A-18E表示本发明方法的第七个实施例各步骤的剖面图。在这个实施例中，与前一个实施例相同的部件标以与图17A-17F中所用标号相同的符号，并且有关的详细说明予以省略。
在硅基片101上形成场氧化膜102和栅氧化膜103之后，在基片内掺入带有杂质的多晶硅膜131，并用CVD法沉积，厚度为200nm，接着采用溅射法连续形成厚度为30nm的Ti膜132和厚度为70nm的TiN膜133，再用CVD法沉积形成如图18A所示的厚度为100nm的氧化硅膜134。
接着，将基片在750℃下加热30秒钟，使Ti膜132与多晶硅膜131发生反应，形成TiSi2膜135（见图18B）。然后，通过光刻法和干蚀刻将一组多晶硅膜131，TiSi2膜135，TiN膜133和SiO2膜133形成图案，构成如图18B所示的栅电极136和137。在本实施例中，栅电极136形成在场氧化膜102的表面上，栅电极137形成在硅基片101的表面上。在硅基片101上淀积氧化硅膜之后，利用干蚀刻法在栅电极136和137的侧面上形成侧壁138。
在该基片的整个表面上，采用溅射法形成WSix（X＝2.7）膜139，之后进行离子注入将掺杂剂引入WSix膜内。接着，采用溅射法将厚度为70nm的TiN膜142淀积到WSix膜139上，采用CVD再将SiO2膜143淀积在其上。之后进行光刻和干蚀工艺，以布线图案装饰一组WSix膜139，TiN膜142和SiO2膜143，进一步在850℃温度下加热该基片30分钟，以使掺杂剂扩散到硅基片102内，形成哪图18c所示的源区和漏区140和141。这种形成源区和漏区的方法描述在由C、T、Liu等人所著的1993年的“Technical  Digest  of1993  Internatioual  Electron  Device  Meeting”中第93页上。
下一步，进行CVD法和CMP法，以便形成绝缘膜114，接着在该绝缘膜上如图18D所示形接触孔115和116。这个蚀刻工艺是采用CHF3和CF4气体在50m托压力下进行的，TiN膜133和142的表面分别暴露在接触孔115和116的底部。然后，让DMAH气体流过基片的表面，从而在接触孔115和116内部分别可选择地沉积成铝栓插塞119和120。最后，在绝缘膜114上如图18E所示形成铝布线121和122。
在本实施例中，TiN膜133在加热过程中用于防止钛的氧化或氮化，这种现象是与多晶硅膜起反应时易发生的，这些膜可以如下形成，即由元素周期表中第Va和VIa类族中如W，MO，N和Ta中，组成诸如WN，MON，ZrN，HfN和TaN的高熔点金属氮，诸如TiON的高熔点金属氧化氮，诸如TiB的高熔点金属硼，和Va和VIa类族中的高熔点金属。
在WSi上的TiN膜142用于防止在加热期间掺杂剂的过度扩散，以便形成源区和漏区。在这个实施例中，用作抗扩散膜的TiN膜形成在整个TiSi2膜上。可是，也可以不必经过500℃以上的高温在形成接触孔以后形成该抗扩散膜。因此，有可能同时构成将栅电极或扩散区连接到上边的金属布线的接触结构和将下边的和上边的铝布线连接的接触结构。
在上述说明的各实施例中，用于扩散区的接触结构正好形成在该扩散区上，不过按照本发明，也可以将用于扩散区的接触结构形成在场氧化膜上。这样一种实施方式将参照图19A-19E加以说明。
如图19A所示，在硅基片102上形成场氧化膜102和栅氧化膜103后，进行CVD工艺，淀积出高度掺杂的厚度为200nm的多晶硅膜131，接着用溅射法形成厚度为150nm的WSix（X＝2.7）膜151，进一步采用CVD淀积形成厚度为1001nm的氧化硅膜134。
接着采用常规的光刻和干蚀工艺使一组多晶硅膜131，SWix膜151和SiO2膜134形成在连图形，从而在场氧化膜102上形成栅电极136，及在硅基片101上形成栅电极137，如图19B所示。接着由氧化硅构成的侧壁138形成在栅电极136和137的侧面上。
下一步，利用溅射法在基片上沉积出Ti膜和非晶硅膜，将杂质掺入该非晶硅膜内。然后采用光刻和干蚀选择性除去该非晶硅膜，将组件加热到825℃，持续30秒钟，以便使该非晶硅膜与Ti膜起化学反应，形成厚度为85nm的TiSi2膜，接着使用H2SO4和H2O2的混合体除去未起反应的Ti膜，将该组件在850℃温度中加热30分钟，从而在硅基片101表面上形成源区和漏区140和141，如图19c所示。这种形成源区和漏区140和141的方法已由T.Yoshida等人刊登在1993年的“Extdnded Abstracts of1993 Internatioual Conference on Solid State Devices and Materials”第567页上。应该注意：互连图形应这样进行，使TiSi2膜152延伸到场氧化膜102上。
接着，具有一平坦表面的绝缘膜114形成在该基片上，然后在绝缘膜上如图19D所示形成接触孔115和116。在进行这一工艺过程中，该TiSi2膜152的表面是暴露在接触孔116的底部的。下面对该组件实行RTN处理，于是该暴露的TiSi2膜152的表面变成TiN膜153。接着，让DMAH气体流过该基片表面，从而分别在接触孔115和116内选择性淀积成铝栓塞119和120。最后，在绝缘膜114上如图19E所示形成铝导体线路121和122。
在本实施例中，铝栓塞120形成在离开扩散区141的一个部位，因而在由于铝的扩散造成的性能恶化就能进一步减少。不过，如果TiN障碍膜153没有形成在接触孔116的底部，铝原子可经由TiSi2膜152跑入扩散区141。尤其是当接触孔的面积大于0.7μm2时，可明确检测出触点的损坏。

Claims (44)

1、带有接触结构的半导体器件，包括：
一半导体基片，其具有一表面；
至少一个结和栅绝缘膜形成在所述半导体基片的表面上；
一形成在所述半导体基片的表面上的导电区；
一形成在所述传导区上的绝缘膜，
一形成在所述绝缘膜内的接触孔，所述接触孔的面积不大于0.7μm2；
一形成在所述接触孔内，并含有铝的栓塞；
一至少形成在所述插塞的底部的高熔点金属硅化膜；和
一形成在所述绝缘膜上的金属布线，通过所述栓塞和硅化膜使该金属布线电气连接到所述导电区，所述金属布线包含铝。
2、根据权利要求1的半导体器件，其中所述导电区采用形成在结上的扩散区的形式。
3、根据权利要求1的半导体器件，其中所述导电区采用形成在栅绝缘膜上的栅电极形式。
4、根据权利要求3的半导体器件，其中所述栅电极由高度掺杂的多晶硅膜和高熔点金属硅化物中之一形成。
5、根据权利要求1的半导体器件，其中所述高熔点金属硅化膜是由TiSi2，CoSi2，NiSi和PtSi的类族中选择的材料构成。
6、根据权利要求1的半导体器件，其中所述栓塞直接与在接触孔侧壁外的绝缘膜相接触。
7、根据权利要求1的半导体器件，其中所述硅化膜形成在该接触孔底部的整个表面上，
8、根据权利要求1的半导体器件，进一步包括一至少形成在栓塞顶部表面上的抗扩散膜。
9、根据权利要求1-8中任一个的半导体器件，其中所述栓塞由含有硅的铝合金制成，硅的浓度下不低于0.7重量百分比。
10、带有接触结构的半导体器件，包括：
一半导体基片，其具有一表面;
至少一个结和栅绝缘模形成在该半导体基片的所述表面上;
一个导电区形成在所述至少一个p-n结和栅绝缘膜上;
一绝缘膜形成在所述导电区上;
一接触孔形成在所述绝缘膜上;
一栓塞形成在所述接触孔内，并含有铝;
一高熔点金属硅化膜至少形成在该接触孔的底部;
一抗扩散膜至少形成在该接触孔的底部;及
一金属布线形成在所述绝缘膜上，通过所述栓塞，抗扩散膜和硅化膜使金属线路电气连接到所述导电区，所述金属布线含有铝。
11、根据权利要求10的半导体器件，其中所述导电区由位于结上的扩散区形成。
12、根据权利要求10的半导体器件，其中所述导电区由位于栅绝缘膜上的栅电极形成。
13、根据权利要求12的半导体器件，其中所述的栅电极由高度掺杂的多晶硅膜和高熔点金属硅化物中之一构成。
14、根据权利要求7的半导体器件，其中所述高熔点金属硅化膜是由TiSi2，CoSi2，NiSi和PtSi构成的组中选择的材料所构成。
15、根据权利要求14的半导体器件，其中所述抗扩散膜的厚度范围为2nm-50nm。
16、根据权利要求10的半导体器件，其中所述塞在该接触孔的侧壁上与该绝缘膜直接接触。
17、根据权利要求10的半导体器件，其中所述抗扩散膜至少从由Ti，Zr，Hf，W，Ta，Nb和Mo构成的组中选出的下列材料之一构成：氮，氧化氮，高熔点金属硼。
18、根据权利要求10的半导体器件，其中所述硅化膜是在该导电区的整个上表面上形成的。
19、根据权利要求10的半导体器件，其中所述抗散膜仅在该接触孔的底部形成。
20、根据权利要求19的半导体器件，其中所述抗扩散膜由所述硅化膜的高熔点金属氮和硼之一形成。
21、根据权利要求20的半导体器件，其中所述硅化膜仅在该接触孔的底部形成。
22、根据权利要求20的半导体器件，其中所述抗扩散膜的厚度范围为2nm-50nm。
23、带有接触结构的半导体器件的制造方法，包括下述步骤：
制备具有一表面的半导体基片;
在该半导体基片的所述表面上的至少一个结和栅绝缘膜上形成一导电区;
在所述导电区上形成一绝缘膜;
在所述绝缘膜内形成其面积不大于0.7μm2的接触孔;
先于形成绝缘膜的步骤和/或迟于形成接触孔的步骤至少在所述接触孔的底部形成高熔点金属硅化膜;
采用有机铝化合物气体进行化学相淀积工艺，通过淀积含有铝的金属在接触孔内构成含有铝的栓塞;和
在所述绝缘膜上构成含有铝的金属布线，通过所述栓塞和硅化膜使金属布线电气连接到所述导电区。
24、根据权利要求23的方法，其中所述形成高熔点金属硅化物的步骤是在形成绝缘膜的步骤之前，并且所述硅化膜形成在所述导电区的整个上表面上。
25、根据权利要求23的方法，其中所述形成高熔点金属硅化膜的步骤是在形成接触孔的步骤之后进行的，采用选择性化学汽相淀积在所述接触孔内沉积该硅化膜。
26、根据权利要求25的方法，其中所述高熔点金属硅化物是TiSi2，所述选择性化学汽相淀积硅化膜法是利用TiCl4气体和SiH4气体进行的。
27、根据权利要求23的方法，其中所述形成高熔点金属硅化膜的步骤是先于形成绝缘膜的步骤但迟于形成接触孔步骤进行的，并且在形成绝缘膜的步骤完成之后被形成的高熔点金属硅化膜是在所述接触孔内采用选择性化学汽相淀积法沉积该硅化膜而形成。
28、根据权利要求27的方法，其中所述用选择性化学汽相淀积法沉积的高熔点金属硅化膜是由TiSi2构成的，并且所述选择性化学汤相淀积硅化膜通过TiCl4气体和SiH4气体完成的。
29、根据权利要求23的方法，进一步包括至少在所述栓塞顶部表面形成抗扩散膜的步骤，该步骤在构成栓塞之后进行。
30、根据权利要求29的方法，其中所述的形成栓塞的方法步骤完成后，栓塞由含有浓度不小于0.7重量比的硅的铝合金制成。
31、根据权利要求23的方法，其中具有不同深度的至少两个接触孔形成在所述绝缘膜中，并且至少两个栓塞形成在所述接触孔内，使最深的接触孔也足以填满栓塞，然后从绝缘膜的表面将栓塞凸出的部分用化学机械抛光法除去。
32、带有接触结构的半导体器件的制造方法，包括以下步骤：
制备具有一表面的半导体基片;
在所述半导体基片的表面上的至少一个结和栅绝缘膜上形成一导电区;
在所述导电区上形成一绝缘膜;
在所述绝缘膜内形成一接触孔;
先于形成绝缘膜的步骤和/或迟于形成接触孔的步骤，至少在该接触孔的底部形成高熔点金属硅化膜;
先于形成绝缘膜步骤或在形成接触孔之后，至少在该接触孔底部上的所述硅化膜上形成抗扩散膜;
利用有机铝化合气体进行化学汽相淀积，在所述接触孔内通过淀积含有铝的金属构成一含有铝的栓塞;和
在所述绝缘膜上形成含有铝的金属布线通过所述栓塞，抗扩散膜和硅化膜使该金属布线电气连接到所述导电区。
33、根据权利要求32的方法，其中所述形成高熔点金属硅化物的步骤先于形成绝缘膜的步骤完成，所述硅化膜形成在所述导电区的整个上表面上。
34、根据权利要求32的方法，其中所述形成高熔点金属硅化膜的步骤是在形成接触孔之后完成的，采用选择性化学汽相淀积法在所述触点孔洞内淀积成该硅化膜。
35、根据权利要求34的方法，其中所述高熔点金属硅化膜是TiSi2，并且所述选择性化学汽相淀积硅化膜有是采用TiCl4气体和SiH4气体实现的。
36、根据权利要求32的方法，其中所述形成高熔点金属硅化膜的步骤是先于形成绝缘膜但又迟于形成接触孔的步骤进行的，并且在形成绝缘膜之后所形成的高熔点金属硅化膜是在所述触点也洞内采用选择性化学汽相淀积法沉积该硅化膜而形成。
37、根据权利要求36的方法，其中所述用选择性化学汽相淀积法沉积的高熔点金属硅化膜是由TiSi2构成的，并且所述选择性化学汽相淀积硅化膜是通过TiCl4气体和SiH4气体完成的。
38、根据权利要求38的方法，其中所述的硅化膜的高熔点金属是Ti。
39、根据权利要求38的方法，其中所述形成抗扩散膜的步骤是在形成接触孔之后形成的，对于暴露在接触孔底部的高熔点金属硅化膜的表面进行渗氮处理。
40、根据权利要求40的方法，其中所述形成抗扩散膜的步骤完成后，该抗扩散膜的厚度为2nm-50nm。
41、根据权利要求39的方法，其中所述形成抗扩散的步骤是在含有氨气的气氛中在800℃-900℃温度范围内加热不超过60秒钟。
42、根据权利要求32的方法，其中具有不同深度的至少两个接触孔形成的绝缘膜内，并且至少两个栓塞形成在所述接触孔内，使最深的孔洞也足以能被栓塞填满，然后采用化学机构抛光从绝缘膜表面除去栓塞凸出的部分。
43、带有接触结构的半导体器件的制造方法，包括下列步骤：
制备具有表面的半导体基片;
形成一导电区在所述半导体基片的所述表面上;
在所述导电区上形成绝缘膜;
在所述绝缘膜上形成接触孔;
对半导体基片表面在氮气气氛下加热，进行渗氮处理，以终止（terminate）绝缘膜表面上的悬空键;和
利用有机铝化合气体进行选择性化学汽相淀积，通过淀积含有铝的金属，在所述接触孔内形成含有铝的栓塞。
44、根据权利要求44的方法，其中所述渗氮处理工艺用含有氨的气氛，温度范围为800℃-900℃，持续时间不超过60秒。
CN94109012.4A 1993-06-28 1994-06-27 具有接触结构的半导体器件及其制造方法 Pending CN1110007A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP157383/93 1993-06-28
JP15738393A JPH0722347A (ja) 1993-06-28 1993-06-28 コンタクト構造およびその形成方法
JP89722/94 1994-04-27
JP08972294A JP3369716B2 (ja) 1994-04-27 1994-04-27 接続構造の形成方法

Publications (1)

Publication Number Publication Date
CN1110007A true CN1110007A (zh) 1995-10-11

Family

ID=26431130

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94109012.4A Pending CN1110007A (zh) 1993-06-28 1994-06-27 具有接触结构的半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US5652180A (zh)
EP (1) EP0631309A3 (zh)
CN (1) CN1110007A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388479C (zh) * 2002-06-04 2008-05-14 微米技术有限公司 隐埋数位线堆积及其制造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
KR0179822B1 (ko) * 1995-04-01 1999-04-15 문정환 반도체 장치의 배선 구조 및 그 제조 방법
EP0793271A3 (en) * 1996-02-22 1998-12-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a metal silicide film and method of fabricating the same
GB2320129B (en) * 1996-06-24 2001-09-26 United Microelectronics Corp Method of fabricating an aluminium plug for contact with a semiconductor device
JPH10313117A (ja) 1997-03-10 1998-11-24 Denso Corp Ｍｉｓトランジスタ及びその製造方法
WO1998043284A1 (en) * 1997-03-27 1998-10-01 Micron Technology, Inc. Titanium metal treatment method, method of forming an electrically conductive interconnect, and method of reducing contact resistance of an elemental titanium contact
JP3129232B2 (ja) * 1997-05-08 2001-01-29 日本電気株式会社 半導体装置の製造方法
JP3191728B2 (ja) * 1997-06-23 2001-07-23 日本電気株式会社 半導体装置及びその製造方法
US5981365A (en) * 1998-03-10 1999-11-09 Advanced Micro Devices, Inc. Stacked poly-oxide-poly gate for improved silicide formation
US6100186A (en) 1998-04-14 2000-08-08 Micron Technology, Inc. Method of selectively forming a contact in a contact hole
US6100185A (en) * 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
JP2000133712A (ja) * 1998-08-18 2000-05-12 Seiko Epson Corp 半導体装置の製造方法
US6555455B1 (en) 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
US6348413B1 (en) 1998-09-21 2002-02-19 Advanced Micro Devices, Inc. High pressure N2 RTA process for TiS2 formation
US6660650B1 (en) * 1998-12-18 2003-12-09 Texas Instruments Incorporated Selective aluminum plug formation and etchback process
US6614082B1 (en) * 1999-01-29 2003-09-02 Micron Technology, Inc. Fabrication of semiconductor devices with transition metal boride films as diffusion barriers
US6245674B1 (en) 1999-03-01 2001-06-12 Micron Technology, Inc. Method of forming a metal silicide comprising contact over a substrate
US6524951B2 (en) 1999-03-01 2003-02-25 Micron Technology, Inc. Method of forming a silicide interconnect over a silicon comprising substrate and method of forming a stack of refractory metal nitride over refractory metal silicide over silicon
US6365507B1 (en) 1999-03-01 2002-04-02 Micron Technology, Inc. Method of forming integrated circuitry
JP3466102B2 (ja) 1999-03-12 2003-11-10 沖電気工業株式会社 半導体装置及び半導体装置の製造方法
US6251776B1 (en) * 1999-04-02 2001-06-26 Advanced Micro Devices, Inc. Plasma treatment to reduce stress corrosion induced voiding of patterned metal layers
US6238737B1 (en) * 1999-06-22 2001-05-29 International Business Machines Corporation Method for protecting refractory metal thin film requiring high temperature processing in an oxidizing atmosphere and structure formed thereby
US6787840B1 (en) * 2000-01-27 2004-09-07 Advanced Micro Devices, Inc. Nitridated tunnel oxide barriers for flash memory technology circuitry
KR100455724B1 (ko) * 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
US6943569B1 (en) * 2002-04-12 2005-09-13 Advanced Micro Devices, Inc. Method, system and apparatus to detect defects in semiconductor devices
DE10239843B4 (de) * 2002-08-29 2008-12-18 Promos Technologies, Inc. Verfahren zur Ausbildung eines Kontaktes
DE102004026232B4 (de) * 2004-05-28 2006-05-04 Infineon Technologies Ag Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung
JP5109394B2 (ja) * 2007-02-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2009259996A (ja) * 2008-04-16 2009-11-05 Panasonic Corp 半導体装置およびその製造方法
US8569810B2 (en) 2010-12-07 2013-10-29 International Business Machines Corporation Metal semiconductor alloy contact with low resistance
US20150372251A1 (en) * 2014-06-19 2015-12-24 Toshishige Fujii Electric element package

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
GB2164491B (en) * 1984-09-14 1988-04-07 Stc Plc Semiconductor devices
JPS61137367A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
JPH0716000B2 (ja) * 1985-10-25 1995-02-22 株式会社日立製作所 半導体集積回路装置の製造方法
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
JPS62105422A (ja) * 1985-11-01 1987-05-15 Hitachi Ltd 半導体装置の製造方法
JP2559030B2 (ja) * 1986-07-25 1996-11-27 日本電信電話株式会社 金属薄膜の製造方法
JPS6355932A (ja) * 1986-08-27 1988-03-10 Toshiba Corp 半導体装置の製造方法
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
US4740483A (en) * 1987-03-02 1988-04-26 Motorola, Inc. Selective LPCVD tungsten deposition by nitridation of a dielectric
NL8700820A (nl) * 1987-04-08 1988-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
FR2623014B1 (fr) * 1987-11-09 1990-03-23 France Etat Procede de depot selectif d'un siliciure de metal refractaire sur des zones de silicium
US5104694A (en) * 1989-04-21 1992-04-14 Nippon Telephone & Telegraph Corporation Selective chemical vapor deposition of a metallic film on the silicon surface
JP2721013B2 (ja) * 1989-09-26 1998-03-04 キヤノン株式会社 堆積膜形成法
EP0448276B1 (en) * 1990-03-23 1996-06-05 AT&T Corp. Integrated circuit interconnection
US5141897A (en) * 1990-03-23 1992-08-25 At&T Bell Laboratories Method of making integrated circuit interconnection
US5043300A (en) * 1990-04-16 1991-08-27 Applied Materials, Inc. Single anneal step process for forming titanium silicide on semiconductor wafer
ATE205963T1 (de) * 1990-05-31 2001-10-15 Canon Kk Halbleiteranordnung mit verbesserter leitungsführung
US5217756A (en) * 1990-06-08 1993-06-08 Nec Corporation Selective chemical vapor deposition of aluminum, aluminum CVD materials and process for preparing the same
US5008217A (en) * 1990-06-08 1991-04-16 At&T Bell Laboratories Process for fabricating integrated circuits having shallow junctions
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
JPH04320029A (ja) * 1991-04-18 1992-11-10 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5273755A (en) * 1991-08-23 1993-12-28 Cygnus Therapeutic Systems Transdermal drug delivery device using a polymer-filled microporous membrane to achieve delayed onset
US5272666A (en) * 1991-10-18 1993-12-21 Lattice Semiconductor Corporation Programmable semiconductor antifuse structure and method of fabricating
US5231056A (en) * 1992-01-15 1993-07-27 Micron Technology, Inc. Tungsten silicide (WSix) deposition process for semiconductor manufacture
US5209816A (en) * 1992-06-04 1993-05-11 Micron Technology, Inc. Method of chemical mechanical polishing aluminum containing metal layers and slurry for chemical mechanical polishing
US5288665A (en) * 1992-08-12 1994-02-22 Applied Materials, Inc. Process for forming low resistance aluminum plug in via electrically connected to overlying patterned metal layer for integrated circuit structures
US5187120A (en) * 1992-08-24 1993-02-16 Hewlett-Packard Company Selective deposition of metal on metal nitride to form interconnect
US5344792A (en) * 1993-03-04 1994-09-06 Micron Technology, Inc. Pulsed plasma enhanced CVD of metal silicide conductive films such as TiSi2

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388479C (zh) * 2002-06-04 2008-05-14 微米技术有限公司 隐埋数位线堆积及其制造方法

Also Published As

Publication number Publication date
US5652180A (en) 1997-07-29
EP0631309A3 (en) 1995-06-07
EP0631309A2 (en) 1994-12-28

Similar Documents

Publication Publication Date Title
CN1110007A (zh) 具有接触结构的半导体器件及其制造方法
CN2731718Y (zh) 具有多样的金属硅化物的半导体元件
CN1191622C (zh) 半导体装置的制造方法
CN1052343C (zh) 半导体器件及其制造方法
US6001729A (en) Method of forming wiring structure for semiconductor device
CN1107344C (zh) 利用有选择的外延生长方法的半导体器件制造方法
US5834846A (en) Semiconductor device with contact structure and method of manufacturing the same
CN1160773C (zh) 半导体器件的制造方法
CN1841771A (zh) p沟道MOS晶体管、半导体集成电路器件及其制造工艺
CN1118864C (zh) 利用相变来制造半导体器件的方法
US6346465B1 (en) Semiconductor device with silicide contact structure and fabrication method thereof
CN1976006A (zh) 形成半导体结构的方法
CN1838434A (zh) 半导体器件及其制造方法
CN1819200A (zh) 半导体器件和用于制造半导体器件的方法
CN1716553A (zh) 半导体元件及其制造方法
CN1027946C (zh) 半导体器件及其制造方法
TW202008483A (zh) 半導體裝置結構的形成方法
CN1941376A (zh) 半导体装置及其制造方法
US8435862B2 (en) Method of manufacturing semiconductor device
CN1144273C (zh) 半导体器件及其制造方法
CN1697156A (zh) 使用低温形成的阻挡金属层制作金属互连线的方法
JP2004134687A (ja) 半導体装置及びその製造方法
CN1787177A (zh) 半导体器件及其制造方法
CN1057131A (zh) 具有改良的绝缘栅型晶体管的半导体器件
CN1165073C (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C01 Deemed withdrawal of patent application (patent law 1993)
WD01 Invention patent application deemed withdrawn after publication