CN1716553A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制造方法，具体涉及一种降低硅之中的应力以助于在硅上方形成硅化镍的方法。该方法包括：应力补偿的源/漏区离子布植制程、于非晶硅层上形成一硅化物的制程、应力补偿的深埋层制程、于硅化物形成期间进行的应力补偿的介电覆盖层制程、于硅化物形成期间进行的两次退火制程、以及将二硅化镍转换成硅化镍的制程。本发明所述半导体元件及其制造方法，可降低硅之中的应力，进而有助于在硅上方形成硅化镍。

Description

半导体元件及其制造方法
技术领域
本发明是有关于一种集成电路以及半导体元件制造方法，且特别有关于一种降低硅之中的应力以助于在硅上方形成硅化镍的方法。
背景技术
在现今的集成电路以及半导体元件制造方法中，乃采用自对准硅化物(SALICIDE)技术，以降低多晶硅栅极与源/漏极的电阻，进而降低电阻电容延迟时间(RC delay)。电阻电容延迟时间是栅极的速度性能的指针，也就是说电阻电容延迟时间越短，则可以增进栅极的速度性能。已知自对准硅化物技术中，常采用钴硅化物(CoSi2)，用于0.25微米以下的制程。然而，在42纳米以下的超微细线路的制程中，若使用钴硅化物作为超微细多晶硅栅极，会引起所谓的附聚作用(agglomeration effects)，因此必须寻找其它替代材料。
现有技术中利用硅化镍所形成的超微细多晶硅栅极，由于具有较低的片电阻、较少的漏电流、较少的硅消耗量，而且甚至可以提升N型场效应晶体管或P型场效应晶体管的驱动电流，因而可以解决上述问题。
但是，上述硅化镍技术也有其缺点，就是当单晶硅或含硅的基板中具有张应力时，在形成硅化镍的同时也会生成二硅化镍。而且，在硅的基板深处生成二硅化镍，会导致漏电流；另外，二硅化镍可以在广泛的温度范围下生成。例如，在225℃的温度下，可以在P型单晶硅基板上形成外延二硅化镍。
单晶硅或含硅的基板中的张应力可能是由基板中的P型掺杂物原子所引起。例如，硼是经常掺杂于硅之中的P型掺杂物。因为硼的原子半径小于硅的原子半径，因此会在硅晶格中产生应力。另外，硅之中的张应力也有可能是由几何形状与热效应等因素所引起。
因此，业界急需一种具有硅化镍的集成电路以及半导体元件的制造方法。
发明内容
本发明的主要目的之一就是降低硅之中的应力以助于在硅上方形成硅化镍。
为达上述目的，本发明的方法主要是提供一种半导体元件的制造方法，包括下列步骤：首先，提供一基板，然后在该基板的含硅区域掺杂第一掺杂物。其中，该第一掺杂物在该含硅区域产生应力。接着，在该含硅区域掺杂第二掺杂物，以降低该第一掺杂物在该含硅区域产生的应力。其中，具有该第一掺杂物与该第二掺杂物的该含硅区域包括一源/漏区。之后，形成一硅化镍膜于该源/漏区上。
本发明所述的半导体元件的制造方法，该第二掺杂物的原子半径大于硅的原子半径，且是选自由第二族元素、第三族元素、第四族元素、以及上述元素的组合所组成的群组。
本发明所述的半导体元件的制造方法，该第一掺杂物的掺杂步骤是达到一特定的活化载体层浓度，且当该活化载体层浓度维持在一特定值时，位于该源/漏区的该第二掺杂物降低该含硅区域的应力。
本发明所述的半导体元件的制造方法，在形成该硅化镍膜的步骤前，更包括一个活化该源/漏区内的第一掺杂物与该第二掺杂物的步骤。
本发明另提供一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：提供一基板；在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生应力；形成一非晶硅层于该源/漏区上，该非晶硅层具有一厚度；以及形成一硅化镍膜于该非晶硅层上。
本发明所述的半导体元件的制造方法，该非晶硅层是具有一特定的厚度，且该非晶硅层的形成方法包括一既有的离子布植制程或一额外的非晶化离子布植制程，而将位于该基板侧的该非晶硅层的一部分结晶化。
本发明所述的半导体元件的制造方法，该硅化镍膜的形成步骤仅消耗该非晶硅层。
本发明所述的半导体元件的制造方法，该硅化镍膜的形成步骤包括先形成一镍膜于该源/漏区上，且该硅化镍膜的形成步骤仅消耗该非晶硅层，之后对该基板进行一退火步骤。
本发明还提供一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：提供一基板；形成一深埋层于该基板内，该深埋层具有一晶格常数而在该基板内产生应力；在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物可以抵消深埋层所引起的应力；以及形成一硅化镍膜于该源/漏区上。
本发明所述的半导体元件的制造方法，该深埋层的形成步骤包括先形成该深埋层于该基板上，并且形成一硅层或含硅材料于该深埋层上，且该深埋层的晶格常数大于硅的晶格常数。
本发明又提供一种半导体元件，所述半导体元件包括：一基板；一深埋层，置于该基板内，且该深埋层具有一晶格常数而在该基板内产生应力；一掺杂物，掺杂于该基板的含硅区域内，以形成一源/漏区，而该掺杂物可以抵消深埋层所引起的应力；以及一硅化镍膜，形成于该源/漏区上。
本发明进而提供一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：提供一基板；在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生张应力；形成一镍膜于该源/漏区上；形成一覆盖层于该镍膜上，该覆盖层是选自一种会压缩该镍膜以及该镍膜的下方区域；以及将该镍膜转换成一硅化镍膜。
本发明所述的半导体元件的制造方法，更包括移除该覆盖层的步骤，其中该覆盖层包括一介电材料。
本发明所述的半导体元件的制造方法，是对该基板进行一退火步骤，以将该镍膜转换成一硅化镍膜。
本发明进而又提供一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：提供一基板；在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生张应力；形成一镍膜于该源/漏区上；将该镍膜转换成一二硅化镍膜；以及将该二硅化镍膜转换成一硅化镍膜。
本发明所述的半导体元件的制造方法，该镍膜转换步骤是在小于250℃的温度下对该基板进行一退火步骤，且大体进行30秒，而该二硅化镍膜转换步骤是大体在400℃的温度下对该基板进行一退火步骤，且大体进行2秒。
本发明所述的半导体元件的制造方法，该镍膜转换步骤是在大体介于200至220℃的温度下对该基板进行一退火步骤，且大体进行30秒。
另外，本发明也提供一种将半导体元件中具有源/漏区的基板上方的包含二硅化镍的薄膜转换成硅化镍膜的方法，包括下列步骤：首先，形成一镍膜于该包含二硅化镍的薄膜上。接着，对该基板进行一退火步骤，以将该包含二硅化镍的薄膜转换成硅化镍膜。
本发明所述的将半导体元件中具有源/漏区的基板上方的包含二硅化镍的薄膜转换成硅化镍膜的方法，该退火步骤包括一快速加热退火制程。
本发明所述的将半导体元件中具有源/漏区的基板上方的包含二硅化镍的薄膜转换成硅化镍膜的方法，更包括从硅化镍膜上移除未反应的镍膜的部分。
本发明所述半导体元件及其制造方法，可降低硅之中的应力，进而有助于在硅上方形成硅化镍。
附图说明
图1A至图1C是绘示根据本发明一较佳实施例的P型金属氧化物半导体元件的制程剖面图；
图2A是绘示根据现有技术的活化载体浓度对离子布植深度(未经应力补偿的离子布植制程)的关系图；
图2B是绘示根据现有技术的应力对离子布植深度(未经应力补偿的离子布植制程)的关系图；
图3A是绘示根据本发明一较佳实施例的活化载体浓度对离子布植深度(未经应力补偿的离子布植制程)的关系图；
图3B是绘示根据本发明一较佳实施例的应力对离子布植深度(未经应力补偿的离子布植制程)的关系图；
图4A至图4C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图；
图5A至图5C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图；
图6A至图6C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图；
图7A至图7C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图；
图8A至图8C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图；
图9A至图9C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。
具体实施方式
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图1A至图1C是绘示根据本发明一较佳实施例的P型金属氧化物半导体元件的制程剖面图。如图1A所示，此方法包括下列主要步骤：首先，形成栅极结构130于单晶硅基板120或任何含硅的基板上(例如是硅化锗)。然后，在栅极结构130的两侧形成第一与第二非导电间隙子160a与160b。上述栅极结构130可以包括栅极氧化物132与栅极导体134。其中，栅极氧化物132例如是二氧化硅并形成于单晶硅基板120上；栅极导体134例如是多晶硅并形成于栅极氧化物132上。上述栅极结构130可以利用已知方法形成。上述间隙子160a与160b可以是氧化物或氮化物层。
接着，进行源/漏区的离子布植制程，以在单晶硅基板120中形成自对准第一与第二P+源/漏区170a、170b。上述源/漏区的离子布植制程是可以使用P型掺杂物，例如是硼或二氟化硼。P型金属氧化物半导体元件的轻掺杂漏区域或是N型金属氧化物半导体元件的离子布植区域(未显示)可以掺杂P型掺杂物，作为源/漏区的延伸区域171a、171b。其中，上述源/漏区的延伸区域171a、171b可以在间隙子制程前或是源/漏区的离子布植制程后形成。在本说明书中，“源/漏区”一词就是指源/漏区及/或源/漏区的延伸区域。
因为硼的原子半径远小于硅的原子半径。因此根据本实施例，可利用硼或二氟化硼在基板的源/漏区进行离子布植制程，以增加硅或含硅的基板的张应力，并维持导电度。在其它实施例中，也可以在基板的源/漏区植入原子半径大于硅原子半径的掺杂物，例如是第二族元素、第三族元素、第四族元素、或上述元素的组合。上述应力补偿制程可以在源/漏区的离子布植制程前或后进行。图1B是绘示在源/漏区的离子布植制程后进行应力补偿制程。
根据本发明，为了维持正常的元件功能，在应力补偿制程之后，活化载体层的浓度与轮廓应该大致不变，如图2A与图3A所示。其中，图2A是绘示根据现有技术的活化载体浓度(Activecarrier concentration)对离子布植深度(depth)(未经应力补偿的离子布植制程)的关系图。图3A是绘示根据本发明一较佳实施例的活化载体浓度对离子布植深度(未经应力补偿的离子布植制程)的关系图。另外，图2B是绘示根据现有技术的应力(strain)对离子布植深度(未经应力补偿的离子布植制程)的关系图。图3B是绘示根据本发明一较佳实施例的应力对离子布植深度(未经应力补偿的离子布植制程)的关系图。根据本发明的应力补偿的离子布植制程，明显降低基板的源/漏区的应力。因此，由现有技术可以知道，欲促进硅化镍的生成并不一定要完全补偿基板的源/漏区的应力。
根据本发明的应力补偿的离子布植制程，依照原子半径的差异而调整硼或二氟化硼在源/漏区的离子布植制程的剂量以及第二、三、四族元素在应力补偿的离子布植制程的剂量，可以保持活化载体浓度与轮廓。例如，在未经应力补偿的离子布植制程的状况下，假设硼或二氟化硼在源/漏区的离子布植制程的剂量约3×1015/cm2，则在应力补偿的离子布植制程的状况下的活化载体在源/漏区的总剂量可以利用下列式子计算：
对于硼与第四族元素-锗
原子半径：RGe＝1.22埃，RSi＝1.11埃，RB＝0.8埃
          RSi＝C×RB+(1-C)×RGe
          C＝0.26
其中，C是一预设的浓度比值，且定义为源/漏区的掺杂物与应力补偿的掺杂物的浓度比值。
          剂量(锗)∶剂量(硼)
          ＝(0.74)3∶(0.26)3
          ≈23∶1
活化载体在源/漏区的总剂量＝剂量(锗)+剂量(硼)
对于硼与第三族元素-铟
原子半径：RIn＝1.44埃，RSi＝1.11埃，RB＝0.8埃
          RSi＝C×RB+(1-C)×RIn
          C＝0.516
          剂量(铟)∶剂量(硼)
          ＝(0.484)3∶(0.516)3
          ≈0.83∶1
          活化载体在源/漏区的总剂量
          ＝剂量(铟)+剂量(硼)
对于硼与第三族元素-铟以及第五族元素-锑的组合
原子半径：RIn＝1.44埃，RSb＝1.40埃，RSi＝1.11埃，RB＝0.8埃
          RSi＝C×RIn+C×RSb+(1-2C)×RB
          C＝0.25
          剂量(铟)∶剂量(锑)∶剂量(硼)
          ≈1∶1∶8
          活化载体在源/漏区的总剂量
        ＝剂量(铟)+剂量(锑)+剂量(硼)
在完成源/漏区的离子布植制程以及应力补偿的离子布植制程之后，可以进行一快速加热退火制程(rapid temperature anneal，RTA)，以活化掺杂物。上述快速加热退火制程可以在大约600℃至1000℃的温度度下，进行大约5秒钟。当然，根据现有技术可以得知，上述参数是视所要的掺杂物轮廓而定。
如图1c所示，利用已知镍自对准硅化物(SALICIDE)制程，在应力释放后的源/漏区170a、170b上形成导电硅化镍膜180a、180b，之后进行一快速加热退火制程。因为源/漏区的张应力已经降低，可以促进单晶硅化镍膜180a、180b在源/漏区以接近100％的纯度生成。因此，二硅化镍便不易在源/漏区生成。
图4A至图4C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。如图4A所示，此方法包括下列主要步骤：首先，提供一单晶硅基板220(或任何含硅的基板)。此基板220包括一栅极结构230、间隙子260a与260b、以及源/漏区270a与270b，而此栅极结构230是由栅极氧化物232与栅极导体234所组成。
根据本发明，接着，在源/漏区270a、270b上形成非晶硅层271；或是将部分的源/漏区270a、270b非晶化。例如在其它实施例中，可以在快速加热退火制程之前，对源/漏区270a、270b进行一非晶化离子布植制程。由于源/漏区的离子布植制程通常会导致非晶硅层生成，因此也可以在源/漏区的离子布植制程中，形成上述非晶硅层271于源/漏区270a、270b上。另外，也可以在沉积镍膜之前，利用非晶化离子布植制程形成上述非晶硅层271。借由调整掺杂物、剂量、能量、温度以及电流等参数，可以得到适当的非晶硅层271厚度。另外，如图4B所示，借着降低后续源/漏区掺杂物活化制程的温度，将靠近硅基板侧的部分非晶硅层271结晶化，因而减少非晶硅层271的厚度，以得到适当的非晶硅层厚度。在一较佳实施中，在大约700℃的温度下进行源/漏区掺杂物活化制程(通常退火温度约1000℃以下)。适当的非晶硅层271的厚度是依照在后续硅化(Silicidation)制程中所要沉积的镍膜厚度而定，因为镍膜会消耗一定比例的非晶硅层271而形成硅化镍。在一较佳实施例中，镍膜厚度与适当的非晶硅层厚度比例为1∶1.8。
图4C是说明上述硅化制程，因而在源/漏区270a、270b上形成硅化镍膜280a、280b。上述硅化制程是可以使用传统的快速加热退火制程参数，以形成硅化镍。通常，硅化制程只消耗剩余的非晶硅层。因此，若在硅化制程中使用非晶硅层271，可以避免在源/漏区上形成二硅化镍，因而促进镍膜280a、280b在源/漏区上形成。
图5A至图5C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。如图5A所示，此方法包括下列主要步骤：首先，提供一单晶硅基板320(或任何含硅的基板)。此基板320包括一栅极结构330、间隙子360a与360b、以及源/漏区370a与370b，而此栅极结构330是由栅极氧化物332与栅极导体334所组成。
根据本发明，接着在基板上形成具有适当厚度的非晶硅层371，如图5B所示。上述非晶硅层271的形成方法包括化学气相沉积法。其中，非晶硅层271的适当厚度是依照在后续硅化(Silicidation)制程中所要沉积的镍膜厚度而定，如之前所述。因此，在一较佳实施例中，镍膜厚度与适当的非晶硅层厚度比例为1∶1.8。
图5C是说明上述硅化制程，因而在源/漏区370a、370b上形成硅化镍膜380a、380b。上述硅化制程是可以使用传统的快速加热退火制程参数，以形成硅化镍。如图4A至图4C所示的方法，硅化制程消耗非晶硅层371，却不消耗外延硅或单晶硅基板。因此，若在硅化制程中使用非晶硅层371，可以避免在源/漏区370a、370b上形成二硅化镍，因而促进硅化镍膜380a、380b在源/漏区370a、370b上形成。
图6A至图6C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。如图6A所示，此方法包括形成一深埋层于一n型或p型基板或任何含硅的基板上。其中，深埋层包括锗、硅化锗或二氧化硅，且具有较硅大的晶格常数。如图6A所示，利用外延成长法形成深埋层421于基板420上，然后形成一硅层422于深埋层421上。上述深埋层421的形成方法包括化学气相沉积法。因为深埋层421的晶格常数大于硅的晶格常数，因此深埋层421会产生应力。
如图6B所示，形成栅极结构430于硅层422上。然后，在栅极结构430的两侧形成第一与第二非导电间隙子460a与460b。上述栅极结构430包括栅极氧化物432与栅极导电层434。其中，栅极结构430与间隙子460a、460b相似于图1A所示的栅极结构与间隙子。
如图6B所示，于传统的源/漏区的离子布植制程中使用P型掺杂物，在硅层422中形成自对准第一与第二P+源/漏区470a、470b。上述P型掺杂物例如是硼或二氟化硼。因为硼的原子半径大于硅的原子半径，下方的硅层422会补偿(抵消)由硼所引起的张力。
如图6C所示，利用快速加热退火制程与硅化制程，分别活化掺杂物以及形成导电硅化镍膜480a、480b于源/漏区470a、470b上。由于硅层422的源/漏区470a、470b的大部分应力已经被深埋层421降低，可以避免在源/漏区上形成二硅化镍，因而促进硅化镍膜480a、480b在源/漏区上形成。即使形成少量的二硅化镍，深埋层421也会阻止二硅化镍在深埋层更深处形成。
图7A至图7C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。如图7A所示，此方法包括下列主要步骤：首先，提供一单晶硅基板520(或任何含硅的基板)。此基板520包括一栅极结构530、间隙子560a与560b、具有张力的P+源/漏区570a与570b、以及用于硅化制程的镍膜575a与575b，而此栅极结构530是由栅极氧化物532与栅极导体534所组成。其中，镍膜575a与575b分别置于源/漏区570a与570b上。
如图7B所示，介电覆盖层590a与590b由氮化物、氧化物、或氮氧化物所组成，并分别形成于镍膜575a与575b上。上述介电间隙子560a与560b以及/或介电覆盖层590a与590b可以在张力下形成。上述介电覆盖层590a与590b的组成材料应该具备压缩镍膜575a与575b的特性，因而补偿或抵消下方镍膜575a与575b的张力。上述组成介电覆盖层590a与590b的材料例如是氮化物。
如图7C所示，可以使用传统的快速加热退火制程，分别将镍膜575a与575b转换成硅化镍膜580a与580b。其中，可以调整的参数包括温度、时间、镍膜575a与575b厚度、介电覆盖层590a与590b厚度、或间隙子560a与560b厚度，以反制基板520的源/漏区570a与570b中的张应力。
由于介电覆盖层590a与590b以及/或间隙子560a与560b(源/漏延伸区位于间隙子下方)所提供的反制的压缩应力已经降低镍膜575a与575b中大部分的张应力，因此在硅化制程中将大大降低于源/漏区生成二硅化镍的机会。在硅化制程之后，可以使用已知移除制程，将介电覆盖层590a与590b移除。上述移除制程包括干蚀刻或湿蚀刻。
图8A至图8C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。如图8A所示，此方法包括下列主要步骤：首先，提供一单晶硅基板620(或任何含硅的基板)。此基板620包括一栅极结构630、间隙子660a与660b、具有张力的P+源/漏区670a与670b、以及用于硅化制程的镍膜675a与675b，而此栅极结构630是由栅极氧化物632与栅极导体634所组成。其中，镍膜675a与675b分别置于源/漏区670a与670b上。
使用两次快速加热退火制程，分别将镍膜675a与675b转换成硅化镍膜。如图8B所示，第一次快速加热退火制程将镍膜675a与675b转换成富含金属的二硅化镍膜676a与676b。在一较佳实施例中，第一次快速加热退火制程的温度大约介于200℃至220℃，并大约进行10秒钟至20分钟。因为二硅化镍膜容易在250℃至400℃的温度下形成，因此在介于200℃至220℃的低温下，可以有效避免生成二硅化镍膜。
如图8C所示，第二次快速加热退火制程将二硅化镍膜676a与676b转换成硅化镍膜680a与680b。在一较佳实施例中，第二次快速加热退火制程的温度大约介于375℃至425℃，并大约进行10秒钟至20秒钟。必要的话，第二次快速加热退火制程也可以在后续形成一蚀刻停止层时使用。其中，上述蚀刻停止层的沉积温度大约是400℃。
图9A至图9C是绘示根据本发明另一较佳实施例的P型金属氧化物半导体元件的制程剖面图。当二硅化镍形成之后升高接触电阻时，本发明的方法也可以作为修补步骤。如图9A所示，此方法包括下列主要步骤：首先，提供一硅基板720。此基板720包括一栅极结构730、间隙子760a与760b、置于源/漏区770a与770b上的二硅化镍膜、置于二硅化镍膜777a与777b上的层间介电层781、以及接触洞782a与782b，而此栅极结构730是由栅极氧化物732与多晶硅栅极导体734所组成。其中，接触洞782a与782b露出二硅化镍膜777a与777b的部分表面。
如图9B所示，在二硅化镍膜777a与777b上方形成一镍膜778。通常，镍膜778的厚度约介于20埃至40埃之间。接着，使用快速加热退火制程将二硅化镍膜777a与777b转换成硅化镍膜780a与780b。
如图9B所示，移除快速加热退火制程之后剩余的未反应的镍。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
120、220、320、420、520、620、720：硅基板
130、230、330、430、530、630、730：栅极结构
132、232、332、432、532、632、732：栅极氧化物
134、234、334、434、534、634、734：栅极导体
160a、260a、360a、460a、560a、660a、760a：间隙子
160b、260b、360b、460b、560b、660b、760b：间隙子
170a、171a、270a、370a、470a、570a、670a、770a：源/漏区
170b、171b、270b、370b、470b、570b、670b、770b：源/漏区
271、371：硅层
180a、280a、380a、480a、580a、680a、780a：硅化镍膜
180b、280b、380b、480b、580b、680b、780b：硅化镍膜
421：深埋层
422：硅层
575a、675a：镍膜
575b、675b：镍膜
590a：介电覆盖层
590b：介电覆盖层
676a：二硅化镍膜
676b：二硅化镍膜
777a：二硅化镍膜
777b：二硅化镍膜
778：镍膜
782a：接触洞
782b：接触洞

Claims (20)

1、一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：
提供一基板；
在该基板的含硅区域掺杂一第一掺杂物，而该第一掺杂物在该含硅区域产生应力；
在该含硅区域掺杂一第二掺杂物，以降低该第一掺杂物在该含硅区域产生的应力，其中具有该第一掺杂物与该第二掺杂物的该含硅区域包括一源/漏区；以及
形成一硅化镍膜于该源/漏区上。
2、根据权利要求1所述的半导体元件的制造方法，其特征在于：该第二掺杂物的原子半径大于硅的原子半径，且是选自由第二族元素、第三族元素、第四族元素、以及上述元素的组合所组成的群组。
3、根据权利要求1所述的半导体元件的制造方法，其特征在于：该第一掺杂物的掺杂步骤是达到一特定的活化载体层浓度，且当该活化载体层浓度维持在一特定值时，位于该源/漏区的该第二掺杂物降低该含硅区域的应力。
4、根据权利要求1所述的半导体元件的制造方法，其特征在于：在形成该硅化镍膜的步骤前，更包括一个活化该源/漏区内的第一掺杂物与该第二掺杂物的步骤。
5、一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：
提供一基板；
在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生应力；
形成一非晶硅层于该源/漏区上，该非晶硅层具有一厚度；以及
形成一硅化镍膜于该非晶硅层上。
6、根据权利要求5所述的半导体元件的制造方法，其特征在于：该非晶硅层是具有一特定的厚度，且该非晶硅层的形成方法包括一既有的离子布植制程或一额外的非晶化离子布植制程，而将位于该基板侧的该非晶硅层的一部分结晶化。
7、根据权利要求5所述的半导体元件的制造方法，其特征在于：该硅化镍膜的形成步骤仅消耗该非晶硅层。
8、根据权利要求5所述的半导体元件的制造方法，其特征在于：该硅化镍膜的形成步骤包括先形成一镍膜于该源/漏区上，且该硅化镍膜的形成步骤仅消耗该非晶硅层，之后对该基板进行一退火步骤。
9、一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：
提供一基板；
形成一深埋层于该基板内，该深埋层具有一晶格常数而在该基板内产生应力；
在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物可以抵消深埋层所引起的应力；以及
形成一硅化镍膜于该源/漏区上。
10、根据权利要求9所述的半导体元件的制造方法，其特征在于：该深埋层的形成步骤包括先形成该深埋层于该基板上，并且形成一硅层或含硅材料于该深埋层上，且该深埋层的晶格常数大于硅的晶格常数。
11、一种半导体元件，所述半导体元件包括：
一基板；
一深埋层，置于该基板内，且该深埋层具有一晶格常数而在该基板内产生应力；
一掺杂物，掺杂于该基板的含硅区域内，以形成一源/漏区，而该掺杂物可以抵消深埋层所引起的应力；以及
一硅化镍膜，形成于该源/漏区上。
12、一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：
提供一基板；
在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生张应力；
形成一镍膜于该源/漏区上；
形成一覆盖层于该镍膜上，该覆盖层是选自一种会压缩该镍膜以及该镍膜的下方区域；以及
将该镍膜转换成一硅化镍膜。
13、根据权利要求12所述的半导体元件的制造方法，其特征在于：更包括移除该覆盖层的步骤，其中该覆盖层包括一介电材料。
14、根据权利要求12所述的半导体元件的制造方法，其特征在于：是对该基板进行一退火步骤，以将该镍膜转换成一硅化镍膜。
15、一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：
提供一基板；
在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生张应力；
形成一镍膜于该源/漏区上；
将该镍膜转换成一二硅化镍膜；以及
将该二硅化镍膜转换成一硅化镍膜。
16、根据权利要求15所述的半导体元件的制造方法，其特征在于：该镍膜转换步骤是在小于250℃的温度下对该基板进行一退火步骤，且进行30秒，而该二硅化镍膜转换步骤是在400℃的温度下对该基板进行一退火步骤，且进行2秒。
17、根据权利要求15所述的半导体元件的制造方法，其特征在于：该镍膜转换步骤是在介于200至220℃的温度下对该基板进行一退火步骤，且进行30秒。
18、一种将半导体元件中具有源/漏区的基板上方的包含二硅化镍的薄膜转换成硅化镍膜的方法，包括下列步骤：
形成一镍膜于该包含二硅化镍的薄膜上；以及
对该基板进行一退火步骤，以将该包含二硅化镍的薄膜转换成硅化镍膜。
19、根据权利要求18所述的将半导体元件中具有源/漏区的基板上方的包含二硅化镍的薄膜转换成硅化镍膜的方法，其特征在于：该退火步骤包括一快速加热退火制程。
20、根据权利要求18所述的将半导体元件中具有源/漏区的基板上方的包含二硅化镍的薄膜转换成硅化镍膜的方法，其特征在于：更包括从硅化镍膜上移除未反应的镍膜的部分。
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