CN106030796A - 功率用半导体模块 - Google Patents

功率用半导体模块 Download PDF

Info

Publication number
CN106030796A
CN106030796A CN201480075303.8A CN201480075303A CN106030796A CN 106030796 A CN106030796 A CN 106030796A CN 201480075303 A CN201480075303 A CN 201480075303A CN 106030796 A CN106030796 A CN 106030796A
Authority
CN
China
Prior art keywords
electrode
power semiconductor
negative
positive
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480075303.8A
Other languages
English (en)
Other versions
CN106030796B (zh
Inventor
中嶋纯
中嶋纯一
玉田美子
中山靖
林田幸昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN106030796A publication Critical patent/CN106030796A/zh
Application granted granted Critical
Publication of CN106030796B publication Critical patent/CN106030796B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602Diamond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48111Disposition the wire connector extending above another semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Inverter Devices (AREA)

Abstract

得到能够降低功率用半导体模块内部的布线之间的电感、抑制浪涌电压所致的功率用半导体元件的损坏的功率用半导体模块。一种功率用半导体模块,具备:正负支路,将自消弧型半导体元件(6)串联连接而构成,在自消弧型半导体元件(6)之间具有连接点;正极侧直流电极(10)、负极侧直流电极(11)以及交流电极(12),与正负支路连接;以及基板(2),形成有连接正负支路的自消弧型半导体元件(6)和正极侧直流电极(10)、负极侧直流电极(11)、及交流电极(12)的布线图案(3、4),其中,正极侧直流电极(10)、负极侧直流电极(11)以及交流电极(12)被分别绝缘,各个电极中的两个被对置地配置。

Description

功率用半导体模块
技术领域
本发明涉及降低功率用半导体模块的电感的构造。
背景技术
关于在逆变器等功率变换装置中使用的绝缘型功率用半导体模块,在作为散热板的金属板隔着绝缘基板形成有布线图案,在其上设置有功率用半导体元件,通过引线键合等与电极端子连接,该功率用半导体元件用树脂密封。
在大电流、高电压下进行切换(switching)动作的功率用半导体模块中,根据功率用半导体元件截止时的电流的时间变化率di/dt和功率变换装置中包含的布线电感L,对功率用半导体元件施加浪涌电压ΔV=L·di/dt。当布线电感大时,会产生超过功率用半导体元件的耐压的浪涌电压,有时会成为功率用半导体元件损坏的原因。因此,作为功率变换装置,要求低电感化,对功率用半导体模块也要求低电感化。
在封装内具备正、负支路的功率用半导体模块内的电感大的要素是与外部电路连接的正极电极、负极电极以及输出(交流)电极。
因此,近年来,通过层叠模块内的电极,在电流流动时在电极之间磁通被消除,从而实现了低电感化(例如专利文献1)。
现有技术文献
专利文献
专利文献1:日本专利公报第3692906号(第4页,第1图)
发明内容
发明所要解决的技术问题
然而,在以往的功率用半导体模块中,采用按照P-U-N的顺序来层叠作为正极电极的P电力线、作为负极电极的N电力线以及作为输出电极的输出线U而成的构造,由于由在输出线U中流过的电流而产生的磁通的朝向和由在P电力线或者N电力线中的某一个中按照与输出线U相反的方向流过的电流而发生的磁通的朝向相逆,所以各个磁通被抵消而减少,所以电感被降低。然而,在P-U之间、U-N之间,磁通被有效地消除而能够降低电感,但在P-N之间,由于输出线U存在于P-N之间,所以存在磁通的消除效果变小,电感的降低效果减弱这样的问题。
本发明是为了解决上述问题而完成的,得到一种通过降低所有布线之间的电感而能够抑制浪涌电压所致的功率用半导体元件的损坏的功率用半导体模块。
解决技术问题的技术方案
本发明的功率用半导体模块具备:正负支路,将自消弧型半导体元件串联连接而构成,具有所述自消弧型半导体元件的串联连接点;正极侧电极、负极侧电极以及交流电极,与所述正负支路连接;以及基板,形成有连接所述正负支路的所述自消弧型半导体元件和所述正极侧电极、所述负极侧电极以及所述交流电极的布线图案,所述正极侧电极、所述负极侧电极以及所述交流电极被分别绝缘,各个电极中的两个被对置地配置。
技术效果
根据本发明,以分别对置的方式配置了正极侧电极、负极侧电极以及交流电极,所以在对置的正极侧电极与交流电极之间、交流电极与负极侧电极之间以及正极侧电极与负极侧电极之间,di/dt的朝向相互相逆,进行磁通的消除,能够在对置的各电极之间降低电感。
附图说明
图1是本发明的实施方式1的功率用半导体模块的顶面示意图以及概略侧面图。
图2是拆除了本发明的实施方式1的功率用半导体模块的电极时的顶视图。
图3是本发明的实施方式1的功率用半导体模块的顶面外观图。
图4是本发明的实施方式1的功率用半导体模块的等价电路图。
图5是本发明的实施方式1的功率用半导体模块的2电平电路中的正支路侧自消弧型半导体元件的切换动作电路图。
图6是示出本发明的实施方式1的功率用半导体模块的正支路侧自消弧型半导体元件的切换动作时的换流环路的电路图。
图7是示出产生图6所示的换流环路时的相对置的电极之间的磁通消除的情形的示意图。
图8是本发明的实施方式2的功率用半导体模块的顶面示意图以及概略侧面图。
图9是作为本发明的实施方式2的功率用半导体模块的正负支路具备2片绝缘基板时的功率用半导体模块的等价电路图。
图10是本发明的实施方式2的2电平电路中的正支路侧自消弧型半导体元件的切换动作电路图。
图11是示出本发明的实施方式2的功率用半导体模块的正支路侧自消弧型半导体元件的切换动作时的换流环路的电路图。
图12是示出产生图11所示的换流环路时的相对置的电极之间的磁通消除的情形的示意图。
图13是本发明的实施方式3的功率用半导体模块的功率用半导体模块的顶视图以及概略侧面图。
图14是拆除了本发明的实施方式3的功率用半导体模块的功率用半导体模块的电极时的顶视图。
图15是本发明的实施方式3的功率用半导体模块的功率用半导体模块的顶面外观图。
图16是在本发明的实施方式3的功率用半导体模块的功率用半导体模块中的分支电极部分加入了狭缝时的顶面示意图。
图17是示出本发明的实施方式4的功率用半导体模块的3电平电路中的自消弧型半导体元件的切换动作时的换流环路的电路图。
图18是示出产生图17所示的换流环路时的功率用半导体模块400(c)的相对置的电极之间的磁通消除的情形的示意图。
图19是示出产生图17所示的换流环路时的另一功率用半导体模块400(c)的相对置的电极之间的磁通消除的情形的示意图。
图20是示出产生图17所示的换流环路时的又一功率用半导体模块400(a)的相对置的电极之间的磁通消除的情形的示意图。
图21是示出产生图17所示的换流环路时的又一功率用半导体模块400(a)的相对置的电极之间的磁通消除的情形的示意图。
(符号说明)
1:基体板;2:绝缘基板;3、4:布线图案;5:陶瓷绝缘基板;6、6P、6N:自消弧型半导体元件;7、7P、7N:回流二极管;8、8P、8N:栅极电阻;9:焊料;10:正极电极;11:负极电极;12:交流电极;13E、13G:正支路侧控制端子;14E、14G:负支路侧控制端子;21:键合引线;22:控制用引线键合;25P:其它相的正支路;25N:其它相的负支路;31:负载;32:电容器;40:正极端子;41:负极端子;42:交流端子;50:密封材料;51:壳体;52:盖;53:螺母;60:正极分支电极;61:负极分支电极;62:交流分支电极;100、200、300、400(a)、400(b)、400(c)、500:功率用半导体模块;101、102、103、104:正支路侧绝缘基板;111、112、113、114:负支路侧绝缘基板;600:狭缝。
具体实施方式
实施方式1.
图1是本发明的实施方式1的功率用半导体模块的顶面示意图以及概略侧面图。图1(a)示出功率用半导体模块100的顶面示意图。图1(b)示出从图1(a)中的B侧观察时的概略侧面图,图1(c)示出从图1(a)中的A侧观察时的概略侧面图。另外,图2是拆除了本发明的实施方式1的功率用半导体模块的电极时的顶视图。进而,图3是本发明的实施方式1的功率用半导体模块的顶面外观图。此处,将从B侧观察的方向设为B方向,将从A侧观察的方向设为A方向。
在图1、图2以及图3中,本实施方式1的功率用半导体模块100具备:基体板1、集电极(漏极)布线图案3、发射极(源极)布线图案4、陶瓷绝缘基板5、自消弧型半导体元件6、回流二极管7、焊料9、作为正极侧电极的正极电极10、作为负极侧电极的负极电极11、交流电极12、键合引线21、作为正极电极10的端子部的正极端子40、作为负极电极11的端子部的负极端子41、作为交流电极12的端子部的交流端子42、密封材料50、壳体51、盖52、螺母53。
在本实施方式1的功率用半导体模块100中,在将构成功率用半导体模块100的自消弧型半导体元件6和回流二极管7的发热进行散热的金属散热体即基体板1的一面上,用焊料9接合了作为通过钎焊等接合金属箔而得到的绝缘材料的陶瓷绝缘基板5。另一方面,在陶瓷绝缘基板5的与和基体板1接合的面对置的面上,通过钎焊等用金属箔接合了布线图案3、4。由接合有金属箔的陶瓷绝缘基板5和布线图案3、4构成了绝缘基板2。然而,作为绝缘基板的材料,不限于陶瓷,也可以是使用了树脂绝缘材料的金属基板。
另外,在集电极(漏极)布线图案3和发射极(源极)布线图案4的与接合了陶瓷绝缘基板5的面对置的面上,用焊料9接合了自消弧型半导体元件6和回流二极管7。进而,对集电极(漏极)布线图案3、发射极(源极)布线图案4接合了正极电极10、负极电极11以及交流电极12。然而,作为接合材料使用了焊料9,但不限于焊料9,也可以利用其它接合方法。
由于在正极电极10、负极电极11以及交流电极12中分别流过大电流,所以为了与外部电路连接而一般使用螺钉。然而,不限于螺钉,只要能够流过大电流,也可以是其它接合方法。在本实施方式1中,正极电极10、负极电极11以及交流电极12分别在模块上表面具备用于与外部电路连接的正极端子40、负极端子41、交流端子42。另外,这些正极端子40、负极端子41以及交流端子42具有插入螺钉用的孔,在这些端子下设置有嵌入了螺母的壳体。另外,功率用半导体模块100的周围被壳体51包围,为了使壳体51内部绝缘,在壳体51内部注入密封材料50。之后,对壳体51嵌合盖52,并用粘接剂等粘接。
自消弧型半导体元件6和回流二极管7的未与发射极(源极)布线图案4焊接的面通过键合引线21与布线图案等接合。
此处,图4示出本实施方式1的功率用半导体模块100的等价电路。将自消弧型半导体元件6图示为MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,金属氧化物半导体场效应晶体管),但即便是IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极晶体管)、双极型晶体管等其它自消弧型半导体元件,也能得到本发明的效果。另外,作为半导体元件的材料,不仅是Si(Silicon,硅),而且即便是SiC(Silicon Carbide,碳化硅)、GaN(Galliumnitride,氮化镓)、金刚石作为原料的半导体元件也能得到效果。特别是,在使用了能够高速动作的SiC、GaN等的情况下,能够得到更显著的效果。
功率用半导体模块100是在通常被称为“二合一(2in 1)”的同一壳体(同一封装)内具备功率变换电路的正支路、负支路的模块。作为支路的构成要素,是逆并联地连接自消弧型半导体元件6和回流二极管7而成的电路。另外,在自消弧型半导体元件6中有内置二极管的情况下,无需另行配置回流二极管7,而能够仅用二极管内置自消弧型半导体元件来构成支路。绝缘基板101构成了正支路,绝缘基板111构成了负支路。自消弧型半导体元件的串联连接点是正支路和负支路被连接的部分。
在图1中的功率用半导体模块100中,构成各支路的绝缘基板2各是1片,但由于自消弧型半导体元件6、回流二极管7的数量根据功率用半导体模块的电流容量而不同,所以当在1片绝缘基板中配置大量芯片时,绝缘基板自身的尺寸变大。在该情况下,由于与基体板1、焊料9等功率用半导体模块的结构部件的热膨胀率的差异而产生在绝缘基板2中形成裂纹等可靠性的问题。因此,在元件数多时等,也可以根据电流容量而考虑分割(多片化)绝缘基板2。
与配置于正支路的绝缘基板101的集电极(漏极)布线图案3连接的是正极电极10,与发射极(源极)布线图案4连接的是交流电极12。另外,与配置于负支路的绝缘基板111的集电极(漏极)布线图案3连接的是交流电极12,与发射极(源极)布线图案4连接的是负极电极11。
交流电极12具备相对绝缘基板2的形成有布线图案3、4的面的、作为平行面部的平行面和作为垂直面部的垂直面,平行面被配置于确保了与正负支路的各绝缘基板2的绝缘距离的位置。另外,正极电极10具备相对绝缘基板2的形成有布线图案3、4的面的、作为平行面部的平行面和作为垂直面部的垂直面,在与交流电极绝缘的状态下在交流电极的平行面上部平行地配置了平行面。进而,负极电极11具备相对绝缘基板2的形成有布线图案3、4的面的、作为平行面部的平行面和作为垂直面部的垂直面,在与交流电极绝缘的状态下在交流电极的平行面上部平行地配置了平行面。在绝缘的状态下使正极电极的垂直面和负极电极的垂直面对置而平行地配置了正极电极的垂直面和负极电极的垂直面。
此后,平行面是指电极的与绝缘基板2的形成有布线图案3、4的面平行的部分,垂直面是表示电极的与绝缘基板2的形成有布线图案3、4的面垂直的部分。
接下来,对使用了二合一的功率用半导体模块100的2电平电路进行说明。图4是本发明的实施方式1的功率用半导体模块的等价电路图。在图4中,功率用半导体模块100具备自消弧型半导体元件6、回流二极管7、栅极电阻8、正极端子40、负极端子41、交流端子42、正支路侧绝缘基板101、负支路侧绝缘基板111。正支路侧绝缘基板101、负支路侧绝缘基板111分别具备多个自消弧型半导体元件6、多个回流二极管7、多个栅极电阻8。在图4中,将自消弧型半导体元件6作为例子记载为MOSFET,在以后的图中也将自消弧型半导体元件6记载为MOSFET。
但是,在图4的等价电路中记载自消弧型半导体元件6的栅极控制电路,作为端子示出了正极侧栅极13G、正极侧控制源极13E、负极侧栅极14G、负极侧控制源极14E,但在与模块内部构造有关的图1~3中,仅图示了与主电路的电路有关的构造,将与控制电路有关的构造省略并简化而图示。实际上,具备如下的机构:在绝缘基板2上构成自消弧型半导体元件6的控制用的布线图案,自消弧型半导体元件6上的栅极或者控制源极电极和用于与外部连接的栅极或者控制源极电极被电连接,在功率用半导体模块的上表面等露出,而能够与外部导体连接。它们在其它实施例中也是相同的,不影响本发明的效果。但是,因为控制电路的布线图案易于受到自消弧型半导体元件6的主电路电流即流过布线图案3、4的电流所致的感应,所以为了抑制电流失衡,控制电路的布线图案的形状优选为栅极和控制源极平行。
图5是本发明的实施方式1的功率用半导体模块的2电平电路中的正支路侧自消弧型半导体元件的切换动作电路图。图6是示出本发明的实施方式1的功率用半导体模块的正支路侧自消弧型半导体元件的切换动作时的换流环路的电路图。使用图5(a)、图5(b)以及图6所示的动作电路图,以自消弧型半导体元件6是MOSFET的情况为例子,对正支路侧的MOSFET进行切换的模式进行说明。另外,在图5、图6中,将各支路中的多个自消弧型半导体元件6、回流二极管7以及栅极电阻8集中记载为一个。
如图5(a)所示,在正侧直流母线P与负侧直流母线N之间连接了电容器32的两端,将功率用半导体模块100的正极端子40连接到正侧直流母线P,将负极端子41连接到负侧直流母线N,而构成了2电平电路。图5(a)中的虚线所包围的部分表示功率用半导体模块100,白圈表示在功率用半导体模块100的表面露出的正极端子40、负极端子41以及交流端子42。另外,在图5中,用箭头在电路上重叠地示出了正支路侧MOSFET 6P进行切换时的电流路径。
在图5(a)中,当正支路侧MOSFET 6P导通时,电流从电容器32的正极通过正支路侧MOSFET 6P并通过交流端子42,经由马达等负载31而通过其它相的负支路25N,电流流到电容器32的负极。在图5、图6中,将负载31记载为电感。另外,在以后的图中也将负载31记载为电感。另一方面,在正支路侧MOSFET 6P从导通向截止进行切换时,如图5(b)所示,在负载31中流过的电流回流到负支路侧回流二极管7N。此时,正支路侧MOSFET 6P的关断时的换流环路如图6所示,成为从电容器32的正极通过正支路侧MOSFET6P、负支路侧回流二极管7N返回到电容器32的负极的环路。在图5(a)、图5(b)以及图6中,仅记载了MOSFET、回流二极管以及电容器,但实际上电路中包含有连接半导体元件彼此的布线的电感、电阻分量,在该换流环路中包括其布线电感、电阻分量。
另一方面,负支路侧MOSFET 6N进行切换时的换流环路成为从电容器32的正极通过正支路侧回流二极管7P、负支路侧MOSFET6N返回到电容器32的负极的环路。在通过功率用半导体模块100的正极端子40和负极端子41的环路这一点上,正支路侧MOSFET 6P进行切换时和负支路侧MOSFET 6N进行切换时可谓大致相同。在自消弧型半导体元件6的关断时施加的浪涌电压与换流环路的电感成比例。因此,在2电平电路中,需要使图6记载的换流环路的电感降低。作为换流环路的电感主要原因,分为连接功率用半导体模块和电容器的母线的电感、电容器自身的电感、功率用半导体模块内部的电感这3个要素,而本发明是与第3个的功率用半导体模块内部的布线电感的降低有关的发明。
图7是示出产生图6所示的换流环路时的相对置的电极之间的磁通消除的情形的示意图。在图7中,正极电极10具备作为平行面部的平行面10L和作为垂直面部的垂直面10V,负极电极11具备作为平行面部的平行面11L和作为垂直面部的垂直面11V,交流电极12具备作为平行面部的平行面12L。另外,示意性地,用箭头表示电流流动的方向,将各布线部分记载为电感。进而,在各布线部分的产生磁通消除的部位用双箭头明确记载了对应部位。产生上述换流环路时的电流路径如下所述。
图7示出了图6所示的换流环路中的、功率用半导体模块内部的环路的一部分,通过正极端子40(未图示)→正极电极10的垂直面10V→正极电极10的平行面10L→正支路侧绝缘基板101→交流电极12的平行面12L→负支路侧绝缘基板111→负极电极11的平行面11L→负极电极11的垂直面11V→负极端子41(未图示)。在该过程中,在对置地配置的正极电极10的垂直面10V和负极电极11的垂直面11V、正极电极10的平行面10L和交流电极12的平行面12L、负极电极11的平行面11L和交流电极12的平行面12L中,di/dt的朝向相互相逆,进行磁通的消除,能够降低电感。
在如上地构成的功率用半导体模块中,因为以分别对置的方式配置了正极电极10、负极电极11以及交流电极12,所以能够消除电流在各电极流过时在电极之间产生的磁通。其结果是,由于正极电极10、负极电极11以及交流电极12产生的电感被降低,对半导体元件施加的浪涌电压被降低,所以能够提高功率用半导体模块的可靠性。
实施方式2.
在本实施方式2中,将在实施方式1中使用的1片绝缘基板设为多片绝缘基板来构成电路这点不同。因为在这样使用了多片绝缘基板的电路中也以分别对置的方式配置了正极电极10、负极电极11以及交流电极12,所以能够降低电感。
图8是本发明的实施方式2的功率用半导体模块的顶视图以及概略侧面图。图8(a)示出功率用半导体模块200的顶视图。图8(b)示出从图8(a)中的B侧观察时的概略侧面图,图8(c)示出从图8(a)中的A侧观察时的概略侧面图。图9是本发明的实施方式2的作为正负支路具备多个绝缘基板时的功率用半导体模块的等价电路图。此处,将从B侧观察的方向设为B方向,将从A侧观察的方向设为A方向。
在图8中,本实施方式2的功率用半导体模块200具备:基体板1、绝缘基板2、集电极(漏极)布线图案3、发射极(源极)布线图案4、自消弧型半导体元件6、回流二极管7、焊料9、作为正极侧电极的正极电极10、作为负极侧电极的负极电极11、交流电极12、键合引线21、作为正极电极10的端子部的正极端子40、作为负极电极11的端子部的负极端子41、作为交流电极12的端子部的交流端子42、作为正极电极10的分支电极部的正极分支电极60、作为负极电极11的分支电极部的负极分支电极61、作为交流电极12的分支电极部的交流分支电极62、密封材料50、壳体51、盖52、螺母53。
如图8所示,为了连接多片绝缘基板2,跨越多片绝缘基板2来配置正极电极10、负极电极11以及交流电极12。正极电极10、负极电极11具有的平行面是将并联地连接多片绝缘基板2的方向(A方向)作为长边的大致长方形。另外,为了串联地连接正负支路,交流电极12具有的平行面是将跨越正负支路的方向(B方向)作为短边、将并联地连接多片绝缘基板2的方向(A方向)作为长边的大致长方形。进而,各电极从各电极的平行面朝向布线图案3、4分支,与各绝缘基板101、102、111、112分别连接。在该分支中,将正极电极10的分支电极作为正极分支电极60,将负极电极11的分支电极作为负极分支电极61,将交流电极12的分支电极作为交流分支电极62。
正极分支电极60和交流分支电极62绝缘且被平行地配置。另外,平行地配置的部分为相同形状。另外,负极分支电极61和交流分支电极62绝缘且被平行地配置。另外,平行地配置的部分为相同形状。
即便在像这样绝缘基板2是多片的情况下,也与作为正支路、负支路分别为1片绝缘基板2的情况同样地能够降低电感。
接下来,对使用了二合一的功率用半导体模块200的2电平电路中的切换动作进行说明。作为例子,说明正支路侧的MOSFET进行切换动作的模式。图9是作为本发明的实施方式2的功率用半导体模块的正、负支路具备2片绝缘基板时的功率用半导体模块的等价电路图。将实施方式1的功率用半导体模块100替换为功率用半导体模块200这点不同。在图9中,功率用半导体模块200具备:自消弧型半导体元件6、回流二极管7、栅极电阻8、正极电极10、负极电极11、输出电极12、正支路侧绝缘基板101、102、负支路侧绝缘基板111、112。正支路侧绝缘基板101、102、负支路侧绝缘基板111、112分别具备多个自消弧型半导体元件6、多个回流二极管7、多个栅极电阻8。
其中,在图9的等价电路中,记载了自消弧型半导体元件6的栅极控制电路,作为端子示出了正极侧栅极13G、正极侧控制源极13E、负极侧栅极14G、负极侧控制源极14E,但在与模块内部构造有关的图8中,仅图示了与主电路的电路有关的构造,将与控制电路有关的构造省略并简化而图示。实际上具备如下机构:在绝缘基板2上构成了自消弧型半导体元件6的控制用的布线图案,自消弧型半导体元件6上的栅极或者控制源极电极和用于与外部连接的栅极或者控制源极电极被电连接,在功率用半导体模块的上表面等露出,而能够与外部导体连接。它们在其它实施例中也相同,不影响本发明的效果。但是,因为控制电路的布线图案易于受到自消弧型半导体元件6的主电路电流即流过布线图案3、4的电流所致的感应,所以为了抑制电流的失衡,控制电路的布线图案的形状优选为栅极与控制源极平行。
图10是本发明的实施方式2的2电平电路中的正支路侧自消弧型半导体元件的切换动作电路图。图11是示出本发明的实施方式2的功率用半导体模块的正支路侧自消弧型半导体元件的切换动作时的换流环路的电路图。使用图10(a)、图10(b)以及图11所示的动作电路图,以自消弧型半导体元件6是MOSFET的情况为例子,说明正支路侧的MOSFET 6P进行切换的模式。在图10、图11中,将各支路中的多个自消弧型半导体元件6、回流二极管7以及栅极电阻8集中记载为一个。
如图10(a)所示,在正侧直流母线P与负侧直流母线N之间连接了电容器32的两端,将功率用半导体模块200的正极端子40连接到正侧直流母线P,将负极端子41连接到负侧直流母线N,而构成了2电平电路。图10(a)的虚线所包围的部分表示功率用半导体模块200,白圈表示正极端子40、负极端子41以及输出端子42的在功率用半导体模块100的表面露出的外部端子。另外,在图10中,用箭头在电路上重叠示出正支路侧MOSFET 6P进行切换时的电流路径。
在图10(a)中,在正支路侧MOSFET 6P导通时,电流从电容器32的正极通过正支路侧MOSFET 6P,通过输出端子42,并经由马达等负载31通过其它相的负支路25N,电流流到电容器32的负极。在MOSFET进行切换时,由于电感分量影响负载,所以在图10中将负载31记载为电感。另一方面,在正支路侧MOSFET 6P从导通向截止进行切换时,如图10(b)所示,流过负载31的电流回流到负支路侧回流二极管7N。因此,正支路侧MOSFET 6P关断时的换流环路如图15所示,成为从电容器32的正极通过正支路侧MOSFET 6P、负支路侧回流二极管7N返回到电容器32的负极的环路。在图10(a)、图10(b)以及图11中,仅记载了MOSFET、回流二极管以及电容器,但实际上电路中包含有连接半导体彼此的布线的电感、电阻分量,在该换流环路中包括该布线电感、电阻分量。
另一方面,在负支路侧MOSFET 6N进行切换的情况下,与上述同样地,换流环路成为从电容器32的正极通过正支路侧回流二极管7P、负支路侧MOSFET 6N返回到电容器32的负极的环路。如上所述,在自消弧型半导体元件6的关断时施加的浪涌电压与换流环路的电感成比例。因此,在2电平电路中,需要使图11记载的换流环路的电感降低。作为换流环路的电感主要原因,分为连接功率用半导体模块和电容器的母线的电感、电容器自身的电感、功率用半导体模块内部的电感这3个要素,而本发明是与第3个的功率用半导体模块内部的布线电感的降低有关的发明。
图12是示出产生图11所示的换流环路时的相对置的电极之间的磁通消除的情形的示意图。在图12中,正极电极10具备作为平行面部的平行面10L、作为垂直面部的垂直面10V以及作为正极电极10的分支电极部的正极分支电极60a、60b,负极电极11具备作为平行面部的平行面11L、作为垂直面部的垂直面11V以及作为负极电极11的分支电极部的负极分支电极61a、61b,交流电极12具备作为平行面部的平行面12L和作为交流电极12的分支电极部的交流分支电极62a、62b、62c、62d。另外,示意性地,用箭头表示电流流动的方向,将各布线部分记载为电感。进而,在各布线部分的产生磁通消除的部位用双箭头明确记载了对应部位。产生上述换流环路时的电流路径如下所述。
图12示出了图11所示的换流环路中的、功率用半导体模块内部的环路的一部分,通过正极端子40(未图示)→正极电极10的垂直面10V→正极电极10的平行面10L→正极分支电极60a、60b→正支路侧绝缘基板101(未图示)→交流分支电极62a、62b→交流电极12的平行面12L→交流分支电极62c、62d→负支路侧绝缘基板111(未图示)→负极分支电极61a、61b→负极电极11的平行面11L→负极电极11的垂直面11V→负极端子41(未图示)。在该过程中,在正极电极10的垂直面10V和负极电极11的垂直面11V、正极电极10的平行面10L和交流电极12的平行面12L、正极分支电极60a、60b和交流分支电极62a、62b、负极电极的平行面11L和交流电极的平行面12L以及负极分支电极61a、61b和交流分支电极62c、62d中,di/dt的朝向相互相逆而进行磁通的消除,能够在对置地配置的正极电极10、负极电极11以及交流电极12之间的各个对置部分降低电感。
此处,由于正极电极10的垂直面10V和负极电极11的垂直面11V在长度方向上具有较长的面,所以在正极电极10的垂直面10V中电流在长度方向上扩展地流过。另一方面,在负极电极11的垂直面11V中在长度方向上扩展的电流以集中到负极端子41的方式流动。因此,在正极电极10的垂直面10V和负极电极11的垂直面11V中,在垂直面整体中产生磁通的消除,能够有效地降低电感。
另外,由于在正极电极10的平行面10L和交流电极12的平行面12L以及负极电极11的平行面11L和交流电极12的平行面12L中也同样地有电流向长度方向的扩展,所以在平行面整体产生磁通的消除,能够有效地降低电感。
如上所述,功率用半导体模块200在具备多个绝缘基板2作为正支路、负支路的情况下,也能够在从正极端子10通过负极端子11的环路中降低电感。另外,通过电流在长度方向上扩展,也能够降低电感。
在如上地构成的功率用半导体模块中,因为以分别对置的方式配置了正极电极10、负极电极11以及交流电极12,所以能够消除电流在各电极流动时在电极之间产生的磁通。其结果是,由于正极电极10、负极电极11以及交流电极12所致的电感被降低,对功率用半导体元件施加的浪涌电压被降低,所以能够提高功率用半导体模块的可靠性。
另外,在本实施方式中,对在正负支路分别配置了2片绝缘基板2的情况进行了说明,但在配置了其以上的片数的情况下也能够得到本发明的效果。在各支路配置了多片绝缘基板2的模块构造中,自消弧型半导体元件6进行切换时的换流环路也与配置2片的情况相同,只是电极的分支电极的并联数增加而已。
实施方式3.
在本实施方式3中,将在实施方式2中使用的正极端子40和负极端子41配置于功率用半导体模块的中央部这点不同。像这样,通过将正极端子和负极端子配置于功率用半导体模块的中央部,在产生从正极端子40通过负极端子41的换流环路时,针对搭载于功率用半导体模块的多个绝缘基板2,使电流的路径长度均等化,实现布线电感以及布线电阻的均等化。由此,能够抑制在各绝缘基板2的布线图案3、4流过的电流的偏差,能够抑制搭载于各绝缘基板2的自消弧型半导体元件、回流二极管等半导体元件的电流偏差。另外,通过抑制电流偏差,能够抑制半导体元件的温度偏差,能够提高热循环寿命。
图13是本发明的实施方式3的功率用半导体模块的顶面示意图以及概略侧面图。图13(a)示出功率用半导体模块300的顶面示意图。图13(b)示出从图13(a)的B侧观察时的概略侧面图。图13(c)示出从图13(a)的A侧观察时的概略侧面图。此处,将从B侧观察的方向设为B方向,将从A侧观察的方向设为A方向。图14是拆除了本发明的实施方式3的功率用半导体模块的电极时的顶面示意图。图15是本发明的实施方式3的功率用半导体模块的顶面外观图。正负支路都具备4片绝缘基板2。正极端子40和负极端子41被配置于模块中央附近。另外,特征在于:交流端子41配置于未配置正极端子40、负极端子41的部位。在本实施方式中,示出了在正负支路分别具备4片绝缘基板2的例子,但对片数不特别限定,为了易懂地说明本发明的效果,以下在实施方式中根据图13~图16进行说明。
在图13中,本实施方式3的功率用半导体模块300具备:基体板1、绝缘基板2、集电极(漏极)布线图案3、发射极(源极)布线图案4、自消弧型半导体元件6、回流二极管7、焊料9、作为正极侧电极的正极电极10、作为负极侧电极的负极电极11、交流电极12、键合引线21、作为正极电极10的端子部的正极端子40、作为负极电极11的端子部的负极端子41、作为交流电极12的端子部的交流端子42、作为正极电极10的分支电极部的正极分支电极60、作为负极电极11的分支电极部的负极分支电极61、作为交流电极12的分支电极部的交流分支电极62、密封材料50、壳体51、盖52、螺母53。
在图13中,将正极端子40和负极端子41配置于功率用半导体模块300的中央附近,即使在从正极端子40、负极端子41至布线图案3、4的距离(电极长度)不为等距离、或者由于电极的结构而不严格为等距离的情况下,也以使布线电感以及布线电阻均等化的方式来构成正极分支电极60、负极分支电极61,交流分支电极62被构成为与正极分支电极60以及负极分支电极61相同的形状且平行。另外,通过调整布线图案3、4的与正极分支电极60、负极分支电极61以及交流分支电极62的连接部分的位置,能够使布线电感、布线电阻均等化。
即使在从正极端子40、负极端子41至布线图案3、4的距离(电极长度)不为等距离、或者由于电极的结构而不严格为等距离的情况下,通过将从各电极的长边的两端分支的分支电极设为以电极的长边为起点的V形,也能够使电流的路径长度均等化。
图16是在本发明的实施方式3的功率用半导体模块的功率用半导体模块中的分支电极部分加入了狭缝时的顶面示意图。在图16中,在正极电极10和负极电极11具备用虚线包围的狭缝600。在图13中,电极在大致相同位置被2分割,而如图16所示,即使在分支位置不同的情况下,通过在电极的平行面或者垂直面加入狭缝600,即使在从正极端子40、负极端子41至布线图案3、4的距离(电极长度)不为等距离、或者由于电极的结构而不严密为等距离的情况下,布线电感以及布线电阻也被均等化。另外,在图16的与正极电极10、负极电极11的各平面部对置的交流电极12的平面部也设置了与正极电极10、负极电极11相同的形状的狭缝。由此,通过正极电极10和交流电极12、负极电极11和交流电极12的换流环路的路径重叠,从而能够更高效地降低电感。如上所述,通过狭缝,即使在从正极端子40、负极端子41至布线图案3、4的距离(电极长度)不为等距离、或者由于电极的结构而不严格为等距离的情况下,也能够使布线电感以及布线电阻均等化,而通过将正极端子40/负极端子41配置于功率用半导体模块的中央部,具有易于使至各绝缘基板的距离或者布线电感以及布线电阻均等化的效果。
在如上地构成的功率用半导体模块中,因为以分别对置的方式配置了正极电极10、负极电极11以及交流电极12,所以能够消除电流在各电极流动时在电极之间产生的磁通。其结果是,由于正极电极10、负极电极11以及交流电极12所致的电感被降低,对半导体元件施加的浪涌电压被降低,所以能够提高功率用半导体模块的可靠性。此外,在本实施方式中,示出了在正负支路分别有4片绝缘基板2的例子,但对片数不特别限定,只要是在正负支路分别具备2片以上的绝缘基板的功率用半导体模块,就能得到与本发明等同的效果。
实施方式4.
在本实施方式4中,使用在实施方式1~3中使用的二合一模块来构成3电平电路这点不同。这样,因为即使在构成了3电平电路的情况下,也以分别对置的方式配置了正极电极10、负极电极11以及交流电极12,所以在3电平电路的动作时,在正极电极10、负极电极11以及交流电极12之间的各个对置部分中,di/dt的朝向相互相逆而进行磁通的消除,能够在正极电极10、负极电极11以及交流电极12各自的对置部分降低电感。
图17是示出本发明的实施方式4的功率用半导体模块的3电平电路中的自消弧型半导体元件的切换动作时的换流环路的电路图。图17示出了3电平电路的一个例子。在图17中,作为电路结构,使用3个功率用半导体模块400(400(a)、400(b)、400(c))构成了3电平电路。该功率用半导体模块400(400(a)、400(b)、400(c))可以使用实施方式1~3的功率用半导体模块100、200、300的任意功率用半导体模块。
在图17中,使用功率用半导体模块400(a)构成与正侧直流母线P连接的模块,使用功率用半导体模块400(b)构成与负侧直流母线N连接的模块,并且使用功率用半导体模块400(c)来构成为钳位二极管。除了使用二极管作为钳位二极管以外,还能够如图17的功率用半导体模块400(c)所示,将并联配置的MOSFET用作同步整流。此外,能够用作同步整流的模块不限于配置于功率用半导体模块400(c)内的MOSFET,还能够是功率用半导体模块400(a)、功率用半导体模块400(b)内的MOSFET。
图17示出3电平电路动作时的换流环路的一个例子。在从功率用半导体模块400(a)的正支路MOSFET 6P为截止、负支路MOSFET6N为导通状态变为功率用半导体模块400(a)的负支路MOSFET 6N为截止的情况下产生图17所示的换流环路。此处,在将图17所示的3电平电路的功率用半导体模块400设为实施方式1的功率用半导体模块100的情况下,该换流环路从配置于功率用半导体模块400(c)的位置的功率用半导体模块100的交流端子42通过正支路MOSFET6P、正极端子40,接下来,从配置于功率用半导体模块400(a)的位置的功率用半导体模块100的交流端子42通过负支路MOSFET6N、负极端子41,接下来,从配置于功率用半导体模块400(b)的位置的功率用半导体模块100的正极端子40通过正支路回流二极管7P、负支路回流二极管7N、负极端子41。
图18是示出产生图17所示的换流环路时的功率用半导体模块400(c)的相对置的电极之间的磁通消除的情形的示意图。图18示出功率用半导体模块400(c)为实施方式1的功率用半导体模块100的情况。在图18中,正极电极10具备作为平行面部的平行面10L和作为垂直面部的垂直面10V,负极电极11具备作为平行面部的平行面11L和作为垂直面部的垂直面11V,交流电极12具备作为平行面部的平行面12L。另外,示意性地,用箭头表示电流流动的方向,将各布线部分记载为电感。进而,在各布线部分的产生磁通消除的部位用双箭头明确记载了对应部位。产生上述换流环路时的电流路径如下所述。
图18示出了图17所示的换流环路中的、功率用半导体模块内部的环路的一部分,通过交流端子42(未图示)→交流电极12的平行面12L→正支路侧绝缘基板101(未图示)→正极电极10的平行面10L→正极电极10的垂直面10V→正极端子40(未图示)。
在该过程中,由于在正极电极10的垂直面10V产生的di/dt,在负极电极11的垂直面11V产生涡流,在对置地配置的正极电极10与负极电极11之间产生磁通的消除,能够降低电感。另外,在正极电极10的平行面10L和交流电极12的平行面12L中,di/dt的朝向相互相逆而进行磁通的消除,能够在对置地配置的正极电极10与交流电极12之间降低电感。
图19是示出产生图17所示的换流环路时的另一功率用半导体模块400(c)的相对置的电极之间的磁通消除的情形的示意图。图19示出功率用半导体模块400(c)为实施方式1的功率用半导体模块200的情况。在图19中,正极电极10具备作为平行面部的平行面10L、作为垂直面部的垂直面10V以及作为正极电极10的分支电极部的正极分支电极60a、60b,负极电极11具备作为平行面部的平行面11L、作为垂直面部的垂直面11V以及作为负极电极11的分支电极部的负极分支电极61a、61b,交流电极12具备作为平行面部的平行面12L和作为交流电极12的分支电极部的交流分支电极62a、62b、62c、62d。另外,示意性地,用箭头表示电流流动的方向,将各布线部分记载为电感。进而,在各布线部分的产生磁通消除的部位用双箭头明确记载了对应部位。产生上述换流环路时的电流路径如下所述。
图19示出了图17所示的换流环路中的、功率用半导体模块内部的环路的一部分,通过交流端子42(未图示)→交流电极12的平行面12L→交流分支电极62a、62b→正支路侧绝缘基板101(未图示)→正极分支电极60a、60b→极电极10的平行面10L→正极电极10的垂直面10V→正极端子40(未图示)。
在该过程中,由于在正极电极10的垂直面10V产生的di/dt,在负极电极11的垂直面11V产生涡流,在对置地配置的正极电极10与负极电极11之间产生磁通的消除,能够降低电感。另外,在正极电极10的平行面10L和交流电极12的平行面12L以及正极分支电极60a、60b和交流分支电极62a、62b中,di/dt的朝向相互相逆而进行磁通的消除,能够在对置地配置的正极电极10与交流电极12之间降低电感。
此处,由于正极电极10的垂直面10V和负极电极11的垂直面11V在长度方向上具有较长的面,所以在正极电极10的垂直面10V中电流在长度方向上扩展地流动,所以在负极电极11的垂直面11V整面产生涡流,在正极电极10和负极电极11的垂直面整体产生磁通的消除,能够有效地降低电感。
另外,在正极电极10的平行面10L和交流电极12的平行面12L中也同样地有电流向长度方向的扩展,所以在正极电极10和交流电极12的平行面整体产生磁通的消除,能够有效地降低电感。
图20是示出产生图17所示的换流环路时的又一功率用半导体模块400(a)的相对置的电极之间的磁通消除的情形的示意图。图20示出功率用半导体模块400(a)为实施方式1的功率用半导体模块100的情况。在图20中,正极电极10具备作为平行面部的平行面10L和作为垂直面部的垂直面10V,负极电极11具备作为平行面部的平行面11L和作为垂直面部的垂直面11V,交流电极12具备作为平行面部的平行面12L。另外,示意性地,用箭头表示电流的时间变化的朝向,将各布线部分记载为电感。进而,在各布线部分的产生磁通消除的部位用双箭头明确记载了对应部位。产生上述换流环路时的电流路径如下所述。
图20示出了图17所示的换流环路中的、功率用半导体模块内部的环路的一部分,通过交流端子42(未图示)→交流电极12的平行面12L→负支路侧绝缘基板111(未图示)→负极电极11的平行面11L→负极电极11的垂直面11V→负极端子41(未图示)。
在该过程中,由于在负极电极11的垂直面11V产生的di/dt,在正极电极10的垂直面10V产生涡流,在对置地配置的正极电极10与负极电极11之间产生磁通的消除,能够降低电感。另外,在负极电极11的平行面11L和交流电极12的平行面12L中,di/dt的朝向相互相逆而进行磁通的消除,能够在对置地配置的负极电极11与交流电极12之间降低电感。
图21是示出产生图17所示的换流环路时的又一功率用半导体模块400(a)的相对置的电极之间的磁通消除的情形的示意图。图21示出功率用半导体模块400(a)为实施方式2的功率用半导体模块200的情况。在图21中,正极电极10具备作为平行面部的平行面10L、作为垂直面部的垂直面10V以及作为正极电极10的分支电极部的正极分支电极60a、60b,负极电极11具备作为平行面部的平行面11L、作为垂直面部的垂直面11V以及作为负极电极11的分支电极部的负极分支电极61a、61b,交流电极12具备作为平行面部的平行面12L和作为交流电极12的分支电极部的交流分支电极62a、62b、62c、62d。另外,示意性地,用箭头表示电流流动的方向,将各布线部分记载为电感。进而,在各布线部分的产生磁通消除的部位用双箭头明确记载了对应部位。产生上述换流环路时的电流路径如下所述。
图21示出了图17所示的换流环路中的、功率用半导体模块内部的环路的一部分,通过交流端子42(未图示)→交流电极12的平行面12L→交流分支电极62c、62d→负支路侧绝缘基板111(未图示)→负极分支电极61a、61b→负极电极11的平行面11L→负极电极11的垂直面11V→负极端子41(未图示)。
在该过程中,由于在负极电极11的垂直面11V产生的di/dt,在正极电极10的垂直面10V产生涡流,在对置地配置的正极电极10与负极电极11之间产生磁通的消除,能够降低电感。另外,在负极电极11的平行面11L和交流电极12的平行面12L以及负极分支电极61a、61b和交流分支电极62c、62d中,di/dt的朝向相互相逆而进行磁通的消除,能够在对置地配置的负极电极11与交流电极12之间降低电感。
此处,由于正极电极10的垂直面10V和负极电极11的垂直面11V在长度方向上具有较长的面,所以在负极电极11的垂直面11V中,电流在长度方向扩展地流过,所以在正极电极10的垂直面10V整面产生涡流,在正极电极10和负极电极11的垂直面整体产生磁通的消除,能够有效地降低电感。
另外,由于在负极电极11的平行面11L和交流电极12的平行面12L中也同样地有电流向长度方向的扩展,所以在负极电极11和交流电极12的平行面整体产生磁通的消除,能够有效地降低电感。
进而,在从正极端子40通过交流端子42的环路以及从负极端子41通过交流端子42的环路中降低了电感,从而能够抑制在各绝缘基板2的布线图案3、4流动的电流的偏差,能够抑制搭载于各绝缘基板2上的自消弧型半导体元件6、回流二极管7等功率用半导体元件的电流偏差。另外,通过抑制功率用半导体元件的电流偏差,能够抑制功率用半导体元件的温度偏差,能够提高热循环寿命。
另外,当在产生图17所示的换流环路时的功率用半导体模块400(b)的位置配置了实施方式1的功率用半导体模块100的情况下,能得到与在实施方式1的图7中说明过的电感的降低同样的效果,并且,在配置了实施方式2的功率用半导体模块200的情况下,得到与在实施方式2的图12中说明过的电感的降低同样的效果。另外,虽然本次仅对图17所示的换流环路进行了说明,但因为对于在从功率用半导体模块400(b)的负支路MOSFET 6N为截止、正支路MOSFET6P为导通状态变为功率用半导体模块400(b)的正支路MOSFET 6P为截止的情况下产生的换流环路也能够同样地考虑,所以能够得到本发明的效果。
在本实施方式4中,在构成了3电平电路时,如在上述中说明的那样,产生通过正极端子40和交流端子42以及通过负极端子41和交流端子42的换流环路。在电路动作时,当在通过正极端子40和交流端子42以及通过负极端子41和交流端子42的环路中的布线电感以及布线电阻中存在差时,当功率用半导体模块400内正支路动作时和负支路动作时,容易产生电流的偏差。在实施方式1~3的功率用半导体模块100、200、300中示出的模块中,通过特别地配置成使正极端子40与交流端子42之间、负极端子41与交流端子42之间的距离成为大致相等,能够抑制通过正极端子40和交流端子42以及通过负极端子41和交流端子42的环路中的布线电感以及布线电阻的偏差,能够抑制搭载于各绝缘基板2的自消弧型半导体元件6、回流二极管7等功率用半导体元件的电流偏差。进而,通过抑制该电流偏差,能够抑制半导体元件的温度偏差,能够提高热循环寿命。
另外,在功率用半导体模块100~300中,将交流端子42配置得越接近正极端子40和负极端子41,通过正极端子40和交流端子42以及通过负极端子41和交流端子42的环路变得越小,能够降低布线电感以及布线电阻。例如,当将交流端子42配置为与在实施方式1的功率用半导体模块100中示出的正极端子40和负极端子41接近时,能够进一步得到该效果。但是,需要确保各端子之间的绝缘距离来配置。
在如上地构成的功率用半导体模块100~300中,因为以分别对置的方式配置了正极电极10、负极电极11以及交流电极12,以接近正极端子40和负极端子41的方式配置了交流端子42,所以不论在产生了什么样的换流环路的情况下,都能够消除电流在各电极流动时在电极之间产生的磁通。其结果是,由于正极电极10、负极电极11以及交流电极12所致的电感被降低,对半导体元件施加的浪涌电压被降低,所以能够提高功率用半导体模块的可靠性。
另外,在电流仅在对置的电极的一方流动的情况下,也在另一方的电极中产生涡流,进行磁通的消除,能够在电极之间降低电感。
另外,在将实施方式3中的正极端子40和负极端子41配置于模块中央附近,从正极端子40、负极端子41至布线图案3、4的距离(电极长度)不为等距离、或者由于电极的结构而不严格为等距离的情况下,也以使布线电感以及布线电阻均等化的方式,构成正极分支电极60、负极分支电极61,交流分支电极62被构成为与正极分支电极60以及负极分支电极61相同的形状且平行,所以即使在3电平电路结构图中,在产生从正极端子40通过负极端子41的换流环路时,针对搭载于模块的多个绝缘基板,使路径长度均等化,实现布线电感以及布线电阻的均等化。由此,能够抑制在各绝缘基板的布线图案中流动的电流的偏差,能够抑制搭载于各绝缘基板的自消弧型半导体元件、回流二极管等半导体元件的电流偏差。通过抑制电流偏差,使得抑制半导体元件的温度偏差,还得到提高热循环寿命的效果。
此外,作为图17的功率用半导体模块400(c),即使使用仅有未搭载MOSFET的钳位二极管的模块,也能够得到本实施方式4的效果。另外,当在功率用半导体模块内搭载了MOSFET的情况下,即使在对MOSFET进行同步整流来使用的情况下,也能够得到本实施方式4的效果。进而,即使在图17中记载为MOSFET的部分是IGBT、双极性晶体管等其它自消弧型半导体元件,也能够得到同样的效果。

Claims (17)

1.一种功率用半导体模块,其特征在于,具备:
正负支路,将自消弧型半导体元件串联连接而构成,具有所述自消弧型半导体元件的串联连接点;
正极侧电极、负极侧电极以及交流电极,与所述正负支路连接;以及
基板,形成有连接所述正负支路的所述自消弧型半导体元件和所述正极侧电极、所述负极侧电极以及所述交流电极的布线图案,
所述正极侧电极、所述负极侧电极以及所述交流电极被分别绝缘,各个电极中的两个被对置地配置。
2.根据权利要求1所述的功率用半导体模块,其特征在于,
所述正极侧电极、所述负极侧电极以及所述交流电极分别具有相对所述基板的形成有所述布线图案的面平行地配置的平行面部,
所述正极侧电极、所述负极侧电极具有相对所述基板的形成有所述布线图案的面垂直地配置的垂直面部,
所述正极侧电极的垂直面部与所述负极侧电极的垂直面部被对置地平行地配置,
所述交流电极的平行面部与所述正极侧电极的平行面部和所述负极侧电极的平行面部的各自被对置地平行地配置。
3.根据权利要求1或者2所述的功率用半导体模块,其特征在于,
所述正极侧电极、所述负极侧电极以及所述交流电极分别具有与外部电路连接的端子部和与所述布线图案连接且从所述平行面部分支的多个分支电极部。
4.根据权利要求3所述的功率用半导体模块,其特征在于,
所述基板是多个,
所述分支电极部与所述多个基板对应地设置有多个,从所述平面部至所述布线图案的距离为大致等距离,并联连接了所述布线图案。
5.根据权利要求3或者4所述的功率用半导体模块,其特征在于,所述正极侧电极的分支电极部和所述交流电极的分支电极部被绝缘,至少一部分为同一形状且被对置地配置,
所述负极侧电极的分支电极部和所述交流电极的分支电极部被绝缘,至少一部分为同一形状且被对置地配置。
6.根据权利要求2~5中的任意一项所述的功率用半导体模块,其特征在于,
所述平行面部为大致长方形的形状,在所述大致长方形的长边部配置了所述分支电极部。
7.根据权利要求1~6中的任意一项所述的功率用半导体模块,其特征在于,
在所述正极侧电极的端子部和所述负极侧电极的端子部,在所述交流电极的端子部的同一边侧,对置地配置了所述交流电极的端子部。
8.根据权利要求7所述的功率用半导体模块,其特征在于,
所述正极侧电极以及所述负极侧电极具有狭缝,从所述正极侧电极的端子部以及所述负极侧电极的端子部至所述布线图案的距离为大致等距离,并联连接了所述布线图案。
9.根据权利要求7或者8所述的功率用半导体模块,其特征在于,
跨越所述正极负支路而配置了所述交流电极的端子部。
10.根据权利要求1~9中的任意一项所述的功率用半导体模块,其特征在于,
在所述功率用半导体模块的外形具有大致四边形的面,
所述正极侧电极的端子部和所述负极侧电极的端子部配置于所述大致四边形的面内的中央部。
11.一种功率用半导体模块,其特征在于,具备:
正负支路,将自消弧型半导体元件串联连接而构成,具有所述自消弧型半导体元件的串联连接点;
正极侧电极、负极侧电极以及交流电极,与所述正负支路连接;以及
基板,形成有连接所述正负支路的所述自消弧型半导体元件和所述正极侧电极、所述负极侧电极以及所述交流电极的布线图案,
所述功率用半导体模块的外形具有大致四边形的面,
所述正极侧电极的端子部和所述负极侧电极的端子部配置于所述大致四边形的面内的中央部。
12.根据权利要求8~11中的任意一项所述的功率用半导体模块,其特征在于,
所述正极侧电极的端子部与所述交流电极的端子部的距离以及所述负极侧电极的端子部与所述交流电极的端子部的距离为大致等距离。
13.根据权利要求1~12中的任意一项所述的功率用半导体模块,其特征在于,
作为所述正负支路具备多个所述基板。
14.根据权利要求1~13中的任意一项所述的功率用半导体模块,其特征在于,
具有二极管,所述二极管以相对所述自消弧型半导体元件逆并联地连接的方式与所述布线图案接合,
所述正极负极支路是将自消弧型半导体元件和所述二极管的并联电路串联连接而构成的。
15.根据权利要求14所述的功率用半导体模块,其特征在于,
所述二极管由带隙比硅宽的宽带隙半导体形成。
16.根据权利要求1~15中的任意一项所述的功率用半导体模块,其特征在于,
所述自消弧型半导体元件由带隙比硅宽的宽带隙半导体形成。
17.根据权利要求15或者16所述的功率用半导体模块,其特征在于,
所述宽带隙半导体是碳化硅、氮化镓材料以及金刚石中的任意一个。
CN201480075303.8A 2014-02-11 2014-06-30 功率用半导体模块 Active CN106030796B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014023923 2014-02-11
JP2014-023923 2014-02-11
PCT/JP2014/003465 WO2015121900A1 (ja) 2014-02-11 2014-06-30 電力用半導体モジュール

Publications (2)

Publication Number Publication Date
CN106030796A true CN106030796A (zh) 2016-10-12
CN106030796B CN106030796B (zh) 2018-07-06

Family

ID=53799672

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480075303.8A Active CN106030796B (zh) 2014-02-11 2014-06-30 功率用半导体模块

Country Status (5)

Country Link
US (1) US9941255B2 (zh)
JP (1) JP6320433B2 (zh)
CN (1) CN106030796B (zh)
DE (1) DE112014006353B4 (zh)
WO (1) WO2015121900A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622307A (zh) * 2017-05-12 2019-12-27 三菱电机株式会社 半导体模块以及电力变换装置
CN112750800A (zh) * 2019-10-29 2021-05-04 三菱电机株式会社 半导体功率模块
CN113039642A (zh) * 2018-11-16 2021-06-25 株式会社日立制作所 功率半导体装置
CN113597671A (zh) * 2019-03-19 2021-11-02 株式会社电装 半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016038721A1 (ja) * 2014-09-11 2016-03-17 三菱電機株式会社 半導体装置
US10756057B2 (en) 2014-11-28 2020-08-25 Nissan Motor Co., Ltd. Half-bridge power semiconductor module and method of manufacturing same
EP3258491A4 (en) * 2015-02-13 2018-03-14 Nissan Arc, Ltd. Half-bridge power semiconductor module, and method for manufacturing same
JP6672908B2 (ja) * 2016-03-10 2020-03-25 富士電機株式会社 半導体装置及び半導体装置の製造方法
US10347608B2 (en) * 2016-05-27 2019-07-09 General Electric Company Power module
JP6852834B2 (ja) * 2018-04-18 2021-03-31 富士電機株式会社 半導体装置
JP6969501B2 (ja) * 2018-05-28 2021-11-24 株式会社デンソー 半導体装置
JP7263893B2 (ja) * 2019-04-04 2023-04-25 富士電機株式会社 電力変換装置および電源装置
JP7238565B2 (ja) * 2019-04-12 2023-03-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
KR102162361B1 (ko) * 2020-05-28 2020-10-07 에이펙스인텍 주식회사 직병렬 호환형 다회로 다채널 분배기

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671063B2 (ja) 1989-09-11 1994-09-07 株式会社東芝 大電力半導体装置
US5202578A (en) 1989-09-11 1993-04-13 Kabushiki Kaisha Toshiba Module-type semiconductor device of high power capacity
EP0597144A1 (de) 1992-11-12 1994-05-18 IXYS Semiconductor GmbH Hybride leistungselektronische Anordnung
JPH07231071A (ja) 1994-02-16 1995-08-29 Toshiba Corp 半導体モジュール
JP3692906B2 (ja) 2000-05-25 2005-09-07 日産自動車株式会社 電力配線構造及び半導体装置
DE10352671A1 (de) 2003-11-11 2005-06-23 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungsmodul
JP2007042796A (ja) 2005-08-02 2007-02-15 Toshiba Corp 電力用半導体素子及びインバータ装置
JP4603956B2 (ja) 2005-08-26 2010-12-22 日立オートモティブシステムズ株式会社 電力変換装置
JP4977430B2 (ja) 2006-10-10 2012-07-18 本田技研工業株式会社 半導体装置
US8129836B2 (en) 2006-06-09 2012-03-06 Honda Motor Co., Ltd. Semiconductor device
JP5099417B2 (ja) * 2007-05-22 2012-12-19 アイシン・エィ・ダブリュ株式会社 半導体モジュール及びインバータ装置
JP5451994B2 (ja) 2008-07-30 2014-03-26 本田技研工業株式会社 電力変換装置の導体配置構造
JP4826845B2 (ja) 2009-02-10 2011-11-30 三菱電機株式会社 パワー半導体モジュール
US8076696B2 (en) * 2009-10-30 2011-12-13 General Electric Company Power module assembly with reduced inductance
JP5138714B2 (ja) 2010-02-24 2013-02-06 三菱電機株式会社 電力用半導体装置
JP5249365B2 (ja) * 2011-01-26 2013-07-31 三菱電機株式会社 電力変換装置
KR101755085B1 (ko) 2012-03-01 2017-07-06 미쓰비시덴키 가부시키가이샤 전력용 반도체 모듈 및 전력 변환 장치
JP5835466B2 (ja) * 2012-03-28 2015-12-24 富士電機株式会社 半導体装置
WO2013146212A1 (ja) * 2012-03-28 2013-10-03 富士電機株式会社 半導体装置及び半導体装置の製造方法
CN104412383B (zh) * 2012-06-29 2017-09-26 株式会社电装 半导体装置以及半导体装置的连接构造
JP5978151B2 (ja) * 2013-02-27 2016-08-24 日立オートモティブシステムズ株式会社 電力変換装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622307A (zh) * 2017-05-12 2019-12-27 三菱电机株式会社 半导体模块以及电力变换装置
CN110622307B (zh) * 2017-05-12 2023-06-16 三菱电机株式会社 半导体模块以及电力变换装置
CN113039642A (zh) * 2018-11-16 2021-06-25 株式会社日立制作所 功率半导体装置
CN113597671A (zh) * 2019-03-19 2021-11-02 株式会社电装 半导体装置
CN113597671B (zh) * 2019-03-19 2023-08-22 株式会社电装 半导体装置
CN112750800A (zh) * 2019-10-29 2021-05-04 三菱电机株式会社 半导体功率模块

Also Published As

Publication number Publication date
DE112014006353B4 (de) 2024-05-02
DE112014006353T5 (de) 2016-10-20
US9941255B2 (en) 2018-04-10
WO2015121900A1 (ja) 2015-08-20
US20160358895A1 (en) 2016-12-08
CN106030796B (zh) 2018-07-06
JP6320433B2 (ja) 2018-05-09
JPWO2015121900A1 (ja) 2017-03-30

Similar Documents

Publication Publication Date Title
CN106030796A (zh) 功率用半导体模块
CN105981274B (zh) 电力用半导体模块
CN111048491B (zh) 电力用半导体模块以及电力变换装置
CN106026692B (zh) 半导体模块、电力变换装置以及半导体模块的制造方法
CN104303297B (zh) 电力用半导体模块
JP6316412B2 (ja) 電力用半導体装置
JP6062565B1 (ja) 半導体装置およびその製造方法
JP6300386B2 (ja) 半導体装置
US9515061B2 (en) Semiconductor module and semiconductor device
JP6154104B2 (ja) 少なくとも一つの電子部品を、第1および第2端子の間のループインダクタンスを低減する手段を含む電力供給装置に電気的に相互接続するための装置
JP2010283053A (ja) 半導体装置及びその製造方法
JP2013125848A (ja) パワーモジュール半導体装置およびその製造方法
CN107492531A (zh) 半导体装置
CN105097738B (zh) 半导体装置
WO2015125772A1 (ja) 電極リードおよび半導体装置
US8519546B2 (en) Stacked multi-die electronic device with interposed electrically conductive strap
JP7209615B2 (ja) 半導体装置
JP6468984B2 (ja) 半導体装置
JP7218564B2 (ja) 半導体装置
CN104103680B (zh) 芯片和芯片装置
JP2008054495A (ja) 電流印加されたパワー回路のための低インダクタンスのパワー半導体モジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant