CN104247012A - 半导体装置及其制造方法 - Google Patents

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丸山笃
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Abstract

本发明提供能够减少键合引线的根数的半导体装置及其制造方法。半导体装置(30)具备两个以上的在第一主面和第二主面具有电极的半导体元件(4)。另外，该半导体装置(30)具备：电极板(6)，一侧的面经由第一接合材料层(10)与半导体元件(4)的第一主面上的电极(41)接合且搭载于两个以上的半导体元件(4)的第一主面上的电极(41)；导电板(1)，具有经由第二接合材料层(11)与半导体元件(4)的第二主面上的电极(42)接合且连接于两个以上的半导体元件(4)的第二主面上的电极(42)的半导体元件接合部(2)以及第一引线端子(3)。并且，用根据需要的粗细和/或根数的键合引线(5)连接电极板(6)的另一侧的面与第二引线端子(3a、3b)。

Description

半导体装置及其制造方法
技术领域
本发明涉及搭载多个在第一主面和第二主面具有电极的半导体元件的半导体装置及其制造方法。
背景技术
在现有技术中，如图20所示，使用连结了具有作为芯片垫的半导体元件接合部102和第一引线端子103的导电板101与第二引线端子103a、103b的引线框架150而将两个半导体元件104搭载到一个半导体装置130内。两个半导体元件104的第二主面上的电极142经由第一接合材料层110被接合于半导体元件接合部102，各个半导体元件104的第一主面上的电极141与第二引线端子103a、103b通过键合引线105形成连接。
半导体元件接合部102、第一接合材料层110、半导体元件104及键合引线105通过成型树脂113进行树脂包封，与所连结的引线框架150分离。
近年来，碳化硅(SiC)和/或氮化镓(GaN)作为代替硅(Si)的半导体材料而备受关注，在高电流的条件下使用时，需要在一个半导体装置中搭载了多个半导体元件的半导体装置。
在一个半导体装置内搭载多个半导体元件的半导体装置中，多个半导体元件在基板上并列地进行排列，用引线框架部件夹着这些半导体元件并用焊料进行接合。并且，对于引线框架部件，以在倾斜的状态下不进行接合的方式在将其两端接合于基板上，并进行树脂包封(例如，参照专利文献1)。
另外，在表面和背面具有电极的多个半导体元件被接合在芯片垫上，在其上表面接合有平板端子，而平板端子通过接合材料与外部端子连接，由此进行树脂包封(例如，参照专利文献2)。
用第一引线框架部件和第二引线框架部件夹住一个在表面和背面具有电极的半导体元件，利用焊料进行接合，由此进行树脂包封(例如，参照专利文献3、专利文献4)。
另外，用第一引线框架部件和第二引线框架部件夹住在表面和背面具有电极的多个半导体元件，利用焊料进行接合，由此进行树脂包封(例如，参照专利文献5)。
使用了氮化镓(GaN)的半导体元件例如如下地形成。以在与氮化镓(GaN)种类不同的基板上使GaN层生长而得的基板作为基底基板，在其上面呈条纹状地配置绝缘膜而作为生长掩模，并在不存在该绝缘膜的部分选择性地使GaN层生长，接着，在绝缘膜上使GaN层生长(例如，专利文献6、专利文献7、专利文献8)。使用了利用该方法形成的氮化镓(GaN)的半导体元件为纵向形状。
现有技术文献
专利文献
专利文献1：JP2010-245212A
专利文献2：JP2008-227131A
专利文献3：JP2003-17628A
专利文献4：JP2008-108886A
专利文献5：JP2001-196518A
专利文献6：JP2011-66390A
专利文献7：JP2011-66398A
专利文献8：JP2012-114263A
发明内容
技术问题
如图20所示，由于在一个半导体装置130内搭载两个半导体元件104，因此在作为引线框架150的芯片垫的半导体元件接合部102上经由第一接合材料层110而接合半导体元件104的第二主面的电极142，用键合引线105将半导体元件104的第一主面上的电极141与第二引线端子103a、103b连接。
在该方法中，必须用与半导体元件104的个数至少相同的根数的键合引线105来连接半导体元件104的第一主面上的电极141与第二引线端子103a、103b。另外，在半导体元件104中流通的电流比键合引线105的允许电流大的情况下，必须用多个键合引线105将第一主面上的电极141与第二引线端子103a、103b连接。
因此，存在用键合引线105连接第一主面上的电极141与第二引线端子103a、103b的引线键合工序的工数增加，工序的处理能力降低的问题。
另外，对于以低功耗化为目标的产品，要求实现高效率化，但键合引线105的材料的阻抗成分会妨碍高效率化。
在本发明中，目的在于提供能够减少键合引线的根数的半导体装置及其制造方法。
技术方案
为了实现上述目的，本发明的一个方式涉及的半导体装置是具备在第一主面和第二主面具有电极的半导体元件的半导体装置，其特征在于，包括：电极板，一侧的面经由第一接合材料层与半导体元件的第一主面上的电极接合且搭载于两个以上的半导体元件的第一主面上的电极；导电板，具有经由第二接合材料层与半导体元件的第二主面上的电极接合且与两个以上的半导体元件的第二主面上的电极连接的半导体元件接合部以及第一引线端子，从而根据需要的粗细和/或根数的键合引线将电极板的另一侧的面与第二引线端子连接。
另外，本发明的另一方式涉及的半导体装置是具备在第一主面和第二主面具有电极的半导体元件的半导体装置，包括：电极板，一侧的面具有经由第一接合材料层与半导体元件的第一主面上的电极接合且搭载于两个以上的上述半导体元件的第一主面上的电极的接合部，并且具有引线端子；导电板，具有经由第二接合材料层与半导体元件的第二主面上的电极接合且与两个以上的半导体元件的第二主面上的电极连接的半导体元件接合部以及第一引线端子，通过使用具有引线端子和接合部的电极板，从而减少引线键合工序。
有益效果
根据本发明，在一个半导体装置上搭载两个以上的半导体元件时，能够减少键合引线的根数。
附图说明
图1是表示本发明的实施方式1的俯视图和侧视图。
图2是图1的A-A’截面图。
图3是图1的B-B’截面图。
图4是表示本发明的实施方式2的俯视图和侧视图。
图5是图4的C-C’截面图。
图6是表示本发明的实施方式3的俯视图和侧视图。
图7是图6的D-D’截面图。
图8是表示本发明的实施方式4的俯视图和侧视图。
图9是图8的E-E’截面图。
图10是表示本发明的实施方式5的俯视图。
图11是表示本发明的实施方式5的俯视图。
图12是表示本发明的实施方式的制造方法的图。
图13是表示本发明的实施方式7的俯视图和侧视图。
图14是图13的F-F’截面图。
图15是表示本发明的实施方式8的俯视图和侧视图。
图16是图15的G-G’截面图。
图17是表示本发明的实施方式9的俯视图和侧视图。
图18是表示本发明的实施方式10的俯视图和侧视图。
图19是表示本发明的实施方式的制造方法的图。
图20是现有技术的俯视图和侧视图。
图21是参考例的俯视图和侧视图。
符号说明
1：             导电板
2：             半导体元件接合部
3：             第一引线端子
3a、3b：        第二引线端子
4、4a、4b：     半导体元件
5：             键合引线
6、6a、6b：     电极板
7、7a、7b：     电极板
8、8a、8b：     引线端子
9、9a、9b：     接合部
10、10a、10b：  第一接合材料层
11：            第二接合材料层
12：            树脂
13：            成型树脂
14a、14b    凸部
22：        贯通孔
23a、23b、23c、23d：   布线
24：        绝缘基板
25：        导电部件
30：        半导体装置
41：        第一主面上的电极
42：        第二主面上的电极
43：        电极板
44：        第三接合材料层
45：        接合部
46：        连接部
47：        弯曲部
50：        引线框架
A：         阳极
K：         阴极
P：         间隙
Q：         间隙
具体实施方式
以下，参照附图说明本发明的实施方式。
在以下的各实施方式中，对主要使用二极管作为半导体元件4的半导体元件进行说明。然而，半导体元件4不限于二极管，例如也可以为MOS型场效应晶体管MOSFET(Metal Oxide Semiconductor Field Effect Transistor)和/或绝缘栅型双极晶体管IGBT(Insulated Gate Bipolar Transistor)。
对于半导体装置30，对进行TO220型那样的树脂包封的TO(TransisterOutline)封装件进行说明，但不限于此。
另外，如果像图20的现有技术那样通过键合引线105来连接半导体元件104的第一主面上的电极141和第二引线端子103a、103b，则如图21所示，必须用与搭载的半导体元件104的个数相同根数以上的键合引线105来连接第一主面上的电极141与第二引线端子103b。
纵向形状的半导体元件例如是碳化硅(SiC)、氮化镓(GaN)等宽带隙半导体元件，但也可以为硅半导体元件。另外，将纵向形状的半导体元件的长度方向的长度设为例如1000μm左右～3000μm左右，将短边方向的长度设为例如100μm左右～300μm左右，将长度方向的长度与短边方向的长度之比设为例如10倍左右以上。
应予说明，图中的半导体元件4的个数不限于各图中记载的个数，键合引线5的根数也不限于各图中记载的根数。
(实施方式1)
图1、图2和图3是本发明的实施方式1的构成图。图1是本发明的实施方式1的俯视图和侧视图，图2是图1的A-A’截面图，图3是图1的B-B’截面图。
半导体装置30是进行TO220型那样的树脂包封的TO封装件，第一引线端子3和第二引线端子3a、3b在图中的坐标的Y方向平行地进行配置。
应予说明，图中的坐标的Y方向与树脂包封时的成型树脂13的注入方向相同。另外，如图所示，第一引线端子3和第二引线端子3a、3b的一部分不被成型树脂13覆盖，而是露出成为外部端子。
搭载于半导体装置30的两个以上的半导体元件4为纵向形状，在图中的坐标的X方向并列地进行配置。半导体元件4的长度方向以与图中的坐标的Y方向平行的方式进行配置。
在导电板1的半导体元件接合部2经由第二接合材料层11而接合有两个以上的半导体元件4的第二主面上的电极42。另外，电极板6的一侧的面以经由第一接合材料层10而搭载于两个以上的半导体元件4的第一主面上的电极41的方式进行接合。
然后，用键合引线5连接电极板6的另一侧的面与第二引线端子3b，并通过成型树脂13进行树脂包封。未接合导电板1的半导体元件4的面不被成型树脂13包封而是露出。
优选地，第一接合材料层10和第二接合材料层11是导热率好的焊锡膏或银系导电膏。
由于电极板6的一侧的面以搭载于多个半导体元件4的第一主面的电极41的方式进行接合，所以能够在电极板6的另一侧的面上确保比半导体元件4的第一主面上的电极41更大的引线键合的区域。
因此，直径粗的键合引线5和/或带状的键合引线5的使用变得容易，与现有技术相比，能够减少键合引线5的根数。
另外，由于不需要像以往那样用一根以上的键合引线5连接第二引线端子3b与一个半导体元件4的第一主面上的电极41，因此能够减少键合引线5的根数。
此时，键合引线5也可以连接电极板6与第二引线端子3a。
应予说明，键合引线5优选允许电流大的Al、Cu或Au。
优选地，电极板6是导热率好的Cu、Al或含有它们的合金，并且还可以对表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
另外，优选地，具有半导体元件接合部2和第一引线端子3的导电板1和第二引线端子3a、3b是Cu、Al或含有它们的合金，并且还可以对表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
在用键合引线5连接电极板6的另一侧的面与第二引线端子3b之前，树脂12被埋入到由半导体元件4、导电板1的半导体元件接合部2以及电极板6的一侧的面所包围的间隙P。被埋入的树脂12可缓和引线键合时的机械冲击。
另外，与成型树脂13相同，树脂12中填充有填料。选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够被埋入到由半导体元件4、被导电板1的半导体元件接合部2以及电极板6的一侧的面所包围的间隙P的填料。填充于成型树脂13的填料的填料直径比间隙P大时，无法在树脂包封时将成型树脂13埋入到间隙P。因此，通过用树脂12填埋树脂包封时成型树脂13无法进入的间隙P，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，在与半导体元件4的第一主面上的电极41接合的电极板6的一侧的面上，也可以形成图3(a)那样的平面和/或图3(b)或图3(c)那样的凸部14a、14b。
通过在电极板6的一侧的面形成凸部14a、14b，从而与填充于树脂12的填料的填料直径相比，能够较大地扩展导电板1的半导体元件接合部2与电极板6的一侧的面的间隔，能够提高树脂12的流动性。
应予说明，在键合引线5的直径细且引线键合时的机械冲击小、间隙P比填充于成型树脂13的填料的填料直径大且不妨碍成型树脂13的流动的情况下，也可以不将树脂12埋入到间隙P。
另外，如图3(c)所示，通过使凸部14b小于半导体元件4的第一主面上的电极41，从而能够防止第一接合材料层10附着在半导体元件4的侧面。
本发明的实施方式1可以使用与具有半导体元件接合部102和第一引线端子103的导电板101和第二引线端子103a、103b连结的现有的引线框架150(参照图20)相同的引线框架，因此可以不需要新的导电板1的设计，并且能够减少制造成本。
(实施方式2)
图4和图5是本发明的实施方式2的构成图，是实施方式1的变形例。图4是本发明的实施方式2的俯视图和侧视图。图5是图4的C-C’截面图。
半导体元件4在图中的坐标的Y方向配置两列，并在图中的坐标的X方向并列地进行配置。
在用键合引线5连接电极板6的另一侧的面与第二引线端子3b之前，在被半导体元件4、导电板1的半导体元件接合部2以及电极板6的一侧的面所包围的间隙P中埋入树脂12。
被埋入的树脂12能够缓和引线键合时的机械冲击。
另外，与成型树脂13相同，树脂12中填充有填料。选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够被埋入到由半导体元件4、导电板1的半导体元件接合部2以及电极板6的一侧的面所包围的间隙P的填料。填充于成型树脂13的填料的填料直径比间隙P大时，无法在树脂包封时将成型树脂13埋入到间隙P。因此，通过在树脂包封时用树脂12填埋成型树脂13的流动性差的间隙P，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，在与半导体元件4的第一主面上的电极41接合的电极板6的一侧的面上，也可以形成图3(a)那样的平面和/或图3(b)或图3(c)那样的凸部14a、14b。
(实施方式3)
图6和图7是本发明的实施方式3的构成图，是实施方式1的变形例。图6是本发明的实施方式3的俯视图和侧视图。图7是图6的D-D’截面图。
半导体元件4a、4b相同且为纵向形状，在图中的坐标的X方向并列地进行配置。另外，半导体元件4a被配置为长度方向与图中的坐标的Y方向平行，半导体元件4b被配置为长度方向与图中的坐标的X方向平行。
在用键合引线5连接电极板6的另一侧的面与第二引线端子3b之前，在被半导体元件4a、4b、导电板1的半导体元件接合部2以及电极板6的一侧的面所包围的间隙P中埋入树脂12。
此时，半导体元件4b能够防止从图中的坐标的Y方向注入的树脂12从导电板1的半导体元件接合部2流出。
被埋入的树脂12可缓和引线键合时的机械冲击。
应予说明，图中的坐标的Y方向与树脂包封时的成型树脂13的注入方向相同。另外，如图所示，第一引线端子3和第二引线端子3a、3b的一部分不被成型树脂13覆盖，而是露出成为外部端子。
搭载的两个以上的半导体元件4为纵向形状，在图中的坐标的X方向并列地进行配置。半导体元件4的长度方向以与图中的坐标的Y方向平行的方式进行配置。
在导电板1的半导体元件接合部2，经由第二接合材料层11而接合有两个以上的半导体元件4的第二主面的电极42。另外，电极板6的一侧的面经由第一接合材料层10a、10b而接合于半导体元件4的第一主面的电极41a、41b。此时，电极板6的一侧的面以搭载于两个以上的半导体元件4的第一主面上的电极41a、41b的方式进行接合。
在由半导体元件4、导电板1的半导体元件接合部2以及电极板6的一侧的面所包围的间隙中埋入树脂12。
被埋入的树脂12能够缓和引线键合时的机械冲击。另外，通过用树脂12填埋树脂包封时成型树脂13无法进入的间隙，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了裂纹产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够被埋入到由半导体元件4、导电板1的半导体元件接合部2和电极板6的一侧的面所包围的间隙的填料。
并且，用键合引线5分别将电极板6的另一侧的面上的布线23c与第二引线端子3a以及布线23d与第二引线端子3b连接，并利用成型树脂13进行树脂包封。
电极板6由绝缘基板24构成，在绝缘基板24的一侧的面的、经由第一接合材料层10a、10b而与半导体元件4的第一主面上的电极41a、41b接合的面上形成有布线23a、23b，在绝缘基板24的另一侧的面上形成有连接键合引线5的布线23c、23d。
绝缘基板24的一侧的面的布线23a、23b和另一侧的面的布线23c、23d通过导电部件25进行连接，所述导电部件25形成于设置在绝缘基板24的贯通孔22。
布线23a、23b、23c、23d以如下方式进行设置，即，用蒸镀法、溅射法或镀覆法使由Au、Ag、Al、Cu、Cr、Ni、Sn、焊料中的任一种金属或组合它们而得的金属构成的金属膜形成于绝缘基板24。
导电部件25由Au、Ag、Al、Cu、Cr、Ni、Sn、焊料中的任一种金属或组合它们而得的金属构成且形成在贯通孔22的至少内壁。
电极板6的一侧的面以搭载于多个半导体元件4的第一主面上的电极41a、41b的方式进行接合，通过布线23c、23d，能够确保相比各半导体元件4的第一主面上的电极41更大的引线键合的区域。
另外，通过在电极板6的绝缘基板24形成布线23a、23b、23c、23d，从而各半导体元件4的第一主面上的电极41a、41b连接到布线23a、23b，因此能够减少将电极板6与第二引线端子3a、3b连接的键合引线5的根数。
因此，由于电极板6具有布线23a、23b、23c、23d，所以能够将在第一主面上具有两个电极41a、41b的多个半导体元件4搭载于一个半导体装置30。
(实施方式5)
图10、图11是本发明的实施方式5的俯视图，是实施方式1的变形例。
图10的情况下，搭载的两个以上的半导体元件4为纵向形状，在图中的坐标的X方向并列地进行配置。半导体元件4的长度方向以与图中的坐标的Y方向平行的方式进行配置。
半导体元件4的第一主面上的电极41分开而分别接合于电极板6a和电极板6b。用键合引线5将电极板6a、6b与第二引线端子3a、3b连接。
应予说明，可以在电极板6a、6b的一侧的面上具备图3的(b)、(c)那样的凸部14a、14b。
另一方面，图11的情况下，两个以上的半导体元件4在图中的坐标的Y方向配置两列，并在图中的坐标的X方向并列地进行配置。
半导体元件4的第一主面上的电极41分开而分别接合于电极板6a和电极板6b。用键合引线5将电极板6a、6b与第二引线端子3a、3b连接。
应予说明，可以在电极板6a、6b的一侧的面上具备如图3的(b)、(c)所示的凸部14a、14b。
通过将电极板6分割成电极板6a和电极板6b，从而能够与图20所示的现有技术同样地将第二引线端子3a、3b作为阳极端子，将第一引线端子3作为阴极端子。
(实施方式6)
图12是说明本发明的实施方式6的图，是表示实施方式1的半导体装置的制造方法的图。
如图12(a)所示，在电极板6的一侧的面形成第一接合材料层10。第一接合材料层10的形成例如通过使用金属掩模的丝网印刷或使用涂布机的涂布来进行。
第一接合材料层10是导热率好的焊锡膏或银系导电膏，设置为100μm左右的厚度。
接着，如图12(b)所示，将半导体元件4的第一主面上的电极41配置在第一接合材料层10的上方，用回流炉进行加热处理而进行接合。
接下来，如图12(c)所示，在导电板1的半导体元件接合部2形成第二接合材料层11。第二接合材料层11的形成例如通过使用金属掩模的丝网印刷或使用涂布机的涂布来进行。
第二接合材料层11是导热率好的焊锡膏或银系导电膏，设置为100μm左右的厚度。
接着，如图12(d)所示，将与电极板6的一侧的面接合的半导体元件4的第二主面上的电极42配置在第二接合材料层11的上方，用回流炉进行加热处理而进行接合。
在将与电极板6的一侧的面接合的半导体元件4的第二主面上的电极42配置在第二接合材料层11的上方时，如图12(b)所示，通过将半导体元件4的第一主面上的电极41预先连接到电极板6的一侧的面，从而在第一接合材料层10和半导体元件4因各自的重量而下沉到电极板6的一侧的面上，因此能够提高搭载精度。
接下来，如图12(e)所示，从图中的箭头的方向朝被半导体元件4、电极板6的一侧的面以及导电板1的半导体元件接合部2包围的间隙P注入树脂12，通过加热处理使树脂12固化。被注入的树脂12可缓和引线键合时的机械冲击。
另外，与成型树脂13相同，在树脂12中填充有填料。选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够被埋入到由半导体元件4、导电板1的半导体元件接合部2和电极板6的一侧的面所包围的间隙P的填料。填充于成型树脂13的填料的填料直径比间隙P大时，无法在树脂包封时将成型树脂13埋入到间隙P。因此，通过用树脂12填埋在树脂包封时成型树脂13无法进入的间隙P，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。
接下来，如图12(f)所示，用键合引线5将电极板6的另一侧的面与第二引线端子3a或第二引线端子3b连接。
优选地，键合引线5是允许电流大的Al、Cu或Au。
接着，如图12(g)所示，用成型树脂13对导电板1的半导体元件接合部2、第二接合材料层11、半导体元件4、电极板6以及键合引线5进行树脂包封。以使导电板1的半导体元件接合部2的背面露出的方式进行树脂包封。
应予说明，树脂包封也可以是不使导电板1的半导体元件接合部2的背面露出的全封装型。
优选地，具备具有半导体元件接合部2和第一引线端子3的导电板1和第二引线端子3a、3b的引线框架50以及电极板6是导热率好的Cu、Al或含有它们的合金，可以在表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
在该制造方法中，与图20所示的现有技术同样地，可以使用具有作为芯片垫的半导体元件接合部2和第一引线端子3的导电板1与第二引线端子3a、3b连结的引线框架50，因此不需要引线框架50的新的设计和/或金属模具等的设备投资，能够减少成本。
由于用键合引线5进行电极板6的另一侧的面与第二引线端子3a、3b的连接，所以即使在电极板6发生倾斜，第二引线端子3a、3b的位置也不会偏离。
另外，通过以搭载于多个半导体元件4的第一主面上的电极41的方式接合电极板6的一侧的面，从而能够确保比半导体元件4的第一主面上的电极41更大的引线键合的区域。因此，可以容易地使用直径粗的键合引线5和/或带状的键合引线5，与现有技术相比能够减少键合引线的根数。
(实施方式7)
图13、图14是本发明的实施方式7的构成图。图13是本发明的实施方式7的俯视图和侧视图，图14是图13的F-F’截面图。
半导体装置30是进行TO220型那样的树脂包封的TO封装件，第一引线端子3和第二引线端子3a在图中的坐标的Y方向平行地进行配置。
应予说明，图中的坐标的Y方向与树脂包封时的成型树脂13的注入方向相同。另外，如图所示，第一引线端子3和第二引线端子3a以及后述的引线端子8的一部分不被成型树脂13覆盖，而是露出成为外部端子。
搭载的两个以上的半导体元件4为纵向形状，在图中的坐标的X方向并列地进行配置。半导体元件4的长度方向以与图中的坐标的Y方向平行的方式进行配置。
如上所述，通过与第一引线端子3和第二引线端子3a平行地配置纵向形状的半导体元件4的长度方向，从而能够提高成型树脂13的流动性。
两个以上的半导体元件4的第二主面上的电极42经由第二接合材料层11而接合于导电板1的半导体元件接合部2。
两个以上的半导体元件4的第一主面上的电极41经由第一接合材料层10而接合于电极板7接合，并通过成型树脂13进行树脂包封。电极板7具有引线端子8，并且在一侧的面具有经由第一接合材料层10与两个以上的半导体元件4的第一主面上的电极41进行接合的接合部9。并且，接合部9以搭载于多个半导体元件4的第一主面上的电极41的方式与这些电极41接合。
电极板7的接合部9可以如图14(a)那样形成为平面，也可以如图14(b)、(c)那样形成凸部14a、14b。通过在电极板7的接合部9形成凸部14a、14b，并将半导体元件4的第一主面上的电极41接合于凸部14a、14b，从而在搭载的半导体元件4的厚度薄的情况下，能够将导电板1的半导体元件接合部2与电极板7a、7b的接合部9的间隔扩展得比成型树脂13的填料直径还大。其结果，能够提高树脂包封时的成型树脂13的流动性。
另外，如图14(c)所示，通过使凸部14b小于半导体元件的第一主面上的电极41，从而能够防止第一接合材料层10附着于半导体元件4的侧面。
优选地，第一接合材料层10和第二接合材料层11为导热率好的焊锡膏或银系导电膏。
优选地，具有引线端子8和接合部9的电极板7是导热率好的Cu、Al或含有它们的合金，可以在表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
另外，优选地，具有半导体元件接合部2和第一引线端子3的导电板1以及第二引线端子3a是导热率好的Cu、Al或含有它们的合金，可以在表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
应予说明，在得不到比填充于成型树脂13的填料的填料直径大的间隙的情况和/或因半导体元件4的配置而存在成型树脂13的流动性差的位置的情况下，被半导体元件4、电极板7的接合部9和导电板1的半导体元件接合部2包围的间隙Q可以用树脂12填埋。
通过用树脂12填埋成型树脂13无法进入的间隙Q，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够埋入到间隙Q的填料。
通过将引线端子8设置于电极板7，从而不需要用键合引线5连接电极板7与引线端子8，因此能够减少制造的工数。
(实施方式8)
图15和图16是本发明的实施方式8的构成图，是实施方式7的变形例。图15是本发明的实施方式8的俯视图和侧视图，图16是图15的G-G’截面图。
半导体元件4a、4b为纵向的形状，在图中的坐标的X方向并列地进行配置。另外，半导体元件4a被配置为长度方向与图中的坐标的Y方向平行，半导体元件4b被配置为长度方向与图中的坐标的X方向平行。
在半导体元件4a彼此之间、被导电板1的半导体元件接合部2和电极板7的接合部9包围的间隙、在半导体元件4a与半导体元件4b之间、被导电板1的半导体元件接合部2和电极板7的接合部9包围的间隙Q埋入树脂12。
此时，半导体元件4b能够防止从图中的坐标的Y方向注入的树脂12从导电板1的半导体元件接合部2流出。
通过用树脂12填埋在树脂包封时成型树脂13无法进入的间隙Q，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够被埋入到由半导体元件4a、4b、导电板1的半导体元件接合部2以及电极板7的一侧的面所包围的间隙Q的填料。
另外，在电极板7的接合部9，可以像图14(b)、(c)那样在与半导体元件4的第一主面的接合部配合半导体元件4的配置而形成凸部14a、14b。
(实施方式9)
图17是本发明的实施方式9的俯视图，是实施方式7的变形例。
搭载的两个以上的半导体元件4是纵向形状，在图中的坐标的X方向并列地进行配置，半导体元件4的长度方向与图中的坐标的Y方向平行地进行配置。
应予说明，图中的坐标的Y方向与树脂包封时的成型树脂13的注入方向相同。
将半导体元件4的第一主面上的电极41分开而分别接合于电极板7a的接合部9a和电极板7b的接合部9b。
应予说明，电极板7a、7b的接合部9a、9b也可以像图14(b)、(c)那样，在与半导体元件4的第一主面上的电极41的接合部上具备凸部14a、14b。
通过分割成电极板7a和电极板7b，从而能够与图20所示的现有技术同样地使电极板7a的引线端子8a作为阳极端子，使导电板1的第一引线端子3作为阴极端子，使电极板7b的引线端子8b作为阳极端子。
另外，通过与作为成型树脂13的注入方向的图中的坐标的Y方向平行地配置纵向形状的半导体元件4的长度方向，从而能够提高树脂包封时的成型树脂13的流动性。
应予说明，在得不到比填充于成型树脂13的填料的填料直径大的间隙的情况和/或因半导体元件4的配置而存在成型树脂13的流动性差的位置的情况下，可以在被半导体元件4、电极板7a的接合部9a、电极板7b的接合部9b以及导电板1的半导体元件接合部2包围的间隙埋入树脂12。
通过用树脂12填埋成型树脂13无法进入的间隙Q，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，选择填充于树脂12的填料的填料直径比填充于成型树脂13的填料的填料直径小且能够埋入到间隙Q的填料。
通过在电极板7a、7b分别配备引线端子8a、8b，从而不需要用键合引线5连接电极板7a、7b与引线端子8a、8b，因此能够减少制造的工数。
(实施方式10)
图18是本发明的实施方式10的俯视图和侧视图，是实施方式7的变形例。
半导体装置30是进行了像TO220型那样的树脂包封的TO封装件，第一引线端子3和第二引线端子3a、3b被配置为与图中的坐标的Y方向。
应予说明，图中的坐标的Y方向与树脂包封时的成型树脂13的注入方向相同。另外，如图所示，第一引线端子3和第二引线端子3a、3b的一部分不被成型树脂13覆盖，而是露出成为外部端子。
搭载的两个以上的半导体元件4为纵向形状，在图中的坐标的X方向并列地进行配置。半导体元件4的长度方向以与图中的坐标的Y方向平行的方式进行配置。
如上所述，通过与第一引线端子3和第二引线端子3a、3b平行地配置纵向形状的半导体元件4的长度方向，从而能够提高成型树脂13的流动性。
两个以上的半导体元件4的第二主面上的电极42经由第二接合材料层11接合到导电板1的半导体元件接合部2。
两个以上的半导体元件4的第一主面上的电极41经由第一接合材料层10与电极板43接合，并通过成型树脂13进行树脂包封。电极板43具有与第二引线端子3b连接的连接部46，并且在一侧的面具有经由第一接合材料层10与两个以上的半导体元件4的第一主面上的电极41接合的接合部45。并且，接合部45以搭载于多个半导体元件4的第一主面上的电极41的方式与这些电极41接合。应予说明，在连接部46与接合部45之间设有弯曲形状的弯曲部47，连接部46经由弯曲部47从接合部45延伸。
电极板43的连接部46经由第三接合材料层44而与第二引线端子3a接合，通过成型树脂13进行树脂包封。
电极板43的接合部45可以像图14(a)那样形成为平面，也可以像图14(b)、(c)那样形成凸部14a、14b。
优选地，第一接合材料层10、第二接合材料层11和第三接合材料层44是导热率好的焊锡膏或银系导电膏。
优选地，具有接合部45和连接部46的电极板43是导热率好的Cu、Al或含有它们的合金，可以在表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
另外，优选地，具有半导体元件接合部2和第一引线端子3的导电板1以及第二引线端子3a、3b是导热率好的Cu、Al或含有它们的合金，可以对表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
应予说明，在得不到比填充于成型树脂13的填料的填料直径大的间隙的情况和/或因半导体元件4的配置而存在成型树脂13的流动性差的位置的情况下，可以在被半导体元件4、电极板43的接合部45和导电板1的半导体元件接合部2包围的间隙埋入树脂12。
与成型树脂13相同，在树脂12中填充有填料。选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小且能够被埋入到由半导体元件4、电极板43的接合部45和导电板1的半导体元件接合部2包围的间隙的填料。填充于成型树脂13的填料的填料直径比间隙大的情况下，无法在树脂包封时将成型树脂13埋入到间隙。因此，通过用树脂12填埋成型树脂13无法进入的间隙，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
应予说明，为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。
在本发明的实施方式中，通过将电极板43的连接部46接合到第二引线端子3b，从而不需要用键合引线5连接电极板43与第二引线端子3b，能够减少制造的工数。
另外，由于可以与上述的现有技术同样地使用具有半导体元件接合部2和第一引线端子的导电板1与第二引线端子3a、3b连结的引线框架50，因此不需要新的导电板1的设计，并且能够减少制造的成本。
(实施方式11)
图19是说明本发明的实施方式11的图，是表示实施方式7的半导体装置的制造方法的图。
如图19(a)所示，电极板7的接合部9上的第一接合材料层10的形成例如通过使用金属掩模的丝网印刷或使用涂布机的涂布来进行。
第一接合材料层10是导热率好的焊锡膏或银系导电膏，设置为100μm左右的厚度。
接下来，如图19(b)所示，将半导体元件4的第一主面上的电极41配置于第一接合材料层10，用回流炉进行加热处理而进行接合。
接着，如图19(c)所示，例如通过使用金属掩模的丝网印刷或使用涂布机的涂布，从而在导电板1的半导体元件接合部2形成第二接合材料层11。
第二接合材料层11是导热率好的焊锡膏或银系导电膏，设置为100μm左右的厚度。
接着，如图19(d)所示，将与电极板7的接合部9接合的半导体元件4的第二主面上的电极42配置在第二接合材料层11上，用回流炉进行加热处理而进行接合。
在将接合于电极板7的接合部9的半导体元件4的第二主面上的电极42配置在第二接合材料层11上时，通过像图19(b)那样将半导体元件4的第一主面上的电极41预先连接到电极板7的接合部9，从而第一接合材料层10和半导体元件4因各自的重量而下沉到电极板7的接合部9上，因此能够提高搭载精度。
接下来，如图19(e)所示，从图中的箭头的方向朝被半导体元件4、电极板7的接合部9以及导电板1的半导体元件接合部2包围的间隙Q注入树脂12，并进行加热处理而使树脂12固化。
为了抑制裂纹的产生，树脂12优选线膨胀系数与成型树脂13相同的热固化型树脂，因此在本发明的实施方式中，采用与成型树脂13相同的环氧系树脂。另外，选择填充于树脂12的填料的填料直径相比填充于成型树脂13的填料的填料直径小，且能够被埋入到由半导体元件4、导电板1的半导体元件接合部2和电极板7的一侧的面所包围的间隙Q的填料。
通过用树脂12填埋成型树脂13无法进入的间隙Q，从而能够减少在未填充成型树脂13的位置产生的起因于热循环和/或热休克等可靠性试验的裂纹。
接着，如图19(f)所示，用成型树脂13对导电板1的半导体元件接合部2、第二接合材料层11、半导体元件4、第一接合材料层10以及电极板7的接合部9进行树脂包封。以使导电板1的半导体元件接合部2的背面露出的方式进行树脂包封。
应予说明，树脂包封也可以是不使导电板1的半导体元件接合部2的背面露出的全封装型。
半导体元件4为纵向形状，通过与树脂12或成型树脂13的注入方向平行地配置半导体元件4的长度方向，从而能够提高树脂12或成型树脂13的流动性。
优选地，具有半导体元件接合部2和第一引线端子3的导电板1以及具有引线端子8和接合部9的电极板7是导热率好的Cu、Al或含有它们的合金，可以在表面实施基于Ni的电镀处理或基于Sn系焊料的电镀处理。
通过使用具有引线端子8和接合部9的电极板7，从而可以不需要引线键合工序，能够减少制造工序的工数。

Claims (20)

1.一种半导体装置，其特征在于，具备在第一主面和第二主面具有电极的两个以上的半导体元件，包括：
电极板，一侧的面经由第一接合材料层与两个以上的所述半导体元件的所述第一主面接合；
导电板，具有经由第二接合材料层与两个以上的所述半导体元件的所述第二主面接合的半导体元件接合部以及第一引线端子；
第二引线端子，经由键合引线与所述电极板的另一侧的面连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述导电板的所述半导体元件接合部、所述第二接合材料层、所述半导体元件、所述第一接合材料层、所述电极板以及所述键合引线被成型树脂包封。
3.根据权利要求1所述的半导体装置，其特征在于，在所述半导体元件彼此之间的、所述电极板与所述导电板之间的间隙埋入有树脂。
4.根据权利要求1所述的半导体装置，其特征在于，所述电极板具备绝缘基板、分别设置在所述绝缘基板的两个主面的布线、配置在设置于所述绝缘基板的贯通孔且电连接所述绝缘基板的两个主面的所述布线的导电部件。
5.根据权利要求1所述的半导体装置，其特征在于，所述电极板是Cu、Al或含有它们的合金。
6.根据权利要求5所述的半导体装置，其特征在于，所述电极板在所述一侧的面具备凸部，该凸部被设置在与所述半导体元件的所述第一主面接合的接合部。
7.一种半导体装置的制造方法，其特征在于，是权利要求1所述的半导体装置的制造方法，包括：
第一接合材料层形成工序，在所述电极板的一侧的面形成所述第一接合材料层；
第一接合工序，在所述第一接合材料层上配置两个以上的所述半导体元件的所述第一主面而进行接合；
第二接合材料层形成工序，在所述导电板的所述半导体元件接合部形成所述第二接合材料层；
第二接合工序，将与所述电极板接合的所述半导体元件的所述第二主面配置在所述第二接合材料层上而进行接合；
引线键合工序，在所述第二接合工序之后，用所述键合引线连接所述电极板的另一侧的面与所述第二引线端子；
成型工序，用成型树脂对所述导电板的所述半导体元件接合部、所述第二接合材料层、所述半导体元件、所述第一接合材料层、所述电极板以及键合引线进行包封。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，在所述第二接合工序与所述引线键合工序之间具备树脂埋入工序，该树脂埋入工序中在所述半导体元件彼此之间的、所述电极板与所述导电板之间的间隙注入树脂并使其固化。
9.一种半导体装置，其特征在于，具备在第一主面和第二主面具有电极的两个以上的半导体元件，包括：
电极板，在一侧的面具备经由第一接合材料层与两个以上的所述半导体元件的所述第一主面接合的接合部，并且具备第一引线端子；
导电板，具有经由第二接合材料层与两个以上的所述半导体元件的所述第二主面接合的半导体元件接合部以及第二引线端子，
所述半导体元件以使其长度方向与所述第二引线端子平行而进行配置。
10.根据权利要求9所述的半导体装置，其特征在于，所述导电板的所述半导体元件接合部、所述第二接合材料层、所述半导体元件、所述第一接合材料层以及所述电极板的所述接合部被成型树脂包封，所述电极板的所述第一引线端子和所述导电板的所述第二引线端子是外部端子。
11.根据权利要求9所述的半导体装置，其特征在于，在所述半导体元件彼此之间的、所述电极板的一侧的面与所述导电板之间的间隙埋入树脂。
12.一种半导体装置，其特征在于，具备在第一主面和第二主面具有电极的两个以上的半导体元件，包括：
电极板，在一侧的面具备经由第一接合材料层与两个以上的所述半导体元件的所述第一主面接合的接合部以及经由弯曲部从该接合部延伸的连接部；
导电板，具有经由第二接合材料层与所述半导体元件的所述第二主面接合，并与两个以上的所述半导体元件的所述第二主面连接的半导体元件接合部以及第一引线端子；
第二引线端子，经由第三接合材料层与所述电极板的连接部接合，
所述半导体元件以使其长度方向与所述第一引线端子平行而进行配置。
13.根据权利要求12所述的半导体装置，其特征在于，所述导电板的所述半导体元件接合部、所述第二接合材料层、所述半导体元件、所述第一接合材料层以及所述电极板的所述接合部被成型树脂包封，所述导电板的所述第一引线端子和所述第二引线端子是外部端子。
14.根据权利要求12所述的半导体装置，其特征在于，在所述半导体元件彼此之间的、所述电极板的一侧的面与所述导电板之间的间隙埋入树脂。
15.一种半导体装置，其特征在于，具备在第一主面和第二主面具有电极的两个以上的半导体元件，所述半导体元件以使其长度方向与成型树脂包封的注入方向平行而进行配置，包括：
电极板，在一侧的面具备经由第一接合材料层与两个以上的所述半导体元件的所述第一主面接合且搭载于所述半导体元件的所述第一主面上的接合部，并且具备第一引线端子，所述接合部在与所述半导体元件的所述第一主面接合的部分具备凸部；
导电板，具有经由第二接合材料层与两个以上的所述半导体元件接合的半导体元件接合部以及第二引线端子。
16.根据权利要求15所述的半导体装置，其特征在于，所述导电板的所述半导体元件接合部、所述第二接合材料层、所述半导体元件、所述第一接合材料层以及所述电极板的所述接合部被成型树脂包封，所述电极板的所述第一引线端子和所述导电板的第二引线端子是外部端子。
17.根据权利要求9、12或15所述的半导体装置，其特征在于，所述电极板是Cu、Al或含有它们的合金。
18.一种半导体装置的制造方法，其特征在于，是权利要求11所述的半导体装置的制造方法，包括：
第一接合材料层形成工序，在所述电极板的所述接合部上形成所述第一接合材料层；
第一接合工序，在所述第一接合材料层上配置两个以上的所述半导体元件的所述第一主面而进行接合；
第二接合材料层形成工序，在所述导电板的所述半导体元件接合部形成所述第二接合材料层；
第二接合工序，将与所述电极板接合的所述半导体元件的所述第二主面配置在所述第二接合材料层上而进行接合；
树脂埋入工序，在所述半导体元件彼此之间的、所述电极板与所述导电板之间注入树脂并使其固化；
成型工序，用成型树脂对所述导电板的所述半导体元件接合部、所述第二接合材料层、所述半导体元件、所述第一接合材料层以及所述电极板的所述接合部进行包封。
19.根据权利要求3、11或14所述的半导体装置，其特征在于，所述树脂是热固化型树脂。
20.根据权利要求1、9、12或15所述的半导体装置，其特征在于，所述第一接合材料层或所述第二接合材料层是焊锡膏或银系导电膏。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7395452B2 (ja) * 2020-09-23 2023-12-11 株式会社東芝 半導体装置
JPWO2023112195A1 (zh) * 2021-12-15 2023-06-22
JP2023128312A (ja) 2022-03-03 2023-09-14 三菱電機株式会社 半導体装置、半導体装置の製造方法および電力変換装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020005578A1 (en) * 1998-01-22 2002-01-17 Hironori Kodama Press contact type semiconductor device and converter using same
US20050012206A1 (en) * 2003-05-26 2005-01-20 Denso Corporation Semiconductor unit with cooling system
CN101120446A (zh) * 2005-01-24 2008-02-06 丰田自动车株式会社 半导体模组及半导体装置
JP2008166333A (ja) * 2006-12-27 2008-07-17 Denso Corp 半導体装置およびその製造方法
US20090302444A1 (en) * 2008-06-05 2009-12-10 Mitsubishi Electric Corporation Resin sealed semiconductor device and manufacturing method therefor

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815165B2 (ja) * 1987-09-17 1996-02-14 株式会社東芝 樹脂絶縁型半導体装置の製造方法
JP3396566B2 (ja) * 1995-10-25 2003-04-14 三菱電機株式会社 半導体装置
WO1998012748A1 (fr) * 1996-09-18 1998-03-26 Hitachi, Ltd. Module a semiconducteur de jonction
JP3617306B2 (ja) * 1998-04-15 2005-02-02 株式会社日立製作所 加圧接触型半導体装置、及びこれを用いた変換器
EP1115151A1 (en) 1998-08-07 2001-07-11 Hitachi, Ltd. Flat semiconductor device, method for manufacturing the same, and converter comprising the same
JP2000058693A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd 平型半導体装置、その製法及びこれを用いた変換器
JP3525753B2 (ja) * 1998-08-26 2004-05-10 株式会社豊田中央研究所 パワーモジュール
JP4651153B2 (ja) 1999-10-28 2011-03-16 ローム株式会社 半導体装置
JP3596388B2 (ja) 1999-11-24 2004-12-02 株式会社デンソー 半導体装置
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
JP3602453B2 (ja) * 2000-08-31 2004-12-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4439143B2 (ja) 2001-07-03 2010-03-24 日本インター株式会社 樹脂封止型半導体装置
JP3744431B2 (ja) * 2002-01-31 2006-02-08 トヨタ自動車株式会社 半導体装置およびその製造方法
JP2003234442A (ja) 2002-02-06 2003-08-22 Hitachi Ltd 半導体装置及びその製造方法
JP2003258178A (ja) * 2002-02-27 2003-09-12 Sanyo Electric Co Ltd 半導体装置
FR2839570B1 (fr) 2002-05-07 2004-09-17 Atmel Grenoble Sa Procede de fabrication de capteur d'empreinte digitale et capteur correspondant
JP2004079680A (ja) * 2002-08-13 2004-03-11 Renesas Technology Corp 半導体装置
US20040080028A1 (en) * 2002-09-05 2004-04-29 Kabushiki Kaisha Toshiba Semiconductor device with semiconductor chip mounted in package
JP2004153234A (ja) * 2002-09-05 2004-05-27 Toshiba Corp 半導体装置
US7612439B2 (en) * 2005-12-22 2009-11-03 Alpha And Omega Semiconductor Limited Semiconductor package having improved thermal performance
JP4620553B2 (ja) 2005-08-30 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4702196B2 (ja) * 2005-09-12 2011-06-15 株式会社デンソー 半導体装置
JP5103863B2 (ja) * 2006-10-16 2012-12-19 富士電機株式会社 半導体装置
JP5018013B2 (ja) 2006-10-25 2012-09-05 富士電機株式会社 樹脂封止半導体装置
JP2008227131A (ja) 2007-03-13 2008-09-25 Renesas Technology Corp 半導体装置及びその製造方法
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5176507B2 (ja) * 2007-12-04 2013-04-03 富士電機株式会社 半導体装置
JP5179854B2 (ja) * 2007-12-21 2013-04-10 矢崎総業株式会社 板状端子の組付構造
JP4759582B2 (ja) * 2008-02-15 2011-08-31 Ｏｋｉセミコンダクタ株式会社 半導体デバイスの製造方法及び半導体デバイス
JP5233340B2 (ja) * 2008-03-17 2013-07-10 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
JP5239736B2 (ja) * 2008-10-22 2013-07-17 株式会社デンソー 電子装置
JP4883145B2 (ja) * 2008-10-30 2012-02-22 株式会社デンソー 半導体装置
JP5223657B2 (ja) 2008-12-24 2013-06-26 株式会社村田製作所 電子部品の製造方法及び製造装置
US8796837B2 (en) * 2009-03-03 2014-08-05 Ixys Corporation Lead and lead frame for power package
JP5388661B2 (ja) 2009-04-03 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP4638958B1 (ja) 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
JP2011066398A (ja) 2009-08-20 2011-03-31 Pawdec:Kk 半導体素子およびその製造方法
JP5229200B2 (ja) * 2009-12-03 2013-07-03 富士電機株式会社 半導体装置の製造方法
JP5450192B2 (ja) * 2010-03-24 2014-03-26 日立オートモティブシステムズ株式会社 パワーモジュールとその製造方法
JP5427745B2 (ja) 2010-09-30 2014-02-26 日立オートモティブシステムズ株式会社 パワー半導体モジュール及びその製造方法
JP5681937B2 (ja) 2010-11-25 2015-03-11 株式会社パウデック 半導体素子およびその製造方法
JP5838559B2 (ja) * 2011-02-08 2016-01-06 富士電機株式会社 半導体装置の組立治具および半導体装置の組立方法
WO2012120568A1 (ja) * 2011-03-09 2012-09-13 パナソニック株式会社 半導体装置
JP5807348B2 (ja) * 2011-03-10 2015-11-10 富士電機株式会社 半導体装置およびその製造方法
CN103563075B (zh) * 2011-06-16 2016-05-18 富士电机株式会社 半导体单元及使用该单元的半导体器件
JP5661052B2 (ja) * 2012-01-18 2015-01-28 三菱電機株式会社 パワー半導体モジュールおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020005578A1 (en) * 1998-01-22 2002-01-17 Hironori Kodama Press contact type semiconductor device and converter using same
US20050012206A1 (en) * 2003-05-26 2005-01-20 Denso Corporation Semiconductor unit with cooling system
CN101120446A (zh) * 2005-01-24 2008-02-06 丰田自动车株式会社 半导体模组及半导体装置
JP2008166333A (ja) * 2006-12-27 2008-07-17 Denso Corp 半導体装置およびその製造方法
US20090302444A1 (en) * 2008-06-05 2009-12-10 Mitsubishi Electric Corporation Resin sealed semiconductor device and manufacturing method therefor

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