CN103125015B - 蚀刻方法 - Google Patents

蚀刻方法 Download PDF

Info

Publication number
CN103125015B
CN103125015B CN201180043861.2A CN201180043861A CN103125015B CN 103125015 B CN103125015 B CN 103125015B CN 201180043861 A CN201180043861 A CN 201180043861A CN 103125015 B CN103125015 B CN 103125015B
Authority
CN
China
Prior art keywords
mentioned
gas
carbide substrate
silicon carbide
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180043861.2A
Other languages
English (en)
Other versions
CN103125015A (zh
Inventor
大石明光
村上彰
村上彰一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Precision Products Co Ltd
Original Assignee
Sumitomo Precision Products Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Precision Products Co Ltd filed Critical Sumitomo Precision Products Co Ltd
Publication of CN103125015A publication Critical patent/CN103125015A/zh
Application granted granted Critical
Publication of CN103125015B publication Critical patent/CN103125015B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • H01L21/30621Vapour phase etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide

Abstract

本发明是关于能更高精度地蚀刻碳化硅基板的蚀刻方法。本发明的蚀刻方法交替反复进行:第1蚀刻步骤,将碳化硅基板K加热至200℃以上,将SF6气体供给至处理腔室内进行电浆化,对基台供给偏压电位,而对碳化硅基板K进行各向同性蚀刻;第2蚀刻步骤,将碳化硅基板K加热至200℃以上,将SF6气体及O2气体供给至处理腔室内进行电浆化,对载置有碳化硅基板K的基台供给偏压电位,于碳化硅基板K上形成氧化硅膜作为保护膜并对碳化硅基板K进行蚀刻。

Description

蚀刻方法
技术领域
本发明是关于一种将处理气体电浆化而对碳化硅基板进行蚀刻的蚀刻方法。
背景技术
于半导体领域中,先前以来广泛使用硅基板(Si基板)作为基板材料,近年来着眼于物性较该硅基板更优异的碳化硅基板(SiC基板)。该碳化硅基板具有以下特征:与硅相比结晶的晶格常数较小且带隙较大;或者由于结晶的晶格常数较小即由于原子间的结合较强,而难以进行蚀刻加工。
并且,先前作为对此种碳化硅基板进行蚀刻的方法,例如提出有日本专利特开2008-294210号公报所揭示的蚀刻方法。该蚀刻方法依序实施:屏蔽形成步骤,于碳化硅基板的表面形成具有特定形状的屏蔽图案的二氧化硅膜(SiO2膜);第1蚀刻步骤,将碳化硅基板加热至70℃~100℃,将上述二氧化硅膜作为屏蔽藉由SF6气体、O2气体及Ar气体的混合气体对上述碳化硅基板进行电浆蚀刻;第2蚀刻步骤,将碳化硅基板加热至70℃~100℃,将上述二氧化硅膜作为屏蔽,藉由Ar气体及O2气体的混合气体对上述碳化硅基板进行电浆蚀刻。
于上述蚀刻方法中,于第1蚀刻步骤及第2蚀刻步骤的二个阶段进行蚀刻的原因是,若仅于第1蚀刻步骤中进行蚀刻,则会如图5(b)所示般,于藉由蚀刻而形成的孔H或槽H的底面的侧壁侧会进一步形成槽(次槽)H',而无法高精度地蚀刻,因此藉由进行第2蚀刻步骤而使底面平坦。
另一方面,本案申请人提出将碳化硅基板加热至200℃~400℃,藉由SF6气体或藉由包含SF6气体及O2气体的混合气体对上述碳化硅基板进行电浆蚀刻的方法,来作为可仅于1阶段的蚀刻步骤中进行蚀刻的蚀刻方法(日本专利特愿2009-246096号)。
于该蚀刻方法中,将碳化硅基板加热至200℃~400℃的原因主要是以下2个原因。即第一个原因是,若构成碳化硅基板的原子的结合被切割后而未脱离,则难以与SF6气体藉由电浆化而产生的自由基或离子反应,但该碳化硅基板的温度越高,则原子间的结合越易被切割,越易与SF6气体藉由电浆化而产生的自由基或离子反应。即,为硅基板时,硅原子间距离约0.25nm且结合能约2eV,相对于此,为碳化硅基板时,碳化硅的原子间距离约0.189nm且结合能约4.5eV,与硅相比,原子间距离较短、且结合能较高,因此蚀刻时必须施加较大能量,因此与硅基板同样无法进行蚀刻。
又,第二个原因是,若碳化硅基板K的加热温度较低,则如图5(b)所示般,于藉由蚀刻而形成的孔H或槽H的底面的侧壁侧更易形成槽H',若碳化硅基板K的加热温度较高,则如图5(a)所示般,易各向同性地进行蚀刻而蚀刻孔H或槽H的侧壁(易形成弯弓形状)。
因此,若将碳化硅基板K的加热温度设定为200℃~400℃,则即便是原子间结合较强的碳化硅基板,亦可有效地进行蚀刻,又,于蚀刻时,于孔H或槽H的底面不会完全形成槽H',或者即便形成亦为非常小,对孔H或槽H的侧壁亦不会完全蚀刻,或者即便蚀刻亦为极微小。
再者,形成槽H'而欠佳的原因是,于藉由蚀刻而形成的孔H或槽H'的内部会嵌入绝缘膜或电极,但若形成槽H',则于槽H'部分易产生静电聚焦或应力,而使组件的可靠性降低从而导致制品不良。另一方面,将侧壁蚀刻而欠佳的原因是,于孔H或槽H'的内部嵌入绝缘膜或电极时会产生孔而易使侧壁的膜厚变得不均一,而导致漏电等制品不良。
[先前技术文献]
[专利文献]
[专利文献1]日本专利特开2008-294210号公报
发明内容
[发明所欲解决的问题]
然而,即便是将碳化硅基板K加热至200℃~400℃进行蚀刻时,亦由于包含SF6气体及O2气体的混合气体中的O2气体的比例,而使形成于孔H或槽H的底面的槽H'变大、或者使孔H或槽H的侧壁的蚀刻变大。
图4中,将供给至蚀刻用处理腔室内的SF6气体的流量固定为40sccm,将供给至上述处理腔室内的O2气体的流量分别设定为0sccm(不供给)、10sccm、40sccm、60sccm、100sccm及200sccm,并汇总对碳化硅基板K进行蚀刻时的侧壁蚀刻量b及槽H'的深度d。再者,作为其它蚀刻条件,除了上述SF6气体及O2气体外,以50sccm将Ar气体供给至上述处理腔室内,将碳化硅基板K的加热温度设定为200℃~400℃,将供给至电浆生成用线圈的高频电力设定为2500W,将供给至载置有碳化硅基板K的基台的高频电力设定为700W,将上述处理腔室内的压力设定为3Pa。又,上述侧壁蚀刻量b及槽H'的深度d为图5所示的尺寸,于上述图4中,换算成每1μm的孔H或槽H的深度的数值。因此,图4的侧壁蚀刻量b及槽H'的深度d乘以实际的孔H或槽H的深度而得的值成为实际的侧壁蚀刻量b及槽H'的深度d。
如该图4可知,不供给O2气体(为0sccm时)、或供给流量为小流量(10sccm)时,虽然未形成槽H',但侧壁被蚀刻,蚀刻形状成为如图5(a)所示般。另一方面,于O2气体的供给流量为大流量(60sccm、100sccm、200sccm)时,虽然侧壁未被蚀刻,但形成槽H',蚀刻形状成为如图5(b)所示般。又,于O2气体的供给流量为中流量(40sccm)时,与小流量时相比虽然较少但亦蚀刻侧壁,与大流量时相比虽然较小但亦形成槽H',蚀刻形状成为如图5(c)所示般。再者,图5中符号M表示屏蔽,符号H表示孔或槽。
此处,于O2气体的供给流量为大流量时,蚀刻形状成为如图5(b)所示般,认为是以下理由所致。即原因是,碳化硅基板K藉由蚀刻而产生的硅原子或构成硅化合物(例如SiF4)的硅原子、与由O2气体生成的自由基或离子反应而生成氧化硅(例如SiO2),若O2气体的供给流量较多,则由该氧化硅形成充分的保护膜而保护孔H或槽H的侧壁,又,另一方面,氧化硅亦堆积(附着)于孔H或槽H的底面,其蚀刻藉由离子入射而进行,因此离子入射集中的孔H或槽H的侧壁附近的蚀刻速度较快,藉此形成槽H'。另一方面,不供给O2气体,或供给流量为小流量时,蚀刻形状成为如图5(a)所示般,原因是由于未形成充分的保护膜,故各向同性地进行蚀刻。
如此,即便将碳化硅基板K加热至200℃~400℃,亦由于混合气体所含的O2气体的比例,而使槽H'变大、或侧壁的蚀刻变大,而存在无法获得满足特定形状精度的蚀刻形状的情况。
本发明是鉴于以上实际情况而完成者,其目的在于提供能以更高精度对碳化硅基板进行蚀刻的蚀刻方法。
[解决问题的技术手段]
用以达成上述目的的本发明是一种蚀刻方法,其特征在于:
其是对载置于处理腔室内的基台上的碳化硅基板进行蚀刻者,且
交替反复实施:第1步骤,将上述碳化硅基板加热至200℃以上,将包含氟系气体的处理气体供给至上述处理腔室内进行电浆化,对上述基台供给高频电力而给予偏压电位,而对上述碳化硅基板进行蚀刻;
第2步骤,至少包含于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜的处理。
根据该蚀刻方法,反复进行:第1步骤,将碳化硅基板加热至200℃以上,将包含氟系气体的处理气体进行电浆化,对基台给予偏压电位;第2步骤,至少包含于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜的处理。
于上述第1步骤中,氟系气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板并碰撞,由此将该碳化硅基板蚀刻,并且氟系气体藉由电浆化而产生的自由基或离子与构成碳化硅基板的硅原子反应,而将该碳化硅基板蚀刻。
于上述第2步骤中,碳化硅基板藉由蚀刻而产生的硅原子或构成硅化合物的硅原子、与氧或氮的自由基或离子反应而生成氧化硅或氮化硅(例如SiNx),藉由该氧化硅或氮化硅而于孔或槽的表面形成氧化硅膜或氮化硅膜。于离子入射较多的孔或槽的底面会将保护膜去除而蚀刻,但于离子入射较少的孔或槽的侧壁则可藉由保护膜而防止蚀刻。
并且,若反复进行此种第1步骤与第2步骤,则于第2步骤中于上述碳化硅基板上形成氧化硅膜或氮化硅膜,因此可抑制侧壁蚀刻,且防止于孔或槽的侧壁侧进一步形成槽,并且于孔或槽的深度方向进行蚀刻。藉此,可防止形成弯弓形状或次槽。
又,用以达成上述目的的本发明如技术方案1的蚀刻方法,其中
于上述第1步骤中,将上述碳化硅基板进行各向同性地蚀刻;
于上述第2步骤中,将上述碳化硅基板加热至200℃以上,将包含氟系气体与氧气或氮气的处理气体供给至上述处理腔室内进行电浆化,对上述基台供给高频电力而给予偏压电位,而于述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜且对该碳化硅基板进行蚀刻。
根据该蚀刻方法,反复进行:上述第1步骤中的对上述碳化硅基板进行各向同性地蚀刻的处理;上述第2步骤中的将碳化硅基板加热至200℃以上,将包含氟系气体与氧气或氮气的处理气体进行电浆化,而对基台给予偏压电位,于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜且对该碳化硅基板进行蚀刻的处理。
于上述第1步骤中,氟系气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板并碰撞,由此将该碳化硅基板蚀刻,并且氟系气体藉由电浆化而产生的自由基或离子与构成碳化硅基板的硅原子反应而将该碳化硅基板蚀刻。如此对碳化硅基板进行各向同性地蚀刻。
又,于上述第2步骤中,氟系气体或氧气或氮气藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板并碰撞,由此将该碳化硅基板蚀刻,氟系气体藉由电浆化而产生的自由基或离子与构成碳化硅基板的硅原子反应而将该碳化硅基板蚀刻。又,碳化硅基板藉由蚀刻而产生的硅原子或构成硅化合物的硅原子、与氧气或氮气藉由电浆化而产生的自由基或离子反应而生成氧化硅或氮化硅(例如SiNx),由该氧化硅或氮化硅于孔或槽的表面形成保护膜。于离子入射较多的孔或槽的底面会将保护膜去除而蚀刻,但于离子入射较少的孔或槽的侧壁则可藉由保护膜而防止蚀刻。
并且,若反复进行此种第1步骤与第2步骤,则于第1步骤中防止孔或槽的底面中央部亦进行蚀刻而于该底面的侧壁侧进一步形成槽,于第2步骤防止孔或槽的侧壁进行蚀刻,因此可抑制侧壁的蚀刻,且防止于孔或槽的侧壁侧进一步形成槽,并且于孔或槽的深度方向进行蚀刻。藉此,可防止形成弯弓形状或次槽。
如此,根据本发明的蚀刻方法,交替反复进行:对碳化硅基板进行各向同性地蚀刻的第1步骤,以及形成保护膜而保护孔或槽的侧壁并对碳化硅基板进行蚀刻的第2步骤,而可抑制侧壁的蚀刻,且防止于孔或槽的侧壁侧进一步形成槽,并且于孔或槽的深度方向进行蚀刻,因此可更高精度地对碳化硅基板进行蚀刻。
再者,于上述第2步骤中,可将包含氧气或氮气的处理气体供给至上述处理腔室内进行电浆化,并且对上述基台供给300W以上的高频电力而给予偏压电位,于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜并对该碳化硅基板进行蚀刻。
此时,于第2步骤中,氧气或氮气藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板并碰撞,由此将该碳化硅基板蚀刻,并且碳化硅基板藉由蚀刻而产生的硅原子、与氧气或氮气藉由电浆化而产生的自由基或离子反应而生成氧化硅或氮化硅,由该氧化硅或氮化硅于孔或槽的表面形成保护膜。此处,对基台供给300W以上的高频电力的原因是,若不供给300W以上的高频电力而给予与其对应的偏压电位,则入射至碳化硅基板的离子较少,无法产生形成一定水平以上的保护膜所需用的硅原子。
又,于上述第2步骤中,可将包含硅系气体与氧气或氮气的处理气体供给至上述处理腔室内进行电浆化,于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜。
此时,于上述第1步骤中,氟系气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板并碰撞,由此将该碳化硅基板蚀刻,并且氟系气体藉由电浆化而产生的自由基或离子与构成碳化硅基板的硅原子反应而将该碳化硅基板蚀刻。
另一方面,于上述第2步骤中,硅系气体藉由电浆化而产生的自由基或离子、与氧气或氮气藉由电浆化而产生的自由基或离子反应而生成氧化硅或氮化硅,由该氧化硅或氮化硅于孔或槽的表面形成保护膜。
并且,若反复进行此种第1步骤与第2步骤,则于第1步骤中进行保护膜的去除及蚀刻,于第2步骤中于孔或槽的侧壁及底面形成保护膜,因此防止孔或槽的侧壁的蚀刻并于孔或槽的深度方向进行蚀刻。因此与上述同样,可防止形成弯弓形状或次槽。
又,于反复进行第1步骤与第2步骤时的该第1步骤中,可将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化。若如此,则可使碳化硅基板藉由蚀刻而产生的碳原子、与氧气藉由电浆化而产生的自由基或离子反应,而使该碳原子成为氧化物而去除,而可防止含碳化合物堆积于孔或槽而产生残渣。
又,于上述第1步骤、上述第2步骤中均使用包含氟系气体与氧气的处理气体时,于上述第1步骤中,可将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化,并且将上述氧气的供给流量设定为氟系气体的1.25倍以下,于上述第2步骤中,可将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化,并且将上述氧气的供给流量设定为氟系气体的供给流量的0.75倍以上。
如上所述,于氧气的供给流量较多时,虽然藉由保护膜可防止侧壁的蚀刻,但于孔或槽的底面的侧壁侧更易形成槽,另一方面,于氧气的供给流量较少时,由于不过于形成保护膜而易各向同性地进行蚀刻(参照图4及图5)。
因此,若使各蚀刻步骤中的氧气的供给流量如上所述般,则于第1步骤中对形成有次槽的孔或槽的底面中央部进行蚀刻而使底面成为平坦或圆形状(底面中央部较侧壁侧深的形状),而可防止形成弯弓形状或次槽,并于孔或槽的深度方向进行蚀刻,并于第2步骤中防止孔或槽的侧壁的蚀刻。
若将上述第1步骤中的氧气的供给流量设定为氟系气体的供给流量的1倍以下,将上述第2步骤中的氧气的供给流量设定为氟系气体的供给流量的1倍以上,则更佳,若将上述第1步骤中的氧气的供给流量设定为氟系气体的供给流量的0.25倍以下,将上述第2步骤中的氧气的供给流量设定为氟系气体的供给流量的1.5倍以上,则尤佳。
又,较佳为与第1步骤相比,第2步骤中氧气的供给流量更加增大,氧气的供给流量为氟系气体的供给流量的0.75倍~1.25倍的间,如图5(c)般,是可形成即便微小亦可蚀刻侧壁,即便微小亦可形成槽H'的蚀刻形状的流量,因此第1步骤及第2步骤中均可应用。
再者,作为上述氟系气体,例如可列举SF6气体,作为上述硅系气体,例如可列举SiF4气体。此外,于将碳化硅基板加热时,可利用处理气体藉由电浆化而产生的离子的入射而进行加热,亦可藉由加热器进行加热,还可藉由离子入射及加热器的两者进行加热,于温度过于上升时,可组合碳化硅基板的冷却。
[发明的效果]
如以上所述,根据本发明的蚀刻方法,可防止形成弯弓形状或次槽而可获得更高精度的蚀刻形状。
附图说明
图1是表示用以实施本发明的一实施形态的蚀刻方法的蚀刻装置的概略构成的剖面图。
图2是表示本实施形态中的SF6气体、Ar气体及O2气体的供给流量的控制状态的时序图。
图3是表示藉由本实施形态的蚀刻而获得的蚀刻形状的剖面图。
图4是表示SF6气体及O2气体的供给流量与侧壁蚀刻量及次槽深度的关是的图。
图5是表示SF6气体及O2气体的供给流量与蚀刻形状的关是的剖面图。
图6是表示使SiC蚀刻时所产生的Si与O2反应时的蚀刻结构的示意图。
图7是表示SiC蚀刻时自外部供给SiCl4气体而与使Si以及O2反应时的蚀刻结构的示意图。
图8是表示于槽顶部的表面形成较厚SiO2膜的状态下进行蚀刻时的蚀刻结构的示意图。
图9是表示藉由SiC蚀刻时所产生的Si与自外部供给的SiCl4气体生成SiO2时的蚀刻结构的示意图。
图10是将图6~图9的实施例中的处理条件加以汇总的表。
具体实施方式
以下,根据随附图式对本发明的具体实施形态进行说明。再者,本实施中,例如将具有4H-SiC的结晶结构的碳化硅基板进行蚀刻,又,于其表面例如形成包含二氧化硅膜的蚀刻屏蔽。
首先,根据图1对用以实施本发明的一实施形态的蚀刻方法的蚀刻装置1进行说明。如图1所示般,该蚀刻装置1包括:具有闭合空间的处理腔室11、于处理腔室11内自由升降地配设并载置有碳化硅基板K的基台15、使基台15升降的升降气缸18、将处理腔室11内的压力减压的排气装置20、将处理气体供给至处理腔室11内的气体供给装置25、将供给至处理腔室11内的处理气体电浆化的电浆生成装置30、对基台15供给高频电力的高频电源35。
上述处理腔室11包含具有相互连通的内部空间的下腔室12及上腔室13,上腔室13形成为小于下腔室12。上述基台15包含载置有碳化硅基板K的上构件16、连接升降气缸18的下构件17,并配置于下腔室12内。
上述排气装置20包括与下腔室12的侧面连接的排气管21,经由排气管21而排出处理腔室11内的气体,而使处理腔室11的内部达到特定压力。
上述气体供给装置25包括:供给作为氟系气体的SF6气体的气体供给部26、供给作为载气的Ar气体的气体供给部27、供给O2气体的气体供给部28、一端连接于上腔室13的上面另一端分支而分别连接于各气体供给部26、27、28的供给管29,自各气体供给部26、27、28经由供给管29向处理腔室11内供给SF6气体、Ar气体及O2气体作为上述处理气体。
上述电浆生成装置30包括:成上下方式并排设置于上腔室13的外周部且形成复数个环状的线圈31、以及对各线圈31供给高频电力的高频电源32,藉由利用高频电源32对线圈31供给高频电力,而将供给至上腔室13内的处理气体电浆化。
上述高频电源35藉由对基台15供给高频电力,而使基台15与电浆的间产生电位差(偏压电位),而使处理气体藉由电浆化而产生的离子入射至碳化硅基板K。
继而,对使用以上述方式构成的蚀刻装置1将碳化硅基板K进行蚀刻的方法进行说明。
首先,将碳化硅基板K搬入至处理腔室11内并载置于基台15上。然后,如图2所示,藉由控制供给至处理腔室11内的SF6气体、Ar气体及O2气体的供给流量等,而交替反复实施各向同性地蚀刻的第1蚀刻步骤(第1步骤)E1、以及形成保护膜并进行蚀刻的第2蚀刻步骤(第2步骤)E2。再者,如图2所示,SF6气体及Ar气体的供给流量与步骤E1、E2无关,为固定,根据步骤E1、E2来改变O2气体的供给流量。
上述第1蚀刻步骤E1中,将碳化硅基板K加热至200℃以上,自气体供给部26、27、28分别向处理腔室11内供给SF6气体、Ar气体及O2气体,藉由排气装置20使处理腔室11内达到特定压力,藉由高频电源32、35分别对线圈31及基台15供给高频电力。
再者,作为O2气体的供给流量V4,宜为SF6气体的供给流量V1的1.25倍以下,若为SF6气体的供给流量V1的1倍以下,则更佳,若为SF6气体的供给流量V1的0.25倍以下,则尤佳。其原因是,若O2气体的供给流量V4较少,则如图4及图5所示般,可不过于形成保护膜而进行各向同性地蚀刻。即,于该步骤E1中,为了进行各向同性的蚀刻,较佳为减少O2气体的供给流量,亦可完全不供给O2气体。
并且,于该第1蚀刻步骤E1中,SF6气体或O2气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板K并碰撞,藉此将该碳化硅基板K蚀刻,并且SF6气体藉由电浆化而产生的自由基或离子与构成碳化硅基板K的硅原子反应而将该碳化硅基板K蚀刻。又,碳化硅基板K藉由蚀刻而产生的硅原子或构成硅化合物的硅原子、与O2气体藉由电浆化而产生的自由基或离子反应而生成氧化硅,由该氧化硅于孔或槽的表面形成保护膜。虽然藉由供给O2气体,而形成保护膜,但由于O2气体的供给流量较少,因此形成不了充分的保护膜,因此,对碳化硅基板K各向同性地进行蚀刻。再者,O2气体藉由电浆化而产生的自由基或离子的一部分与碳化硅基板K藉由蚀刻而产生的碳原子反应,该碳原子成为氧化物而被去除。
另一方面,于上述第2蚀刻步骤E2中,将碳化硅基板K加热至200℃以上,自气体供给部26、27、28分别向处理腔室11内供给SF6气体、Ar气体及O2气体,藉由排气装置20使处理腔室11内达到特定压力,藉由高频电源32、35分别对线圈31及基台15供给高频电力。
再者,作为O2气体的供给流量V3,宜为SF6气体的供给流量V1的0.75倍以上,若为SF6气体的供给流量V1的1倍以上,则更佳,若为SF6气体的供给流量V1的1.5倍以上,则尤佳。其原因是,若O2气体的供给流量V3较多,则如图4及图5所示般,虽然易于孔H或槽H的底面的侧壁侧进一步形成槽H',但可藉由保护膜而防止侧壁的蚀刻。
并且,于该第2蚀刻步骤E2中,SF6气体或O2气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板K并碰撞,由此将该碳化硅基板K蚀刻,并且SF6气体藉由电浆化而产生的自由基或离子与构成碳化硅基板K的硅原子反应,而将该碳化硅基板K蚀刻。又,碳化硅基板K藉由蚀刻而产生的硅原子或构成硅化合物的硅原子、与O2气体藉由电浆化而产生的自由基或离子反应而生成氧化硅,由该氧化硅于孔或槽的表面形成保护膜。于离子入射较多的孔或槽的底面会将保护膜去除而蚀刻,但于离子入射较少的孔或槽的侧壁则可藉由保护膜而防止蚀刻。如此,碳化硅基板K藉由保护膜而保护孔或槽的侧壁并蚀刻。再者,O2气体藉由电浆化而产生的自由基或离子的一部分与碳化硅基板K藉由蚀刻而产生的碳原子反应,该碳原子成为氧化物而被去除。
若交替反复进行此种第1蚀刻步骤E1与第2蚀刻步骤E2,则可于第1蚀刻步骤E1中将形成有次槽的孔或槽的底面中央部蚀刻而使底面成为平坦或圆形状(底面中央部较侧壁侧深的形状),并可于第2蚀刻步骤E2中防止孔或槽的侧壁的蚀刻,防止形成弯弓形状或次槽并于孔或槽的深度方向进行蚀刻。
并且,将以上述方式形成的蚀刻形状示于图3。如该图3所示,侧壁成为具有于深度方向反复形成经稍许蚀刻的圆弧状形状的侧壁面的形状。如此虽然对侧壁稍许蚀刻,但与单一步骤中进行蚀刻的情形相比,侧壁的蚀刻量非常少,又,亦不形成次槽。再者,图3中符号M表示屏蔽。
若如此将碳化硅基板K蚀刻,并形成特定深度的孔或槽,则结束上述一是列步骤而将碳化硅基板K自处理腔室11内搬出。
再者,上述各蚀刻步骤E1、E2中,将碳化硅基板K加热至200℃以上,作为蚀刻屏蔽的二氧化硅膜与抗蚀剂相比,耐热性较高,因此不会软化而发生屏蔽图案的形状精度降低。又,由于形成氧化硅膜作为上述保护膜,因此亦不会出现如下情况:如可藉由硅基板的各向异性蚀刻而使用的聚合物膜(由于聚合物膜藉由凡得瓦力结合而结合非常弱,于100℃左右的温度下会导致分解)般因热分解而形成不了保护膜。作为加热温度的上限值,就蚀刻装置1的结构上的问题等而言,例如宜为500℃。
又,如上所述,由于将碳化硅基板K加热至200℃以上,因此即便是原子间的结合较强的碳化硅基板K,SF6气体藉由电浆化而产生的自由基或离子、与构成碳化硅基板K的原子亦容易反应而有效地进行蚀刻。
如此,根据本例的蚀刻方法,交替反复进行对碳化硅基板K进行各向同性地蚀刻的第1蚀刻步骤E1、以及形成保护膜而保护孔或槽的侧壁并对碳化硅基板K进行蚀刻的第2蚀刻步骤E2,而可抑制侧壁的蚀刻,且防止于孔或槽的侧壁侧进一步形成槽,并且于孔或槽的深度方向进行蚀刻,因此可更高精度地蚀刻碳化硅基板K。
又,于上述各蚀刻步骤E1、E2中,O2气体藉由电浆化而产生的自由基或离子的一部分、与碳化硅基板K藉由蚀刻而产生的碳原子反应,碳原子成为氧化物而被去除,因此可防止含碳化合物堆积于孔或槽而产生残渣。
顺便提下,应用本例的蚀刻方法将碳化硅基板K蚀刻后,成为如图3所示的蚀刻形状,抑制弯弓形状或次槽的形成而获得非常高精度的蚀刻形状。具体而言,于先前的蚀刻方法中,于无次槽的状态下,无法将侧壁蚀刻量b抑制在50nm以下,但本例中,虽然为扇形状,但可将侧壁蚀刻量b(参照图3)抑制在30nm以下。再者,上述第2蚀刻步骤E2的处理条件是将处理时间设定为10秒,将SF6气体的供给流量V1、Ar气体的供给流量V2及O2气体的供给流量V3分别设定为10sccm、60sccm及500sccm(参照图2),将处理腔室11内的压力设定为3Pa,将供给至线圈31的高频电力设定为2500W,将供给至基台15的高频电力设定为700W,将碳化硅基板K的加热温度设定为200℃以上;上述第1蚀刻步骤E1的处理条件是将处理时间设定为2秒,将SF6气体的供给流量V1、Ar气体的供给流量V2及O2气体的供给流量V4分别设定为10sccm、60sccm及0sccm(参照图2),将处理腔室11内的压力设定为3Pa,将供给至线圈31的高频电力设定为2500W,将供给至基台15的高频电力设定为700W,将碳化硅基板K的加热温度设定为200℃以上。上述第2蚀刻步骤E2的处理时间(10秒)及第1蚀刻步骤E1的处理时间(2秒)不过为1个实施例,例如亦可藉由将第2蚀刻步骤E2的处理时间及第1蚀刻步骤E1的处理时间分别设定为短于10秒及2秒,而使侧壁蚀刻量b进一步小于上述的30nm以下。
以上,对本发明的一实施形态进行了说明,但本发明可采用的具体的态样并不受其任何限定。
于实施上述各蚀刻步骤E1、E2时,较佳为所加热的碳化硅基板K的温度为固定,因此于反复进行各蚀刻步骤E1、E2的前对碳化硅基板K进行预热,可预先升温至特定温度。此时的升温方法并无特别限定,例如较佳为,将惰性气体供给至处理腔室11内进行电浆化,并且对基台15给予偏压电位,使惰性气体藉由电浆化而产生的离子入射至碳化硅基板K而将该碳化硅基板K加热。又,对于各蚀刻步骤E1、E2的实施时的加热,亦较佳为,使SF6气体、Ar气体及O2气体藉由电浆化而产生的离子入射至碳化硅基板K而进行加热。
又,于上述各蚀刻步骤E1、E2中,可改变SF6气体的供给流量。进而于上例中,于上述第2蚀刻步骤E2中将SF6气体、Ar气体及O2气体供给至处理腔室11内,但亦可不供给SF6气体,而至少供给O2气体,藉由高频电源35对基台15供给300W以上的高频电力。
如此,O2气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板K并碰撞,由此将该碳化硅基板K蚀刻,并且碳化硅基板K藉由蚀刻而产生的硅原子、与O2气体藉由电浆化而产生的自由基或离子反应而生成氧化硅,由该氧化硅于孔或槽的表面形成保护膜,因此可藉由保护膜保护孔或槽的侧壁并对碳化硅基板K进行蚀刻。但若不对基台15供给300W以上的高频电力,则入射至碳化硅基板K的离子较少,因此无法产生形成一定水平以上的保护膜所需要的硅原子。
又,亦可交替反复进行蚀刻步骤(第1步骤)与保护膜形成步骤(第2步骤),来代替上述各蚀刻步骤E1、E2。此时,于上述蚀刻步骤中,将碳化硅基板K加热至200℃以上,自气体供给部26、27、28分别供给SF6气体、Ar气体及O2气体至处理腔室11内,藉由排气装置20使处理腔室11内达到特定压力,藉由高频电源32、35分别对线圈31及基台15供给高频电力。并且,于该蚀刻步骤中,SF6气体或O2气体藉由电浆化而产生的离子藉由偏压电位而入射至碳化硅基板K并碰撞,由此将该碳化硅基板K蚀刻,并且SF6气体藉由电浆化而产生的自由基或离子、与构成碳化硅基板K的硅原子反应而将该碳化硅基板K蚀刻。又,碳化硅基板K藉由蚀刻而产生的硅原子或构成硅化合物的硅原子、与O2气体藉由电浆化而产生的自由基或离子反应而生成氧化硅,由该氧化硅于孔或槽的表面形成保护膜。
另一方面,于上述保护膜形成步骤中,自未图示的气体供给部供给作为硅系气体的例如SiF4气体、SiCl4气体,并且自气体供给部28将O2气体供给至处理腔室11内,藉由排气装置20使处理腔室11内达到特定压力,藉由高频电源32、35分别对线圈31及基台15供给高频电力。并且,于该保护膜形成步骤中,SiF4气体、SiCl4气体藉由电浆化而产生的自由基或离子、与O2气体藉由电浆化而产生的自由基或离子反应而生成氧化硅,由该氧化硅于孔或槽的表面形成保护膜。
并且,若反复进行此种蚀刻步骤(第1步骤)与保护膜形成步骤(第2步骤),则于蚀刻步骤中进行保护膜的去除及蚀刻,于保护膜形成步骤中于孔或槽的侧壁及底面形成保护膜,因此防止孔或槽的侧壁的蚀刻且于孔或槽的深度方向进行蚀刻。因此,与上述同样,可防止形成弯弓形状或次槽。
继而,本案发明者等人发现,藉由自外部供给作为上述硅系气体的SiCl4气体,而可飞跃性地改善相对SiO2屏蔽选择比,因此对此进行详述。此时,所谓屏蔽选择比,是指将基板的蚀刻速度除以屏蔽的蚀刻速度而得的值,以下所谓相对SiO2屏蔽选择比,是指将SiC基板的蚀刻速度除以SiO2屏蔽的蚀刻速度而得的值。
如上所述,于上述第2步骤中,可将包含硅系气体与氧气或氮气的处理气体供给至处理腔室内进行电浆化,于碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜,以下的例相当于藉由供给作为硅系气体的SiCl4气体,而于碳化硅基板上形成氧化硅膜作为保护膜的构成。
SiO2保护膜亦可藉由SiC蚀刻时自然产生的Si、与O2反应(Si+O2→SiO2)而获得,但该方法中,藉由蚀刻而产生的Si较为有限,因此难以形成较厚的保护膜。因此,本例中,藉由自外部供给SiCl4气体(SiCl4+O2→SiO2+2Cl2),而直接且丰富地形成作为保护膜的SiO2,而改善相对SiO2屏蔽选择比。
如上所述,于能藉由相对较低温度进行蚀刻的硅基板的各向异性蚀刻等中,可利用聚合物作为保护孔或槽的侧壁的保护膜,具体而言,藉由与蚀刻用气体一起导入CF系气体(例如C4F8)而可实现藉由聚合物保护膜保护侧壁。
但是,为了以不产生次槽的方式高速蚀刻SiC,而需要于200℃以上的高温下进行蚀刻。此方面是由于聚合物膜以凡得瓦力结合而结合非常弱,因此于此种高温下,例如CF是聚合物会分解而无法堆积。
本例中,由于藉由SiO2形成保护侧壁的保护膜,因此能以不产生次槽的方式高速蚀刻SiC,进而,如上所述,藉由自外部供给SiCl4气体而直接且丰富地生成作为保护膜的SiO2,因此蚀刻用气体量独立具有可调整侧壁保护膜的形成膜量的优点。
为了对比,对藉由使SiC蚀刻时自然产生的Si、与O2反应(Si+O2→SiO2)而形成侧壁保护膜时的态样进行说明。
作为保护膜形成时的处理条件,是将保护膜形成时间设定为10秒、将SF6气体的供给流量设定为10sccm、将Ar气体的供给流量设定为60sccm、将O2气体的供给流量设定为600sccm、将供给至线圈31的高频电力设定为2500W、将供给至基台15的电力设定为700W、将处理腔室11内的压力设定为3Pa,继而作为蚀刻时的处理条件,是将蚀刻时间设定为2秒、将SF6气体的供给流量设定为10sccm、将Ar气体的供给流量设定为60sccm、将供给至线圈31的高频电力设定为2500W、将供给至基台15的电力设定为700W、将处理腔室11内的压力设定为3Pa。
其结果是所得的SiC的蚀刻深度为1.05μm。相对于此,SiO2屏蔽的初始膜厚为2.0μm,蚀刻后的残留膜厚为0.94μm。即可知,SiO2屏蔽的蚀刻量为2.0μm-0.94μm=1.06μm,SiC与SiO2屏蔽大致同量地进行蚀刻。换言的,相对SiO2屏蔽选择比(1.05/1.06)大致为1。
如此,由于藉由使SiC蚀刻时自然产生的Si、与O2反应而形成侧壁保护膜,因此相对SiO2屏蔽选择比的值过差(相对SiO2屏蔽选择比大致为1),因此如图6所示可知,对SiC基板K进行蚀刻而形成孔H时,SiO2屏蔽M并不限于对原型进行蚀刻。
继而,本案发明者等人以预备实验的方式来研究:藉由于具有孔H的槽形状的SiC基板K上自外部供给SiCl4气体(SiCl4+O2→SiO2+2Cl2),而于SiC基板K上以何种方式堆积保护膜S(SiO2)。
作为保护膜形成时的处理条件,是将保护膜形成时间设定为30秒、将SiCl4气体的供给流量设定为5sccm、将O2气体的供给流量设定为200sccm、将供给至线圈31的高频电力设定为1500W、将供给至基台15的电力设定为0W、将处理腔室11内的压力设定为3Pa。
其结果是堆积于槽顶部的表面的SiO2膜的膜厚为0.19μm、堆积于槽侧壁部的表面的SiO2膜的膜厚为测定极限以下、堆积于槽底部的表面的SiO2膜的膜厚为0.03μm。表示该态样的示意图为图7,与槽顶部的表面比较可知,槽底部的表面的SiO2膜的堆积膜厚极薄。
如上所述,为了研究若于使SiO2膜堆积成不均一的厚度的状态下实施蚀刻处理则会获得何种蚀刻结构,而于以下处理条件下连续进行保护膜形成处理~蚀刻处理。
作为保护膜形成时的处理条件,是将保护膜形成时间设定为5秒、将SiCl4气体的供给流量设定为5sccm、将O2气体的供给流量设定为200sccm、将供给至线圈31的高频电力设定为1500W、将供给至基台15的电力设定为0W、将处理腔室11内的压力设定为3Pa,继而作为蚀刻时的处理条件,是将蚀刻时间设定为10秒、将SF6气体的供给流量设定为10sccm、将Ar气体的供给流量设定为60sccm、将供给至线圈31的高频电力设定为2500W、将供给至基台15的电力设定为700W、将处理腔室11内的压力设定为4Pa。
将其结果示意性地表示于图8。该图中,点划线下侧的SiC区域是SiC基板K露出的区域,点划在线侧的SiO2区域是覆盖有设置于SiC基板K的表面的SiO2屏蔽及其后堆积的SiO2膜的区域。如该图所示可知如下态样,槽顶部的表面形成有较厚的SiO2膜的伞状部分几乎未被蚀刻,另一方面,作为保护膜的SiO2膜不过于堆积的侧壁以被开槽的歪曲形状进行蚀刻。
此时,SiC的蚀刻深度为2.04μm。相对于此,SiO2屏蔽是初始膜厚为1.95μm、蚀刻后的残留膜厚为2.04μm(蚀刻后的膜厚厚于初始厚度),SiC与SiO2屏蔽的选择比为无限大。
然而,于图8的蚀刻结构中,侧壁的蚀刻形状歪曲,形状精度较差,因此于内部嵌入绝缘膜或电极时产生孔而易使侧壁的膜厚变得不均一,而导致漏电等制品不良。因此,即便屏蔽选择比高亦称不上是实用的蚀刻结构。
因此,本案发明者等人进行锐意研究,成功达成如下的结果,藉由同时供给SF6气体与SiCl4气体,而并行进行SiC蚀刻时自然产生的Si与O2反应的SiO2堆积、及藉由供给SiCl4气体的SiO2堆积,而实现屏蔽选择比的提高及蚀刻结构的形状改善。
具体而言,作为保护膜形成时的处理条件,是将保护膜形成时间设定为3秒、将SF6气体的供给流量设定为5sccm、将SiCl4气体的供给流量设定为5sccm、将O2气体的供给流量设定为600sccm、将供给至线圈31的高频电力设定为1000W、将供给至基台15的电力设定为700W、将处理腔室11内的压力设定为1.5Pa,继而作为蚀刻时的处理条件,是将蚀刻时间设定为6秒、将SF6气体的供给流量设定为10sccm、将Ar气体的供给流量设定为60sccm、将供给至线圈31的高频电力设定为2500W、将供给至基台15的电力设定为700W、将处理腔室11内的压力设定为4Pa。
将其结果示意性地表示于图9。该图中,点划线下侧的SiC区域是SiC基板K露出的区域,相对于此,点划在线侧的SiO2区域是SiO2膜覆盖SiC基板K的表面的区域。如该图所示可知,可获得无弯弓形状或次槽的良好形状的蚀刻结构。此时,SiC的蚀刻深度为1.03μm,相对于此,屏蔽的初始膜厚为1.95μm、蚀刻后的残留膜厚为1.89μm。即,屏蔽的蚀刻量为1.95μm-1.89μm=0.06μm,相对SiO2屏蔽选择比(1.03/0.06)约为17.2。
如此,藉由同时供给SF6气体与SiCl4气体,而并行进行SiC蚀刻时自然产生的Si与O2反应的SiO2堆积、及藉由供给SiCl4气体的SiO2堆积,并同时实现屏蔽选择比的提高及蚀刻结构的形状改善。将图6~图9的实施例中的处理条件汇总者为图10。
进而,于上例中,将O2气体供给至处理腔室11内,形成氧化硅膜作为保护膜,但亦可将N2气体代替O2气体供给至处理腔室11内,而形成氮化硅(例如SiNx)膜作为保护膜。
又,作为蚀刻对象基板K,可列举具有4H-SiC的结晶结构的碳化硅基板为一例,但蚀刻对象基板K亦可为具有4H-SiC以外的结晶结构的碳化硅基板。进而,于上例中,虽然使用上述蚀刻装置1实施本发明的蚀刻方法,但于该蚀刻方法的实施时,亦可使用包含其它结构的蚀刻装置。
此外,亦可使用例如Cl2气体或BCl3气体、CCl4气体、SiCl4气体等氯系气体代替上例中所用的氟系气体(SF6气体),而获得与上述效果相同的效果,因此亦可使用此种氯系气体以与上述相同的方式对碳化硅基板K进行蚀刻。
[符号的说明]
1:蚀刻装置
11:处理腔室
15:基台
20:排气装置
25:气体供给装置
26、27、28:气体供给部
30:电浆生成装置
31:线圈
32、35:高频电源
K:碳化硅基板

Claims (8)

1.一种蚀刻方法,其特征在于:其是对载置于处理腔室内的基台上的碳化硅基板进行蚀刻者,且交替反复地实施:
第1步骤,在该步骤中,将上述碳化硅基板加热至200℃以上,将包含氟系气体的处理气体供给至上述处理腔室内进行电浆化,对上述基台供给高频电力而给予偏压电位,而对上述碳化硅基板进行蚀刻;以及
第2步骤,该步骤至少包含于上述碳化硅基板形成氧化硅膜或氮化硅膜作为保护膜;
且在所述碳化硅基板上形成由二氧化硅膜构成的蚀刻屏蔽。
2.根据权利要求1所述的蚀刻方法,其特征在于,于上述第1步骤中,对上述碳化硅基板进行各向同性蚀刻;
于上述第2步骤中,将上述碳化硅基板加热至200℃以上,将包含氟系气体与氧气或氮气的处理气体供给至上述处理腔室内进行电浆化,对上述基台供给高频电力而给予偏压电位,于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜并对该碳化硅基板进行蚀刻。
3.根据权利要求2所述的蚀刻方法,其特征在于,于上述第2步骤中,将包含氧气或氮气的处理气体供给至上述处理腔室内进行电浆化,并且对上述基台供给300W以上的高频电力而给予偏压电位。
4.根据权利要求2所述的蚀刻方法,其特征在于,于上述第1步骤中,将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化。
5.根据权利要求2所述的蚀刻方法,其特征在于,于上述第1步骤中,将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化,并且将上述氧气的供给流量设定为氟系气体的1.25倍以下;
于上述第2步骤中,将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化,并且将上述氧气的供给流量设定为氟系气体的供给流量的0.75倍以上。
6.根据权利要求1所述的蚀刻方法,其特征在于,于上述第2步骤中,将包含硅系气体与氧气或氮气的处理气体供给至上述处理腔室内进行电浆化,于上述碳化硅基板上形成氧化硅膜或氮化硅膜作为保护膜。
7.根据权利要求6所述的蚀刻方法,其特征在于,于上述第1步骤中,将包含氟系气体与氧气的处理气体供给至上述处理腔室内进行电浆化。
8.根据权利要求6所述的蚀刻方法,其特征在于,所述硅系气体是SiCl4气体。
CN201180043861.2A 2010-07-12 2011-07-11 蚀刻方法 Active CN103125015B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2010157648 2010-07-12
JP2010-157648 2010-07-12
JPPCT/JP2011/056005 2011-03-15
PCT/JP2011/056005 WO2012008179A1 (ja) 2010-07-12 2011-03-15 エッチング方法
PCT/JP2011/065788 WO2012008409A1 (ja) 2010-07-12 2011-07-11 エッチング方法

Publications (2)

Publication Number Publication Date
CN103125015A CN103125015A (zh) 2013-05-29
CN103125015B true CN103125015B (zh) 2016-09-28

Family

ID=45469193

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180043861.2A Active CN103125015B (zh) 2010-07-12 2011-07-11 蚀刻方法

Country Status (7)

Country Link
US (1) US8859434B2 (zh)
EP (1) EP2595180B1 (zh)
JP (2) JP5889187B2 (zh)
KR (1) KR101836152B1 (zh)
CN (1) CN103125015B (zh)
TW (1) TWI547991B (zh)
WO (2) WO2012008179A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5842138B2 (ja) * 2012-08-24 2016-01-13 パナソニックIpマネジメント株式会社 SiC基板のエッチング方法
JP5889368B2 (ja) * 2013-09-05 2016-03-22 Sppテクノロジーズ株式会社 プラズマエッチング方法
JP5967488B2 (ja) * 2013-11-18 2016-08-10 パナソニックIpマネジメント株式会社 SiC基板のエッチング方法
JP6279933B2 (ja) * 2014-02-28 2018-02-14 Sppテクノロジーズ株式会社 炭化珪素半導体素子の製造方法
US9484376B2 (en) * 2014-05-30 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor isolation structure and manufacturing method thereof
KR102203460B1 (ko) 2014-07-11 2021-01-18 삼성전자주식회사 나노구조 반도체 발광소자의 제조방법
US9691625B2 (en) * 2015-11-04 2017-06-27 Lam Research Corporation Methods and systems for plasma etching using bi-modal process gas composition responsive to plasma power level
JP6823527B2 (ja) * 2017-04-14 2021-02-03 東京エレクトロン株式会社 エッチング方法
JP6767302B2 (ja) * 2017-04-14 2020-10-14 東京エレクトロン株式会社 成膜方法
US10483118B2 (en) * 2017-05-11 2019-11-19 Tokyo Electron Limited Etching method
JP7071850B2 (ja) * 2017-05-11 2022-05-19 東京エレクトロン株式会社 エッチング方法
JP2018200925A (ja) * 2017-05-25 2018-12-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP2017214936A (ja) * 2017-09-11 2017-12-07 住友重機械工業株式会社 クライオポンプシステム、及びクライオポンプシステムの運転方法
CN108063088B (zh) * 2017-10-30 2020-06-19 中国科学院微电子研究所 SiC衬底的图形化方法
GB201810387D0 (en) * 2018-06-25 2018-08-08 Spts Technologies Ltd Method of plasma etching
RU2708812C1 (ru) * 2019-05-08 2019-12-11 федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" (ФГАОУ ВО "СПбПУ") Способ обработки поверхности пластин карбида кремния в низкотемпературной индуктивно-связанной плазме
CN110277315A (zh) * 2019-05-13 2019-09-24 全球能源互联网研究院有限公司 一种碳化硅浅沟槽刻蚀方法
WO2023203591A1 (ja) 2022-04-18 2023-10-26 株式会社日立ハイテク プラズマ処理方法
WO2024020152A1 (en) * 2022-07-22 2024-01-25 Lam Research Corporation High aspect ratio carbon etch with simulated bosch process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101083207A (zh) * 2006-03-31 2007-12-05 奇梦达股份公司 用来在蚀刻工序期间淀积保护层的方法及设备

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5810837A (ja) * 1981-07-13 1983-01-21 Mitsubishi Electric Corp 配線層の形成方法
JPS62216335A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd ドライエツチング方法
JP2586013B2 (ja) * 1986-09-16 1997-02-26 ソニー株式会社 シリコン用エッチング方法
JPH0817170B2 (ja) * 1988-07-28 1996-02-21 富士通株式会社 半導体装置のエッチング方法
DE4423068C1 (de) * 1994-07-01 1995-08-17 Daimler Benz Ag Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung
US6818250B2 (en) * 2000-06-29 2004-11-16 The Regents Of The University Of Colorado Method for forming SIO2 by chemical vapor deposition at room temperature
US6821900B2 (en) * 2001-01-09 2004-11-23 Infineon Technologies Ag Method for dry etching deep trenches in a substrate
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
US6967176B1 (en) * 2002-10-11 2005-11-22 University Of South Florida Method for making silicon containing dielectric films
JP3761546B2 (ja) 2003-08-19 2006-03-29 株式会社Neomax SiC単結晶基板の製造方法
US7780793B2 (en) * 2004-02-26 2010-08-24 Applied Materials, Inc. Passivation layer formation by plasma clean process to reduce native oxide growth
JP2006021986A (ja) * 2004-06-08 2006-01-26 Fujitsu Ltd 炭化珪素材料を加工する方法
US7888685B2 (en) * 2004-07-27 2011-02-15 Memc Electronic Materials, Inc. High purity silicon carbide structures
JP4459877B2 (ja) * 2004-08-12 2010-04-28 住友精密工業株式会社 エッチング方法及びエッチング装置
JP4516538B2 (ja) * 2006-03-01 2010-08-04 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP5061506B2 (ja) * 2006-06-05 2012-10-31 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2008135534A (ja) * 2006-11-28 2008-06-12 Toyota Motor Corp 有底の溝を有する半導体基板の製造方法
JP5135885B2 (ja) 2007-05-24 2013-02-06 富士電機株式会社 炭化珪素半導体装置の製造方法
EP2235742B1 (en) * 2007-12-21 2020-02-12 Solvay Fluor GmbH Process for the production of microelectromechanical systems
JP2009182059A (ja) * 2008-01-29 2009-08-13 Toshiba Corp ドライエッチング方法
JP5493275B2 (ja) * 2008-02-27 2014-05-14 富士電機株式会社 半導体装置の製造方法
US20110104901A1 (en) * 2008-06-13 2011-05-05 Tokyo Electron Limited Semiconductor device manufacturing method
JP5206311B2 (ja) * 2008-10-24 2013-06-12 株式会社デンソー 半導体装置の製造方法
JP5607881B2 (ja) * 2008-12-26 2014-10-15 東京エレクトロン株式会社 基板処理方法
JP5179455B2 (ja) * 2009-10-27 2013-04-10 Sppテクノロジーズ株式会社 プラズマエッチング方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101083207A (zh) * 2006-03-31 2007-12-05 奇梦达股份公司 用来在蚀刻工序期间淀积保护层的方法及设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Smooth etching of single crystal 6H-SiC in an electron cyclotron resonance plasma reactor;J.R.Flemish等;《Applied Physics Letters》;19940425;第64卷(第17期);第2315页右栏第2段至第2316页左栏第1段 *

Also Published As

Publication number Publication date
EP2595180A4 (en) 2015-03-04
JP5889187B2 (ja) 2016-03-22
US20130115772A1 (en) 2013-05-09
TWI547991B (zh) 2016-09-01
US8859434B2 (en) 2014-10-14
CN103125015A (zh) 2013-05-29
WO2012008179A1 (ja) 2012-01-19
KR20130141436A (ko) 2013-12-26
TW201207936A (en) 2012-02-16
JPWO2012008409A1 (ja) 2013-09-09
JP5762491B2 (ja) 2015-08-12
EP2595180B1 (en) 2017-09-06
JP2013239757A (ja) 2013-11-28
WO2012008409A1 (ja) 2012-01-19
KR101836152B1 (ko) 2018-03-08
EP2595180A1 (en) 2013-05-22

Similar Documents

Publication Publication Date Title
CN103125015B (zh) 蚀刻方法
CN103828028B (zh) 等离子体蚀刻方法
KR101682081B1 (ko) 붕소-탄소 막들을 건식 스트립핑하는 방법들
TWI515790B (zh) Wafer etching method
KR101861709B1 (ko) 플라즈마 식각 방법
CN106711035B (zh) 碳化硅基板上的沟槽结构以及其制作方法
CN104285283A (zh) 半导体基板的制造方法
CN103545163B (zh) 具有氟残留或氯残留的半导体结构的处理方法
JP5584907B1 (ja) 反射防止構造用金型製造方法、及び反射防止構造用金型としての使用方法
KR100707983B1 (ko) 산화막의 원자층 에칭방법
US11158517B2 (en) Selective plasma etching of silicon oxide relative to silicon nitride by gas pulsing
CN105702569A (zh) 刻蚀方法
JP6279933B2 (ja) 炭化珪素半導体素子の製造方法
JP6567487B2 (ja) プラズマエッチング方法
CN102906864B (zh) 等离子体蚀刻方法
JP6130313B2 (ja) プラズマエッチング方法
JP6277389B2 (ja) プラズマcvd成膜方法
JP2012126113A (ja) 金属デポジションを用いたナノインプリント金型の製造方法
JP2012054616A5 (zh)
JP2023035931A (ja) 半導体製造装置の部品及びその製造方法
JP6348430B2 (ja) 半導体装置の製造方法
JP2012054616A (ja) プラズマエッチング方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: Japan Tokyo Chiyoda Otemachi a chome 3 No. 2 Keidanren hall 15 order

Applicant after: Sumitomo Precision Products Co., Ltd.

Address before: Japan 104-6108 Tokyo central Qinghai 1 chome 8-11 Y office building 8 floor

Applicant before: Sumitomo Precision Products Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant