JP5493275B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、特に基板が炭化珪素によって構成される半導体装置の製造方法に関する。

次世代の半導体材料として、炭化珪素（ＳｉＣ）が期待されている。ＳｉＣが基板に用いられた半導体素子は、これまでのシリコン（Ｓｉ）を用いた場合と比較して、オン状態における素子抵抗を数百分の一に低下させ、２００℃以上の高温環境下で使用可能であるなどの特徴を有する。このように、ＳｉＣは素子抵抗を低下させられるため、電流密度を増大させることができる。したがって、ＳｉＣが基板に用いられたウェハはＳｉの場合よりも高価であるが、ウェハから得られるデバイスの面積を小さくすることで、デバイスコストの増大を抑えることができる。そして、現在までにＳｉＣ基板を用いた、例えば、ダイオードなどの整流デバイス、トランジスタ、サイリスタなどのスイッチングデバイスなどの様々なデバイスが試作されている。

ところが、ＳｉＣはダイヤモンドに次ぐほどの硬さを備える。ＳｉＣが適用された半導体のプロセス工程において、Ｓｉの場合と同様にダイヤモンドカッターを用いたダイシングを行うと次のような問題が生じる。

図８は、ＳｉＣ基板が用いられたウェハをダイヤモンドカッターでダイシングしたときの半導体チップの平面模式図である。
ＳｉＣが用いられた半導体チップ５００は、ダイヤモンドカッターでウェハをダイシングして個片化したものであって、模式的に平面図で示されている。既述の通り、ＳｉＣは高硬度であるために、半導体チップ５００のデバイス領域５０１の周りのカットライン５０２はギザギザ状の、大きな“チッピング（chipping）”が生じている。そこで、ウェハをダイシングする際には、カットする余地（ダイシングライン幅）を確保しなくてはならない。このため、デバイス面積を小さくすることができても、ダイシングライン幅を含めると一枚のウェハから得られるチップ数を増やすには難しいという問題があった。

さらに、ウェハをダイシングするダイヤモンドカッターの刃の厚さを０．１ｍｍより薄くしていくと刃の消耗が激しく、頻繁に交換する必要が生じ、コストが増加してしまうという問題もあった。

そこで、ダイヤモンドカッターによるダイシングに代わって、次のような技術が提案された。すなわち、劈開によってウェハの個片化を行うことが提案されている（例えば、特許文献１参照）。また、劈開のための割溝の形成（スクライブ）には、ウェハにダイヤモンドカッターや紫外線レーザーが用いられている。
特開２００４−１４７０９号公報

しかし、ＳｉＣが基板に用いられたウェハに形成した割溝に沿った劈開による個片化を行う方法では以下のような問題があった。
まず、既述の通り、ＳｉＣは硬度が高いため、ダイヤモンドカッターの刃は消耗し、コストの増大は避けられないという問題があった。

また、通常、パワー半導体で用いられる４Ｈ（水素）−ＳｉＣは六方晶であるため、＜１ １ −２ ０＞方向と、＜１ １ −２ ０＞方向から６０度の角度とに割れやすい。このため、スクライブラインが浅い場合、個片化したチップを四角形状にすることが難しい。つまり、ウェハから得られるチップ数を増やすことが難しくなるという問題があった。

また、紫外線レーザーを用いたスクライブでは、レーザーで昇華させた基板材料の残渣が生じ、素子組み立ての際の歩留まりが悪化するという問題があった。
本発明はこのような点に鑑みてなされたものであり、ウェハから得られる半導体チップの数を増加させ、半導体チップの信頼性が向上された半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、基板が炭化珪素によって構成される半導体装置の製造方法が提供される。
この半導体装置の製造方法は、前記基板にデバイス部を形成する工程と、前記デバイス部の形成後、前記デバイス部が形成された側の前記基板の表面にレジスト膜を成膜する工程と、前記デバイス部が形成された前記基板の裏面に導電性膜を成膜し、さらに、前記導電性膜をパターン化して、電極膜を形成する工程と、前記電極膜の形状に沿って、前記基板にトレンチ溝部をエッチングによって形成する工程と、前記トレンチ溝部に沿って、前記デバイス部を個片化する工程と、を有する。

このような半導体装置の製造方法によれば、基板にデバイス部が形成されて、デバイス部が形成された側の基板の表面にレジスト膜が成膜されて、デバイス部が形成された基板の裏面に導電性膜が成膜され、さらに、導電性膜がパターン化され、電極膜が形成されて、電極膜の形状に沿って、基板にトレンチ溝部がエッチングによって形成されて、トレンチ溝部に沿って、デバイス部が個片化される。

上記の半導体装置の製造方法では、ウェハから得られる半導体チップの数を増加させ、個片化された半導体チップの製造歩留まりと信頼性を向上させることができる。

以下、本発明の実施の形態として、実施の形態の概要を、その後に概要を踏まえた実施の形態について、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。また、以下の図面の記載において、同一または類似の部分は同一または類似の符合を付している。

まず、実施の形態の概要について説明する。
図１は、実施の形態における概要を説明する要部断面模式図である。
本実施の形態の半導体装置の製造方法の各工程の概要について、図１に模式的に断面図を示している。

まず、図１（Ａ）を参照しながら説明する。ＳｉＣによって構成されるウェハ１１を用意する。このウェハ１１に対して、デバイス部１２を形成する。デバイス部１２は、例えば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）やショットキーダイオードなどが挙げられる。以上により、図１（Ａ）に示す構成が得られる。

次いで、図１（Ｂ）を参照しながら説明する。デバイス部１２を形成したウェハ１１の裏面に導電性膜（図示を省略）を成膜する。そして、導電性膜上にレジスト膜（図示を省略）を成膜する。レジスト膜をマスクとして導電性膜にパターニングを行い、レジスト膜を除去して、電極膜１３を形成する。以上により、図１（Ｂ）に示す構成が得られる。

次いで、図１（Ｃ）を参照しながら説明する。形成した電極膜１３をマスクとして、ウェハ１１の裏面にドライエッチングを行って、トレンチ溝部１４を形成する。以上により、図１（Ｃ）に示す構成が得られる。

最後に、図１（Ｄ）を参照しながら説明する。ウェハ１１に形成したトレンチ溝部１４に沿って、ウェハ１１を劈開する。この結果、ウェハ１１から個片化された、デバイス部１２に電極膜１３を具備した半導体チップ１０が得られる。

このような工程では、ウェハ１１を、電極膜１３をマスクとして形成したトレンチ溝部１４に沿って劈開して個片化したために、トレンチ溝部１４を形成するためのレジスト膜を形成する必要が無く、また、スクライブライン幅を広く確保する必要が無く、ＳｉＣ基板を備える半導体チップ１０への衝撃も抑えられる。また、ウェハ１１の裏面にトレンチ溝部１４を形成したために、ウェハ材料の飛散によるデバイス部１２への汚染や欠陥形成を防ぐことができる。したがって、１枚のウェハ１１から得られる半導体チップ１０の数を増加させることができ、個片化された半導体チップ１０の製造歩留まりと信頼性が向上する。

次に、上記概要を踏まえた、実施の形態を通じて半導体チップの個片化方法を説明する。なお、実施の形態において、ウェハに形成するデバイスとして、縦型ＭＯＳＦＥＴの場合を例に挙げて説明する。

まず、ウェハに形成する縦型ＭＯＳＦＥＴについて説明する。
図２は、実施の形態における縦型ＭＯＳＦＥＴの要部断面模式図である。
縦型ＭＯＳＦＥＴ１００ａは以下に説明するような構成をしている。

ｎ型のドリフト領域１０１およびｐ型のボディ領域１０２が順に積層され、ボディ領域１０２の表面の一部にｎ型のイオンがドープされたｎ型のソース領域１０３が形成されている。なお、ドリフト領域１０１の厚さを、約１２００Ｖ耐圧の場合には１０μｍ〜１５μｍ、ボディ領域１０２の厚さを、１μｍ〜３μｍとする。

ソース領域１０３の表面からボディ領域１０２を貫き、ドリフト領域１０１に達するトレンチ溝１０４が形成されている。トレンチ溝１０４の内壁面には、ゲート絶縁膜１０４ａと、ゲート絶縁膜１０４ａに埋め込められるようにゲート電極１０４ｂとがそれぞれ形成されている。さらに、トレンチ溝１０４上に層間絶縁膜１０４ｃが形成されている。

ソース電極１０５が、ボディ領域１０２上に形成されており、層間絶縁膜１０４ｃを介して、ゲート電極１０４ｂ上を覆っている。なお、ソース電極１０５は、ボディ領域１０２およびソース領域１０３とオーミック接触を維持している。

一方、ドリフト領域１０１の反対側には、高濃度ドープのｎ型のドレイン領域１０６、ドレイン電極１０７が順に形成されている。なお、ドレイン領域１０６とドレイン電極１０７とはオーミック接触を維持している。また、ドレイン領域１０６の厚さを１５０μｍ〜３００μｍ、ドレイン電極１０７の厚さを０．０５μｍ〜２μｍとする。

なお、上記の縦型ＭＯＳＦＥＴ１００ａでは、ドリフト領域１０１、ボディ領域１０２、ソース領域１０３およびドレイン領域１０６は、ＳｉＣによって構成されており、それぞれ、ｎ型、ｐ型、ｎ型およびｎ型の場合について示している。一方、ｎ型とｐ型とが逆の導電型でもよい。すなわち、ドリフト領域１０１、ボディ領域１０２、ソース領域１０３およびドレイン領域１０６は、それぞれ、ｐ型、ｎ型、ｐ型およびｐ型でも構わない。また、ドリフト領域１０１、ボディ領域１０２、ソース領域１０３およびドレイン領域１０６は、ＳｉＣに対して、ｎ型の場合であれば、窒素（Ｎ）、ヒ素（Ａｓ）またはリン（Ｐ）など、ｐ型であれば、アルミニウム（Ａｌ）またはホウ素（Ｂ）などをドープすることで形成することができる。

なお、縦型ＭＯＳＦＥＴ１００ａからドレイン電極１０７を除いたものを、縦型ＭＯＳＦＥＴ１００ｂとする。
以下に、デバイスとして縦型ＭＯＳＦＥＴ１００ｂを形成したウェハから半導体チップを個片化する方法について説明を行う。

図３は、実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの形成工程を示す要部断面模式図である。
まず、ＳｉＣによって構成されるウェハ２０１を用意する。ウェハ２０１の厚さを、例えば、１５０μｍ〜３００μｍ程度とする。このウェハ２０１の表面に、図２で示した縦型ＭＯＳＦＥＴ１００ａからドレイン電極１０７を除いた縦型ＭＯＳＦＥＴ１００ｂを作り込む。なお、縦型ＭＯＳＦＥＴ１００ｂの形成方法についての詳細な説明は省略するが、公知であって従来のフォトリソグラフィ工程、成膜工程などを経て形成される。そして、縦型ＭＯＳＦＥＴ１００ｂが形成されたウェハ２０１の表面にレジスト膜２０２を成膜する。レジスト膜２０２をウェハ２０１の表面に成膜することにより、先に作り込まれた縦型ＭＯＳＦＥＴ１００ｂが保護される。

縦型ＭＯＳＦＥＴ１００ｂが作り込まれて、レジスト膜２０２が形成されたウェハ２０１の裏表をひっくり返す。そして、縦型ＭＯＳＦＥＴ１００ｂのドレイン領域１０６上であって、ウェハ２０１の裏面に導電性膜１０７ａを成膜する。導電性膜１０７ａは、例えば、ニッケル（Ｎｉ）を、１μｍ〜２μｍ程度の厚さになるように、スパッタ法により成膜する。以上により、図３で示す構成が得られる。

次に、導電性膜１０７ａのパターニングを行う。
図４は、実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部断面模式図、図５は、実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部平面模式図である。

ウェハ２０１の裏面に成膜した導電性膜１０７ａ上に、レジスト（図示を省略）を形成し、パターニングを行う。そして、レジストを除去すると、図４，５に示すように、ウェハ２０１の裏面は、パターン化されて、碁盤の目状に電極膜が形成される。なお、電極膜間の幅は５μｍ〜２５μｍ程度とする。

そして、形成した電極膜をシリサイド化させる。例えば、Ｎｉで構成される電極膜に対して、およそ１０００℃のアルゴン（Ａｒ）雰囲気中で１分間のアニールを行う。すると、Ｎｉがシリサイド化されて、電極膜のコンタクト抵抗が低下する。例えば、ドーピング濃度が１×１０¹⁸ｃｍ^-3以上のｎ型のドレイン領域１０６に対して、シリサイド化した電極膜は、１×１０^-4Ωｃｍ²以下の接触抵抗を示す。そして、シリサイド化した電極膜は、縦型ＭＯＳＦＥＴ１００ｂに対してドレイン電極１０７として機能する。

次に、トレンチ溝２０３を形成する。
図６は、実施の形態における縦型ＭＯＳＦＥＴが形成されたウェハに対するトレンチ溝の形成工程を示す要部断面模式図である。

パターン化した電極膜をシリサイド化したドレイン電極１０７の形成後、ドレイン電極１０７をマスクとして、トレンチ溝２０３を形成する。トレンチ溝２０３の形成は、ドライエッチングを行う。例えば、誘導結合型プラズマ（ＩＣＰ：Inductively Coupled Plasma）反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を、六フッ化硫黄（ＳＦ₆）と酸素（Ｏ₂）とを１対３の割合で混合した、圧力が３Ｐａのガス中で、５００Ｗの高周波パワーと５０Ｗのバイアスパワーをかけて２０分間行った。そして、幅が１０μｍ程度、深さが３０μｍ程度の、図６に示すようなトレンチ溝２０３が形成された。

なお、マスクとして用いたドレイン電極１０７は、上記の条件でＲＩＥを行った場合、ＳｉＣに対して２０前後の高い選択比を有する。このようにＳｉＣに対して高い選択比のドレイン電極２０７であれば、１μｍ〜２μｍの厚さで形成しておけば、トレンチ溝２０３を深く形成することができる。

また、トレンチ溝２０３は、概要で説明したように、ウェハ２０１をトレンチ溝２０３に沿って劈開を行うために用いられる。ところが、トレンチ溝２０３の深さが浅すぎると、ウェハ２０１が、例えば、＜１ １ −２ ０＞方向と、＜１ １ −２ ０＞方向から６０度の角度の方向と、に劈開してしまう。このため、ウェハ２０１を歩留まりよく狙った方向に劈開するために、トレンチ溝２０３の深さはウェハ２０１の厚さの少なくとも１０％ほどであることが望ましい。この時、トレンチ幅は狭いほど、ウェハから得られるチップの数が増大するので好ましい。現実的には、トレンチエッチングの条件により決定されるアスペクト比（トレンチ深さ／トレンチ幅）で制限されるが、ダイヤモンドカッターやレーザーによるダイシングに対して優位性を保つためにはトレンチ幅を２５μｍ程度以下にすることが望ましい。したがって、ドレイン電極１０７で用いられる材料は、ドライエッチングによりＳｉＣに対して、その厚さの１０％以上の深さのトレンチ溝２０３が形成できる選択比を備えることが必要であり、さらに、ｎ型のＳｉＣに対して１×１０^-4Ωｃｍ²以下の接触抵抗を備えていることが望ましい。

なお、図３〜図６までの形成工程において、ドレイン電極１０７の構成材料としてＮｉのみを用いた場合を例に挙げて説明した。ところが、Ｎｉの膜厚を厚くしすぎると、シリサイド化によってＮｉと反応するＳｉＣの量も増加する。すると、ウェハ裏面にもデバイス構造が作成されるような場合は反応するＳｉＣの量を見込んで設計に余裕を持たせる必要がある。また、Ｎｉ電極の厚み分だけ素子抵抗も増加してしまう。そこで、例えば、図３〜５において、０．０５μｍ程度の膜厚のＮｉをシリサイド化する。このシリサイド化したＮｉ上に、膜厚が１．７μｍ程度のＡｌ膜（図示を省略）を成膜してドレイン電極１０７を形成し、さらに、Ａｌ膜をマスクとして、図６に示すようにトレンチ溝２０３を形成するようにしても構わない。この時のＡｌ膜によって、トレンチ溝２０３を形成する際のＮｉへのダメージを防ぐことができる。また、この後に、トレンチ溝２０３の形成後、塩酸（ＨＣｌ）、希硝酸（ＨＮＯ₃）または硫酸（Ｈ₂ＳＯ₄）などによって、Ａｌ膜を除去しても構わない。

最後に、劈開を行う。
図７は、実施の形態におけるウェハから個片化した半導体チップについて、（Ａ）は断面模式図、（Ｂ）は平面模式図である。

トレンチ溝２０３の形成後、トレンチ溝２０３に沿ってウェハ２０１を劈開して、個片化した半導体チップ１００を図７に示す。但し、図７に示す半導体チップ１００は、個片化後、ひっくり返していた裏表をもとに戻した状態を示している。図７（Ａ）の断面模式図に示すように、縦型ＭＯＳＦＥＴ１００ｂにドレイン電極１０７が形成された半導体チップ１００が形成される。そして、劈開して得られた半導体チップ１００は、図７（Ｂ）の上部平面模式図に示すように、スクライブライン２０４にチッピングが発生しておらず、略四角形になっていることがわかる。例えば、ダイヤモンドカッターによってダイシングを行った場合では、ダイシングライン幅が１ｍｍ必要であった。そして、この時のチップサイズが５ｍｍ程度であった。一方、本実施の形態では、スクライブラインの幅は１０μｍ程度のトレンチ溝２０３の幅になるために、チップサイズを５ｍｍ程度から４ｍｍ程度に縮小することができる。これを直径が２インチのウェハに適用すると、得られるチップの数を５５個から８８個へと、およそ１．７倍増加する（なお、エピタキシャル成長膜の濃度・膜厚が不安定であるため、２インチのウェハの端から１ｍｍの領域を使用しないこととして見積もっている。）。

図３〜図７に示した作成工程により、半導体チップ１００は、ウェハ２０１を、後にドレイン電極１０７となる電極膜をマスクとして形成したトレンチ溝２０３に沿って劈開して個片化して得られる。このため、トレンチ溝２０３を形成するためのレジストの形成と、幅の広いスクライブラインの確保との必要がなく、ＳｉＣによって構成された半導体チップ１００への衝撃も抑えられる。また、トレンチ溝２０３をウェハ２０１の裏面に形成したために、ウェハ材料の飛散による縦型ＭＯＳＦＥＴ１００ｂへの汚染や欠陥形成を防ぐことができる。したがって、１枚のウェハ２０１から得られる半導体チップ１００の数を増加させることができ、個片化された半導体チップ１００の製造歩留まりと信頼性が向上する。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

実施の形態における概要を説明する要部断面模式図である。 実施の形態における縦型ＭＯＳＦＥＴの要部断面模式図である。 実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの形成工程を示す要部断面模式図である。 実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部断面模式図である。 実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部平面模式図である。 実施の形態における縦型ＭＯＳＦＥＴが形成されたウェハに対するトレンチ溝の形成工程を示す要部断面模式図である。 実施の形態におけるウェハから個片化した半導体チップについて、（Ａ）は断面模式図、（Ｂ）は平面模式図である。 ＳｉＣ基板が用いられたウェハをダイヤモンドカッターでダイシングしたときの半導体チップの平面模式図である。

符号の説明

１０ 半導体チップ
１１ ウェハ
１２ デバイス部
１３ 電極膜
１４ トレンチ溝部

Claims (7)

1. 基板が炭化珪素によって構成される半導体装置の製造方法において、
   前記基板にデバイス部を形成する工程と、
   前記デバイス部の形成後、前記デバイス部が形成された側の前記基板の表面にレジスト膜を成膜する工程と、
   前記デバイス部が形成された前記基板の裏面に導電性膜を成膜し、さらに、前記導電性膜をパターン化して、電極膜を形成する工程と、
   前記電極膜の形状に沿って、前記基板にトレンチ溝部をエッチングによって形成する工程と、
   前記トレンチ溝部に沿って、前記デバイス部を個片化する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記電極膜の形成後、前記電極膜をアニールする工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記デバイス部は、縦型電界効果トランジスタであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記トレンチ溝部は、ドライエッチングによって形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記トレンチ溝部の深さは、前記基板の厚さの１０％以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記トレンチ溝部の深さは、前記トレンチ溝部の幅に対して、２．５倍〜３．５倍であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
7. 前記電極膜は、ニッケル膜、または、ニッケル膜と前記ニッケル膜上に成膜されたアルミニウム膜であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
   

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