CN102877022A - 蒸镀掩模及其制造方法、电子器件及其制造方法 - Google Patents

蒸镀掩模及其制造方法、电子器件及其制造方法 Download PDF

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Abstract

本发明涉及蒸镀掩模及其制造方法、电子器件及其制造方法。即，提供了能够以精细图案形成蒸镀膜的蒸镀掩模，制造蒸镀掩模的方法，和使用这种蒸镀掩模制造电子器件的方法。此外，还提供了具有以精细图案精确地形成的成膜图案的电子器件。所述蒸镀掩模包括：包括一个或多个第一开口部的基板；和设置在所述基板的第一主表面侧的高分子膜，所述高分子膜包括与相应第一开口部连通的一个或多个第二开口部。

Description

蒸镀掩模及其制造方法、电子器件及其制造方法
技术领域
本公开涉及适用于设置在电子电路等中的电子器件的导电膜的形成工艺的蒸镀掩模及其制造方法。
背景技术
在比如薄膜晶体管(TFT)等电子器件中，其电极部分的图案能够通过使用蒸镀掩模(遮蔽掩模)来形成。这种蒸镀掩模是通过湿蚀刻在例如金属板上形成对应于电极图案的开口图案而形成的(日本未审查专利申请2003-77660号公报)。此外，通过所谓电铸方法形成蒸镀掩模的方法已被提出(日本未审查专利申请2006-60054号公报)。
然而，在根据日本未审查专利申请2003-77660号公报的前述方法中，开口的形状和尺寸取决于金属板的膜厚(取决于开口部的给定纵横比)。金属板的膜厚等于或者大于数十微米。因此，在这种方法中，不易形成微细图案。另一方面，在使用根据日本未审查专利申请2006-60054号公报的电铸方法的方法中，通过电解沉积金属材料来形成掩模，因此在掩模的膜厚中容易发生不均匀性。此外，由于开口的边缘(内壁部)容易膨出，开口的宽度不易得到控制。
发明内容
希望的是提供能够以精细图案形成蒸镀膜的蒸镀掩模，制造蒸镀掩模的方法，和使用这种蒸镀掩模制造电子器件的方法。此外，还希望的是提供具有以精细图案精确地形成的成膜图案的电子器件。
根据本公开一实施例，提供了一种蒸镀掩模，其包括：包括一个或多个第一开口部的基板；和设置在所述基板的第一主表面侧的高分子膜，所述高分子膜包括与相应第一开口部连通的一个或多个第二开口部。
根据本公开的实施例，提供了一种制造蒸镀掩模的方法，所述方法包括：在基板中形成一个或多个第一开口部；以及在所述基板的第一主表面侧形成包括一个或多个第二开口部的高分子膜，所述一个或多个第二开口部与所述一个或多个第一开口部连通。
在根据本公开的实施例的蒸镀掩模和根据本公开的实施例的制造蒸镀掩模的方法中，在具有一个或多个第一开口部的基板的第一主表面侧设置有高分子膜。所述高分子膜具有与相应第一开口部相对的一个或多个第二开口部。通过使蒸镀材料穿过第一开口部和第二开口部，以给定图案形成蒸镀膜。通过使用基板和高分子膜，在机械强度得到保持的同时，比起蒸镀掩模只由金属膜制成的情况，能够在第二开口部中实现更细微和更精确的开口形状。
根据本公开的一个实施例，提供了一种电子器件，其在基板上的选择区域中包括导电膜。在所述导电膜中，导电膜的底脚部倾斜成随着其位置越靠近基板侧斜度越缓和。
根据本公开的一个实施例，提供了一种制造电子器件的方法，所述方法包括通过使用蒸镀掩模形成导电膜。所述蒸镀掩模包括基板和高分子膜，所述基板包括一个或多个第一开口部，而所述高分子膜设置在所述基板的第一主表面侧并包括与相应第一开口部连通的一个或多个第二开口部。
在根据本公开的实施例的蒸镀掩模和根据本公开的实施例的制造蒸镀掩模的方法中，在具有一个或多个第一开口部的基板的第一主表面侧设置有高分子膜。在所述高分子膜中，一个或多个第二开口部设置成与相应的第一开口部相对。因此，能够在第二开口部中实现微细且精确的开口形状。此外，能够以精细图案形成蒸镀膜。此外，在根据本公开的实施例的电子器件和制造电子器件的方法中，通过在制造工艺中使用根据本公开的实施例的前述蒸镀掩模，能够以精细图案形成导电膜。
应该明白的是，以上概略描述和以下详细描述均是示例性的，并且旨在对所要求的技术提供进一步的说明。
附图说明
附图被包括以实现进一步理解本公开，并被组入而构成本说明书的一部分。附图示出了实施例，并与说明书一起，用于说明本技术的原理。
图1是示出了本公开一实施例的蒸镀掩模的概略构造的透视图。
图2是图1所示蒸镀掩模的开口附近的截面图。
图3A-3C是依步骤顺序示出了图1所示蒸镀掩模的制造方法的视图。
图4A-4C是示出了图3C中的步骤后的步骤的视图。
图5A-5B是示出了图4C中的步骤后的步骤的视图。
图6A-6C是用于说明通过使用图1所示蒸镀掩模形成的蒸镀膜的示意图。
图7A和7B是用于说明第一变型例的蒸镀掩模的制造方法的视图。
图8A和8B是示出了通过使用图1所示蒸镀掩模形成的薄膜晶体管的示例的俯视图和截面图。
图9是图8所示薄膜晶体管的另一截面图。
图10A和10B是依步骤顺序示出了图8所示薄膜晶体管的制造方法的俯视图和截面图。
图11A和11B是示出了图10A和10B中的步骤后的步骤的视图。
图12A和12B是示出了图11A和11B中的步骤后的步骤的俯视图和截面图。
图13A和13B是示出了图12A和12B中的步骤后的步骤的俯视图和截面图。
图14是示出了形成源极和漏极时使用的蒸镀掩模的开口图案的示例的示意图。
图15是示出了图14所示开口图案的另一示例的示意图。
图16A和16B是示出了图13A和13B中的步骤后的步骤的俯视图和截面图。
图17是示出了薄膜晶体管的电极图案的示例的平面示意图。
图18A和18B是示出了薄膜晶体管的电极图案的另一示例的平面示意图。
图19是示出了第二变型例的蒸镀掩模的开口图案的示意图。
图20是示出了图19所示开口图案的另一示例的示意图。
具体实施方式
下面将参考附图来详细描述本公开中的实施例。描述将按下列顺序给出。
1.实施例(在基板的第一主表面侧具有高分子膜的蒸镀掩模的示例)
2.第一变型例(形成开口部的工艺的另一示例)
3.应用示例(通过使用实施例的蒸镀掩模来形成源极和漏极的薄膜晶体管的示例)
4.第二变型例(形成源极和漏极时所使用的蒸镀掩模的开口图案的另一示例)
[实施例]
[蒸镀掩模的构造]
图1是示出了本公开一实施例的蒸镀掩模(蒸镀掩模10)的概略构造的透视图。蒸镀掩模10适当地用于形成配设在例如电子电路上的电子器件(例如，后述的薄膜晶体管等)中的导电膜(特别是，源电极和漏电极)时。在蒸镀掩模10中，以给定图案设置有一个或多个开口(开口U1)。在该情况下，作为一个示例，将描述的是将具有相同形状的多个开口U1配设成矩阵状态的情况。
图2示出了开口U1附近的截面构造。蒸镀掩模10在基板110的表面S1(向着蒸镀时的蒸镀源侧的表面)上设置有光致抗蚀膜111。在光致抗蚀膜111和基板110中，形成有贯穿光致抗蚀膜111和基板110的开口部11A(第一开口部)。在基板110的另一表面S2(蒸镀时成为蒸镀膜侧的表面)上，依次设置有高分子膜112和光致抗蚀膜113。在光致抗蚀膜113和高分子膜112中，形成有贯穿光致抗蚀膜113和高分子膜112的开口部11B(第二开口部)。
基板110维持蒸镀掩模10的形状，并且保持蒸镀掩模10的机械强度。例如，基板110由比如SUS(不锈钢)等金属、比如玻璃等无机材料或者比如塑料等有机材料制成。基板110最好由容易通过湿蚀刻形成图案(patterned)的材料制成。
基板110的厚度例如为20μm-1000μm(包括两个端值)，例如50μm。设置在基板110中的开口部11A的开口形状的尺度(scale)(形状和大小)的下限受到基板110的膜厚的制约(由于开口部11A是通过蚀刻形成的，所以如果膜厚大，则难以以微细尺度形成开口部11A)。
高分子膜112是例如由以下材料之一制成的单层膜：聚酰亚胺、聚对苯二甲酸乙二醇酯(PET)、聚醚砜(PES)、聚萘二甲酸乙二醇酯(PEN)、聚酯、聚碳酸酯(PC)、聚乙烯醇(PVA)、聚乙烯醇缩丁醛(PVB)、聚缩醛、聚芳基化合物(PAR)、聚酰胺(PA)、聚酰胺酰亚胺(PAI)、聚醚酰亚胺(PEI)、聚苯醚(PPE)、聚苯硫醚树脂(PPS)、聚醚酮(PEK)、聚酞酰胺(PPA)、聚醚腈(PEN)、聚苯并咪唑(PBI)、聚碳化二亚胺、聚硅氧烷、聚甲基丙烯酸酰胺、丁腈橡胶、丙烯酸橡胶、聚四氟乙烯(polyethylene tetrafluoride)、环氧树脂、酚醛树脂、三聚氰胺树脂、尿素树脂、聚甲基丙烯酸甲酯树脂(PMMA)、聚丁烯聚戊烯、乙烯-丙烯共聚物、乙烯-丁烯-二烯共聚物、聚丁二烯、聚异戊二烯、乙烯-丙烯-二烯共聚物、丁基橡胶、聚甲基戊烯(PMP)、聚苯乙烯(PS)、苯乙烯-丁二烯共聚物、聚乙烯(PE)、聚氯乙烯(PVC)、聚偏二氟乙烯(PVDF)、聚醚醚酮(PEEK)、酚醛清漆(phenol novolak)、苯并环丁烯、聚乙烯基苯酚、聚氯代芘、聚甲醛、聚砜(PSF)和硅树脂。替代地，高分子膜112可以是在其中层叠有两种或更多种前述材料的多层膜。
高分子膜112的膜厚例如小于等于20μm，例如是5μm。高分子膜112的膜厚最好设定成小于基板110的厚度的值。与上述基板110的开口部11A的情况一样，开口部11B的开口尺度的下限受到高分子膜112的膜厚的制约。因此，在高分子膜112的膜厚设定得较小的情况下，蒸镀膜被允许以更微细的尺度精确地形成。
开口部11A、11B彼此连通，并形成蒸镀掩模10的开口U1。在本实施例中，在开口U1中，开口部11A、11B设置成一一对应的方式(为一个开口部11A设置一个开口部11B)。然而，开口部11A、11B并非必须设置成一一对应的方式。如后所述，可以为一个开口部11A设置多个开口部11B。然而，在如同本实施例中那样将开口部11A、11B设置成一一对应的方式的情况下，掩模的强度更容易得到保持，并且开口部11B的形状稳定性提高更多。在该情况下，为了方便，作为一个示例将描述的是开口U1由一个开口部11A和一个开口部11B形成的情况。然而，在开口U1中，可以根据蒸镀膜的成膜图案(以下称为蒸镀图案)设置多对开口部11A、11B(在后面详细描述)。
蒸镀掩模10在蒸镀时使蒸镀材料从表面S1侧向表面S2侧透过开口U1。蒸镀膜根据开口部11B的开口形状和布局(开口图案)形成。开口部11B的开口形状的一部分或全部具有与高分子膜112的膜厚相应的微细形状，例如，开口宽度d为例如小于等于20μm的值或者最好为小于等于10μm的值的形状。开口部11A的开口形状可以相同于(包括相似)或者不同于开口部11B的开口形状。在该情况下，为了方便，开口部11A、11B的相应开口形状为矩形。然而，开口部11A、11B的相应开口形状也可以是其它各种形状。此外，开口部11A图示为比开口部11B大一个尺寸。然而，其尺寸并不局限于此，例如，在开口U1的一部分中，开口部11A可以形成为等于或小于开口部11B。
[蒸镀掩模的制造方法]
图3A-5B是用于说明蒸镀掩模10的制造方法的截面图。蒸镀掩模10能够例如按如下方式制造。
首先，如图3A所示，准备由前述材料制成的基板110。在该情况下，将描述的是将SUS基板用作基板110的情况。接下来，如图3B所示，以光致抗蚀膜111涂覆基板110的一侧(表面S1侧)。然后，如图3C所示，通过光刻方法在光致抗蚀膜111中形成与开口部11A相对应的开口111A。
接下来，如图4A所示，以由前述材料制成的高分子膜112涂覆基板110的另一侧(表面S2侧)。例如，通过以聚酰亚胺涂覆表面S2侧并烧制所得物，从而形成膜厚大约为5μm的高分子膜112。在下一步骤中，在高分子膜112中形成开口部11B。开口部11B的开口宽度的下限值受到高分子膜112的膜厚的制约。更具体地说，通过蚀刻高分子膜112来形成开口部11B。这时，这种蚀刻不但沿厚度方向而且还沿宽度方向进行。因此，根据蚀刻纵横比(能够被蚀刻的宽度与深度之间的比值)，至少蚀刻膜厚量时必然生成的宽度变成开口宽度的下限。因此，在形成高分子膜112时，将膜厚设定为能够通过蚀刻实现开口部11B中所要求的开口尺度的值。换言之，高分子膜112的膜厚越薄，则开口尺度就被允许越小。
接下来，如图4B所示，以光致抗蚀膜113涂覆高分子膜112。然后，如图4C所示，通过光刻方法在光致抗蚀膜113中形成开口113A。开口113A的图案变成开口部11B的图案，即蒸镀掩模10中的蒸镀图案。
接下来，如图5A所示，通过例如干蚀刻选择性地去除由例如聚酰亚胺制成的高分子膜112，并在与开口113A相对应的区域中形成开口部11B。然后，如图5B所示，使用例如氯化铁水溶液通过湿蚀刻选择性地去除由例如SUS制成的基板110，以在与开口111A相对应的区域中形成开口部11A。由此，完成了图1所示的蒸镀掩模10。
应该注意的是，光致抗蚀膜111、113和高分子膜112的相应成膜步骤、高分子膜112的蚀刻步骤和基板110的蚀刻步骤并不局限于前述程序。例如，可以在形成高分子膜112和光致抗蚀膜113后形成光致抗蚀膜111。此外，可以在通过蚀刻基板110形成开口部11A后，通过蚀刻高分子膜112来形成开口部11B。
[功能和效果]
在本实施例的蒸镀掩模10中，高分子膜112设置在基板110的表面S2侧，并且彼此连通的开口部11A、11B(开口U1)分别形成在基板110和高分子膜112中。在使用蒸镀掩模10的蒸镀中，如图6A所示，在表面S1向着蒸镀源侧而表面S2向着被蒸镀基板A侧的状态下进行成膜。由此，使蒸镀材料顺次地透过开口部11A和11B，并以与开口部11B的图案相对应的图案形成蒸镀膜。然而，在通过使用本实施例的蒸镀掩模10进行成膜的情况下，如图6B所示，成膜进行成使得蒸镀膜B的底脚部的斜度随着其位置更靠近基板侧而更缓和。这是因为，在一部分蒸镀材料穿过开口部11B的情况下，这部分蒸镀材料被释放成向后表面侧(表面S2侧)采取迂回路径。
在本实施例中，如上所述，高分子膜112的开口部11B的图案对应于蒸镀图案。通过使高分子膜112与基板110组合，能够使高分子膜112充分薄化。
更具体地说，开口部11B的开口尺度受到膜厚的制约。因此，要实现其微型化，则应该减薄高分子膜112。即使高分子膜112被减薄，整个掩模的机械强度(刚度)也通过基板110得到保持。因此，其处理得到促进。如果蒸镀掩模只由金属膜制成，则膜厚应该等于或者大于数十微米，以保持强度。因此，在蒸镀掩模只由金属膜制成的情况下，开口尺度不易微型化。另一方面，如在本实施例中那样，在高分子膜层叠于基板上的情况下，在保持机械强度的同时，能够使高分子膜112薄化，从而能使开口部11B以微细尺度形成。另外，通过如上所述那样通过蚀刻形成开口部11A、11B，比起通过电铸方法形成掩模的情况，能够使成本降低更多，并且更容易致力于实现掩模面积增大化。此外，在使用电铸方法的情况下，由于掩模是通过电沉积金属材料形成的，所以容易发生掩模的膜厚的不均匀性。此外，如图6C所示，开口部101B的边缘(内壁部)容易朝内侧膨出，开口宽度不易得到控制。在本实施例中，不发生这种现象。在本实施例中，能够获得边缘部呈大致直线形状的开口部11B，掩模厚度和开口宽度容易得到控制。如上所述，在整个掩模的机械强度得到保持的同时，能够以微细图案(开口宽度约为数微米的图案)精确地形成开口部11B。因此，在开口部11B中，能够实现微细且精确的开口图案。
如上所述，在本实施例中，基板110和高分子膜112是层叠的，并且彼此连通的开口部11A、11B分别设置在基板110和高分子膜112中。由此，在保持机械强度的同时，能够微细地并且精确地形成开口部11B。因此，能够以精细图案形成蒸镀膜。
在前述实施例中，光致抗蚀膜111、113分别残留在基板110的表面S1侧和表面S2侧。然而，在形成开口部11A、11B后，可以去除光致抗蚀膜111、113。
[第一变型例]
图7A和7B示出了用于说明根据前述实施例的变型例(第一变型例)的蒸镀掩模的形成方法的截面图。如同前述实施例的蒸镀掩模10那样，通过本变型例的方法形成的蒸镀掩模在基板110的表面S2侧包括高分子膜112和光致抗蚀膜113，并且在高分子膜112和光致抗蚀膜113中具有与蒸镀图案相对应的开口部11B。此外，高分子膜112的膜厚比基板110的薄，并且例如为小于等于20μm。高分子膜112根据开口尺度薄化。应该注意的是，与前述实施例类似的构成要素被赋予相同的附图标记，并将省略其描述。
在该变型例中，开口部11A通过不同于前述实施例的以下方法形成。具体说，如图7A所示，在基板110的表面S2侧设置高分子膜112并在高分子膜112上图案式地形成(pattern-formned)光致抗蚀膜113后，蚀刻高分子膜112以形成开口部11B。在表面S2侧形成开口部11B的这种工艺类似于前述实施例。然后，通过将在其中设置有开口部11B的高分子膜112和光致抗蚀膜113用作掩模，来进行基板110的蚀刻。由此，如图7B所示，在基板110中形成开口部11A。在这样形成的蒸镀掩模中，开口部11A的截面形状在第一主表面侧(高分子膜112侧)比起在第二主表面侧(表面S1侧)具有更宽的宽度。开口部11A的表面S1侧的宽度形成为大于开口部11B的宽度。换言之，在该变型例中，开口部11A的与高分子膜112相对的部分的宽度最大，开口部11A的表面S1侧的宽度居次，而高分子膜112的开口部11B的宽度最小。此外，使用时，与前述实施例中一样，该变型例的蒸镀掩模也配设成使得高分子膜112侧的开口部11B向着被蒸镀侧。
如该变型例中那样，可以利用高分子膜112的开口部11B，通过蚀刻来形成基板110的开口部11A。在该情况下，同样能够获得与前述实施例等同的效果。
[应用示例]
图8A、8B和9示出了通过使用前述蒸镀掩模10形成的电子器件(薄膜晶体管1)的一个示例。图8A是从上表面侧看到的在基板13上设置成矩阵状态的多个薄膜晶体管1的视图(XY平面图)。图8B是沿图8A的线I-I所取的截面图。图9是沿图8A中线II-II所取的截面图。薄膜晶体管1是在比如有源矩阵型有机电致发光显示单元、液晶显示单元和电子纸等显示单元中使用的驱动器件。薄膜晶体管1是例如使用有机半导体的有机薄膜晶体管，并且具有所谓的底栅顶接触(bottom-gate top-contact)结构。在薄膜晶体管1中，栅电极12和半导体层15相对地配设，在中间隔着栅极绝缘膜14。薄膜晶体管1具有电气地连接至半导体层15的源电极16A和漏电极16B。源电极16A和漏电极16B对应于本公开的“导电膜”的具体示例。
薄膜晶体管1在基板13上的选择区域中包括栅电极12。薄膜晶体管1在基板13的整个表面之上具有栅绝缘膜14以覆盖栅电极12。在栅绝缘膜14上的选择区域(与栅电极12相对的区域)中，形成半导体层15。在半导体层15上，以给定图案设置源电极16A和漏电极16B。虽然详情将在后面描述，源电极16A和漏电极16B以微细图案形成。例如，源电极16A和漏电极16B利用前述蒸镀掩模10通过蒸镀形成。保护膜17形成为覆盖源电极16A和漏电极16B的一部分以及半导体层15。源电极16A和漏电极16B分别从半导体层15的上表面引出至栅绝缘膜14上的给定区域(源电极16A和漏电极16B从保护膜17暴露的区域)。源电极16A和漏电极16B分别电气地连接至栅绝缘膜14上的配线层18A、18B。
基板13是通过使用例如由聚酰亚胺、聚对苯二甲酸乙二醇酯、聚醚砜、聚萘二甲酸乙二醇酯、聚碳酸酯、液晶聚合物等制成的塑料片，或者由不锈钢、铝(Al)、铜(Cu)等制成的表面受到绝缘处理的金属片而形成的。
栅电极12通过施加至薄膜晶体管1的栅极电压(Vg)控制半导体层15中的载流子密度，并且具有作为供给电位的配线的功能。栅电极12例如由以下材料制成：铝、铂(Pt)、金(Au)、钯(Pd)、铬(Cr)、镍(Ni)、钼(Mo)、铌(Nb)、钕(Nd)、铷(Rb)、铑(Rh)、铝(Al)、银(Ag)、钽(Ta)、钨(W)、钛(Ti)、铜、铟(In)和锡(Sn)中的一个单体；包含其中一个或多个的合金；或者由其中两个或更多个形成的层叠膜。
栅绝缘膜14是例如由以下材料之一形成的单层膜或者由其中的两种或多种形成的层叠膜：聚乙烯基苯酚、邻苯二甲酸二芳基酯(diarylphthalate)、聚酰亚胺、聚甲基丙烯酸甲酯、聚乙烯醇、聚酯、聚乙烯、聚碳酸酯、聚酰胺、聚酰胺酰亚胺、聚醚酰亚胺、聚硅氧烷、聚甲基丙烯酰胺、聚氨酯、聚丁二烯、聚苯乙烯、聚氯乙烯、丁腈橡胶、丙烯橡胶、丁基橡胶、环氧树脂、酚醛树脂、三聚氰胺树脂、尿素树脂、酚醛清漆树脂、氟基树脂等。前述材料的一部分可以通过比如喷墨印刷、丝网印刷、胶版印刷和凹版印刷等印刷技术图案式地形成。
半导体层15旨在通过施加栅极电压形成沟道(channel)。半导体层15是由例如peri-Xanthenoxanthene(PXX)衍生物形成的。另外，半导体层15的材料的示例包括：聚吡咯和聚吡咯取代产物；聚噻吩和聚噻吩取代产物；比如聚异硫茚等异硫茚类(isothianaphthenes)；比如聚噻吩乙烯等噻吩乙烯类(thienylenevinylenes)；比如聚(对亚苯基乙烯)等聚(对亚苯基乙烯)类(poly(p-phenylenevinylene)s)；聚苯胺和聚苯胺取代产物；聚乙炔类；聚二乙炔类；聚甘菊环类；聚芘类；聚咔唑类；聚硒吩类；聚呋喃类(polyflans)；聚(对亚苯基)类(poly(p-phenylene)s)；聚吲哚类；聚哒嗪类；比如聚乙烯基咔唑、聚苯硫醚树脂和聚乙烯基硫等多环缩合体和聚合物；与前述材料中的聚合物具有相同重复单位的低聚物类；比如并四苯、并五苯、并六苯、并七苯、二苯并并五苯(dibenzopentacene)、四苯并并五苯、芘、二苯并芘、
Figure BDA00001852990900101
(chrisene)、二萘嵌苯、六苯并苯、terrylene、卵苯、夸特锐烯(quaterrylene)和循环蒽(circumanthracene)等并苯类；以比如N、S和O等原子或者比如羰基基团等官能团取代并苯类中的碳素的一部分所获得的衍生物(三苯二恶嗪、三苯二噻嗪、并六苯-6,15-醌等)；金属酞菁类；四硫富瓦烯(tetrathiafulvalene)和四硫富瓦烯衍生物；四硫杂并环戊二烯(tetrathiapentalene)和四硫杂并环戊二烯衍生物；比如萘1,4,5,8-四羧基二酰亚胺、N,N'-双(4-三氟甲基苯偶酰)萘1,4,5,8-四羧基二酰亚胺、N,N'-双(1H、1H-全氟辛基)、N,N'-双(1H、1H-全氟丁基)、N,N'-二辛基萘1,4,5,8-四羧基二酰亚胺衍生物和萘2,3,6,7四羧基二酰亚胺等萘四羧基二酰亚胺类；缩合环四羧基二酰亚胺类，例如，比如并三苯2,3,6,7-四羧基二酰亚胺等并三苯四羧基二酰亚胺类；比如C60、C70、C76、C78和C84等富勒烯类(fullerenes)；比如SWNT等碳纳米管；比如石墨烯、份菁染料和半菁染料等染料之一的衍生物；和其中两种或更多种材料的混合物。
源电极16A和漏电极16B配设成在与半导体层15的沟道13C相对应的区域中电气地分离。源电极16A和漏电极16B分别由例如金制成。另外，作为源电极16A和漏电极16B的构成材料，例如，可以使用与在前述栅电极12中列举的相当的金属或者透明导电膜。虽然详情将在后面描述，但是一个或多个源电极16A和一个或多个漏电极16B分别在一个方向(X方向)上延伸，具有1μm-20μm(包括两个端值)的宽度和微细尺度。源电极16A和漏电极16B的相应底脚部R通过使用蒸镀掩模10形成。因此，如上所述，底脚部R具有位置越靠近基板13侧斜度越缓和的形状。
保护膜17旨在保护半导体层15，并且由例如氟基树脂制成。替代地，保护膜17可以由例如聚对二甲苯等制成。
配线层18A、18B由例如铜制成。在该情况下，每个薄膜晶体管1都配设有配线层18A，并且每个配线层18A电气地连接至源电极16A。例如，配线层18B在Y方向上延伸，设置成沿行方向排列的多个薄膜晶体管1的漏电极16B公用的配线层，并且电气地连接至相应的漏电极16B。应该注意的是，配线层18A、18B的前述形状和前述布局只是示例，可以采用其它各种图案。
[薄膜晶体管1的形成方法]
图10A-16B是用于说明薄膜晶体管1的制造方法的视图。图14和15示意性地示出了在形成源电极16A和漏电极16B时使用的蒸镀掩模的开口图案的示例。薄膜晶体管1能够例如按如下方式制造。
首先，如图10A和10B所示，在基板13上的选择区域中形成栅电极12。具体说，首先，通过例如溅射方法将比如铝等前述栅电极材料沉积在基板13的整个表面之上。然后，通过使用例如光刻方法的蚀刻，朝给定形状进行图案加工。这时，例如，如图所示，优选与栅电极12一批图案加工出另一电极层120(用于接触的电极或者用于形成电容的电极)。从而，在基板13上形成了栅电极12。应该注意的是，栅电极12和电极层120的前述形状和前述布局只是示例，其形状和布局并不局限于此。
接下来，如图11A和11B所示，在基板13的整个表面之上形成栅绝缘膜14。具体说，通过例如旋转涂覆方法以比如聚乙烯基苯酚水溶液等栅绝缘膜的前述材料涂覆基板13，并干燥所得物以形成栅绝缘膜14。替代地，这时，根据所使用的材料，可以使用其它成膜方法，例如印刷方法，比如喷墨印刷、丝网印刷、胶版印刷和凹版印刷等。在图11A中，为了方便，只示出了栅绝缘膜14的边缘部，而设置在下层的栅电极12由实线示出。
接下来，如图12A和12B所示，在栅绝缘膜14上的选择区域(与栅电极12相对的区域)中，形成半导体层15。具体说，以peri-Xanthenoxanthene化合物溶液涂覆栅绝缘膜14，加热所得物以形成半导体层15。
然后，如图13A和13B所示，在半导体层15上形成源电极16A和漏电极16B。具体说，通过使用前述实施例的蒸镀掩模10，以给定图案蒸镀比如金等前述电极材料。以下将描述源电极16A和漏电极16B的形状(XY平面形状)和布局的示例(电极图案示例)，以及能够形成源电极16A和漏电极16B的蒸镀掩模10中的开口的形状和布局的示例(开口图案示例)。
[电极图案的示例]
例如，如图13A所示，源电极16A和漏电极16B分别具有在一个方向(X方向)上延伸的具有前述微细宽度的线性形状。一个或多个源电极16A和一个或多个漏电极16B分别地且交替地配设在与其延伸方向大致垂直的方向上。具体说，配设成使得一个源电极16A在半导体层15上被夹持在两个漏电极16B之间。源电极16A和漏电极16B从半导体层15的上表面沿彼此相反的每个方向引出至栅绝缘膜14上的给定区域。如上所述，源电极16A和漏电极16B的相应底脚部R通过使用蒸镀掩模10形成而呈位置越靠近基板13侧斜度越缓和的形状。
[开口图案的示例]
图14示意性地示出了用于形成前述电极图案的蒸镀掩模10的开口图案(开口图案10a)。在开口图案10a中，多个开口U11配设成例如矩阵状态。各开口U11由开口部11A1(虚线部分)和开口部11B1(实线部分)形成。开口U11相当于前述蒸镀掩模10中的开口U1的一个具体示例，开口部11A1相当于开口部11A的一个具体示例，而开口部11B1相当于开口部11B的一个具体示例。在本示例中，开口部11B1设置成与上述源电极16A和漏电极16B的相应形状和相应布局相对应。开口部11B1和11A1以一一对应的方式设置成彼此相对。
替代地，可以使用如图15所示的开口图案(开口图案10b)。在开口图案10b中，与前述开口图案10a中一样，多个开口U12配设成矩阵状态。各开口U12由开口部11A2(虚线部分)和开口部11B1(实线部分)形成。开口U12相当于前述蒸镀掩模10中的开口U1的一个具体示例，开口部11A2相当于开口部11A的一个具体示例，而开口部11B1相当于开口部11B的一个具体示例。在本示例中，再次，开口部11B1设置成与上述源电极16A和漏电极16B的相应形状和相应布局相对应。开口部11B1与开口部11A2相对。然而，在开口图案10b中，一个开口部11A2设置成与多个(在该情况下为三个)开口部11B1相对。可以使用这种开口图案10b。然而，如上所述，就形状稳定性而言，最好使用前述开口图案10a。
通过使用具有前述开口图案的蒸镀掩模10，源电极16A和漏电极16B能够细微地且精确地形成。此外，由于不存在蚀刻工艺，所以能够在不损坏半导体层15的情况下形成电极。
接下来，如图16A和16B所示，形成保护膜17以覆盖半导体层15。具体说，以由例如氟基树脂制成的保护膜17涂覆半导体层15，并且通过例如光刻方法进行图案加工，以使源电极16A和漏电极16B的一部分(设置成邻近栅绝缘膜14的部分)暴露出来。应该注意的是，作为保护膜的材料，最好以相对于半导体层15溶解于正交溶剂(orthogonal solvent)中的材料涂覆半导体层15。在聚对二甲苯被用作保护膜的材料的情况下，保护膜17能够通过例如CVD(化学气相沉积)方法形成。
最后，形成配线层18A、18B。具体说，在通过例如溅射方法沉积比如铜等配线层的前述材料后，通过使用例如光刻方法的湿蚀刻进行图案加工，从而一批形成配线层18A、18B。这时，将图案加工进行成使得，例如，配线层18A电气地连接至源电极16A的暴露部分，而配线层18B电气地连接至漏电极16B的暴露部分。如图17示意性地示出的，通过将配线层18A、18B分别连接至源电极16A和漏电极16B，在每个薄膜晶体管1中，在XY平面中形成了沿X方向延伸的源电极16A的一部分被夹持在U形漏电极16B的部分之间的电极图案。从而，完成了图8A和8B所示的薄膜晶体管1。
如上所述，通过使用前述实施例的蒸镀掩模10，例如，源电极16A和漏电极16B能够以精细图案形成。由此，在比如薄膜晶体管等电子器件中，比如电极等导电膜能够以复杂和微细的图案形成，从而能够实现器件的高性能。
在前述实施例中，作为一个示例描述了一个源电极16A和两个漏电极16B交替地设置的电极图案和蒸镀掩模10的开口图案。然而，源电极16A和漏电极16B的数量和布局并不局限于此。
例如，开口图案中的开口数量可以增加，并且两个或更多个源电极16A和两个或更多个漏电极16B可以分别地且交替地设置。在两个源电极16A和两个漏电极16B交替地配设的情况下，通过最终将它们连接至配线层18A、18B，能够形成如图18A所示的呈U形的源电极16A1和呈U形的漏电极16B。此外，在三个或更多个源电极16A和三个或更多个漏电极16B分别地且交替地配设的情况下，能够形成如图18B所示的呈梳子形状的源电极16A2和呈梳子形状的漏电极16B2。应该注意的是，在梳子形状的情况下，源电极16A和漏电极16B的齿数没有特别限制。以下将以形成梳子形状的电极图案的情况作为示例，来描述电极图案的形成方法的另一示例。
[第二变型例]
图19是前述实施例中的蒸镀掩模10的开口图案(开口图案10c)的示意图。与前述开口图案10a、10b一样，开口图案10c在形成有配设成矩阵状态的多个薄膜晶体管的区域中分别形成源电极和漏电极时使用。此外，开口图案10c具有作为开口部11A的一个具体示例的开口部11A3和作为开口部11B的一个具体示例的开口部11B3。与前述开口图案10a一样，开口部11A3、11B3设置成一一对应的方式。然而，在该变型例中，源电极和漏电极的电极图案，以及分别电气地连接至源电极和漏电极的配线层(相当于前述配线层18A、18B)被包括在一个掩模(一个开口图案)中。
具体说，在开口图案10c中，作为开口部11B3，一部分或全部具有梳子状形状的单元开口B31和相似地具有梳子状形状的单元开口B32配设成使得相应齿部接合。例如，在单元开口B31中，对应于源电极部分(齿部)的电极开口311(用于形成源电极)和对应于与之连接的配线部分的配线开口312一体地形成(彼此连接)。例如，每个薄膜晶体管均设置有单元开口B31。例如，在单元开口B32中，对应于漏电极部分(齿部)的电极开口321和对应于与之连接的配线部分的配线开口322一体地形成。单元开口B32沿列方向彼此连接(配线开口322在沿列方向配设的单元开口B32中被共用)。开口部11A3呈类似于开口部11B3的微细形状的形状，并且设置成比开口部11B3大一个尺寸。
通过使用具有前述开口图案10c的蒸镀掩模10，在薄膜晶体管1的前述制造工艺中，各自具有梳子状形状的源电极和漏电极以及连接至相应电极的配线层在同一步骤中一批形成。因此，这些各个层能够以精细图案形成，步骤数量能够得到减少，并且制造工艺能够得到简化。
在该变型例中，作为一个示例描述了开口部11A3、11B3设置成一一对应方式的情况。然而，在该变型例中，再次，多个开口部11B3可以设置成与一个开口部11A3相对。例如，如图20所示的开口图案10d那样，沿列方向配设的多个单元开口B31、B32可以设置成与一个开口部11A4(开口部11A的一个具体示例)相对。然而，就形状稳定性而言，最好使用图19所示的开口图案10c。
已参考实施例、应用示例和变型例描述了本公开。然而，本公开并不局限于前述实施例等，可以做出各种变型。例如，蒸镀掩模的开口图案和通过使用它所形成的蒸镀膜图案并不局限于前述开口图案和前述蒸镀膜图案，可以采用各种形状和各种布局。特别地，通过使用根据本公开的实施例的蒸镀掩模，即使在具有以大约数微米至20μm(包括两个端值)的微细宽度延伸的线性部分的图案的情况下，在多个这种线性部分以微细间隔配设的图案的情况下，或者在这种线性部分与其它形状进行组合的图案的情况下，每个层均能够精确地形成。此外，这种微型化部分的形状并不局限于沿一个方向延伸线性形状(直线形状)，也可以是曲线形状。此外，除线性形状外，例如，还可以采用一条边的长度处于数微米至20μm范围内的多边形形状、直径处于这种范围内的圆形形状、或者直径处于这种范围内的椭圆形形状等。
此外，在前述实施例等中，是将具有底栅顶接触结构的有机薄膜晶体管取作本公开实施例的电子器件的一个示例。然而，电子器件并不局限于薄膜晶体管，任何要求导电膜的图案形成的有源器件都是适用的。薄膜晶体管的结构并不局限于前述结构，可以是使用除有机半导体外的比如无机半导体和氧化物半导体等半导体的结构。此外，底栅底接触结构或者顶栅结构(底接触型和顶接触型均可)是适用的。
此外，在前述实施例等中，是将薄膜晶体管的源电极和漏电极取作根据本公开的实施例的电子器件中的导电膜一个示例。然而，作为导电膜，薄膜晶体管中的其它电极和其它配线可以通过根据本公开的实施例的蒸镀掩模形成。然而，根据本公开的实施例的蒸镀掩模适合于形成具有微细尺度的导电膜。
从本公开的上述示例性实施例和变型例可以实现至少以下构造。
(1)一种蒸镀掩模，包括：
包括一个或多个第一开口部的基板；和
设置在所述基板的第一主表面侧的高分子膜，所述高分子膜包括与相应第一开口部连通的一个或多个第二开口部。
(2)如(1)所述的蒸镀掩模，其中所述高分子膜的膜厚小于所述基板的厚度。
(3)如(1)或(2)所述的蒸镀掩模，其中所述高分子膜的膜厚大致等于或小于20μm。
(4)如(1)-(3)中的任一项所述的蒸镀掩模，其中所述第二开口部的开口形状包括与所述高分子膜的膜厚相应的微细形状。
(5)如(1)-(4)中的任一项所述的蒸镀掩模，其中
设置有多个第二开口部，
所述多个第二开口部的各开口形状包括线性形状，并且
所述多个第二开口部沿与其延伸方向大致垂直的方向并列设置。
(6)如(1)-(5)中的任一项所述的蒸镀掩模，其中
设置有多个第二开口部，并且
所述多个第二开口部的各开口形状在其一部分或全部中包括梳子状形状。
(7)如(1)-(6)中的任一项所述的蒸镀掩模，其中在所述高分子膜上设置有感光性树脂层。
(8)如(1)-(7)中的任一项所述的蒸镀掩模，其中在所述基板的第二主表面侧设置有感光性树脂层。
(9)如(1)-(8)中的任一项所述的蒸镀掩模，其中
设置有多个第一开口部和多个第二开口部，并且
第一开口部和第二开口部配设成一一对应的方式。
(10)如(1)-(9)中的任一项所述的蒸镀掩模，其中
设置有多个第二开口部，并且
两个或更多个第二开口部配设成与一个第一开口部相对。
(11)如(1)-(10)中的任一项所述的蒸镀掩模，其中第一开口部的截面形状的宽度在所述基板的第一主表面侧比在所述基板的第二主表面侧大。
(12)一种电子器件，包括：
位于基板上的选择区域中的导电膜，
其中，在所述导电膜中，其底脚部倾斜成随着位置越靠近基板侧斜度越缓和。
(13)如(12)所述的电子器件，其中所述导电膜是晶体管的源电极和漏电极。
(14)如(13)所述的电子器件，从基板侧顺次包括：
栅电极；
栅绝缘膜；
半导体层；和
保护膜，
其中，在所述保护膜上设置有作为所述导电膜的所述源电极和所述漏电极，并且
所述源电极和所述漏电极的一部分或全部的宽度大致等于或小于20μm。
(15)如(13)或(14)所述的电子器件，其中所述源电极和所述漏电极分别包括梳子状形状。
(16)如(12)至(15)中任一项所述的电子器件，所述电子器件是有机薄膜晶体管。
(17)一种制造蒸镀掩模的方法，包括：
在基板中形成一个或多个第一开口部；以及
在所述基板的第一主表面侧形成包括一个或多个第二开口部的高分子膜，所述一个或多个第二开口部与所述一个或多个第一开口部连通。
(18)如(17)所述的方法，其中
在所述基板的第一主表面侧形成高分子膜后，在所述高分子膜上图案式地形成感光性树脂层，通过将所述感光性树脂层用作掩模的蚀刻在所述高分子膜中形成所述第二开口部，并且
在所述基板的第二主表面侧图案式地形成另一感光性树脂层后，通过将所述另一感光性树脂层用作掩模的蚀刻在所述基板中形成第一开口部。
(19)如(17)或(18)所述的方法，其中
在所述基板的第一主表面侧形成高分子膜后，接下来在所述高分子膜上图案式地形成感光性树脂层，通过将所述感光性树脂层用作掩模的蚀刻在所述高分子膜中形成所述第二开口部，并且
然后通过将包括所述第二开口部的高分子膜用作掩模的蚀刻在所述基板中形成所述第一开口部。
(20)一种制造电子器件的方法，包括：
通过使用蒸镀掩模形成导电膜，
其中，所述蒸镀掩模包括基板和高分子膜，所述基板包括一个或多个第一开口部，而所述高分子膜设置在所述基板的第一主表面侧并包括与相应第一开口部连通的一个或多个第二开口部。
本公开包含与2011年7月12日在日本专利局提交的日本优先权专利申请JP 2011-153872所公开的主题有关的主题，其全部内容通过引用并入本文。
本领域的技术人员应该明白的是，在权利要求或其等同方案的范围内，可根据设计要求和其它因素做出各种修改、组合、子组合和变更。

Claims (20)

1.一种蒸镀掩模，包括：
包括一个或多个第一开口部的基板；和
设置在所述基板的第一主表面侧的高分子膜，所述高分子膜包括与相应第一开口部连通的一个或多个第二开口部。
2.如权利要求1所述的蒸镀掩模，其中，所述高分子膜的膜厚小于所述基板的厚度。
3.如权利要求2所述的蒸镀掩模，其中，所述高分子膜的膜厚大致等于或小于20μm。
4.如权利要求3所述的蒸镀掩模，其中，所述第二开口部的开口形状包括与所述高分子膜的膜厚相应的微细形状。
5.如权利要求4所述的蒸镀掩模，其中，
设置有多个第二开口部，
所述多个第二开口部的各开口形状包括线性形状，并且
所述多个第二开口部沿与其延伸方向大致垂直的方向并列设置。
6.如权利要求4所述的蒸镀掩模，其中，
设置有多个第二开口部，并且
所述多个第二开口部的各开口形状在其一部分或全部中包括梳子状形状。
7.如权利要求1所述的蒸镀掩模，其中，在所述高分子膜上设置有感光性树脂层。
8.如权利要求1所述的蒸镀掩模，其中，在所述基板的第二主表面侧设置有感光性树脂层。
9.如权利要求1所述的蒸镀掩模，其中，
设置有多个第一开口部和多个第二开口部，并且
第一开口部和第二开口部配设成一一对应的方式。
10.如权利要求1所述的蒸镀掩模，其中，
设置有多个第二开口部，并且
两个或更多个第二开口部配设成与一个第一开口部相对。
11.如权利要求1所述的蒸镀掩模，其中，第一开口部的截面形状的宽度在所述基板的第一主表面侧比在所述基板的第二主表面侧大。
12.一种电子器件，包括：
位于基板上的选择区域中的导电膜，
其中，在所述导电膜中，其底脚部倾斜成随着位置越靠近基板侧斜度越缓和。
13.如权利要求12所述的电子器件，其中，所述导电膜是晶体管的源电极和漏电极。
14.如权利要求13所述的电子器件，从基板侧顺次包括：
栅电极；
栅绝缘膜；
半导体层；和
保护膜，
其中，在所述保护膜上设置有作为所述导电膜的所述源电极和所述漏电极，并且
所述源电极和所述漏电极的一部分或全部的宽度大致等于或小于20μm。
15.如权利要求14所述的电子器件，其中，所述源电极和所述漏电极分别包括梳子状形状。
16.如权利要求12所述的电子器件，所述电子器件是有机薄膜晶体管。
17.一种制造蒸镀掩模的方法，包括：
在基板中形成一个或多个第一开口部；以及
在所述基板的第一主表面侧形成包括一个或多个第二开口部的高分子膜，所述一个或多个第二开口部与所述一个或多个第一开口部连通。
18.如权利要求17所述的方法，其中，
在所述基板的第一主表面侧形成高分子膜后，在所述高分子膜上图案式地形成感光性树脂层，通过将所述感光性树脂层用作掩模的蚀刻在所述高分子膜中形成所述第二开口部，并且
在所述基板的第二主表面侧图案式地形成另一感光性树脂层后，通过将所述另一感光性树脂层用作掩模的蚀刻在所述基板中形成第一开口部。
19.如权利要求17所述的方法，其中，
在所述基板的第一主表面侧形成高分子膜后，接下来在所述高分子膜上图案式地形成感光性树脂层，通过将所述感光性树脂层用作掩模的蚀刻在所述高分子膜中形成所述第二开口部，并且
然后通过将包括所述第二开口部的高分子膜用作掩模的蚀刻在所述基板中形成所述第一开口部。
20.一种制造电子器件的方法，包括：
通过使用蒸镀掩模形成导电膜，
其中，所述蒸镀掩模包括基板和高分子膜，所述基板包括一个或多个第一开口部，而所述高分子膜设置在所述基板的第一主表面侧并包括与相应第一开口部连通的一个或多个第二开口部。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051676A (zh) * 2014-07-11 2014-09-17 华映视讯（吴江）有限公司 用于制造有机发光装置的屏蔽的制造方法
CN104505471A (zh) * 2014-12-22 2015-04-08 昆山工研院新型平板显示技术中心有限公司 一种高开口率掩膜板的制备方法及掩膜板
CN105051243A (zh) * 2013-03-15 2015-11-11 株式会社V技术 成膜掩模的制造方法
WO2015169087A1 (zh) * 2014-05-07 2015-11-12 京东方科技集团股份有限公司 掩模板及其制作方法、掩模组件
WO2017045122A1 (en) * 2015-09-15 2017-03-23 Applied Materials, Inc. A shadow mask for organic light emitting diode manufacture
CN106816554A (zh) * 2017-01-24 2017-06-09 京东方科技集团股份有限公司 蒸镀掩膜版及制作方法、oled显示基板及蒸镀方法
CN107250033A (zh) * 2015-02-20 2017-10-13 斯维尔系统 微加工结构的选择性阶梯覆盖
CN107768386A (zh) * 2017-11-16 2018-03-06 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及其制作方法以及液晶显示面板
CN108726474A (zh) * 2018-06-05 2018-11-02 中国电子科技集团公司第二十六研究所 一种制作三维电极图形的辅助装置
CN109860062A (zh) * 2018-11-29 2019-06-07 华映科技（集团）股份有限公司 一种金属氧化物晶体管制作源极漏极的方法
TWI671414B (zh) * 2013-03-26 2019-09-11 日商大日本印刷股份有限公司 蒸鍍遮罩、蒸鍍遮罩準備體、蒸鍍遮罩之製造方法、及有機半導體元件之製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322101B (zh) 2012-01-12 2019-04-05 大日本印刷株式会社 蒸镀掩模及有机半导体元件的制造方法
CN105789487B (zh) * 2012-01-12 2019-04-26 大日本印刷株式会社 蒸镀掩模的制造方法及有机半导体元件的制造方法
JP6003464B2 (ja) * 2012-09-24 2016-10-05 大日本印刷株式会社 蒸着マスク材、及び蒸着マスク材の固定方法
JP5966814B2 (ja) * 2012-09-24 2016-08-10 大日本印刷株式会社 蒸着マスクの製造方法
CN109554663B (zh) * 2013-03-26 2020-03-17 大日本印刷株式会社 蒸镀掩模、带框架的蒸镀掩模、及它们的制造方法
KR102090198B1 (ko) * 2013-03-29 2020-03-18 삼성디스플레이 주식회사 파인 메탈 마스크 및 그 제조 방법
CN107855641A (zh) * 2013-04-12 2018-03-30 大日本印刷株式会社 蒸镀掩模、蒸镀掩模准备体、蒸镀掩模的制造方法、及有机半导体元件的制造方法
KR20150143433A (ko) 2013-04-12 2015-12-23 다이니폰 인사츠 가부시키가이샤 증착 마스크, 증착 마스크 준비체, 증착 마스크의 제조 방법 및 유기 반도체 소자의 제조 방법
JP2015129334A (ja) * 2014-01-08 2015-07-16 大日本印刷株式会社 積層マスクの製造方法、積層マスクおよび保護フィルム付き積層マスク
JP6357777B2 (ja) * 2014-01-08 2018-07-18 大日本印刷株式会社 積層マスクの製造方法
JP6347112B2 (ja) * 2014-02-07 2018-06-27 大日本印刷株式会社 蒸着マスク、蒸着マスク準備体、蒸着マスクの製造方法、パターンの製造方法、フレーム付き蒸着マスク、及び有機半導体素子の製造方法
CN106367716B (zh) * 2015-07-24 2020-01-07 上海和辉光电有限公司 掩模板及显示面板的制作方法
CN105154822A (zh) * 2015-08-22 2015-12-16 昆山允升吉光电科技有限公司 一种小开口蒸镀用掩模板
JP5967282B2 (ja) * 2015-10-15 2016-08-10 大日本印刷株式会社 蒸着マスクの製造方法
JP2017150017A (ja) * 2016-02-23 2017-08-31 株式会社ジャパンディスプレイ 蒸着マスクの製造方法及び有機ｅｌディスプレイの製造方法
JP6137393B2 (ja) * 2016-07-07 2017-05-31 大日本印刷株式会社 樹脂層付金属マスク
JP6168221B2 (ja) * 2016-09-08 2017-07-26 大日本印刷株式会社 蒸着マスク材、蒸着マスク材の固定方法、及び有機半導体素子の製造方法
JP6252668B2 (ja) * 2016-12-28 2017-12-27 大日本印刷株式会社 蒸着マスクの製造方法
JP6376237B2 (ja) * 2017-04-05 2018-08-22 大日本印刷株式会社 蒸着マスク、フレーム付き蒸着マスク、および有機エレクトロルミネッセンス素子の製造方法
CN107204375B (zh) * 2017-05-19 2019-11-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
KR20180130989A (ko) * 2017-05-31 2018-12-10 주식회사 티지오테크 프레임 일체형 마스크
JP6332531B2 (ja) * 2017-06-28 2018-05-30 大日本印刷株式会社 蒸着マスク材、蒸着マスク材の固定方法、有機半導体素子の製造方法
EP3745832B1 (en) * 2019-05-27 2023-05-03 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Anisotropic etching using photopolymerizable compound
JP7391719B2 (ja) * 2020-03-05 2023-12-05 株式会社ジャパンディスプレイ 蒸着マスクユニットの作製方法
CN112095074B (zh) * 2020-09-18 2023-04-18 京东方科技集团股份有限公司 一种掩模板、阵列基板、显示装置及制作方法
KR20230020035A (ko) * 2021-08-02 2023-02-10 삼성디스플레이 주식회사 증착용 마스크

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI309845B (en) * 2002-09-30 2009-05-11 Nanosys Inc Large-area nanoenabled macroelectronic substrates and uses therefor
US7659138B2 (en) * 2003-12-26 2010-02-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an organic semiconductor element
KR20060035049A (ko) * 2004-10-20 2006-04-26 삼성전자주식회사 어레이 기판, 컬러필터 기판 및 이를 갖는 액정표시패널
JP4636921B2 (ja) * 2005-03-30 2011-02-23 セイコーエプソン株式会社 表示装置の製造方法、表示装置および電子機器
KR101255512B1 (ko) * 2006-06-30 2013-04-16 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판의 제조방법
US7382030B1 (en) * 2006-07-25 2008-06-03 Rf Micro Devices, Inc. Integrated metal shield for a field effect transistor
CN100463193C (zh) * 2006-11-03 2009-02-18 北京京东方光电科技有限公司 一种tft阵列结构及其制造方法
KR101015338B1 (ko) * 2008-03-13 2011-02-16 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조방법
CN102224580B (zh) * 2008-11-28 2016-03-02 索尼公司 薄膜晶体管制造方法、薄膜晶体管以及电子装置
KR101642384B1 (ko) * 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
EP2348531B1 (en) * 2010-01-26 2021-05-26 Samsung Electronics Co., Ltd. Thin film transistor and method of manufacturing the same
JP5652005B2 (ja) * 2010-06-03 2015-01-14 ソニー株式会社 薄膜トランジスタおよびその製造方法、ならびに電子機器

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051243A (zh) * 2013-03-15 2015-11-11 株式会社V技术 成膜掩模的制造方法
CN105051243B (zh) * 2013-03-15 2017-06-23 株式会社V技术 成膜掩模的制造方法
US10195838B2 (en) 2013-03-15 2019-02-05 V Technology Co., Ltd. Method for producing deposition mask
TWI671414B (zh) * 2013-03-26 2019-09-11 日商大日本印刷股份有限公司 蒸鍍遮罩、蒸鍍遮罩準備體、蒸鍍遮罩之製造方法、及有機半導體元件之製造方法
WO2015169087A1 (zh) * 2014-05-07 2015-11-12 京东方科技集团股份有限公司 掩模板及其制作方法、掩模组件
CN104051676A (zh) * 2014-07-11 2014-09-17 华映视讯（吴江）有限公司 用于制造有机发光装置的屏蔽的制造方法
CN104505471A (zh) * 2014-12-22 2015-04-08 昆山工研院新型平板显示技术中心有限公司 一种高开口率掩膜板的制备方法及掩膜板
CN107250033A (zh) * 2015-02-20 2017-10-13 斯维尔系统 微加工结构的选择性阶梯覆盖
CN107250033B (zh) * 2015-02-20 2020-10-09 斯维尔系统 微加工结构的选择性阶梯覆盖
WO2017045122A1 (en) * 2015-09-15 2017-03-23 Applied Materials, Inc. A shadow mask for organic light emitting diode manufacture
CN106816554A (zh) * 2017-01-24 2017-06-09 京东方科技集团股份有限公司 蒸镀掩膜版及制作方法、oled显示基板及蒸镀方法
US11155913B2 (en) 2017-01-24 2021-10-26 Boe Technology Group Co., Ltd. Evaporation mask plate, manufacturing method thereof and evaporation method
CN107768386A (zh) * 2017-11-16 2018-03-06 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及其制作方法以及液晶显示面板
CN107768386B (zh) * 2017-11-16 2020-09-01 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及其制作方法以及液晶显示面板
WO2019095493A1 (zh) * 2017-11-16 2019-05-23 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及其制作方法以及液晶显示面板
US10877340B2 (en) 2017-11-16 2020-12-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. TFT array substrate, fabrication method thereof and liquid crystal display panel
CN108726474A (zh) * 2018-06-05 2018-11-02 中国电子科技集团公司第二十六研究所 一种制作三维电极图形的辅助装置
CN109860062A (zh) * 2018-11-29 2019-06-07 华映科技（集团）股份有限公司 一种金属氧化物晶体管制作源极漏极的方法

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Publication number Publication date
US20130015444A1 (en) 2013-01-17
JP2013021165A (ja) 2013-01-31

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