CN101951255A - 数据处理电路 - Google Patents
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Abstract
本发明涉及数据处理电路，提供一种半导体器件，其包括具有不受电源电压波动影响的电阻特性的电阻元件，以及具有不受电源电压波动影响的期望的输出阻抗特性的信号输出电路。生成基于对应于电路接地电位点的参考电压的恒定电流。恒定电流传至第一电阻元件，该第一电阻元件的一端连接到电源电压端子。由第一电阻元件产生的电压供给到第一差分放大器，且该输出电压供给到第一导电类型的第一MOSFET的栅极，第一MOSFET的源极连接到电源电压端子。第一MOSFET的漏极电压反馈到第一差分放大器的另一输入端子。第一电流源设置在第一MOSFET的漏极和电路的接地电位点之间。第一导电类型的第二MOSFET用作电阻元件，第二MOSFET的源极连接到电源电压端子且其栅极和第一MOSFET的栅极共同连接。
Description
本申请是申请日为2007年4月17日、申请号为200710096452.4、发明名称为“数据处理电路”的发明专利申请的分案申请。
相关申请的交叉引用
通过参考将于2006年4月20日提交的日本专利申请No.2006-116842的全部公开内容，包括说明书、附图和摘要，引入到本文中。
技术领域
本发明涉及一种半导体器件，更具体而言，涉及一种可有效地用于具有USB(通用串行总线)2.0标准的发送/接收电路作为个人计算机接口的半导体器件的技术。
背景技术
在信号发送/接收系统中，在经由发送路径来连接发送侧和接收侧的情况中，将端接电阻器连接到发送路径的发送端和接收端中的每一端，且将端接电阻器的电阻值设定成与发送路径的特征阻抗相应的值，以减少在信号的发送端和接收端处的反射效应，由此提高信号质量和波形质量。随着通信速度增加，期望更精确地设定在信号的发送端和接收端处的端接电阻器的值，并减少信号反射效应。然而，在发送路径的发送端和接收端处外部附连端接电阻器的配置中，从发送电路到发送侧端接电阻器的安装位置以及从接收侧端接电阻器的安装位置到接收电路，存在一定距离的发送路径。因而，在从发送电路到发送侧端接电阻器的位置以及从接收侧端接电阻器的位置到接收电路的信号发送期间，存在寄生电容，并且在接收电路中波形质量下降也成为一个问题。在发送路径的发送端和接收端处外部附连端接电阻器的配置具有高制造成本的缺点，且要求实现端接电阻器在LSI中的集成。
迄今为止，为了在半导体LSI中实现端接电阻器的集成，例如，在只通过内建多晶硅电阻元件和扩散电阻元件(它们在同一制造工艺中与要设置在半导体LSI中的若干晶体管元件等同时制造)来构造端接电阻器的情况中，特性很大程度上取决于制造工艺、环境温度、施加电压等而变化，且无法获得期望的端接电阻器特性。日本未审专利申请公开No.2005-64455(半导体集成电路和信号发送/接收系统)提出了这样的端接电阻器的系统，其具有用于调整端接电阻器的MOS或作为端接电阻器一部分的MOS的栅极偏压的电路。
图12示出了对应于日本未审专利申请公开No.2005-64455的电路。作为端接电阻器一部分的多晶硅电阻元件R21的一端连接到电源电压端子Vcc。作为端接电阻器一部分的P沟道MOSFET QP11的源节点连接到电源电压端子Vcc。由栅极偏置电压调整电路产生的控制电压被供给到P沟道MOSFET QP11的栅极。栅极偏置电压调整电路调整P沟道MOSFET QP11的栅极偏置电压，以调整P沟道MOSFET QP11的电阻值。通过控制P沟道MOSFET QP11的电阻值，控制由P沟道MOSFET QP11和电阻元件R21构成的端接电阻器的值。恒定电流源Iref经由P沟道MOSFET QP10和多晶硅电阻元件R20的并联电路使恒定电流Iref从电源电压端子Vcc传至电路的接地。参考电压Vref供给到差分放大器AMP的反向输入(-)，且P沟道MOSFET QP10的漏极节点的电压反馈到差分放大器AMP的非反向输入(+)。差分放大器AMP的输出节点连接到P沟道MOSFETQP10的栅极节点以反馈控制P沟道MOSFET QP10的栅极偏置电压，使得在作为复制电路的电阻元件R20和MOSFET QP10中出现的电压降的量变得等于参考电压Vref。由于栅极偏置电压调整电路的输出节点也连接到作为端接电阻器一部分的P沟道MOSFET QP11的栅极，所以在电源电压端子Vcc和与线缆连接的LSI焊盘的节点n1之间的组合电阻值也变为与在复制电路中设定的值相同的期望值。利用这种配置，可以自动地将内建端接电阻器的电阻值调整为期望值。
发明内容
图13A、13B和13C示出了图12电路的端接电阻器的特性。参考电压Vref和参考电流Iref从诸如带隙参考电路的恒定电压/电流电路中供给，且总是为恒定，而与LSI中电源电压Vcc和发送/接收电路的电源电压Vcc无关。因此，上拉端接电阻元件的DC电阻特性变为通过工作点a、b和c的曲线，这些工作点由图13A、13B和13C所示的参考电流Iref和使用0V作为参考的参考电压Vref所指定。如图13B所示，当电源电压Vcc为特定电压时，实现在期望的电阻特性范围中的特性。换句话说，产生参考电压Vref和参考电流Iref，使得在特定的电源电压Vcc处获得期望的电阻特性。然而，在电源电压Vcc为图12A中所示的标准最小值Vcc(min)的情况下，期望的电阻特性范围对应于标准最小值Vcc(min)而向左侧(向着0V)移动，且对应于参考电压Vref和参考电流Iref而工作的上拉端接电阻元件的DC电阻特性偏离期望的电阻特性范围，其中参考电压Vref和参考电流Iref恒定，而与标准最小值Vcc(min)无关。在电源电压Vcc为图13C中所示的标准最大值Vcc(max)的情况下，期望的电阻特性范围对应于标准最大值Vcc(max)而向右侧(向着Vcc)移动，且对应于参考电压Vref和参考电流Iref而工作的上拉端接电阻元件的DC电阻特性偏离期望的电阻特性范围，其中参考电压Vref和参考电流Iref恒定，而与标准最大值Vcc(max)无关。
本发明的一个目的是提供一种半导体器件，其包括具有不受电源电压波动影响的电阻特性的电阻元件。本发明的另一目的是提供一种半导体器件，其包括具有不受电源电压波动影响的期望的输出阻抗特性的信号输出电路。通过说明书和附图的描述，本发明的上述和其它目的以及新颖特征将变得明显。
在本申请中公开的发明的代表性发明的概要将简要描述如下。生成基于对应于电路接地电位点的参考电压的恒定电流。该恒定电流传至其一端被连接到电源电压端子的第一电阻元件。由第一电阻元件生成的电压供给到第一差分放大器，且该输出电压供给到其源极被连接到电源电压端子的第一导电类型的第一MOSFET的栅极。第一MOSFET的漏极电压反馈到第一差分放大器的另一输入端子。第一电流源设置在第一MOSFET的漏极和电路的接地电位点之间。其源极连接到电源电压端子且其栅极和第一MOSFET的栅极共同连接的第一导电类型的第二MOSFET用作电阻元件。
由此，可以实现具有与电源电压波动无关的DC电阻特性的电阻元件。
附图说明
图1是示出针对根据本发明的半导体器件而设置的上拉电阻器的例子的电路图。
图2是示出针对根据本发明的半导体器件而设置的上拉电阻器的另一例子的电路图。
图3A、3B和3C是针对根据本发明的半导体器件而设置的上拉电阻器的特性图。
图4是应用本发明的信号发送/接收系统的一般配置图。
图5是针对根据本发明的半导体器件而设置的发送电路的例子的框图。
图6是示出图5的发送电路的具体例子的框图。
图7是示出图6的发送电路的例子的具体电路图。
图8是示出图6的发送电路的另一例子的具体电路图。
图9是示出针对根据本发明的半导体器件而设置的电压转换电路的另一例子的电路图。
图10是图9的电压转换电路的等效电路图。
图11是图9的电压转换电路的等效电路图。
图12是示出常规上拉电阻器的电路图。
图13A、13B和13C是图12的上拉电阻器的特性图。
具体实施方式
图1是示出针对根据本发明的半导体器件而设置的上拉电阻器的例子的电路图。参考电压Vref供给到差分放大器AMP1的反向输入端子(-)。差分放大器AMP1的输出电压供给到P沟道MOSFETQP1和QP2的栅极。P沟道MOSFET QP1和QP2的源极连接到电源电压端子Vcc。MOSFET QP1的漏极电压反馈到差分放大器AMP1的非反向输入端子(+)。电阻器R1设置在MOSFET QP1的漏极和接地电位点Vss(0V)之间。
在P沟道MOSFET QP2的漏极和电路的接地电位点Vss(0V)之间，设置N沟道MOSFET QN1，该N沟道MOSFET QN1的栅极和漏极相连接。MOSFET QN1和N沟道MOSFET QN2以电流镜的形式连接。电阻器R2设置在MOSFET QN2的漏极和电源电压端子Vcc之间。电阻器R1和R2在同一制造工艺中形成且布置成尽可能地靠近。虽然没有限制，但电阻器R1和R2由多晶硅电阻器形成且设定成具有相同的电阻值。
参考电压Vref是使用电路的接地电位(0V)作为参考的恒定电压。在MOSFET QP1和QP2的大小比率设定成相同并且MOSFETQN1和QN2的大小比率设定成相同的情况下，通过如上所述使电阻器R1和R2的电阻值相等，可以通过电阻器R2获得使用电源电压Vcc作为参考的恒定电压Vref′。具体而言，在电阻器R1中，诸如Vref/R1的电流在MOSFET QP1中流动，且相同的电流在P沟道MOSFET QP2中流动。相同的电流经由电流镜电路(QN1和QN2)在电阻器R2中流动。因此，通过使电阻器R2的电阻值等于电阻器R1的电阻值，可以使相同的电流传至电阻器R1和R2。由此，施加到电阻器R1的电压Vref变得等于在电阻器R2处生成的电压Vref′。
电路将使用电路的接地电位Vss作为参考的参考电压Vref转换成使用电源电压Vcc作为参考的参考电压Vref′。例如，为了减少电流消耗，也可以将MOSFET QP2与MOSFET QP1的大小比率(或QN2与QN1的大小比率)减少至1/N，并将电阻器R2的电阻值设定成电阻器R1的电阻值的N倍，由此使跨过电阻器R1和R2的电压彼此相等，如Vref＝Vref′。
参考电压Vref′供给到差分放大器AMP2的反向输入端子(-)。差分放大器AMP2的输出电压供给到P沟道MOSFET QP3和QP4的栅极。MOSFET QP3和QP4的源极连接到电源电压端子Vcc。恒定电流源Iref设置在MOSFET QP3的漏极和电路的接地电位点Vss(0V)之间。MOSFET QP3的漏极电压反馈到差分放大器AMP2的非反向输入端子(+)。MOSFET QP3和恒定电流源Iref形成作为上拉电阻器而工作的MOSFET QP4的复制电路。向MOSFET QP3的栅极供给对应于参考电压Vref′和通过恒定电流Iref的控制电压。因此，将作为上拉电阻器而工作的MOSFET QP4控制成具有类似于MOSFET QP3的电阻特性的电阻特性。
参考电压Vref′输入到差分放大器AMP2的反向输入端子(-)，且将作为复制电路的P沟道MOSFET QP3的漏极节点的电压反馈给非反向输入端子(+)。差分放大器AMP2的输出电压供给到作为复制电路的P沟道MOSFET QP3的栅极和作为上拉电阻器的P沟道MOSFET QP4的栅极。P沟道MOSFET QP3的栅极偏置电压是反馈控制的，使得在复制电路的MOSFET QP3中出现的电压降的量变得等于参考电压Vref′。由于差分放大器AMP2的输出电压也供给到作为上拉电阻器一部分的P沟道MOSFET QP4的栅极，所以在电源电压端子Vcc和对应于输出端子OUT的LSI焊盘之间的组合电阻值变成和在复制电路中设定的值相同的期望值。利用这种配置，可以将内建上拉电阻器的电阻值自动地调整成期望值。
参考电压Vref和恒定电流Iref通过诸如下文将要描述的带隙参考电路的恒定电压/电流电路等来生成，且总是恒定的，而不取决于半导体器件的电源电压Vcc。参考电压Vref从带隙参考电路供给且具有使用电路的接地电位点Vss(0V)作为参考的恒定电压值，并通过电路转换成使用电源电压Vcc作为参考的参考电压Vref′。电阻器R1和R2是通过与半导体器件LSI中的其它MOS元件的相同工艺形成的元件，且在半导体制造工艺中很大程度上发生变化。然而，电阻器R1和R2中的变化程度彼此类似，使得电阻器R1和R2之间的比率总是保持恒定。电阻器R1和R2在布局上布置成彼此靠近，使得保持电阻器R1和R2之间的比率。以这种方式，允许MOSFET QP4工作以便具有期望的电阻特性，而不受电源电压Vcc波动的影响。
图2是示出针对根据本发明的半导体器件设置的上拉电阻器的另一实施例的电路图。在此实施例中，电阻器R3和R4分别与复制电路的P沟道MOSFET QP3和作为上拉电阻器而工作的P沟道MOSFET QP4并联连接。通过并联连接电阻器R3和R4，与图1的实施例中上拉电阻器只由MOSFET QP4形成且只在MOSFET的线性区域中工作的情况相比，还可以加宽工作范围。通过提供并联的内建电阻器，获得优良的频率特性且还可以加宽工作范围。
图3A至3C示出了针对根据本发明的半导体器件而设置的上拉电阻器的特性图。上拉电阻器的DC电阻特性由通过工作点a、b和c的曲线表示，如图3A、3B和3C中所示，这些工作点通过使用电源电压Vcc作为参考的参考电压Vref′和Iref而指定。如图3A中所示，当电源电压Vcc为标准最小值Vcc(min)时，期望的电阻特性范围与标准最小值Vcc(min)对应地向着左侧(向着0V)移动。在此实施例中，使用了使用电源电压Vcc作为参考的参考电压Vref′，工作点“a”也与标准最小值Vcc(min)对应地向着左侧移动，使得上拉电阻器的DC电阻特性处于期望的电阻特性范围内。相反，如图3C中所示，当电源电压Vcc为标准最大值Vcc(max)时，期望的电阻特性范围与标准最大值Vcc(max)对应地向着右侧(向着Vcc)移动。类似地，由于使用了使用电源电压Vcc作为参考的参考电压Vref′，所以工作点“c”也与标准最大值Vcc(max)对应地向着右侧移动，使得上拉电阻器的DC电阻特性处于期望的电阻特性范围内。显然，在图3B中，由于电源电压Vcc为指定的电压，所以可实现期望电阻特性范围内的特性。
图4是示出应用本发明的信号发送/接收系统的一般配置的示意图。在此图中，信号发送/接收系统包括发送LSI、接收LSI和由差分线缆制成的传输线、在印刷板上形成的布线等。发送信号从发送LSI的发送电路OSV发送到传输线，且通过接收LSI中的接收机RCV来接收。在发送LSI中，在发送电路OSV之后，针对构成传输线的差分线缆的两个信号线布置内建端接电阻器。在接收LSI中，在接收机RCV之前，针对构成传输线的差分线缆的两个信号线布置内建端接电阻器。端接电阻器可以针对构成传输线的所有的两个信号线而存在，或者可以采用不具有任何端接电阻器的发送/接收系统。通过图1和图2中所示的电路，构造设置在内建端接电阻器中电源电压Vcc侧上的上拉端接电阻器。通过下述使用MOSFET的电路构造设置在电路的接地电位0V侧上的端接电阻器。
图5是示出针对根据本发明的半导体器件而设置的发送电路的实施例的框图。此实施例的发送电路符合如个人计算机接口的USB(通用串行总线)2.0标准。发送电路具有对应于正相发送信号TxDP的输出缓冲器电路DOB1和对应于负相发送信号TxDM的输出缓冲器电路DOB2。通过输出使能信号/OE来控制两个输出缓冲器电路DOB1和DOB2的操作。例如，当信号/OE处于低电平时，使输出缓冲器电路DOB1和DOB2工作，从输出端子DP输出对应于正相发送信号TxDP的正相信号，并从输出端子DM输出对应于负相发送信号TxDM的负相信号。当信号/OE处于高电平时，输出缓冲器电路DOB1和DOB2进入输出高阻抗状态，且启动从端子DP和DM的接收操作。同样在没有执行信号发送操作时，信号/OE设定成高电平，且输出缓冲器电路DOB1和DOB2进入输出高阻抗状态。
当从输出端子DP考虑时，输出缓冲器电路DOB1和DOB2的输出阻抗Zbuf为45+5％(Ω)。当从内部设置串联阻尼电阻器时，设置了串联电阻器RS。串联电阻器RS包括在缓冲器阻抗要求中，且满足RS+Zbuf＝45+5％(Ω)的电阻关系。当从输出端子DP考虑的阻抗为ZR且发送路径的特征阻抗为Z时，在阻抗值ZR不等于特征阻抗Z的情况中，通过传输线而传送的信号以通过以下等式(1)示出的反射系数Γ在接收端子处反射。因而，将阻抗ZR设定成45+5％(Ω)很重要。
Γ＝(ZR-Z)/(ZR+Z) (1)
图6是示出图5的发送电路的具体例子的框图。在此例中，通过输出缓冲器电路DOB1和DOB2以及用于控制输出阻抗的控制电路构成发送电路。控制电路包括带隙参考电路BGR、参考电压生成电路VREFG、控制电压生成电路VCG以及输出缓冲器复制电路DOBR。输出缓冲器DOB1的输入信号“数据(data)”对应于图5中的发送信号TxDP。输出缓冲器DOB2的输入信号“/数据(/data)”对应于图5中的发送信号TxDM。
带隙参考电路BGR生成基于硅带隙的恒定电压Vbgr。由于带隙恒定电压Vbgr是使用电路的接地电位Vss(0V)作为参考的约为1.1V的电压，所以通过参考电压生成电路VREFG将其放大至适于输出阻抗控制的诸如1.65V的参考电压Vref。参考电流生成电路IREFG将恒定电压Vbgr供给到与外部端子TX连接的高精度外部电阻器REX，并生成控制信号Irefn和Irefp，以便生成恒定电流。控制信号Irefn是用于由N沟道MOSFET构成的恒定电源的控制信号，且控制信号Irefp是用于由P沟道MOSFET构成的恒定电源的控制信号。
参考电压Vref供给到控制电压生成电路VCG。控制电压生成电路VCG通过图1和图2所示的电压转换电路从参考电压Vref生成使用电源电压Vcc作为参考的参考电压Vref′。控制电压生成电路VCG使用两个参考电压Vref和Vref′以及输出缓冲器复制电路DOBR，并生成用于控制输出缓冲器电路DOB1的输出阻抗的控制电压Vbp和用于控制输出缓冲器电路DOB2的输出阻抗的控制电压Vbn。
图7是示出图6的发送电路的例子的具体电路图。该电路图将输出缓冲器电路DOB1示出为USB 2.0标准的全速模式的一个电路。另一输出缓冲器电路DOB2示出为黑盒子。在全速模式中，可以以12Mbps执行数据传送。
在带隙参考电路BGR中，使用以二极管形式连接的PNP晶体管T1和T2。晶体管T1和T2的基极和集电极连接到电路的接地电位点Vss(0V)。晶体管T1的大小小于晶体管T2的大小。电阻器R13的一端连接到晶体管T2的发射极。电阻器R13的另一端和晶体管T1的发射极分别连接到差分放大器AMP4的反向输入端子(-)和非反向输入端子(+)。电阻器R12设置在差分放大器AMP4的输出端子和差分放大器AMP4的反向输入端子(-)之间，且电阻器R11设置在差分放大器AMP4的输出端子和差分放大器AMP4的非反向输入端子(+)之间。
差分放大器AMP4生成输出电压，使得在输入端子(+)和(-)之间的电位差变为零。通过使电阻器R11和R12的电阻值相等，电流i1和i2的值变得相同。因此，与发射极大小比率相对应，晶体管T1的电流密度和晶体管T2的电流密度彼此不同。具有较小大小的晶体管T1的发射极的电流密度大于具有较大大小的晶体管T2的发射极的电流密度。因而，晶体管T1的基极-发射极电压Vbe1高于晶体管T2的基极-发射极电压Vbe2。跨过电阻器R13施加对应于硅带隙的差分电压ΔV(＝Vbe1-Vbe2)，且电流i2变为恒定电流。由于使电阻器R11和R12的电阻值变得相等，所以电流i1也类似地恒定。在电阻器R13和R12之间的比率设定成预定比率，且补偿差分电压ΔV的负温度特性。从差分放大器AMP4的输出端子获得的输出电压Vgbr变为对应于约1.1V的硅带隙的恒定电压。
参考电压生成电路VREFG是包括差分放大器AMP5和电阻器R15和R16的负反馈放大器。通过电阻器R15和R16的电阻比率，生成如1.65V的参考电压Vref。
参考电流生成电路IREFG通过差分放大器AMP6、N沟道MOSFET QN8和经由外部端子TX而设置在半导体器件外的电阻器REX来生成参考电流Iref。具体而言，将带隙恒定电压Vgbr供给到差分放大器AMP6的非反向输入端子(+)。差分放大器AMP6的输出电压供给到N沟道MOSFET QN8的栅极。MOSFET QN8的源极电压经由外部端子TX供给到电阻器REX并反馈到差分放大器AMP6的反向输入端子(-)。差分放大器AMP6生成输出电压，使得在输入端子(+)和(-)处的电位变得相同，且使MOSFET QN8操作。因而，向外部电阻器REX施加与硅带隙对应的恒定电压。恒定电流Iref在MOSFET QN8中生成并流动。通过使用参考电压Vgbr和外部电阻器REX，可以生成稳定的期望的参考电流Iref，而不受电源电压、温度变化和工艺变化中波动的影响。
在MOSFET QN8的漏极和电源电压端子Vcc之间，设置二极管形式的P沟道MOSFET QP8。设置P沟道MOSFET QP9以形成与MOSFET QP8协作的电流镜电路。二极管形式的N沟道MOSFETQP9设置在MOSFET QP9和电路的接地电位点Vss之间。为了将恒定电流Iref传到P沟道MOSFET QP8而生成的控制信号Irefp用作电流源的输入信号，该电流源通过后面将描述的针对输出缓冲器复制电路DOBR而设置的P沟道MOSFET而形成。为了将恒定电流Iref传到N沟道MOSFET QP9而生成的控制信号Irefn用作电流源的输入信号，该电流源通过后面将描述的针对输出缓冲器复制电路DOBR设置的N沟道MOSFET而形成。
控制电压生成电路VCG包括图1和图2中所示的差分放大器AMP1、电阻器R1和R2、以及MOSFET QP1、QP2、QN1和QN2，并将通过参考电压生成电路VREFG而生成的且使用电路的接地电位Vss作为参考的参考电压Vref转换成使用电源电压Vcc作为参考的参考电压Vref′。参考电压Vref′用来控制与差分放大器AMP2和输出缓冲器复制电路协作的上拉电阻器。参考电压Vref用来控制与差分放大器AMP3和输出缓冲器复制电路协作的下拉电阻器。
在输出缓冲器电路DOB1中，P沟道输出MOSFET QP6设置在P沟道MOSFET QP4和输出端子DP之间，该P沟道MOSFET QP4与图2中类似地作为上拉电阻器工作。N沟道MOSFET QN6也设置在作为下拉电阻器工作的N沟道MOSFET QN4和输出端子DP之间。输出MOSFET QP6和QN6的漏极共同连接，并且尽管没有限制，但其经由电阻器R9连接到输出端子DP。MOSFET QP6和QN6的栅极共同连接，并且经由前置驱动器PDV接收输入数据“数据(data)”(TxDP)。通过与图2中类似地将内建电阻器R4设置为与P沟道MOSFET QP4并联的上拉电阻器，可以获得优良的频率特性，并且还可以加宽工作范围。类似地，在下拉电阻器中，电阻器R7也设置成与N沟道MOSFET QN4并联。
提供与上述构造的输出缓冲器电路DOB1对应的输出缓冲器复制电路DOBR。P沟道MOSFET QP3和电阻器R3对应于MOSFETQP4和R4，且P沟道MOSFET QP5对应于输出MOSFET QP6。与电阻器R9对应地设置电阻器R5。通过向栅极供给电路的接地电位Vss，使MOSFET QP5稳定在导通状态。传到复制电路的电流由利用控制信号Irefn控制的恒定电流源来生成。同样在用于生成低电平输出信号的输出电路中，类似地，P沟道MOSFET QN3和电阻器R6分别对应于MOSFET QN4和电阻器R7，且N沟道MOSFET QN5对应于输出MOSFET QN6。电阻器R5对应于电阻器R9而设置。通过向栅极供给电源电压Vcc，使MOSFET QN5稳定在导通状态。传到复制电路的电流由利用控制信号Irefp控制的恒定电流源来生成。
控制电压生成电路VCG中的差分放大器AMP2接收在与输出缓冲器DOB1的输出端子DP对应的电阻器R5和电流源之间的连接点处的电压作为反馈电压，并生成P沟道MOSFET QP3的栅极控制电压Vbp。结果，复制电路中的P沟道MOSFET QP3、电阻器R3、MOSFET QP5和电阻器R5的一般电阻特性变成与参考电压Vref′和参考电流Iref对应的电阻特性。通过控制电压Vbp，控制输出缓冲器电路DOB1的MOSFET QP4。因而，从输出端子DP可见的输出阻抗Zbufp的电阻特性类似于复制电路的电阻特性。
控制电压生成电路VCG的差分放大器AMP3接收在与输出缓冲器DOB1的输出端子DP对应的电阻器R8和电流源之间的连接点处的电压作为反馈电压，并生成N沟道MOSFET QN3的栅极控制电压Vbn。结果，复制电路中的N沟道MOSFET QN3、电阻器R7、MOSFETQN5和电阻器R8的一般电阻特性变成与参考电压Vref和参考电流Iref对应的电阻特性。通过控制电压Vbn，控制输出缓冲器电路DOB1的MOSFET QN4。因而，从输出端子DP可见的输出阻抗Zbufm的电阻特性也类似于复制电路的电阻特性。下拉电阻器使用N沟道MOSFET QN4且N沟道MOSFET QN4的源极连接到电路的接地电位Vss。因此，可以像原来那样使用利用电路的接地电位Vss作为参考的参考电压Vref，而无需执行电压转换。
与另一输出端子DM对应设置的输出缓冲器电路DOB2以类似于输出缓冲器电路DOB1的方式构造。控制信号Vbp和Vbn供给到输出缓冲器电路DOB2，且输出阻抗的电阻特性类似于复制电路的电阻特性。
在全速模式中，生成使用复制电路的栅极控制电压Vbp和Vbn、参考电压Vref′和Vref以及参考电流Iref，使得当输出端子DP和DM的电压为1.65V时，确定对应于45Ω的输出电流值(1.65V/45Ω＝36.6mA)。“Vcc-VREF′＝1.65V”的值和36.6mA的IREF值并非限制性的。可以使用这些值的任意组合，只要可以获得约45Ω的期望阻抗特性，诸如2.0V和44.4mA。选择能够获得优良阻抗特性的组合就已经足够。复制电路中的MOSFET的大小小于输出缓冲器的MOSFET的大小，例如，1/50。与大小比率对应，参考电流Iref设置成为1/50的733μA。通过向50倍放大的输出电路供给上述生成的控制电压Vbp和Vbn，则36.6mA(＝1.65V/45Ω)的输出电流在输出端子DP和DM处流动。
图8是示出图6的发送电路的另一例子的具体电路图。该电路图示出了输出缓冲器电路DOB1，作为在USB 2.0标准的高速模式中的一个电路。另一输出缓冲器电路DOB2示出为黑盒子。
在高速模式中，在低电平侧的输出电路作为端接电阻器来工作。具体而言，通过使用电源电压Vcc作为输入信号，N沟道输出MOSFET QP6稳定在导通状态且P沟道输出MOSFET QP6稳定在截止状态。结果，执行高电平输出操作的P沟道侧电路被电隔离。同样在此状态中，通过MOSFET QN6和QN4、电阻器R7、控制电压生成电路VCG和复制电路来生成控制信号Vbn，且可以获得输出阻抗Zbufm。
在高速模式中，通过控制信号Ihs来生成诸如17.7mA的驱动电流，且经由N沟道输出MOSFET QN10来输出输出信号TxD+，其中向该N沟道输出MOSFET QN10的栅极供给了该驱动电流。这时，同样在接收侧LSI中，低电平侧的输出电路作为端接电阻器而工作。在这种高速模式中，可以执行480Mbps的高速数据传送等，使得可以实现以超过8倍的速度向CR-R进行写入和向HDD进行访问。
在高速模式中，生成参考电压Vref和参考电流Iref，使得当输出端子DP和DM的电压为0.4V时，确定对应于45Ω的输出电流值。0.4V的VREF和IREF的值不限于上述值。可以使用这些值的任意组合，只要可以获得约45Ω的优良的端接电阻特性。当复制电路中的MOSFET形成为较小大小时，例如，输出缓冲器电路的MOSFET的1/50，参考电流Iref也设定为1/50的178μA。对于这种切换，例如，在参考电压生成电路VREFG中，通过图8中所示的电阻器R18和R19构成图7中的电阻器R17，选择电阻器R18和R19的连接点的抽头，并且生成通过分压恒定电压Vgbr而获得的诸如0.4V的参考电压Vref。虽然没有示出，但内部设置了多个电流镜和开关以切换IREF的值。
USB 2.0标准包括低速模式(1.5Mbps)。在低速模式中，没有指定45Ω的阻抗。因而，可以设定任意的值作为图6的复制电路的输出Vbn和Vbp。可以采用这样的配置：Vbn和Vcc设定成相同值，Vbp设定成0V，全速模式中的输出缓冲器按照原样作为低速模式中的输出缓冲器来使用，且在全速输出级前设置的前置驱动器通过开关而断开并被低速的前置驱动器代替。
图9是示出针对根据本发明的半导体器件而设置的电压转换电路的另一例子的电路图。参考电压Vref供给到差分放大器AMP1的非反向输入端子(+)。差分放大器AMP1的输出电压供给到N沟道MOSFET QN0的栅极。电阻器R1设置在MOSFET QN0和电路的接地电位点Vss(0V)之间。MOSFET QN0的源极电压供给到差分放大器AMP1的反向输入端子(-)。差分放大器AMP1使MOSFET QN0工作，使得在输入端子(+)和(-)处的电位变得相同，从而参考电压Vref施加到电阻器R1。因而，诸如Vref/R1的电流在MOSFETQN0中流动。
在N沟道MOSFET QN0的漏极和电源电压Vcc之间，设置其栅极和漏极彼此连接的P沟道MOSFET QP1。MOSFET QP1和P沟道MOSFET QP2连接，以形成电流镜。其栅极和漏极彼此连接的N沟道MOSFET QN1设置在P沟道MOSFET QP2的漏极和电路的接地电位点Vss(0V)之间。MOSFET QN1和N沟道MOSFET QN2连接，以形成电流镜。电阻器R2设置在MOSFET QN2的漏极和电源电压端子Vcc之间。通过使MOSFET QP1和QP2以及MOSFET QN1和QN2的大小相同，可以将与在N沟道MOSFET QN0中流动的电流相同的电流传到电阻器R2。电阻器R1和R2在同一制造工艺中形成且布置成尽可能地靠近。虽然没有限制，但电阻器R1和R2形成为多晶硅电阻器且具有相同的电阻值。
参考电压Vref是使用电路的接地电位(0V)作为参考的恒定电压。当MOSFET QP1和QP2具有相同的大小时，MOSFET QN1和QN2具有相同的大小，且电阻器R1和R2具有相同的电阻值，可以从电阻器R2获得使用电源电压Vcc作为参考的恒定电压Vref′。即，Vref/R1的电流经由MOSFET QN0和QP1在电阻器R1中流动，且相同的电流在P沟道MOSFET QP2中流动。相等的电流经由电流镜(MOSFET QN1和QN2)在电阻器R2中流动。因此，通过使电阻器R2的电阻值等于电阻器R1的电阻值，可以将相等的电流传到电阻器R1和R2。因此，施加到电阻器R1的电压Vref变得等于由电阻器R2产生的电压Vref′。
图10是图9的电压转换电路的等效电路图。差分放大器AMP1、MOSFET QN0和电阻器R1可以视作对应于参考电压Vref和电阻器R1的依赖于电压的电流源。通过经由电流镜电路(QP1和QP2)和(QN1和QN2)，将由这种依赖于电压的电流源产生的电流传至设置在电源电压Vcc侧的电阻器R2，可以将对应于电路的接地电位的参考电压Vref转换成对应于电源电压Vcc的参考电压Vref′。
图11是图9的电压转换电路的另一等效电路图。差分放大器AMP1、MOSFET QN0和电阻器R1可以视作对应于参考电压Vref和电阻器R1的依赖于电压的电流源。通过直接将由这种依赖于电压的电流源产生的电流传到电阻器R2，可以将对应于电路的接地电位的参考电压Vref转换成对应于电源电压Vcc的参考电压Vref′。在使用了图9所示的差分放大器AMP和N沟道MOSFET QN0的情况下，必须确保MOSFET QN0的操作所需的漏极电压。即，电源电压Vcc-Vref′必须等于或大于MOSFET QN0的操作所需的漏极电压。
基于实施例具体描述了由发明人实现的本发明。然而，本发明不限于上述实施例，而可以在不离开本发明的精神的情况下进行各种修改。例如，作为半导体集成电路中的电阻器R1至R13等，为了减小电阻值，可以使用多晶硅电阻器或淀积硅化物的多晶硅电阻器。还可以使用其上没有淀积金属硅化物的多晶硅电阻器。此外，还可以使用具有与多晶硅电阻器一样优良的频率特性的电阻器和在半导体板上形成的其它电阻器，诸如扩散电阻器或阱电阻器。本发明不仅可以应用于USB 2.0，而且可以应用于在半导体电路中具有端接电阻器的所有的信号发送/接收系统。由于内建端接电阻器的电阻值可以高精度地控制到期望值，所以可以应用本发明作为内建恒定电阻器，并可以将本发明应用到其中具有恒定电阻器的所有的半导体LSI。可以将本发明应用到用于发送信号的半导体器件和用于接收信号的半导体器件中的仅仅一个中。
Claims (30)
1.一种信号发送/接收系统，包括：
发送电路，用于输出信号；
接收电路，用于接收所述信号；
传输线，连接在发送LSI和接收LSI之间，以传输所述信号；
第一电路，用于通过连接在第一参考电压和第一电位点之间的第一电阻元件来产生恒定电流；
第二电路，用于通过在第二电位点和由所述第一电路产生的所述恒定电流之间连接第二电阻元件来产生第二参考电压；
第一差分放大器，具有两个输入端子，由所述第二电路产生的电压供给到所述两个输入端子之一；
第一导电类型的第一MOSFET，其源极连接到所述第二电位点，其栅极连接到所述第一差分放大器的输出电压，所述第一MOSFET将漏极电压反馈给所述第一差分放大器的另一输入端子；
第一电流源，设置在所述第一MOSFET的漏极和所述电路的所述第一电位点之间，并且设定要传至所述第一MOSFET的电流；以及
所述第一导电类型的第二MOSFET，其源极连接到所述第二电位点，其栅极连接到所述第一MOSFET的栅极，并且其漏极连接到信号线，
其中所述第二MOSFET用作电阻元件，其电阻值对应于所述参考电压和所述第一电流源的电流而设定。
2.根据权利要求1的信号发送/接收系统，
其中所述第二电位点高于所述第一电位点，并且所述第二电位点和所述第二参考电压之间的电压是恒定的，以及
其中所述第一MOSFET和所述第二MOSFET是P沟道MOSFET。
3.根据权利要求2的信号发送/接收系统，
其中所述第一电路包括第二差分放大器、第三和第四P沟道型MOSFET、第五和第六N沟道型MOSFET以及第二电阻元件，
其中所述参考电压供给到所述第二差分放大器的两个输入端子之一，
其中所述第三和第四MOSFET的源极连接到所述第二电位点，
其中所述第五和第六MOSFET的源极连接到所述第一电位点，
其中所述第二电阻元件连接在所述第三MOSFET的漏极和所述第一电位点之间，
其中所述第二差分放大器的另一输入端子连接到所述第三MOSFET的漏极，
其中所述第四MOSFET的栅极和源极分别连接到所述第三MOSFET的栅极和源极，
其中所述第五MOSFET的栅极和漏极彼此连接，
其中所述第六MOSFET连接到所述第五MOSFET以形成电流镜电路，
其中所述第四MOSFET的漏极电流供给到所述第五MOSFET的漏极，以及
其中所述第六MOSFET的漏极电流用作所述恒定电流。
4.根据权利要求2的信号发送/接收系统，
其中所述第一电路包括第二差分放大器、第三和第四P沟道型MOSFET、第五至第七N沟道型MOSFET以及第二电阻元件，
其中所述参考电压供给到所述第二差分放大器的两个输入端子之一，
其中所述第三和第四MOSFET的源极连接到所述第二电位点，
其中所述第五和第六MOSFET的源极连接到所述第一电位点，
其中所述第七MOSFET的漏极连接到所述第三MOSFET的漏极，所述第二电阻元件连接在所述第七MOSFET的源极和所述第一电位点之间，
其中所述第二差分放大器的另一输入端子连接到所述第七MOSFET的源极，
其中所述第三MOSFET的栅极和漏极彼此连接，
其中所述第四MOSFET连接到所述第三MOSFET以形成电流镜电路，
其中所述第五MOSFET的栅极和漏极彼此连接，
其中所述第六MOSFET连接到所述第五MOSFET以形成电流镜电路，
其中所述第四MOSFET的漏极电流供给到所述第五MOSFET的漏极，以及
其中所述第六MOSFET的漏极电流用作所述恒定电流。
5.根据权利要求3的信号发送/接收系统，其中所述第一电阻元件和所述第二电阻元件通过同一制造工艺来形成，以在半导体衬底上方彼此邻近。
6.根据权利要求5的信号发送/接收系统，
其中由多晶硅制成的第三电阻元件与所述第一MOSFET并联连接，以及
其中由多晶硅制成的第四电阻元件与所述第二MOSFET并联连接。
7.根据权利要求5的信号发送/接收系统，
其中所述第一MOSFET的大小以预定比率小于所述第二MOSFET的大小，以及
其中在所述第一MOSFET和所述第二MOSFET中流动的电流的比率对应于所述预定比率而设定。
8.根据权利要求7的信号发送/接收系统，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第三电阻元件与所述第一MOSFET并联连接，以及
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第四电阻元件与所述第二MOSFET并联连接。
9.根据权利要求5的信号发送/接收系统，进一步包括：
第三差分放大器，其具有两个输入端子，所述参考电压被供给到所述两个输入端子之一；
N沟道型的第八MOSFET，其源极连接到所述电路的第一电位点，并且其栅极接收所述第三差分放大器的输出电压，所述第八MOSFET将漏极电压反馈至所述第三差分放大器的另一输入端子；
第二电流源，设置在所述第八MOSFET的漏极和所述第二电位点之间，并且设定要传至所述第八MOSFET的电流；以及
N沟道型的第九MOSFET，其源极连接到所述第一电位点且其栅极和所述第八MOSFET的栅极共同连接，
其中所述第二MOSFET用作上拉电阻元件，以及
其中所述第九MOSFET用作下拉电阻元件，其电阻值对应于所述参考电压和所述第二电流源的电流而设定。
10.根据权利要求9的信号发送/接收系统，
其中用于产生高电平输出信号的P沟道型输出MOSFET串联连接在所述第二MOSFET和第一输出端子之间，
其中用于产生低电平输出信号的N沟道型输出MOSFET串联连接在所述第九MOSFET和所述第一输出端子之间，
其中P沟道型的伪MOSFET设置在所述第一MOSFET和所述第一电流源之间，所述P沟道型的伪MOSFET具有被供给所述第一电位的栅极，并且所述P沟道型的伪MOSFET对应于所述P沟道输出MOSFET，
其中N沟道型的伪MOSFET设置在所述第八MOSFET和所述第二电流源之间，所述N沟道型的伪MOSFET具有被供给所述第二电位的栅极，并且所述N沟道型的伪MOSFET对应于所述N沟道输出MOSFET，以及
其中发送数据被供给到所述P沟道输出MOSFET和所述N沟道输出MOSFET的栅极。
11.根据权利要求10的信号发送/接收系统，
其中所述第一MOSFET的大小以预定比率小于所述第二MOSFET的大小，
其中所述第八MOSFET的大小以预定比率小于所述第九MOSFET的大小，以及
其中在所述第一MOSFET和所述第二MOSFET中流动的电流的比率以及在所述第八MOSFET和所述第九MOSFET中流动的电流的比率对应于所述预定比率而设定。
12.根据权利要求11的信号发送/接收系统，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第三电阻元件与所述第一MOSFET并联连接，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第四电阻元件与所述第二MOSFET并联连接，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第五电阻元件与所述第八MOSFET并联连接，以及
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第六电阻元件与所述第九MOSFET并联连接。
13.根据权利要求12的信号发送/接收系统，
其中用于从所述第一输出端子输出一个输出信号的电路用作第一输出电路，
其中所述半导体器件进一步包括第二输出端子和第二输出电路，所述第二输出电路用于从所述第二输出端子输出具有与从所述第一输出端子输出的输出信号的相位相反的相位的输出信号，以及
其中所述第二输出电路包括对应于所述第二MOSFET、所述第九MOSFET、所述P沟道输出MOSFET、所述N沟道输出MOSFET以及所述第三、第四、第五和第六多晶硅电阻元件的电路元件。
14.根据权利要求13的信号发送/接收系统，其中所述第一输出电路和所述第二输出电路以USB2.0的全速模式输出信号。
15.根据权利要求14的信号发送/接收系统，
其中所述第一输出端子和所述第二输出端子还设置有执行对应于USB2.0高速模式的输出操作的第三输出电路和第四输出电路，
其中在所述全速模式的输出操作中，所述第三输出电路和所述第四输出电路分别与所述第一输出端子和所述第二输出端子电隔离，
其中在所述高速模式的输出操作中，所述第三输出电路和所述第四输出电路分别与所述第一输出端子和所述第二输出端子电连接，以及
其中在所述高速模式的输出操作中，所述第一输出电路和所述第二输出电路的输出信号都设定成高电平，并且所述第一输出电路和所述第二输出电路作为连接到所述第三输出电路和所述第四输出电路的发送侧电阻元件而操作。
16.根据权利要求15的信号发送/接收系统，
其中在所述全速模式的接收操作中，所述第一输出端子和所述第二输出端子用作第一输入端子和第二输入端子，并且所述第一至第四输出电路进入输出高阻抗状态，以及
其中在所述高速模式的接收操作中，所述第一输出端子和所述第二输出端子用作第一输入端子和第二输入端子，所述第三输出电路和所述第四输出电路进入输出高阻抗状态，所述第一输出电路和所述第二输出电路的输入信号都设定成高电平，并且所述第一输出电路和所述第二输出电路作为接收侧电阻元件而操作。
17.一种用于USB2.0的信号发送/接收系统，包括：
第一发送电路，用于输出第一信号；
第二发送电路，用于输出第二信号；
接收电路，用于接收所述第一信号和所述第二信号；
第一传输线，连接在所述第一发送电路和所述接收电路之间，以传输所述第一信号；
第二传输线，连接在所述第二发送电路和所述接收电路之间，以传输所述第二信号；
第一电路，用于通过连接在第一参考电压和第一电位点之间的第一电阻元件来产生恒定电流；
第二电路，用于通过在第二电位点和由所述第一电路产生的恒定电流之间连接第二电阻元件来产生第二参考电压；
第一差分放大器，具有两个输入端子，由所述第二电路产生的电压供给到所述两个输入端子之一；
第一导电类型的第一MOSFET，其源极连接到所述第二电位点，并且其栅极连接到所述第一差分放大器的输出电压，所述第一MOSFET将漏极电压反馈给所述第一差分放大器的另一输入端子；
第一电流源，设置在所述第一MOSFET的漏极和所述电路的第一电位点之间，并且设定要传至所述第一MOSFET的电流；以及
所述第一导电类型的第二MOSFET，其源极连接到所述第二电位点，其栅极连接到所述第一MOSFET的栅极，并且其漏极连接到信号线，
其中所述第二MOSFET用作用于所述第一传输线或所述第二传输线的端接电阻元件，其电阻值对应于所述参考电压和所述第一电流源的电流而设定。
18.根据权利要求17的用于USB2.0的信号发送/接收系统，
其中所述第二电位点高于所述第一电位点，并且所述第二电位点和所述第二参考电压之间的电压是恒定的，以及
其中所述第一MOSFET和所述第二MOSFET是P沟道MOSFET。
19.根据权利要求4的信号发送/接收系统，
其中所述第一电阻元件和所述第二电阻元件通过同一制造工艺来形成，以在半导体衬底上方彼此邻近。
20.根据权利要求19的信号发送/接收系统，
其中由多晶硅制成的第三电阻元件与所述第一MOSFET并联连接，以及
其中由多晶硅制成的第四电阻元件与所述第二MOSFET并联连接。
21.根据权利要求19的信号发送/接收系统，
其中所述第一MOSFET的大小以预定比率小于所述第二MOSFET的大小，以及
其中在所述第一MOSFET和所述第二MOSFET中流动的电流的比率对应于所述预定比率而设定。
22.根据权利要求21的信号发送/接收系统，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第三电阻元件与所述第一MOSFET并联连接，以及
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第四电阻元件与所述第二MOSFET并联连接。
23.根据权利要求19的信号发送/接收系统，进一步包括：
第三差分放大器，其具有输入端子，所述参考电压被供给到所述输入端子之一；
N沟道型的第八MOSFET，其源极连接到所述电路的第一电位点，并且其栅极接收所述第三差分放大器的输出电压，所述第八MOSFET将漏极电压反馈至所述第三差分放大器的另一输入端子；
第二电流源，设置在所述第八MOSFET的漏极和所述第二电位点之间，并且设定要传至所述第八MOSFET的电流；以及
N沟道型的第九MOSFET，其源极连接到所述电路的第一电位点，并且其栅极和所述第八MOSFET的栅极共同连接，
其中所述第二MOSFET用作上拉电阻元件，以及
其中所述第九MOSFET用作下拉电阻元件，其电阻值对应于所述参考电压和所述第二电流源的电流而设定。
24.根据权利要求23的信号发送/接收系统，
其中用于产生高电平输出信号的P沟道型输出MOSFET串联连接在所述第二MOSFET和第一输出端子之间，
其中用于产生低电平输出信号的N沟道型输出MOSFET串联连接在所述第九MOSFET和所述第一输出端子之间，
其中P沟道型的伪MOSFET设置在所述第一MOSFET和所述第一电流源之间，所述P沟道型的伪MOSFET具有被供给所述电路的第一电位的栅极，并且所述P沟道型的伪MOSFET对应于所述P沟道输出MOSFET，
其中N沟道型的伪MOSFET设置在所述第八MOSFET和所述第二电流源之间，所述N沟道型的伪MOSFET具有被供给到所述第二电位点的栅极，并且所述N沟道型的伪MOSFET对应于所述N沟道输出MOSFET，以及
其中发送数据被供给到所述P沟道输出MOSFET和所述N沟道输出MOSFET的栅极。
25.根据权利要求24的信号发送/接收系统，
其中所述第一MOSFET的大小以预定比率小于所述第二MOSFET的大小，
其中所述第八MOSFET的大小以预定比率小于所述第九MOSFET的大小，以及
其中在所述第一MOSFET和所述第二MOSFET中流动的电流的比率以及在所述第八MOSFET和所述第九MOSFET中流动的电流的比率对应于所述预定比率而设定。
26.根据权利要求25的信号发送/接收系统，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第三电阻元件与所述第一MOSFET并联连接，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第四电阻元件与所述第二MOSFET并联连接，
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第五电阻元件与所述第八MOSFET并联连接，以及
其中具有与所述电流的比率对应的电阻比率的、由多晶硅制成的第六电阻元件与所述第九MOSFET并联连接。
27.根据权利要求26的信号发送/接收系统，
其中用于从所述第一输出端子输出一个输出信号的电路用作第一输出电路，
其中所述半导体器件进一步包括第二输出端子和第二输出电路，所述第二输出电路用于从所述第二输出端子输出具有与从所述第一输出端子输出的输出信号的相位相反的相位的输出信号，以及
其中所述第二输出电路包括对应于所述第二MOSFET、所述第九MOSFET、所述P沟道输出MOSFET、所述N沟道输出MOSFET以及所述第三、第四、第五和第六多晶硅电阻元件的电路元件。
28.根据权利要求27的信号发送/接收系统，其中所述第一输出电路和所述第二输出电路以USB2.0的全速模式输出信号。
29.根据权利要求28的信号发送/接收系统，
其中所述第一输出端子和所述第二输出端子还设置有执行对应于USB2.0高速模式的输出操作的第三输出电路和第四输出电路，
其中在所述全速模式的输出操作中，所述第三输出电路和所述第四输出电路分别与所述第一输出端子和所述第二输出端子电隔离，
其中在所述高速模式的输出操作中，所述第三输出电路和所述第四输出电路分别与所述第一输出端子和所述第二输出端子电连接，以及
其中在所述高速模式的输出操作中，所述第一输出电路和所述第二输出电路的输出信号都设定成高电平，并且所述第一输出电路和所述第二输出电路作为连接到所述第三输出电路和所述第四输出电路的发送侧电阻元件而操作。
30.根据权利要求29的信号发送/接收系统，
其中在所述全速模式的接收操作中，所述第一输出端子和所述第二输出端子用作第一输入端子和第二输入端子，并且所述第一至第四输出电路进入输出高阻抗状态，以及
其中在所述高速模式的接收操作中，所述第一输出端子和所述第二输出端子用作第一输入端子和第二输入端子，所述第三输出电路和所述第四输出电路进入输出高阻抗状态，所述第一输出电路和所述第二输出电路的输入信号都设定成高电平，并且所述第一输出电路和所述第二输出电路作为接收侧电阻元件而操作。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105159391A (zh) * | 2015-10-22 | 2015-12-16 | 杭州士兰微电子股份有限公司 | 一种电流源及利用所述电流源的振荡电路 |
| CN107431485A (zh) * | 2015-01-14 | 2017-12-01 | 海伯利安半导体公司 | 半导体逻辑元件和逻辑电路 |
| CN111913518A (zh) * | 2019-05-08 | 2020-11-10 | 世界先进积体电路股份有限公司 | 电压调整电路 |
| CN113141120A (zh) * | 2020-01-17 | 2021-07-20 | 力林科技股份有限公司 | 电压转换装置及其电压转换方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4990123B2 (ja) * | 2007-12-28 | 2012-08-01 | 株式会社日立製作所 | 出力バッファ回路及び伝送方法 |
| JP5369472B2 (ja) * | 2008-03-31 | 2013-12-18 | 富士通株式会社 | 半導体装置 |
| KR100927782B1 (ko) * | 2008-05-20 | 2009-11-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 독출/검증 기준전압 공급부 |
| JP5261031B2 (ja) * | 2008-06-03 | 2013-08-14 | ローム株式会社 | バッファ回路及びこれを用いた信号伝達装置 |
| JP2010035098A (ja) | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| US7863968B1 (en) * | 2008-11-07 | 2011-01-04 | Altera Corporation | Variable-output current-load-independent negative-voltage regulator |
| US20110019760A1 (en) * | 2009-07-21 | 2011-01-27 | Rambus Inc. | Methods and Systems for Reducing Supply and Termination Noise |
| US8174308B2 (en) * | 2009-11-02 | 2012-05-08 | Nanya Technology Corp. | DC slope generator |
| KR101070118B1 (ko) * | 2009-12-16 | 2011-10-05 | 삼성전기주식회사 | 응답속도를 개선한 아날로그 회로 |
| CN102468839B (zh) * | 2010-11-19 | 2015-03-18 | 立锜科技股份有限公司 | 应用在集成电路实现多功能脚位的电路及方法 |
| KR101141456B1 (ko) * | 2010-12-07 | 2012-05-04 | 삼성전기주식회사 | 전압 레벨 시프터 |
| JP5528378B2 (ja) | 2011-03-07 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5706251B2 (ja) * | 2011-06-30 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5714455B2 (ja) * | 2011-08-31 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| CN103455072A (zh) * | 2012-06-05 | 2013-12-18 | 国民技术股份有限公司 | 一种自适应偏置电路以及稳压电路 |
| JP5906960B2 (ja) * | 2012-06-26 | 2016-04-20 | 富士通株式会社 | 半導体集積回路、信号伝送回路、信号伝送システム及び信号伝送方法 |
| CN103595352B (zh) * | 2012-08-13 | 2016-06-08 | 无锡华润矽科微电子有限公司 | 应用于音频放大器输入级的低失真电平位移缓冲电路结构 |
| JP6094747B2 (ja) * | 2013-03-26 | 2017-03-15 | セイコーエプソン株式会社 | 出力回路、半導体集積回路、振動デバイス、電子機器、および移動体 |
| US9489000B2 (en) * | 2013-09-30 | 2016-11-08 | Silicon Laboratories Inc. | Use of a thermistor within a reference signal generator |
| US10254176B2 (en) * | 2014-04-07 | 2019-04-09 | Silicon Laboratories Inc. | Strain-insensitive temperature sensor |
| US10073477B2 (en) | 2014-08-25 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for temperature independent current generations |
| JP6274320B2 (ja) * | 2014-09-04 | 2018-02-07 | 株式会社ソシオネクスト | 送信回路及び半導体集積回路 |
| JP6464638B2 (ja) * | 2014-09-29 | 2019-02-06 | 株式会社ソシオネクスト | 送信回路および半導体集積回路 |
| WO2017015850A1 (en) * | 2015-07-28 | 2017-02-02 | Micron Technology, Inc. | Apparatuses and methods for providing constant current |
| CN105162452B (zh) * | 2015-09-09 | 2017-11-24 | 灿芯半导体(上海)有限公司 | Usb高速发送芯片和电路 |
| US9647618B1 (en) * | 2016-03-30 | 2017-05-09 | Qualcomm Incorporated | System and method for controlling common mode voltage via replica circuit and feedback control |
| JP6798218B2 (ja) * | 2016-09-28 | 2020-12-09 | 富士電機株式会社 | 出力段バッファ回路 |
| US9989927B1 (en) | 2016-11-30 | 2018-06-05 | Silicon Laboratories Inc. | Resistance-to-frequency converter |
| JP7231810B2 (ja) * | 2018-02-08 | 2023-03-02 | 株式会社ソシオネクスト | 信号出力回路、送信回路及び集積回路 |
| JP6887457B2 (ja) * | 2019-03-01 | 2021-06-16 | 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ | 基準電圧発生回路及び不揮発性半導体記憶装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4033275B2 (ja) * | 1998-10-23 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3448231B2 (ja) * | 1998-12-10 | 2003-09-22 | 株式会社東芝 | 半導体装置 |
| JP2002152032A (ja) * | 2000-11-16 | 2002-05-24 | Hitachi Ltd | 出力回路および半導体集積回路 |
| JP4676646B2 (ja) * | 2001-05-11 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | インピーダンス調整回路および半導体装置 |
| JP3874247B2 (ja) * | 2001-12-25 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2004254155A (ja) * | 2003-02-21 | 2004-09-09 | Kanji Otsuka | 信号伝送装置および配線構造 |
| US20050024084A1 (en) * | 2003-07-30 | 2005-02-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and signal sending/receiving system |
| JP2005064455A (ja) * | 2003-07-30 | 2005-03-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び信号送受信システム |
| JP2005071320A (ja) * | 2003-08-06 | 2005-03-17 | Denso Corp | 電源回路および半導体集積回路装置 |
| JP4282412B2 (ja) * | 2003-09-02 | 2009-06-24 | 株式会社東芝 | 電流源回路 |
| JP3967722B2 (ja) * | 2004-01-15 | 2007-08-29 | 株式会社東芝 | 半導体装置 |
| JP2005244276A (ja) * | 2004-02-24 | 2005-09-08 | Oki Electric Ind Co Ltd | 差動増幅回路 |
| US20060232326A1 (en) * | 2005-04-18 | 2006-10-19 | Helmut Seitz | Reference circuit that provides a temperature dependent voltage |
| JP2008147810A (ja) * | 2006-12-07 | 2008-06-26 | Rohm Co Ltd | コンパレータ |
-
2006
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107431485A (zh) * | 2015-01-14 | 2017-12-01 | 海伯利安半导体公司 | 半导体逻辑元件和逻辑电路 |
| US10879900B2 (en) | 2015-01-14 | 2020-12-29 | Hyperion Semiconductors Oy | Buried channel conductor insulator semiconductor field effect transistor |
| US11283450B2 (en) | 2015-01-14 | 2022-03-22 | Hyperion Semiconductors Oy | Semiconductor logic element and a logic circuitry |
| CN105159391A (zh) * | 2015-10-22 | 2015-12-16 | 杭州士兰微电子股份有限公司 | 一种电流源及利用所述电流源的振荡电路 |
| CN111913518A (zh) * | 2019-05-08 | 2020-11-10 | 世界先进积体电路股份有限公司 | 电压调整电路 |
| CN113141120A (zh) * | 2020-01-17 | 2021-07-20 | 力林科技股份有限公司 | 电压转换装置及其电压转换方法 |
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