CN105162452B

CN105162452B - Usb高速发送芯片和电路

Info

Publication number: CN105162452B
Application number: CN201510570836.XA
Authority: CN
Inventors: 陆敏
Original assignee: BRITE SEMICONDUCTOR (SHANGHAI) Corp
Current assignee: Canxin semiconductor (Shanghai) Co.,Ltd.
Priority date: 2015-09-09
Filing date: 2015-09-09
Publication date: 2017-11-24
Anticipated expiration: 2035-09-09
Also published as: CN105162452A

Abstract

本发明提供一种USB高速发送芯片和电路，其中，USB高速发送芯片包括：基准电流产生电路，其包括运算放大器、第一晶体管和第一电阻，所述第一电阻上流过基准电流；电流复制电路，用于复制所述基准电流形成复制电流，并将该复制电流注入第一节点；串联于第一节点和接地端之间的第一控制开关和第二电阻，第二电阻的第一端作为第一输出端；串联于第一节点和接地端之间的第二控制开关和第三电阻，第三电阻的第一端作为第二输出端，第一电阻、第二电阻和第三电阻之间进行匹配设计，使他们的相对误差缩小至+/‑1％内，这样可以保证输出电压范围可以满足USB2.0规格的要求，同时尽量降低成本。

Description

USB高速发送芯片和电路

【技术领域】

本发明涉及USB接口领域，尤其涉及USB高速发送芯片和电路。

【背景技术】

USB2.0(Universal Serial Bus)含有480MHz的高速部分，USB2.0规格规定HSTX(high speed transceiver)输出电压范围必须在360mV～440mV的范围之内。

假如外部负载电阻变化范围固定的话，我们只有通过减小输出电流的变化范围来实现足够小的输出电压的变化范围。而输出电流一般由带隙基准电压除以偏置电阻来得到。带隙基准电压的变化范围一般可以控制在+/-5％，但是该偏置电阻如果用芯片内部电阻来实现的话，其变化范围要达到+/-10％，这样就会导致输出电流的变化范围过大。

所以现有技术主流做法是用外挂高精度电阻来实现偏置电阻，这样可以把偏置电阻的变化范围控制在+/-1％以内。

随着现在对系统成本要求越来越高，我们希望尽量把外部的分立元件集成到芯片内部去，所以上述做法的一个缺点就是需要多一个外挂高精电阻，而且还要多一个输入输出引脚IO。这就导致这种做法的系统成本太高，同时对于一些封装引脚(package pin)数目受限的计划特别不适用。

【发明内容】

本发明的目的之一在于提供一种USB高速发送芯片和电路，其不需要采用外置偏置电阻，而是也将偏置电阻设置芯片内部，同时其输出电压范围也可以满足USB2.0规格的要求。

为了解决上述问题，根据本发明的一个方面，本发明提供一种USB高速发送芯片，其包括：基准电流产生电路，其包括运算放大器、第一晶体管和第一电阻，所述运算放大器的第一输入端与一个参考电压相连，第二输入端与第一电阻的第一端相连，第一电阻的第二端接地，所述运算放大器的输出端与第一晶体管的控制端相连，第一晶体管的第一连接端接电源电压，第一晶体管的第二连接端接第一电阻的第一端，所述第一电阻上流过基准电流；电流复制电路，用于复制所述基准电流形成复制电流，并将该复制电流注入第一节点；串联于第一节点和接地端之间的第一控制开关和第二电阻，第二电阻的第一端作为第一输出端；串联于第一节点和接地端之间的第二控制开关和第三电阻，第三电阻的第一端作为第二输出端，第一电阻、第二电阻和第三电阻之间进行匹配设计。

进一步的，第一控制开关的第一连接端与第一节点相连，第二连接端与第二电阻的第一端相连，第二电阻的第二端接地；第二控制开关的第一连接端与第一节点相连，第二连接端与第三电阻的第一端相连，第三电阻的第二端接地。

进一步的，第一晶体管为PMOS晶体管MP1，PMOS晶体管MP1的源极为第一连接端，PMOS晶体管MP1的漏极为第二连接端，PMOS晶体管MP1的栅极为控制端，电流复制电路包括PMOS晶体管MP2、MP3、MP4，NMOS晶体管MN1和MN2，PMOS晶体管MP2的源极和栅极分别与PMOS晶体管MP1的源极和栅极相连，PMOS晶体管MP2的漏极与NMOS晶体管MN1的漏极和栅极相连，NMOS晶体管MN1的源极接地，栅极与NMOS晶体管MN2的栅极相连，NMOS晶体管MN2的源极接地，漏极与PMOS晶体管MP3的漏极和栅极相连，PMOS晶体管MP3的源极和栅极分别与PMOS晶体管MP4的源极和漏极相连，PMOS晶体管MP4的漏极作为第一节点输出所述复制电流。

进一步的，第一电阻、第二电阻和第三电阻的电阻值的相对误差由于匹配设计而被控制在+/-1％之内。第一电阻、第二电阻和第三电阻均包括有多个电阻单元，第一电阻的电阻单元组成第一电阻阵列，第二电阻的电阻单元组成第二电阻阵列，第三电阻的电阻单元组成第三电阻阵列，相邻的两个电阻单元之间的间隔距离相同，各个电阻单元的长度和宽度相同，第一电阻的第一电阻单元阵列的中心点、第二电阻的第二电阻单元阵列的中心点，第三电阻的第三电阻单元阵列的中心点重合，所有电阻单元阵列的两边加设仿真电阻，仿真电阻的长度和宽度也都和各个电阻单元保持一致。

根据本发明的另一个方面，本发明提供一种USB高速发送电路，其包括:上述USB高速发送芯片；串联于第二输出端和接地端之间的第四电阻，串联于第一输出端和接地端之间的第五电阻。

与现有技术相比，本发明中将偏置电阻也设置于USB高速发送芯片内部，同时将偏置电阻与第二电阻和第三电阻进行匹配设计，使他们的相对误差缩小至+/-1％内，这样可以保证输出电压范围可以满足USB2.0规格的要求，同时尽量降低成本。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1示出了本发明中的USB高速发送电路在一个实施例中的电路结构图；

图2为图1中的第一电阻、第二电阻和第三电阻的匹配设计的示例图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

图1示出了本发明中的USB高速发送电路在一个实施例中的电路结构图。如图1所示，所述USB高速发送电路包括USB高速发送芯片110和芯片外电路120。

所述USB高速发送芯片110包括基准电流产生电路111、电流复制电路112、第一控制开关sw1、第二电阻R2、第二控制开关sw2、第三电阻R3。

所述基准电流产生电路111包括运算放大器OP、第一晶体管MP1和第一电阻R1。所述运算放大器OP的第一输入端与一个参考电压相连，比如所述参考电压可以为带隙基准电压VBG，第二输入端与第一电阻R1的第一端相连，第一电阻R1的第二端接地VSS。所述运算放大器OP的输出端与第一晶体管MP1的控制端相连，第一晶体管MP1的第一连接端接电源电压VDD，第一晶体管MP1的第二连接端接第一电阻R1的第一端，所述第一电阻R1上流过基准电流。在一个实施例中，第一晶体管为PMOS晶体管MP1，PMOS晶体管MP1的源极为第一连接端，PMOS晶体管MP1的漏极为第二连接端，PMOS晶体管MP1的栅极为控制端。

所述电流复制电路112用于复制所述基准电流形成复制电流，并将该复制电流注入第一节点A。如图所示的实施例中，所述电流复制电路112包括PMOS晶体管MP2、MP3、MP4，NMOS晶体管MN1和MN2。PMOS晶体管MP2的源极和栅极分别与PMOS晶体管MP1的源极和栅极相连。PMOS晶体管MP2的漏极与NMOS晶体管MN1的漏极和栅极相连，NMOS晶体管MN1的源极接地，NMOS晶体管MN1的栅极与NMOS晶体管MN2的栅极相连，NMOS晶体管MN2的源极接地，NMOS晶体管MN2的漏极与PMOS晶体管MP3的漏极和栅极相连。PMOS晶体管MP3的源极和栅极分别与PMOS晶体管MP4的源极和漏极相连，PMOS晶体管MP4的漏极作为第一节点A输出所述复制电流。其中，PMOS晶体管MP2和MP1形成电流镜，PMOS晶体管MP3和MP4形成电流镜，NMOS晶体管MN1和MN2形成电流镜，这样实现了所述基准电流的复制。

第一控制开关sw1和第二电阻R2串联于第一节点A和接地端VSS之间，第二电阻R2的第一端作为第一输出端DM。第二控制开关sw2和第三电阻R3串联于第一节点A和接地端VSS之间，第三电阻R3的第一端作为第二输出端DP。在一个实施例中，第一控制开关sw1的第一连接端与第一节点A相连，第二连接端与第二电阻R2的第一端相连，第二电阻R2的第二端接地；第二控制开关sw2的第一连接端与第一节点A相连，第二连接端与第三电阻R3的第一端相连，第三电阻R3的第二端接地。

其中，在本发明中，第一电阻R1、第二电阻R2和第三电阻R3之间进行匹配设计，使得第一电阻、第二电阻和第三电阻的阻值的相对误差缩小至+/-1％之内。第一电阻R1也可以被称之为偏置电阻。在现有技术中，该偏置电阻R1设置于芯片外部，而在本发明中设置于芯片内部。

第一电阻、第二电阻和第三电阻均包括有多个电阻单元，不同电阻的各个电阻单元的电阻值。

如图1所示的，R1是偏置电阻，R2和R3是芯片内的终端电阻，R4和R5是芯片外的终端电阻。USB2.0规格对于终端电阻的定义是其变化范围必须在40.5ohm～49.5ohm之间，即45ohm+/-10％。

R2和R3可以用芯片内poly电阻来实现+/-10％的精度要求，R4和R5将由外部其他芯片来确保+/-10％的精度要求。

R1是偏置电阻，如果用外挂高精电阻来实现的话，可以将其变化范围控制在1％以内，基本可以忽略。如果用片内电阻来实现的话，其变化范围也将达到+/-10％。

第二输出端DP的输出电压公式为VBG*(R3//R4)/R1，第一输出端DM的输出电压公式为VBG*(R2//R5)/R1。由于R2＝R3，R4＝R5，所以DP＝DM。这里就先以第二输出端DP的输出电压公式来讨论问题。

现有方式：R1用外挂高精电阻，R1可以认为基本不变化，则输出电压max＝VBG*[(1.1*R3)//(1.1*R4)]/R1＝1.1*VBG*(R3//R4)/R1。输出电压min＝VBG*[(0.9*R3)//(0.9*R4)]/R1＝0.9*VBG*(R3//R4)/R1。可见现有方式的输出电压范围是+/-10％。

本发明中的方式：R1用内建poly电阻，R1将有+/-10％的变化范围。如果再给上述公式加入R1的+/-10％的变化的话，势必将使输出电压范围飘出+/-10％。

但是，由于R1和R2&R3都是片内电阻，如果将R1和R2&R3在布图上放在一起做匹配的话，就可以使得R1和R2&R3的相对比值(相对误差)保持不变。即当R1变为0.9*R1时，R2也肯定会变为0.9*R2。

具体布图设计(layout)上进行匹配的方式如附图2所示。如图2所示的，每个电阻R1、R2、R3包括有多个电阻单元，第一电阻的电阻单元组成第一电阻阵列，第二电阻的电阻单元组成第二电阻阵列，第三电阻的电阻单元组成第三电阻阵列。各个电阻单元之间的间隔距离相同且尽量靠近,各个电阻单元的长度和宽度相同。电阻R1的第一电阻单元阵列的中心点c，R2的第二电阻单元阵列的中心点c，R3的第三电阻单元阵列的中心点c重合，所有电阻单元阵列的两边加设仿真(dummy)电阻DUM，dummy电阻的长度和宽度和距离也都和内部电阻单元保持一致。

此时，输出电压max＝VBG*[(0.9*R3)//(1.1*R4)]/(0.9*R1)

＝VBG*(R3//R4)/(0.9*R1)

＝1.1*VBG*(R3//R4)/R1。

输出电压min＝VBG*[(1.1*R3)//(0.9*R4)]/(1.1*R1)

＝VBG*(R3//R4)/(1.1*R1)

＝0.9*VBG*(R3//R4)/R1。

可见现有方式的输出电压范围是+/-10％。

可见本发明中的方案和现有方法得到的输出电压变化范围相同。但是本发明中的方案通过给芯片内部的多个电阻做匹配处理从而省去了外挂高精电阻。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims

1.一种USB高速发送芯片，其特征在于，其包括：

基准电流产生电路，其包括运算放大器、第一晶体管和第一电阻，

所述运算放大器的第一输入端与一个参考电压相连，第二输入端与第一电阻的第一端相连，第一电阻的第二端接地，所述运算放大器的输出端与第一晶体管的控制端相连，第一晶体管的第一连接端接电源电压，第一晶体管的第二连接端接第一电阻的第一端，所述第一电阻上流过基准电流；

电流复制电路，用于复制所述基准电流形成复制电流，并将该复制电流注入第一节点；

串联于第一节点和接地端之间的第一控制开关和第二电阻，第二电阻的第一端作为第一输出端；

串联于第一节点和接地端之间的第二控制开关和第三电阻，第三电阻的第一端作为第二输出端，

第一电阻、第二电阻和第三电阻之间进行匹配设计，

第一控制开关的第一连接端与第一节点相连，第二连接端与第二电阻的第一端相连，第二电阻的第二端接地；

第二控制开关的第一连接端与第一节点相连，第二连接端与第三电阻的第一端相连，第三电阻的第二端接地。

2.根据权利要求1所述的USB高速发送芯片，其特征在于，一个外部第四电阻串联于第二输出端和接地端之间，一个外部第五电阻串联于第一输出端和接地端之间。

3.根据权利要求1所述的USB高速发送芯片，其特征在于，

第一晶体管为PMOS晶体管MP1，PMOS晶体管MP1的源极为第一连接端，PMOS晶体管MP1的漏极为第二连接端，PMOS晶体管MP1的栅极为控制端，

电流复制电路包括PMOS晶体管MP2、MP3、MP4，NMOS晶体管MN1和MN2，

PMOS晶体管MP2的源极和栅极分别与PMOS晶体管MP1的源极和栅极相连，PMOS晶体管MP2的漏极与NMOS晶体管MN1的漏极和栅极相连，

NMOS晶体管MN1的源极接地，栅极与NMOS晶体管MN2的栅极相连，

NMOS晶体管MN2的源极接地，漏极与PMOS晶体管MP3的漏极和栅极相连，

PMOS晶体管MP3的源极和栅极分别与PMOS晶体管MP4的源极和漏极相连，PMOS晶体管MP4的漏极作为第一节点输出所述复制电流。

4.根据权利要求1所述的USB高速发送芯片，其特征在于，第一电阻、第二电阻和第三电阻的电阻值的相对误差由于匹配设计而被控制在+/-1％之内。

5.根据权利要求4所述的USB高速发送芯片，其特征在于，第一电阻、第二电阻和第三电阻均包括有多个电阻单元，第一电阻的电阻单元组成第一电阻阵列，第二电阻的电阻单元组成第二电阻阵列，第三电阻的电阻单元组成第三电阻阵列，相邻的两个电阻单元之间的间隔距离相同，各个电阻单元的长度和宽度相同，第一电阻的第一电阻单元阵列的中心点、第二电阻的第二电阻单元阵列的中心点，第三电阻的第三电阻单元阵列的中心点重合，所有电阻单元阵列的两边加设仿真电阻，仿真电阻的长度和宽度也都和各个电阻单元保持一致。

6.一种USB高速发送电路，其特征在于，其包括：

如权利要求1-5任一所述的USB高速发送芯片；

串联于第二输出端和接地端之间的第四电阻，

串联于第一输出端和接地端之间的第五电阻。