CN101419952A - 晶圆级芯片封装方法及封装结构 - Google Patents

晶圆级芯片封装方法及封装结构 Download PDF

Info

Publication number
CN101419952A
CN101419952A CNA2008101789777A CN200810178977A CN101419952A CN 101419952 A CN101419952 A CN 101419952A CN A2008101789777 A CNA2008101789777 A CN A2008101789777A CN 200810178977 A CN200810178977 A CN 200810178977A CN 101419952 A CN101419952 A CN 101419952A
Authority
CN
China
Prior art keywords
chip
wafer stage
hole
metal layer
intervening metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101789777A
Other languages
English (en)
Other versions
CN101419952B (zh
Inventor
王之奇
俞国庆
邹秋红
王宥军
王蔚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CHINA WLCSP Ltd
Original Assignee
CHINA WLCSP Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CHINA WLCSP Ltd filed Critical CHINA WLCSP Ltd
Priority to CN2008101789777A priority Critical patent/CN101419952B/zh
Publication of CN101419952A publication Critical patent/CN101419952A/zh
Priority to US12/434,199 priority patent/US8174090B2/en
Application granted granted Critical
Publication of CN101419952B publication Critical patent/CN101419952B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687Wafer level processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14618Containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明涉及晶圆级芯片封装方法及封装结构。其中,晶圆级封装结构,包括焊接凸点、芯片正面上的焊垫以及连接所述焊接凸点和焊垫的中介金属层,所述芯片上设有从所述芯片背面通向所述焊垫的通孔,所述中介金属层在所述通孔内与所述焊垫连接。与现有技术相比,本发明在芯片背面上开出暴露芯片正面焊垫的通孔,并使中介金属层与焊垫在通孔内连接,这样连接的接触面较大,可以形成比较稳定的连接结构。

Description

晶圆级芯片封装方法及封装结构
技术领域
本发明涉及半导体器件的制造领域,尤其涉及晶圆级芯片封装方法及封装结构。
背景技术
晶圆级芯片封装(Wafer Level Chip Size Packaging,WLCSP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术,封装后的芯片尺寸与裸片一致。晶圆级芯片尺寸封装技术改变传统封装如陶瓷无引线芯片载具(Ceramic Leadless Chip Carrier)、有机无引线芯片载具(Organic LeadlessChip Carrier)和数码相机模块式的模式,顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。经晶圆级芯片尺寸封装技术封装后的芯片尺寸达到了高度微型化,芯片成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。晶圆级芯片尺寸封装技术是可以将IC设计、晶圆制造、封装测试、基板制造整合为一体的技术,是当前封装领域的热点和未来发展的趋势。
晶圆级芯片尺寸封装通常是把半导体芯片上外围排列的焊垫通过再分布过程分布成面阵排列的大量金属焊球,有时被称为焊接凸点。由于它先在整片晶圆上进行封装和测试,然后再切割,因而有着更明显的优势:首先是工艺工序大大优化,晶圆直接进入封装工序;而传统工艺在封装之前要对晶圆进行切割、分类;所有集成电路一次封装,刻印工作直接在晶圆上进行,封装测试一次完成,有别于传统组装工艺;生产周期和成本大幅下降。
以色列Shellcase公司开发的ShellOP、ShellOC和ShellUT的先进WLCSP技术为影像传感器的晶圆级封装提供了比较完善的解决方案。与其它封装方法不同,Shellcase公司的封装工艺不需要引线框架或引线结合。简而言之,ShellOP制程采用玻璃/硅/玻璃的三明治结构,获得图像传感能力,并且保护影像传感器免受外部环境的污染。ShellOC制程采用相同的三明治结构,但在第一玻璃层上,通过使用旋转涂布感光型环氧树脂再曝光显影的方法,构建了空腔壁(cavity wall),从而得到了额外的空腔,用于容纳上述影像传感器和其上的微透镜,这样成像质量会进一步提高,因此ShellOC是一种封装带有微透镜的影像传感器的技术方案。在ShellUT封装中,空腔仍被保留,但第二玻璃层被去除,以使相关的封装厚度减小。
美国专利申请第US2001018236号公开了Shellcase公司的一种基于晶圆级芯片尺寸封装技术所制造的封装结构及其制造方法。如图1所示,该封装结构包括基底114、基底114上的空腔壁116、焊垫112、包含感光元件100的芯片102以及焊接凸点110,芯片102的第一表面通过焊垫112与基底114上的空腔壁116压合形成空腔120;芯片102的另一表面上形成有树脂层104;树脂层104的另一表面部分覆有玻璃层106;玻璃层106上部分覆有中介金属层108,中介金属层108与焊垫112以及焊接凸点110连接形成电连通。
从图1可知,焊垫112与中介金属层108的连接方式为T型点连接,这种连接方式并不够可靠,在极端情况下,可能会导致连接点的断裂。另外,上述封装方式所形成的封装结构仍然太厚,不适应半导体设备越来越小的趋势。
再者,在现有技术中,还会从芯片上的焊垫向外延伸出延伸焊垫,以扩大焊垫的面积,提高焊接稳定性。但这导致晶圆上的可用于制造芯片主体的面积下降,从而增加了制造成本。因此,业界存在改进上述封装结构的需求。
发明内容
本发明所要解决的技术问题是:如何提高晶圆级芯片封装结构的稳定性和晶圆的利用效率,并降低封装结构的厚度。
为解决上述问题,本发明提供一种晶圆级芯片封装结构,包括焊接凸点、芯片正面上的焊垫以及连接所述焊接凸点和焊垫的中介金属层,所述芯片上设有从所述芯片背面通向所述焊垫的通孔,所述中介金属层在所述通孔内与所述焊垫连接。
可选地,所述通孔填充有水溶性电镀封闭漆。
可选地,形成所述水溶性电镀封闭漆的材料包含环氧类聚合物或丙烯酸。
可选地,所述中介金属层远离所述芯片的一面上设有保护层。
可选地,所述芯片为光学传感器芯片。
可选地,光学传感器设置在所述芯片的正面。
可选地,所述中介金属层上形成有电路图形。
可选地,所述中介金属层与所述芯片之间设有绝缘层。
可选地,所述焊接凸点设在所述芯片的背面。
根据本发明的另一方面,提供一种晶圆级芯片封装方法,包括步骤:刻蚀芯片背面至暴露芯片正面上的焊垫,形成通孔;在芯片背面和所述通孔内形成中介金属层,所述中介金属层在所述通孔内与所述焊垫连接;形成与所述中间层连接的焊接凸点。
可选地,还包括步骤:图形化中介金属层。
可选地,在形成中介金属层的步骤之前还包括步骤:在所述芯片的背面和所述通孔的侧壁上形成绝缘层。
可选地,所述焊接凸点形成在所述芯片的背面。
可选地,在形成焊接凸点之前还包括步骤:在芯片的背面形成暴露所述通孔的掩模;在通孔内电镀水溶性电镀封闭漆至填充所述通孔。
可选地,所述水溶性电镀封闭漆包含环氧类聚合物或丙烯酸。
可选地,在形成焊接凸点之前还包括步骤:在所述中介金属层表面形成保护层,所述保护层在预定形成焊接凸点的位置设有暴露中介金属层的开口。
可选地,所述芯片为光学传感器芯片。
可选地,光学传感器设置在所述芯片的正面。
与现有技术相比,本发明在芯片背面上开出暴露芯片正面焊垫的通孔,并使中介金属层与焊垫在通孔内连接,这样连接的接触面较大,可以形成比较稳定的连接结构。
并且,采用本发明所述的封装结构,不需要过多的支撑层或隔离层,从而可以降低封装结构的厚度。
再者,采用本发明所述的封装结构,不需要再额外形成延伸焊垫,从而可以晶圆上的切割道的宽度,进而提高晶圆的利用率。
另外,使用水溶性电镀封闭漆通过电镀的方法填充通孔,可以避免气泡的出现,从而提高封装结构的稳定性。
附图说明
图1为现有技术封装结构示意图;
图2为本发明一个实施例晶圆级封装结构示意图;
图3为本发明另一个实施例进行晶圆级封装的流程图;
图4至图11为根据图3所示流程进行封装的示意图。
具体实施方式
本实施例提供一种晶圆级芯片封装结构以及相应的封装方法,可以增加中介金属层与焊垫连接的连接面积,从而形成稳定的连接结构。
下面以光学传感器芯片的封装为例,结合附图对本发明的具体实施方式进行详细说明。
如图2所示,本实施例提供一种晶圆级芯片封装结构,该封装结构200包括基底201、与基底201压合的芯片202、中介金属层203以及焊接凸点204。芯片202具有正反两面,其中设有光学传感器205和光学传感器205外围的焊垫206的一面为正面。焊垫206的作用是形成芯片202内部电路与外部电路的互联连接点。芯片202上还设有从芯片202的背面通向焊垫206的通孔207。中介金属层203在该通孔207内与焊垫206形成连接。这样连接是以中介金属层203完全覆盖通孔207内暴露的焊垫206的方式所形成的,因而连接的接触面较大,可以形成比较稳定的连接结构,从而避免了现有技术中T型连接的连接面积小所导致的连接不稳定的缺陷。
在本发明的一个实施例中,在通孔207内还填充有由水溶性电镀封闭漆所形成的通孔塞208,用于保护通孔207内的中介金属层203。这种水溶性电镀封闭漆的材料包含环氧类聚合物或者丙烯酸。通孔塞208在通孔207内的填充是通过电镀水溶性电镀封闭漆的方式来实现的,正是由于采用电镀的方式,不会像通过沉积的方式填充那样容易出现空洞,因而提高了封装结构200的稳定性。
在本发明的另一个实施例中,焊接凸点204设置在芯片202背面的中介金属层之上,中介金属层203的一端与焊接凸点204的底部直接接触。也就是说,中介金属层203与焊接凸点204和焊垫206直接连接,从而形成从焊接凸点204到焊垫206的电通路。
在本发明中,焊垫206可以直接使用芯片202上原有的焊垫而不用如现有技术那样外引出额外的焊垫,因此,可以大幅提高晶圆的利用率,也即可以在一片晶圆上形成更多的芯片。
本领域技术人员知道,对于一般的封装结构,焊接凸点204和相应的焊垫206可能有多个。在本申请的一个实施例中,焊接凸点204和焊垫206也可以有多个,因此,中介金属层203具有一定的图形,形成每个焊接凸点204与相应焊垫206之间独立的电信号通路。中介金属层203上的电路图形可以是通过刻蚀等工艺所形成的。
中介金属层203需要具备的最主要的性质是能够导电,因此中介金属层203可以是金属层,具体例如铝、铝镍合金或黄金等。如果根据封装的需要,中介金属层203需要额外具备透明的性质,则中介金属层203的材料可以例如是同时具备导电和透明性质的纳米铟锡金属氧化物(Indium Tin Oxides,ITO)。
由于芯片202的主体是半导体硅材料的衬底,需要在芯片202和中介金属层203之间做绝缘处理,以避免漏电或影响中介金属层203信号传递准确性的情况发生。因此,在芯片202的背面以及通孔207的侧壁与中介金属层203之间设置有绝缘层209。绝缘层209的材料可以是环氧类聚合物或者丙烯酸。
为了提供对中介金属层203的保护,在中介金属层203上还形成有一层保护层210。保护层210完全覆盖中介金属层203和通孔塞208,并在中介金属层203与焊接凸点204接触的地方留有通孔(未标注),通孔的直径与焊接凸点204的径向直径相等或几乎相等,使得保护层210既能完全覆盖中介金属层203,又能暴露焊接凸点204。制造保护层210的材料可以是热塑性感光型树脂,具体例如苯并环丁烯、聚酰亚胺以及环氧树脂的组合物。与现有技术相比,不需要在芯片202的背面设置其他用于支撑、绝缘以及保护等作用的多层覆层,从而可以降低封装结构200的厚度。
为了降低封装结构200的厚度,芯片202的背面可以经过化学或机械减薄工艺处理。减薄工艺是本领域技术人员所熟知的工艺,在此不再赘述。
基底201包括基板211和基板211面向光学传感器205的一侧上设置的空腔壁212。空腔壁212是围墙状的闭环结构。空腔壁212与芯片202上的光学传感器205对应设置。这里的对应设置是指空腔壁212所围成的区域包围光学传感器205而不包围焊垫206。空腔壁212与芯片202夹合芯片202上的焊垫206。这样的结构使得基底201上的基板211和空腔壁212与芯片220包围形成密闭光学传感器201的腔室。制造空腔壁212的材料可以是环氧树脂。
由于封装的对象是光学传感器芯片,芯片202上的光学传感器205需要透过基板211获取光学信号,因此,除了提供绝缘和支撑性能以外,基板211还需要额外具有透明的性质。符合这些性质的材料可以例如是玻璃。
根据本发明的另一个方面,还提供封装上述晶圆级芯片封装结构的方法,如图3所示,包括步骤:
S301,提供包括基板和基板上的环形空腔壁的基底;
S302,在环形空腔壁远离基板的一面形成粘合层;
S303,提供芯片,芯片的正面设有需要密封的光学传感器和焊垫;
S304,将芯片与基底对应粘合;
S305,对芯片背面进行减薄;
S306,刻蚀芯片背面至暴露芯片正面上的焊垫,形成通孔;
S307,在芯片背面和通孔的侧壁上电镀形成绝缘层;
S308,在芯片背面和通孔内形成中介金属层;
S309,在通孔内电镀水溶性电镀封闭漆形成通孔塞;
S310,图形化中介金属层;
S311,形成保护层;
S312,形成焊接凸点。
图4至图11为本发明封装方法的一个实施例中封装结构制造过程的示意图,下面结合图4至图11对上述封装方法进行详细说明。
如图4所示,首先执行步骤S301,提供包括基板211和环形空腔壁212的基底201。基底201的具体细节已经在对封装结构200的详细描述中有所阐明,在此不再赘述。
然后执行步骤S302,在环形空腔壁212远离基板211的一面形成粘合层(图未示)。粘合层既可以实现粘接的作用,又可以起到绝缘和密封的作用,因此粘合层的材料可以是环氧树脂、聚酰亚胺、BCB树脂或BT树脂。
然后执行步骤S303,提供芯片202。芯片202的正面设有需要密封的光学传感器205和位于光学传感器205外围的焊垫206。如前所述,焊垫206是连接芯片202内部电路和外部电路的互联接口。焊垫206可以直接使用芯片202上原有的焊垫而不用如现有技术那样外引出额外的焊垫,因此,可以大幅提高晶圆的利用率,也即可以在一片晶圆上形成更多的芯片。
接着执行步骤S304,将芯片202与基底201对应粘合,使得基板211、空腔壁212和芯片202包围形成密封光学传感器205的空腔,而焊垫206被空腔壁212和芯片202夹合,形成如图5所示的结构。这里将芯片202与基底201对应粘合,实际上是在将整个晶圆(图未示)同与晶圆尺寸相似的一块基底201进行粘合,晶圆上的各个芯片202与基底201上的各个空腔壁212相对应。这就是一种晶圆级封装,可以大幅提高封装效率。
然后再执行步骤S305,对芯片202的背面进行减薄。减薄的具体工艺步骤已为本领域技术人员所熟知,在此不再赘述。
然后执行步骤S306,如图6所示,刻蚀芯片202背面至暴露芯片202正面上的焊垫206,形成通孔207。上述刻蚀芯片202的具体方法,第一种方法的具体步骤是:先在芯片202的背面旋涂一层光刻胶层;然后通过光刻的方法,在光刻胶层上对应于焊垫206的位置开出暴露芯片202背面的缺口;然后通过等离子干法刻蚀的方法,以光刻胶层为掩模,用等离子刻蚀芯片202背面至暴露芯片202正面的焊垫206;最后去掉光刻胶层就可以形成如图6所示的结构。第二种方法的具体步骤是:先在芯片202的背面形成专门的掩膜层;然后在掩膜层上旋涂一层光刻胶层;然后通孔光刻的方法,在光刻胶层上对应于焊垫206的位置开出暴露芯片202背面的缺口;然后通过等离子干法刻蚀的方法,以光刻胶层为掩模,用等离子刻蚀掩膜层至暴露芯片202的背面;再去掉光刻胶层;然后再以掩模层为掩模,用等离子刻蚀芯片202背面至暴露芯片202正面的焊垫206;最后再去掉掩模层,也可以形成如图6所示的结构。应用第二种方法的好处在于可以选择一个刻蚀比更为合适的掩膜层,从而可以获得形状更符合预期的通孔207。
导电的焊垫206与芯片202的半导体硅衬底之间通常都需要进行绝缘,例如采用氧化硅层来绝缘,而在后续工艺中需要在中介金属层203与焊垫206连接的位置去除掉该氧化硅层的一部分,使得中介金属层203与焊垫206导通。因此,上述运用等离子刻蚀芯片202的步骤额外带来了一个好处,即去除了该氧化硅层对应在通孔207底部的那一部分,在后续工艺中,不需要再额外增加去除氧化硅层的步骤就可以实现中介金属层203与焊垫206在通孔207内的导通。在去除氧化硅层对应在通孔207底部的一部分之后,焊垫206与芯片202的半导体硅衬底之间仍然是绝缘的。
接着执行步骤S307,在芯片202背面和通孔207的侧壁上电镀形成绝缘层209,形成如图7所示的结构。在电镀时,至需要在芯片202的半导体硅衬底上与电镀回路的一极导通,而由于焊垫206与芯片202的半导体硅衬底之间仍然是绝缘的,因此在电镀时,焊垫206上不会电镀上绝缘层209而只会在芯片202背面和通孔207的侧壁上形成绝缘层209。
然后执行步骤S308,如图8所示,在芯片202背面和通孔207内形成中介金属层203。因此,中介金属层203在通孔207的底部与焊垫206形成直接连接。形成中介金属层203的方法可以是溅射淀积的方法。形成中介金属层203的材料可以是铝、铝镍合金或黄金等金属,也可以是ITO。
接着执行步骤S309,如图9所示,在通孔207内电镀水溶性电镀封闭漆形成通孔塞208。电镀的具体方法是:先在芯片202的背面形成只暴露通孔207的掩膜,例如采用在描述步骤S306中所提及的方法,掩膜可以采用光刻胶,以提高工艺适应性;再在水溶性电镀封闭漆内将焊垫206与电镀回路的一极导通,使得水溶性电镀封闭漆在通孔207不断电镀而形成封闭通孔207的通孔塞208。正是由于采用电镀的方式,不会像通过淀积或沉积等其他方式填充那样容易出现空洞,因而提高了封装结构200的稳定性。
接着执行步骤S310,图形化中介金属层203,形成如图10所示的结构。如前所述,由于焊垫206和后续形成的相应的焊接凸点204可能有多个。因此,中介金属层203需要具有一定的图形,形成每个焊接凸点204与相应焊垫206之间独立的电信号通路。步骤S310就是图形化中介金属层203,形成多个独立的电信号通路。
然后执行步骤S311,形成覆盖中介金属层203和通孔塞208的保护层210。并图形化保护层210,在预定形成焊接凸点204的位置上形成暴露中介金属层203的通孔,从而形成如图11所示的结构。
最后执行步骤S312,通过印刷的方法形成焊接凸点204,形成如图2所示的结构。印刷形成焊接凸点204的具体方法已为本领域技术人员所熟知,在此不再赘述。
上述实施例封装的对象是光学传感器芯片,但这只是个示例,本领域技术人员通过上述描述可以用其他芯片来替代光学传感器芯片,同样可以实现本发明的目的。
本发明虽然以较佳实施例公开如上,但其并不是用来限定权利要求,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (18)

1.一种晶圆级芯片封装结构,包括焊接凸点、芯片正面上的焊垫以及连接所述焊接凸点和焊垫的中介金属层,其特征在于:所述芯片上设有从所述芯片背面通向所述焊垫的通孔,所述中介金属层在所述通孔内与所述焊垫连接。
2.如权利要求1所述的晶圆级芯片封装结构,其特征在于:所述通孔填充有水溶性电镀封闭漆。
3.如权利要求2所述的晶圆级芯片封装结构,其特征在于:形成所述水溶性电镀封闭漆的材料包含环氧类聚合物或丙烯酸。
4.如权利要求1所述的晶圆级芯片封装结构,其特征在于:所述中介金属层远离所述芯片的一面上设有保护层。
5.如权利要求1所述的晶圆级芯片封装结构,其特征在于:所述芯片为光学传感器芯片。
6.如权利要求5所述的晶圆级芯片封装结构,其特征在于:光学传感器设置在所述芯片的正面。
7.如权利要求1所述的晶圆级芯片封装结构,其特征在于:所述中介金属层上形成有电路图形。
8.如权利要求1所述的晶圆级芯片封装结构,其特征在于:所述中介金属层与所述芯片之间设有绝缘层。
9.如权利要求1所述的晶圆级芯片封装结构,其特征在于:所述焊接凸点设在所述芯片的背面。
10.一种晶圆级芯片封装方法,其特征在于,包括步骤:
刻蚀芯片背面至暴露芯片正面上的焊垫,形成通孔;
在芯片背面和所述通孔内形成中介金属层,所述中介金属层在所述通孔内与所述焊垫连接;
形成与所述中间层连接的焊接凸点。
11.如权利要求10所述的晶圆级芯片封装方法,其特征在于,还包括步骤:图形化中介金属层。
12.如权利要求10所述的晶圆级芯片封装方法,其特征在于,在形成中介金属层的步骤之前还包括步骤:在所述芯片的背面和所述通孔的侧壁上形成绝缘层。
13.如权利要求10所述的晶圆级芯片封装方法,其特征在于:所述焊接凸点形成在所述芯片的背面。
14.如权利要求10所述的晶圆级芯片封装方法,其特征在于,在形成焊接凸点之前还包括步骤:
在芯片的背面形成暴露所述通孔的掩模;
在通孔内电镀水溶性电镀封闭漆至填充所述通孔。
15.如权利要求14所述的晶圆级芯片封装方法,其特征在于:所述水溶性电镀封闭漆包含环氧类聚合物或丙烯酸。
16.如权利要求14所述的晶圆级芯片封装方法,其特征在于,在形成焊接凸点之前还包括步骤:在所述中介金属层表面形成保护层,所述保护层在预定形成焊接凸点的位置设有暴露中介金属层的开口。
17.如权利要求10所述的晶圆级芯片封装方法,其特征在于:所述芯片为光学传感器芯片。
18.如权利要求17所述的晶圆级芯片封装方法,其特征在于:光学传感器设置在所述芯片的正面。
CN2008101789777A 2008-12-03 2008-12-03 晶圆级芯片封装方法及封装结构 Active CN101419952B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2008101789777A CN101419952B (zh) 2008-12-03 2008-12-03 晶圆级芯片封装方法及封装结构
US12/434,199 US8174090B2 (en) 2008-12-03 2009-05-01 Packaging structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008101789777A CN101419952B (zh) 2008-12-03 2008-12-03 晶圆级芯片封装方法及封装结构

Publications (2)

Publication Number Publication Date
CN101419952A true CN101419952A (zh) 2009-04-29
CN101419952B CN101419952B (zh) 2010-09-15

Family

ID=40630668

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101789777A Active CN101419952B (zh) 2008-12-03 2008-12-03 晶圆级芯片封装方法及封装结构

Country Status (2)

Country Link
US (1) US8174090B2 (zh)
CN (1) CN101419952B (zh)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800207A (zh) * 2010-03-12 2010-08-11 晶方半导体科技(苏州)有限公司 半导体器件的封装结构及其制造方法
CN102157462A (zh) * 2010-01-21 2011-08-17 精材科技股份有限公司 晶片封装体及其制造方法
CN102208385A (zh) * 2010-11-24 2011-10-05 日月光半导体制造股份有限公司 半导体装置及具有该半导体装置的半导体封装结构
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
CN102280391A (zh) * 2011-09-01 2011-12-14 苏州晶方半导体科技股份有限公司 晶圆级封装结构及其形成方法
CN102376589A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于填充晶片中的空腔的方法、相应填充的盲孔和具有相应填充的绝缘沟槽的晶片
CN102386156A (zh) * 2010-09-02 2012-03-21 精材科技股份有限公司 晶片封装体
CN102456670A (zh) * 2010-10-25 2012-05-16 精材科技股份有限公司 晶片封装体
CN102623424A (zh) * 2011-01-27 2012-08-01 精材科技股份有限公司 晶片封装体及其形成方法
CN102891117A (zh) * 2011-07-20 2013-01-23 精材科技股份有限公司 晶片封装体及其制造方法
CN103021983A (zh) * 2012-11-22 2013-04-03 北京工业大学 一种晶圆级芯片尺寸封装及其制造方法
CN103779245A (zh) * 2014-01-28 2014-05-07 苏州晶方半导体科技股份有限公司 芯片封装方法及封装结构
CN103959465A (zh) * 2011-10-06 2014-07-30 新加坡恒立私人有限公司 用于物体的晶片级制造的方法以及相应的中间产品
CN104681454A (zh) * 2015-02-28 2015-06-03 苏州科阳光电科技有限公司 用于新型指纹锁器件的封装工艺
CN105070734A (zh) * 2015-09-02 2015-11-18 苏州晶方半导体科技股份有限公司 封装结构及封装方法
CN105226036A (zh) * 2015-10-10 2016-01-06 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN105244339A (zh) * 2015-10-10 2016-01-13 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN105514047A (zh) * 2014-10-13 2016-04-20 中芯国际集成电路制造(上海)有限公司 一种晶圆级封装方法
WO2017059781A1 (zh) * 2015-10-10 2017-04-13 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
WO2017059777A1 (zh) * 2015-10-10 2017-04-13 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN106711105A (zh) * 2017-03-01 2017-05-24 华天科技(昆山)电子有限公司 覆盖金属层填充孔或槽的封装结构及制作方法
CN107176586A (zh) * 2017-07-06 2017-09-19 苏州晶方半导体科技股份有限公司 一种mems芯片与asic的封装结构及封装方法
CN109037168A (zh) * 2017-06-12 2018-12-18 晶相光电股份有限公司 生物感测器封装结构及其制造方法
CN110838451A (zh) * 2019-11-15 2020-02-25 华天科技(昆山)电子有限公司 半导体器件及三维封装方法
CN111157304A (zh) * 2018-11-07 2020-05-15 谢伯宗 芯片封装装置及其对位压合方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
CN104364898A (zh) * 2012-05-30 2015-02-18 奥林巴斯株式会社 摄像装置的制造方法以及半导体装置的制造方法
US9309109B2 (en) * 2013-07-08 2016-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS-CMOS integrated devices, and methods of integration at wafer level
EP3442021A4 (en) * 2017-06-07 2019-08-28 Shenzhen Goodix Technology Co., Ltd. CHIP ENCLOSURE STRUCTURE AND METHOD, AND TERMINAL DEVICE

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2851374B1 (fr) * 2003-02-18 2005-12-16 St Microelectronics Sa Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique
JP2005311117A (ja) 2004-04-22 2005-11-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100647483B1 (ko) * 2005-08-19 2006-11-23 삼성전자주식회사 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를이용한 웨이퍼 레벨 패키지 및 이의 제조 방법
JP2007165696A (ja) * 2005-12-15 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR101446330B1 (ko) * 2008-01-29 2014-10-02 삼성전자주식회사 관통 비아를 갖는 이미지 센서
US8531015B2 (en) * 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157462A (zh) * 2010-01-21 2011-08-17 精材科技股份有限公司 晶片封装体及其制造方法
CN101800207A (zh) * 2010-03-12 2010-08-11 晶方半导体科技(苏州)有限公司 半导体器件的封装结构及其制造方法
CN101800207B (zh) * 2010-03-12 2011-10-26 苏州晶方半导体科技股份有限公司 半导体器件的封装结构及其制造方法
CN102376589A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于填充晶片中的空腔的方法、相应填充的盲孔和具有相应填充的绝缘沟槽的晶片
US8779452B2 (en) 2010-09-02 2014-07-15 Tzu-Hsiang HUNG Chip package
CN102386156A (zh) * 2010-09-02 2012-03-21 精材科技股份有限公司 晶片封装体
CN102386156B (zh) * 2010-09-02 2014-06-25 精材科技股份有限公司 晶片封装体
CN102456670A (zh) * 2010-10-25 2012-05-16 精材科技股份有限公司 晶片封装体
CN102208385A (zh) * 2010-11-24 2011-10-05 日月光半导体制造股份有限公司 半导体装置及具有该半导体装置的半导体封装结构
CN102623424B (zh) * 2011-01-27 2015-04-08 精材科技股份有限公司 晶片封装体及其形成方法
CN102623424A (zh) * 2011-01-27 2012-08-01 精材科技股份有限公司 晶片封装体及其形成方法
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
CN102891117B (zh) * 2011-07-20 2016-06-08 精材科技股份有限公司 晶片封装体及其制造方法
CN102891117A (zh) * 2011-07-20 2013-01-23 精材科技股份有限公司 晶片封装体及其制造方法
CN102280391B (zh) * 2011-09-01 2013-05-08 苏州晶方半导体科技股份有限公司 晶圆级封装结构及其形成方法
CN102280391A (zh) * 2011-09-01 2011-12-14 苏州晶方半导体科技股份有限公司 晶圆级封装结构及其形成方法
CN103959465A (zh) * 2011-10-06 2014-07-30 新加坡恒立私人有限公司 用于物体的晶片级制造的方法以及相应的中间产品
CN103021983B (zh) * 2012-11-22 2015-06-03 北京工业大学 一种晶圆级芯片尺寸封装及其制造方法
CN103021983A (zh) * 2012-11-22 2013-04-03 北京工业大学 一种晶圆级芯片尺寸封装及其制造方法
CN103779245B (zh) * 2014-01-28 2016-09-28 苏州晶方半导体科技股份有限公司 芯片封装方法及封装结构
CN103779245A (zh) * 2014-01-28 2014-05-07 苏州晶方半导体科技股份有限公司 芯片封装方法及封装结构
CN105514047A (zh) * 2014-10-13 2016-04-20 中芯国际集成电路制造(上海)有限公司 一种晶圆级封装方法
CN104681454A (zh) * 2015-02-28 2015-06-03 苏州科阳光电科技有限公司 用于新型指纹锁器件的封装工艺
CN104681454B (zh) * 2015-02-28 2017-10-13 苏州科阳光电科技有限公司 用于新型指纹锁器件的封装工艺
CN105070734A (zh) * 2015-09-02 2015-11-18 苏州晶方半导体科技股份有限公司 封装结构及封装方法
US10283483B2 (en) 2015-10-10 2019-05-07 China Wafer Level Csp Co., Ltd. Packaging method and package structure for image sensing chip
WO2017059781A1 (zh) * 2015-10-10 2017-04-13 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
WO2017059777A1 (zh) * 2015-10-10 2017-04-13 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN105244339A (zh) * 2015-10-10 2016-01-13 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN105226036B (zh) * 2015-10-10 2018-09-28 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN105226036A (zh) * 2015-10-10 2016-01-06 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
US10325946B2 (en) 2015-10-10 2019-06-18 China Wafer Level Csp Co., Ltd. Packaging method and package structure for image sensing chip
CN106711105A (zh) * 2017-03-01 2017-05-24 华天科技(昆山)电子有限公司 覆盖金属层填充孔或槽的封装结构及制作方法
CN109037168A (zh) * 2017-06-12 2018-12-18 晶相光电股份有限公司 生物感测器封装结构及其制造方法
CN107176586A (zh) * 2017-07-06 2017-09-19 苏州晶方半导体科技股份有限公司 一种mems芯片与asic的封装结构及封装方法
CN111157304A (zh) * 2018-11-07 2020-05-15 谢伯宗 芯片封装装置及其对位压合方法
CN111157304B (zh) * 2018-11-07 2022-08-19 谢伯宗 芯片封装装置及其对位压合方法
CN110838451A (zh) * 2019-11-15 2020-02-25 华天科技(昆山)电子有限公司 半导体器件及三维封装方法

Also Published As

Publication number Publication date
US20100133640A1 (en) 2010-06-03
CN101419952B (zh) 2010-09-15
US8174090B2 (en) 2012-05-08

Similar Documents

Publication Publication Date Title
CN101419952B (zh) 晶圆级芯片封装方法及封装结构
US11961867B2 (en) Electronic device package and fabricating method thereof
CN102856336B (zh) 晶片封装体及其形成方法
CN102194781B (zh) 影像感测元件封装构件及其制作方法
CN101312200B (zh) 影像感测装置及其制造方法
CN101800207B (zh) 半导体器件的封装结构及其制造方法
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
CN103000648B (zh) 大芯片尺寸封装及其制造方法
CN101710581B (zh) 半导体芯片的封装结构及其制造工艺
CN103137632A (zh) 用于cmos图像传感器的内插板封装及其制造方法
CN101964313B (zh) 封装结构以及封装方法
CN102983111A (zh) 图像传感器的阶梯式封装及其制造方法
CN102820274A (zh) 具有应力减小互连的3d集成微电子组件及其制作方法
CN102820282A (zh) 用于集成电路器件的3d集成微电子组件及其制作方法
CN105244359A (zh) 影像传感芯片封装结构及封装方法
CN101477955B (zh) 小片重新配置的封装结构及封装方法
CN103151360A (zh) 用于cmos图像传感器的线结合内插板封装及其制造方法
CN102738131B (zh) 半导体模组、封装结构及其封装方法
CN105355641B (zh) 高像素影像传感芯片的封装结构及封装方法
CN106898625A (zh) 图像传感器芯片的封装结构及封装方法
KR20130077939A (ko) 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법
CN101656217B (zh) 系统级封装的方法
CN101477956A (zh) 小片重新配置的封装结构及封装方法
CN101369568B (zh) 封装结构、封装方法及感光装置
CN206259337U (zh) 封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant