CN102738131B - 半导体模组、封装结构及其封装方法 - Google Patents

Abstract

本发明揭示了一种半导体封装结构，其包括：基板，该基板包括第一收容空间和第二收容空间，第一收容空间和第二收容空间之间设有高度差，第一和第二收容空间内设置有第一导线；第一芯片，设置于第一收容空间内，并与第一导线电性连接；第二芯片，设置于第二收容空间内，并与第一导线电性连接。与现有技术相比，本发明通过在基板上设置具有高度差的第一收容空间和第二收容空间，实现不同尺寸芯片间的系统级堆叠互连。

Description

半导体模组、封装结构及其封装方法

技术领域

本发明属于半导体领域技术，尤其涉及一种扇出型晶圆级封装结构和封装方法、以及应用该封装结构的半导体模组。

背景技术

晶圆级封装(WaferLevelPackaging，WLP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致。晶圆级芯片尺寸封装技术彻底颠覆了传统封装如陶瓷无引线芯片载具(CeramicLeadlessChipCarrier)以及有机无引线芯片载具(OrganicLeadlessChipCarrier)等模式，顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。

随着产品功能的不断增强，芯片的集成度不断提高，芯片上的I/O数的日益增多，已越来越接近现有的WLP封装技术极限。为了应对这种挑战，提出了扇出型（也称扩散型）晶圆级封装。

传统的扇出型晶圆级封装是先将整片裸晶圆进行切割，形成单颗分立的芯片，然后提供一个新的基板，将切割后的独立芯片在新的基板上重新排布，形成芯片间距更合适的新的晶圆。然后采用晶圆级封装技术（WLP，waferlevelpackage），对重新排布的晶圆进行封装测试后，切割成比原始芯片面积大的焊球阵列芯片。该种封装有利于封装体积小、多电极、电极间距窄的芯片。此外，该种封装原则上可以同时封装不同类型但尺寸相同的芯片。与晶圆级芯片尺寸封装相比，更好地解决了电极密集度过大导致的可靠性降低问题及与后续制程PCB匹配的问题。然而，目前的扇出型晶圆级封装无法对不同尺寸的芯片同时进行封装。

发明内容

本发明的目的在于提供一种半导体封装结构，其通过在基板上形成具有高度差的第一收容空间和第二收容空间，在不改变芯片原有尺寸封装的前提下，使不同尺寸芯片实现系统级三维堆叠互连。

本发明的另一目的在于提供一种上述半导体封装结构的封装方法。

本发明的又一目的在于提供一种应用上述半导体封装结构的半导体模组。

为实现上述发明目的，本发明提供的一种半导体封装结构，所述封装结构包括：

基板，所述基板包括第一收容空间和第二收容空间，所述第一收容空间和第二收容空间之间设有高度差，所述第一和第二收容空间内设置有第一导线；

第一芯片，设置于所述第一收容空间内，并与所述第一导线电性连接；

第二芯片，设置于所述第二收容空间内，并与所述第一导线电性连接。

作为本发明的进一步改进，所述第二收容空间的容积大于所述第一收容空间。

作为本发明的进一步改进，所述封装结构还包括第一绝缘掩膜层和第二绝缘掩膜层，所述第一绝缘掩膜层形成于所述第一收容空间和第二收容空间的内壁上，所述第一导线设置于所述第一绝缘掩膜层和所述第二绝缘掩膜层之间。

作为本发明的进一步改进，所述第二绝缘掩膜层上设置有若干暴露所述第一导线的开口，所述第一和第二芯片通过所述开口与所述第一导线电性连接。

作为本发明的进一步改进，所述第二芯片朝向PCB板的一面依次设置有第三绝缘掩膜层、第二导线、以及第四绝缘掩膜层，所述第四绝缘掩膜层设置有若干暴露所述第二导线的第二开口，所述第二开口上还设有用于与外接PCB板连接的焊接凸点，所述焊接凸点通过所述第二开口与所述第二导线电性连接。

作为本发明的进一步改进，所述基板包括第一基板以及贴合于所述第一基板的第二基板，所述第一收容空间和所述第二收容空间设置于所述第一基板。

为实现上述另一发明目的，本发明提供一种半导体封装方法，该方法包括以下步骤：

S1、在基板上形成具有高度差的第一收容空间和第二收容空间；

S2、在所述第一收容空间和所述第二收容空间内形成第一导线；

S3、将第一芯片和第二芯片分别设置于所述第一收容空间和所述第二收容空间内，并将所述第一芯片和所述第二芯片与所述第一导线电性连接。

作为本发明的进一步改进，步骤S2具体包括：

在所述第一收容空间和所述第二收容空间的内壁上至少部分形成第一绝缘掩膜层；

在所述第一绝缘掩膜层上设置第一导线；

在所述第一导线上形成第二绝缘掩膜层；

在所述第二绝缘掩膜层上制作若干暴露所述第一导线的第一开口。

作为本发明的进一步改进，所述半导体封装方法还包括：

在所述第二芯片朝向PCB板的一面依次设置第三绝缘掩膜层、第二导线、以及第四绝缘掩膜层；

在所述第四绝缘掩膜层上设置若干暴露第二导线的第二开口。

作为本发明的进一步改进，在所述步骤S3前还包括：

S4、在晶圆的一侧表面涂保护层，并对另一侧表面进行减薄；

S5、对晶圆涂有保护层的一侧表面进行光刻，以暴露电极，并在所述电极上形成底部金属层；

S6.在所述底部金属层上形成用于与所述第一导线连接的焊接凸点；

S7.切割所述晶圆，得到所述第一芯片和/或第二芯片。

作为本发明的进一步改进，所述S1步骤具体包括：

将第一基板和第二基板压合；

在所述第一基板上形成具有高度差的第一收容空间和第二收容空间。

为实现上述又一发明目的，本发明提供一种半导体模组，所述半导体模组包括如上所述的任意一种半导体封装结构。

与现有技术相比，本发明通过在基板上设置具有高度差的第一收容空间和第二收容空间，实现不同尺寸芯片间的系统级堆叠互连，且降低了产品的封装成本。

附图说明

图1是本发明一实施方式半导体模组的结构示意图；

图2是本发明一实施方式封装结构的第二基板的结构示意图；

图3是本发明一实施方式封装结构的第一基板与第二基板配合的结构示意图。

图4是本发明一实施方式封装结构的第一基板收容空间的结构示意图。

图5是本发明一实施方式封装结构的收容空间布置有第一绝缘掩膜层的结构示意图。

图6是本发明一实施方式封装结构的收容空间内的第一绝缘掩膜层上设有导线的结构示意图。

图7是本发明一实施方式封装结构的收容空间内的导线上设有第二绝缘掩膜层的结构示意图。

图8是本本发明一实施方式封装结构的收容空间内的第二绝缘掩膜层设有若干开口的结构示意图。

图9是本发明一实施方式封装结构的第一芯片设置于第一收容空间内的结构示意图。

图10是本发明一实施方式封装结构的第二芯片设置于第二收容空间内的结构示意图。

图11是本发明第一实施方式封装结构封装完成的结构示意图。

图12是本发明第二实施方式封装结构封装完成的结构示意图。

图13是本发明一实施方式的半导体封装方法的流程图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

如图1所示，本发明一实施方式的半导体模组，包括了一半导体封装结构、一镜头组件，其中，所述镜头组件包括镜头容器71，设置于所述镜头容器71内的镜头支架73，以及由所述镜头支架73固定设置的至少一个镜头75。

参图11、12所示，该半导体封装结构包括基板、第一收容空间11、第二收容空间12、第一芯片51、以及第二芯片52以及第一导线321。

在本发明第一实施方式中（参图11所示），基板包括第一基板10以及贴合于第一基板10的第二基板20，当然，在本发明第二实施方式中（参图12所示），基板也可以设置为一整块基板，无需贴合。所述第二基板20可以增加封装结构的牢固性，并且，可以通过采用与第一基板10不同材质的第二基板20，满足更多特殊功能的芯片的封装需求，以下主要针对本发明第一实施方式详尽叙述。

第一基板10包括第一收容空间11以及第二收容空间12，第一收容空间11和第二收容空间12在第一基板上构成一大致呈阶梯状的凹槽，所述阶梯状的凹槽包括水平内壁面及竖直内壁面，这是为了保证封装过程中，第一和第二芯片51、52可以被顺利地安置于第一收容空间11以及第二收容空间12内。

第一和第二芯片51、52分别与第一导线321电性连接。在本实施方式中，该半导体封装结构还包括第一绝缘掩膜层311和第二绝缘掩膜层331，其中，第一绝缘掩膜层311形成于第一收容空间11和第二收容空间12的内壁上，第一导线321设置于第一绝缘掩膜层311和第二绝缘掩膜层之间。这种贴合内壁的导线设置，可缩短导线长度，以减小封装的尺寸、降低由导线产生的功耗。第二绝缘掩膜层331上还设置有部分暴露第一导线321的第一开口40，第一和第二芯片51、52通过第一开口40与第一导线321电性连接。

这里所说的“芯片”可以包括无源器件、光学器件、芯片等。

第一基板10上还设置有与外接PCB连接的焊接凸点63，并且，第二芯片52面朝外接PCB板的一面依次设置有第三绝缘掩膜层312、第二导线322、第四绝缘掩膜层332。第二芯片52上的第四绝缘掩膜层332上设置有暴露出第二芯片52上的第二导线322的第二开口（未标示），通过该第二开口形成有用于与外接PCB板连接的焊接凸点64。

在上述的实施方式中，第一收容空间11和第二收容空间12之间具有高度差，第一收容空间11和第二收容空间12在第一基板上构成一大致呈阶梯状的凹槽，并且，第二收容空间12的容积大于第一收容空间11。这样可以使得本发明的半导体封装结构堆叠封装不同尺寸的芯片，在不改变原有封装尺寸的前提下，降低封装结构的功耗。

应当理解的是，依据本发明的内容和精神，在封装结构允许的前提下，可以设置更多个收容空间于第一基板10上，以满足三个、四个乃至更多个芯片的封装需求；当然，也可增加基板数目，并在每个基板上设置多个收容空间，以同时封装多个芯片。

参图2至图11，介绍本发明半导体封装方法的一具体实施方式，在该实施方式中，所述基板包括第一基板以及第二基板，该封装方法包括以下步骤：

首先提供第一基板10和第二基板20，并将第一基板10和第二基板20压合，并在压合后，将所述第一基板10减薄至所需厚度，以此方式，可避免在压合时第一基板10过薄而导致的断裂。该第二基板20可是透明的，例如玻璃材质；第一基板10可以选自硅、玻璃、陶瓷等本领域普通技术人员所熟知基板材质，值得一提的是：在本发明另一实施方式中，所述基板设置为一块基板时，则无需进行该压合步骤。其中，如果第一芯片51为光学器件，则可以在第二基板20不贴合于第一基板10的一面设置一层光学薄膜201，提高芯片的整体性能。

S1、通过光刻、刻蚀在第一基板10上形成第一收容空间11和第二收容空间12；具体地，先在第一基板10贴合于第二基板20的面的相对面上涂一层正性光刻胶，并透过预先设计好的第一掩膜板（图未示）对涂有光刻胶的一面进行曝光，随后在显影液中将经过曝光的光刻胶清洗掉以部分暴露出第一基板10；随后通过干法刻蚀或者湿法刻蚀技术将暴露出第一基板10刻蚀至一预定深度，形成第二收容空间12。然后，在被刻蚀的第一基板10的表面再涂一层正性光刻胶，并透过一预先设计好的第二掩膜板（图未示）对第一基板10涂有光刻胶的一面再次进行曝光和刻蚀以形成第一收容空间11，此时制得的第一收容空间11与第二收容空间12间具有高度差。

在本实施方式中，收容空间的数量可以依据不同的设计需求进行相应的增加或减少。其中，刻蚀第一基板10的最深处以刻蚀到第二基板20为准。当然，在本发明一些不包括第二基板20的实施方式中，刻蚀第一基板10的最深处以预留一预定基板厚度为准。

S2、在所述第一收容空间和所述第二收容空间内形成第一导线；通过在第一收容空间11和第二收容空间12的部分内壁上旋涂或者喷涂有机高分子聚合物形成第一绝缘掩膜层311；再采用溅射工艺在第一绝缘掩膜层311上形成第一导线321；再采用旋涂或者喷涂工艺，在第一导线321上形成第二绝缘掩膜层331；最后，在制作完成的第二绝缘掩膜层上通过光刻工艺形成若干暴露出第一导线321的第一开口40。

应当理解的是，这里所说的有机高分子聚合物形成的第一、第二绝缘掩膜层311、331也可以采用其它本领域普通技术人员熟知的替代材质；第一导线321也可以通过物理气相沉积和化学气相沉积等常见的金属化工艺手段形成。

S3、将第一芯片和第二芯片分别设置于所述第一收容空间和所述第二收容空间内，并将第一芯片和第二芯片的焊接凸点62与第一基板10上暴露出的第一导线321电性连接。

另外，该半导体封装方法还包括：

在第二芯片52面朝外接PCB板的一面上依次形成第三绝缘掩膜层312、第二导线322、以及第四绝缘掩膜层332；并在所述第四绝缘掩膜层上设置若干暴露第二导线的第二开口。

分别在第一基板10上制作与第一导线321电性连接的焊接凸点63，在第二芯片上制作与第二导线322电性连接的焊接凸点64，用于与外接PCB板连接。

可选的，焊接凸点64可以采用硅通孔或侧面引线技术把导线引至第二芯片的背面形成。这样可以使芯片在三维方向堆叠的密度最大化，封装外形尺寸最小，降低封装结构的功耗。

在所述S3步骤前，还包括：

S4、提供一晶圆，其上制作有功能电路，该功能电路所在的一侧表面为功能面。随后，在功能面上涂一层保护层，如光阻等，避免后续制作过程中对晶圆表面的污染、划伤等。然后在晶圆未涂保护层的另一侧表面进行减薄，对晶圆进行减薄的作用是：可以改善芯片散热效果，并且减薄到一定厚度有利于后期封装制作。

S5、对涂有保护层的晶圆的功能面进行光刻，以将晶圆上的电极部分暴露，并通过电镀工艺在暴露出的电极上形成突块底部金属层（UBM，UnderBumpMetal）61。通常，突块底部金属层61有三层，分别为铬层、铬-铜合金层，铜层，并且在突块底部金属层61上还会制作一层很薄的金层，主要用于预防铜层的氧化。

S6、在制作好的突块底部金属层61上，通过BGA技术形成用于与第一基板10上暴露出的第一导线321连接的焊接凸点62。

S7、切割此时制作完成的晶圆，得到第一芯片51和/或第二芯片52。

在本发明的半导体封装方法中，在将芯片封装进该封装结构，再在芯片背面旋涂一层保护层，用于阻隔芯片与外接的接触，提升芯片整体的信赖性，然后通过曝光、显影的方式露出连接外部电路板的焊接凸点63、64，最后完成测试，再将整块的基板切割为独立的封装完成的芯片。本发明提供的采用这种扇出型晶圆级的封装结构的半导体模组也因此具有较小的尺寸和较佳的电学性能。

本发明通过上述实施方式，具有如下有益效果：通过在基板10上设置具有高度差的第一收容空间11和第二收容空间12，在不改变芯片原有尺寸封装的前提下，使不同尺寸的芯片实现系统级三维堆叠互连的封装，降低了产品功耗；并且工艺流程简单，对制程能力要求低，降低了产品的封装成本。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (9)

1.一种半导体封装结构，其特征在于，所述封装结构包括：

基板，所述基板包括第一收容空间和第二收容空间，所述第一收容空间和第二收容空间之间设有高度差，所述第一和第二收容空间内设置有第一导线；

第一芯片，设置于所述第一收容空间内，并与所述第一导线电性连接；

第二芯片，设置于所述第二收容空间内，并与所述第一导线电性连接；

所述封装结构还包括第一绝缘掩膜层和第二绝缘掩膜层，所述第一绝缘掩膜层形成于所述第一收容空间和第二收容空间的内壁上，所述第一导线设置于所述第一绝缘掩膜层和所述第二绝缘掩膜层之间；

所述第二绝缘掩膜层上设置有若干暴露所述第一导线的开口，所述第一和第二芯片通过所述开口与所述第一导线电性连接。

2.根据权利要求1所述的封装结构，其特征在于，所述第二收容空间的容积大于所述第一收容空间。

3.根据权利要求1所述的半导体封装结构，其特征在于，所述第二芯片朝向PCB板的一面依次设置有第三绝缘掩膜层、第二导线、以及第四绝缘掩膜层，所述第四绝缘掩膜层设置有若干暴露所述第二导线的第二开口，所述第二开口上还设有用于与外接PCB板连接的焊接凸点，所述焊接凸点通过所述第二开口与所述第二导线电性连接。

4.根据权利要求1所述的封装结构，其特征在于，所述基板包括第一基板以及贴合于所述第一基板的第二基板，所述第一收容空间和所述第二收容空间设置于所述第一基板。

5.一种半导体封装方法，其特征在于，该方法包括以下步骤：

S1、在基板上形成具有高度差的第一收容空间和第二收容空间；

S2、在所述第一收容空间和所述第二收容空间内形成第一导线；

S3、将第一芯片和第二芯片分别设置于所述第一收容空间和所述第二收容空间内，并将所述第一芯片和所述第二芯片与所述第一导线电性连接；

步骤S2具体包括：

在所述第一收容空间和所述第二收容空间的内壁上至少部分形成第一绝缘掩膜层；

在所述第一绝缘掩膜层上设置第一导线；

在所述第一导线上形成第二绝缘掩膜层；

在所述第二绝缘掩膜层上制作若干暴露所述第一导线的第一开口。

6.根据权利要求5所述的半导体封装方法，其特征在于，所述半导体封装方法还包括：

在所述第二芯片朝向PCB板的一面依次设置第三绝缘掩膜层、第二导线、以及第四绝缘掩膜层；

在所述第四绝缘掩膜层上设置若干暴露第二导线的第二开口。

7.根据权利要求5所述的半导体封装方法，其特征在于，在所述步骤S3前还包括：

S4、在晶圆的一侧表面涂保护层，并对另一侧表面进行减薄；

S5、对晶圆涂有保护层的一侧表面进行光刻，以暴露电极，并在所述电极上形成底部金属层；

S6.在所述底部金属层上形成用于与所述第一导线连接的焊接凸点；

S7.切割所述晶圆，得到所述第一芯片和/或第二芯片。

8.根据权利要求5所述的半导体封装方法，其特征在于，所述S1步骤具体包括：

将第一基板和第二基板压合；

在所述第一基板上形成具有高度差的第一收容空间和第二收容空间。

9.一种半导体模组，其特征在于，所述半导体模组包括如权利要求1至4之任意一项所述的半导体封装结构。