CN101699622B - 半导体器件封装结构及其封装方法 - Google Patents

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Abstract

一种半导体器件封装结构及其封装方法。其中半导体器件封装结构，包括：芯片，位于芯片上的钝化层；位于钝化层上的焊盘；贯穿芯片和钝化层厚度至露出焊盘的第一通孔；位于第一通孔内壁的籽晶层；位于籽晶层上的导体层，填充满第一通孔的导电层；由第一通孔内的籽晶层、导体层和导电层构成第一导电插塞；贯穿芯片和钝化层厚度至露出焊盘且位于第一通孔周围与第一通孔共用侧壁的第二通孔；位于芯片上、填充满第二通孔且暴露出第一导电插塞的绝缘介质层；位于第一导电插塞及其周边区域的绝缘介质层上的凸点下金属层；位于凸点下金属层上的凸点。本发明避免了TSV互连间形成了很高的电容，提高了半导体封装结构的电性能。

Description

半导体器件封装结构及其封装方法
技术领域
本发明涉及半导体封装领域，尤其涉及半导体器件封装结构及其封装方法。
背景技术
晶圆级芯片封装(Wafer Level Chip Size Packaging，WLCSP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片一致。晶圆级芯片尺寸封装技术改变传统封装如陶瓷无引线芯片载具(Ceramic Leadless Chip Carrier)、有机无引线芯片载具(Organic LeadlessChip Carrier)和数码相机模块式的模式，顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。经晶圆级芯片尺寸封装技术封装后的芯片尺寸达到了高度微型化，芯片成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。晶圆级芯片尺寸封装技术是可以将IC设计、晶圆制造、封装测试、基板制造整合为一体的技术，是当前封装领域的热点和未来发展的趋势。
在伴随着信息产业的飞速发展，芯片制作工艺更加细微化，促使集成电路封装技术也不断发展，不断追求对更高性能、更多功能、更小尺寸、更低功耗和成本的需求。新型经济的小尺寸三维(3D)硅通孔(TSV，Through-Silicon-Via)封装技术也由此应运而生，并被认为是继引线键合(WireBonding)、载带自动焊(TAB)和倒装芯片(FC)之后的第四代封装技术，将成为未来的发展趋势。3D TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直通孔，实现芯片之间互连的最新技术。与以往IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。
现有在封装过程中采用硅通孔技术可参考中国专利申请200910060749.4所描述的。如图1所示，提供一个基板1，如涂敷有氧化层2的硅晶圆。将芯片3键合于硅晶圆上，芯片3有至少一个内部接触点4，例如，可以通过倒装的方式在芯片3正面制作铝焊盘和钝化层，形成内部接触点4。
如图2所示，采用机械磨削的方法减薄芯片3。接着，用反应离子刻蚀-感应耦合等离子体(RIE-ICP)方法刻蚀芯片3，形成与内部接触点4连通的通孔5；然后，采用旋涂、喷涂或层压的方式在芯片3表面及通孔5内壁涂敷第一介电层6。
参考图3，采用各向异性干法刻蚀去除通孔5底部的第一介电层6，露出内部接触点4。在第一介电层6及内部接触点4表面沉积一层籽晶层8，所述沉积方法是物理气相沉积法，籽晶层8的材料可以是钛和铜组合。
如图4所示，在籽晶层8上涂覆光刻胶层，通过掩模板和紫外光曝光光刻胶层，定义出结构层图形9。然后，采用电镀的方法在结构层图形9以外的籽晶层8上电镀一层导体层10，导体层10的材料可以是铜。
如图5所示，剥离结构层图形9和其下方的籽晶层8，剥离方法可采用湿法刻蚀方式。在导体层10及第一介电层6上沉积第二介电层12，且将第二介电层12全填充满通孔5。通过光刻工艺和刻蚀工艺，在第二介电层12上定义出焊接区域；第二介电层12可以是聚合物BCB(双苯环丁烯)，聚对二甲苯或硅树脂，最好采用旋涂，喷涂或层压的方式沉积。
如图6所示，移除芯片3下方的基板。在焊接区域形成焊料凸点结构13，为键合和互连作好准备。
这种工艺流程能有效的实现高密度的三维通孔互连，但是存在如下的问题：(1)在芯片和导体层之间只有一层很薄的介电层(通常为二氧化硅)，这导致在TSV互连间形成了很高的电容，有时甚至超过了标准引线键合互连方式的电容值；(2)预定厚度的导电层填充于通孔之中，由于硅和导电层之间较大的热失配，这会在热循环过程中导致很显著的热机械应力；(3)采用电镀法在通孔内形成导电层需要很长的工时，这增加了该工艺方法的费用。
发明内容
本发明解决的问题是提供一种半导体器件封装结构及其封装方法，防止TSV互连间形成了很高的电容，以及热循环过程中导致很显著的热机械应力，同时防止形成导电层需要很长的工时。
为解决上述问题，本发明提供一种半导体器件封装结构，包括：芯片，位于芯片上的钝化层；位于钝化层上的焊盘；贯穿芯片和钝化层厚度至露出焊盘的第一通孔；位于第一通孔内壁的籽晶层；位于籽晶层上的导体层，填充满第一通孔的导电层；由第一通孔内的籽晶层、导体层和导电层构成第一导电插塞；贯穿芯片和钝化层厚度至露出焊盘且位于第一通孔周围与第一通孔共用侧壁的第二通孔；位于芯片上、填充满第二通孔且暴露出第一导电插塞的绝缘介质层；位于第一导电插塞及其周边区域的绝缘介质层上的凸点下金属层；位于凸点下金属层上的凸点。
可选的，第一通孔的开口形状为圆形或正方形。所述第一通孔开口大小为10μm～30μm，通孔角度可为80°～90°。
可选的，所述第二通孔的形状为圆环形或方环形，环宽度为20μm～35μm。
可选的，所述绝缘介质层的材料为聚合物，在芯片上的厚度为15μm～50μm。
可选的，所述籽晶层的材料为铝或铜或其他合金，其厚度为3μm～15μm。
可选的，所述导体层的材料为锌镍叠层或其他合金，其厚度为3μm～15μm。
可选的，所述导电层材料为导电型环氧树脂。
本发明还提供一种半导体器件封装方法，包括：提供基板和芯片，所述基板上形成有粘着层，芯片基底相对面上依次形成有钝化层和焊盘；将该基板与芯片进行压合，压合后所述基板上的粘着层与芯片上的钝化层及焊盘接触；对芯片的基底面进行研磨减薄；形成贯穿芯片和钝化层厚度露出焊盘的第一通孔；在第一通孔内壁依次形成籽晶层和导体层，且于第一通孔内填充满导电层，其中籽晶层、导体层和导电层构成第一导电插塞；形成贯穿芯片和厚度至露出焊盘的第二通孔，所述第二通孔位于第一通孔周围且与第一通孔共用侧壁；在芯片上形成暴露第一导电插塞的绝缘介质层，且绝缘介质层填充满第二通孔；在第一导电插塞及其周边区域的绝缘介质层上依次形成凸点下金属层和凸点。
可选的，形成第一通孔和第二通孔的方法为等离子体刻蚀工艺。
可选的，形成绝缘介质层的方法为旋涂法或喷涂法
可选的，形成导电层的方法为旋涂法或手动刮胶法或喷涂法。
与现有技术相比，本发明具有以下优点：在第一导电插塞两侧形成第二通孔，并在第二通孔内填充满绝缘介质层，由于芯片和第一导电插塞内的导电层之间可以通过第二通孔内的绝缘介质层进行隔离绝缘，且第二通孔的宽度可以根据需要进行设定，使第二通孔内的绝缘介质层不会太薄，避免了TSV互连间形成了很高的电容，提高了半导体封装结构的电性能。
进一步，由于导电层采用导电胶为材料，因此避免了硅和导电层之间较大的热失配，使热机械应力减小。
另外，填充导电层采用旋涂法或手动刮胶法或喷涂法，减少了形成导电层的时间，降低了工艺费用。
附图说明
图1至图6是现有在封装过程中采用硅通孔技术的示意图；
图7是本发明在封装过程中采用硅通孔技术的具体实施方法流程图；
图8至图20是本发明在封装过程中采用硅通孔技术的实施例示意图。
具体实施方式
目前加工硅通孔互连结构的工艺方法为：(1)利用反应离子刻蚀-感应耦合等离子体(RIE-ICP)方法在芯片上刻蚀形成通孔；(2)用化学气相沉积(CVD)氧化物或氮化物钝化法在通孔内壁形成介电层(通常为二氧化硅)；(3)金属化通孔；(4)背面磨削晶圆。
这种工艺流程存在如下的问题：(1)在芯片和导体层之间只有一层很薄的介电层(通常为二氧化硅)，这导致在TSV互连间形成了很高的电容，有时甚至超过了标准引线键合互连方式的电容值；(2)预定厚度的导体层填充于通孔之中，由于硅和导体层之间较大的热失配，这会在热循环过程中导致很显著的热机械应力；(3)采用电镀法在通孔内形成导电层需要很长的工时，这增加了该工艺方法的费用。
为解决现有技术存在的问题，本发明提出一种在封装过程中采用硅通孔技术，具体流程如图7所示，执行步骤S11，提供基板和芯片，所述基板上形成有粘着层，芯片基底相对面上依次形成有钝化层和焊盘；执行步骤S12，将该基板与芯片进行压合，压合后所述基板上的粘着层与芯片上的钝化层及焊盘接触；执行步骤S13，对芯片的基底面进行研磨减薄；执行步骤S14，形成贯穿芯片和钝化层厚度露出焊盘的第一通孔；执行步骤S 15，在第一通孔内壁依次形成籽晶层和导体层，且于第一通孔内填充满导电层，其中籽晶层、导体层和导电层构成第一导电插塞；执行步骤S16，形成贯穿芯片和厚度至露出焊盘的第二通孔，所述第二通孔位于第一通孔周围且与第一通孔共用侧壁；执行步骤S17，在芯片上形成暴露第一导电插塞的绝缘介质层，且绝缘介质层填充满第二通孔；执行步骤S18，在第一导电插塞及其周边区域的绝缘介质层上依次形成凸点下金属层和凸点。
基于上述实施方式形成的半导体器件封装结构，包括：芯片，位于芯片上的钝化层；位于钝化层上的焊盘；贯穿芯片和钝化层厚度至露出焊盘的第一通孔；位于第一通孔内壁的籽晶层；位于籽晶层上的导体层，填充满第一通孔的导电层；由第一通孔内的籽晶层、导体层和导电层构成第一导电插塞；贯穿芯片和钝化层厚度至露出焊盘且位于第一通孔周围与第一通孔共用侧壁的第二通孔；位于芯片上、填充满第二通孔且暴露出第一导电插塞的绝缘介质层；位于第一导电插塞及其周边区域的绝缘介质层上的凸点下金属层；位于凸点下金属层上的凸点。
下面结合附图对本发明的具体实施方式做详细的说明。
图8至图20是本发明在封装过程中采用硅通孔技术的实施例示意图。如图8所示，提供一基板101，所述基板101可为裸硅片、玻璃、树脂等具有一定厚度和硬度的材料，也可为厚胶带；在基板101上涂覆有粘着层102，所述粘着层102的材料为环氧树脂胶，其作用为将基板101与晶圆粘合。同时，提供一晶圆，所述晶圆包括含有半导体器件的芯片110，在芯片110的基底相对面上覆盖有钝化层105；在钝化层105上附有焊盘100，即内部接触点，焊盘100的材料可以为铝。
如图9所示，利用键合技术将该基板101与晶圆进行压合，压合后所述基板101上的粘着层102与芯片110上的钝化层105及焊盘100接触，其中焊盘100陷入粘着层102中。
如图10所示，利用化学机械研磨技术对芯片110的基底面进行研磨减薄，使芯片110的最终厚度为20μm～150μm。在芯片110的基底面上形成光刻胶层(未示出)，经过曝光显影工艺后，在光刻胶层上定义出与焊盘100位置对应的开口图形；以光刻胶层为掩膜，沿开口图形采用等离子体刻蚀技术在芯片110至露出钝化层105，形成与焊盘100位置对应的第一通孔。
本实施例中，第一通孔的开口形状可为圆形，也可为正方形，若为圆形，其开口真径可为10μm～30μm；若为正方形，其边长可为10μm～30μm。第一通孔角度可为80°～90°。
如图11所示，去除光刻胶层后，采用等离子体刻蚀技术刻蚀掉位于第一通孔底部的钝化层105，使焊盘100暴露。
参考图12，在芯片110及第一通孔内壁沉积一层厚度为3μm～15μm的籽晶层115，所述沉积方法是金属溅镀法，籽晶层115的材料可以是铝或铜或其他合金。籽晶层115的作用为与硅的热膨胀系数匹配，因此与芯片硅具有很好的结合力。
参考图13，在籽晶层115上涂覆光刻胶层125，利用光刻技术，将第一通孔对应区域及其通孔周边20μm～50μm区域的光刻胶层125去除，在光刻胶层上定义出结构层图形。然后，采用化学电镀的方法在结构层图形以外的籽晶层115上电镀一层厚度为3μm～15μm的导体层120，所述导体层120的材料可以是锌镍叠层或其他合金；其中导体层120的作用为作为强化层增加籽晶层与后续填充的导电层的结合力。
如图14所示，用旋涂法或手动刮胶法在光刻胶层125和导体层120上形成导电层130，且将导电层130填充满第一通孔。
本实施例中，所述导电层130的材料可以是导电型环氧树脂，其中在光刻胶层125上的厚度为15μm～30μm。
本实施例中，由于导电层130采用导电胶为材料，因此避免了芯片110是硅材料和导电层之间较大的热失配，使热机械应力减小。另外，填充导电层130采用旋涂法或手动刮胶法或喷涂法，减少了形成导电层130的时间，降低了工艺费用。
如图15所示，采用化学机械研磨法去除芯片110上的导电层130、光刻胶层125、导体层120和籽晶层115，形成由第一通孔内籽晶层115和导体层120及导电层130组成的第一导电插塞。
参考图16，在芯片110的基底面上形成光刻胶层(未示出)，经过曝光显影工艺后，在光刻胶层上定义出与焊盘100位置对应且与包围第一导电插塞的开口图形；以光刻胶层为掩膜，沿开口图形采用等离子体刻蚀技术在第一导电插塞周围的芯片110和钝化层105内刻蚀形成露出焊盘100的第二通孔。然后，去除光刻胶层。
本实施例中，第二通孔的形状为圆环形或方环形，环宽度为20μm～35μm。
如图17所示，用旋涂法或喷涂法在芯片110上形成厚度为15μm～50μm的绝缘介质层135，且所述绝缘介质层135填充满第二通孔，另外覆盖第一导电插塞；绝缘介质层135可为负型光刻胶或其它高分子聚合物。经过光刻工艺后，将第一导电插塞及其周围10μm～30μm距离处的绝缘介质层去除。
本实施例中，在第一导电插塞周围形成第二通孔，并在第二通孔内填充满绝缘介质层135，由于芯片110和第一导电插塞内的导电层之间可以通过第二通孔内的绝缘介质层135进行隔离绝缘，且第二通孔的宽度可以根据需要进行设定，使第二通孔内的绝缘介质层135不会太薄，避免了TSV互连间形成了很高的电容，提高了半导体封装结构的电性能。
参考图18，采用溅镀法在绝缘介质层135和第一导电插塞上形成厚度为3μm～5μm的金属层，所述金属层的材料为铝或铜。在金属层上涂覆光刻胶层(未示出)，经过曝光显影工艺后，在第一导电插塞对应区域及其周边20μm～50μm区域的光刻胶层上定义出凸点下金属层图形；以光刻胶层为掩膜，沿凸点下金属层图形刻蚀金属层，形成凸点下金属层140。然后，去除光刻胶层。
如图19所示，采用钢板印刷技术、电镀锡球工艺或锡球植球工艺在凸点下金属层140上形成凸点145。
本实施例中，凸点145的材料为共熔锡铅合金、高铅锡铅合金，锡银合金或锡银铜合金等。
除上述实施例外，可根据封装需要如图20所示，移除基板及其基板上的粘着层。
除上述实施例描述以外，关于形成第一导电插塞和第二通孔的顺序可以互换。可以在芯片110内先形成第二通孔后，在同一焊盘上的第二通孔内形成与之共用侧壁的第一导电插塞，具体形成工艺在此不再赘述。
基于上述实施例形成的包含硅通孔的半导体器件封装结构包括：芯片110；钝化层105，位于芯片110的基底相对面上；焊盘100，位于钝化层105上，其材料可以为铝；第一通孔，由芯片110基底面始贯穿芯片110和钝化层105厚度至露出焊盘100；籽晶层115，位于第一通孔内壁，其材料可以是铝、铜或者铝铜合金，作用为与硅的热膨胀系数匹配，因此与芯片硅具有很好的结合力；导体层120，位于籽晶层115上，其材料可以是铜，作用为作为强化层增加籽晶层与后续填充的导电层的结合力；导电层130，填充满第一通孔，由第一通孔内的籽晶层115、导体层120和导电层130构成第一导电插塞；第二通孔，贯穿芯片110和钝化层105厚度至露出焊盘100且位于第一通孔周围与第一通孔共用侧壁；绝缘介质层135，位于芯片110上、填充满第二通孔且暴露出第一导电插塞；凸点下金属层140，第一导电插塞上及其周边20μm～50μm区域的绝缘介质层135上；凸点145，位于凸点下金属层140上。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体器件封装结构，包括：芯片，位于芯片上的钝化层，位于钝化层上的焊盘，贯穿芯片和钝化层厚度至露出焊盘的第一通孔，位于第一通孔内壁的籽晶层，位于籽晶层上的导体层，填充满第一通孔的导电层，由第一通孔内的籽晶层、导体层和导电层构成第一导电插塞；其特征在于，还包括：贯穿芯片和钝化层厚度至露出焊盘且位于第一通孔周围与第一通孔共用侧壁的第二通孔，位于芯片上、填充满第二通孔且暴露出第一导电插塞的绝缘介质层，位于第一导电插塞及其周边区域的绝缘介质层上的凸点下金属层，位于凸点下金属层上的凸点，所述导电层材料为导电型环氧树脂，所述导体层的材料为锌镍叠层，其厚度为3μm～15μm。
2.根据权利要求1所述半导体器件封装结构，其特征在于，第一通孔的开口形状为圆形或正方形。
3.根据权利要求2所述半导体器件封装结构，其特征在于，所述第一通孔开口大小为10μm～30μm，通孔角度为80°～90°。
4.根据权利要求1所述半导体器件封装结构，其特征在于，所述第二通孔的形状为圆环形或方环形，环宽度为20μm～35μm。
5.根据权利要求1所述半导体器件封装结构，其特征在于，所述绝缘介质层的材料为聚合物，在芯片上的厚度为15μm～50μm。
6.根据权利要求1所述半导体器件封装结构，其特征在于，所述籽晶层的材料为铝或铜，其厚度为3μm～15μm。
7.一种形成权利要求1半导体器件封装结构的封装方法，其特征在于，包括：
提供基板和芯片，所述基板上形成有粘着层，芯片基底相对面上依次形成有钝化层和焊盘；
将该基板与芯片进行压合，压合后所述基板上的粘着层与芯片上的钝化层及焊盘接触；
对芯片的基底面进行研磨减薄；
形成贯穿芯片和钝化层厚度露出焊盘的第一通孔；
在第一通孔内壁依次形成籽晶层和导体层，且于第一通孔内填充满导电层，其中籽晶层、导体层和导电层构成第一导电插塞；
形成贯穿芯片厚度至露出焊盘的第二通孔，所述第二通孔位于第一通孔周围且与第一通孔共用侧壁；
在芯片上形成暴露第一导电插塞的绝缘介质层，且绝缘介质层填充满第二通孔；
在第一导电插塞及其周边区域的绝缘介质层上依次形成凸点下金属层和凸点，所述导电层材料为导电型环氧树脂，所述导体层的材料为锌镍叠层，其厚度为3μm～15μm。
8.根据权利要求7所述半导体器件封装方法，其特征在于，形成第一通孔和第二通孔的方法为等离子体刻蚀工艺。
9.根据权利要求7所述半导体器件封装方法，其特征在于，形成绝缘介质层的方法为旋涂法或喷涂法。
10.根据权利要求7所述半导体器件封装方法，其特征在于，形成导电层的方法为旋涂法或手动刮胶法或喷涂法。
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