CN101399285B - 场效应晶体管、半导体芯片及半导体装置 - Google Patents

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Abstract

本发明提供一种均匀性及生产性高、并且作为高频性能，噪声指数小且相关增益大的场效应晶体管(FET)、具有该FET的半导体芯片及半导体装置。本发明的FET(1)在GaAs半导体基板(2)上层叠i形GaAs缓冲层(3)、i形InGaAs二维电子气体层(4)、和n形AlGaAs电子供给层(5)，在n形AlGaAs电子供给层(5)上具有线状地欧姆接触的栅电极(12)，从栅电极(12)的两侧离开并且在n形AlGaAs电子供给层(5)上层叠n形InGaP蚀刻停止层(6)，并接着在同等程度的横向位置上层叠n形GaAs接触层(7)，在n形GaAs接触层(7)上，作为从接触层(7)的端部离开并带状地欧姆接触的电极，在各侧具有源电极(9)和漏电极(10)。

Description

场效应晶体管、半导体芯片及半导体装置
技术领域
本发明涉及一种肖特基接合栅(Schottky-coupled-gate)型场效应晶体管，特别是涉及在砷化镓基板上形成的场效应晶体管。此外，本发明涉及具有该场效应晶体管的半导体芯片、及具有该半导体芯片的半导体装置。
背景技术
随着卫星广播、微波通信的普及，在接收信号的高频放大电路的初级使用的低噪声的放大元件的需要增高。特别是在10GHz程度的频率的卫星广播值，主要使用在砷化镓(GaAs)基板上形成的场效应晶体管(FET/Field Effect Transistor)。
在这种半导体元件中，在输入的初级对来自天线等的微弱的高频信号进行放大时，要求半导体元件自身尽量不产生新的噪声。即，要求噪声指数(NF/Noise Figure)小的半导体元件。在此，噪声指数是指，输出端子中的信号成分和噪声成分的功率比相对于输入端子中的信号成分和噪声成分的功率比的倍率、即噪声成分的增加率，表示放大电路内的半导体元件增加的噪声。此外，作为半导体元件的评价指数，使用在某偏压条件下调整输入输出的阻抗而使噪声指数NF最小的最小噪声指数NFmin、和作为此时的功率增益的相关增益(Ga/associatedgain)。并且，两者的值用常用对数的单位dB表示。
在作为放大电路的半导体元件的FET中，为了缩小最小噪声指数NFmin，要求增大互导gm，并减小作为寄生成分的栅电容Cgs、栅极串联电阻Rg、源极串联电阻Rs。特别是，电阻成分为热噪声源。此外，作为放大率的功率增益或相关增益要求提高截止频率ft、并减小作为漏电流的饱和性的漏极电导gd。为了提高截止频率ft，而增大互导gm并减小栅电容Cgs，因此缩小栅极长度Lg较为有效。为了增大互导gm，要求缩小栅极长度Lg、并提高沟道半导体层的载流子迁移率。
在专利文献1中公开了作为低噪声FET的初期技术的高电子迁移率晶体管(HEMT/High Electron Mobility Transistor)。专利文献1所述的半导体装置在半导体基板上设置：形成异质连接的高电阻的单一半导体沟道层及电子亲和力小于该单一半导体沟道层并且掺杂有杂质的半导体层；设置在该半导体层上的栅电极；形成在该栅电极的两侧的源电极和漏电极。在专利文献1示出了，在这种半导体装置中，在异质连接的界面附近、例如n形的AlGaAs层和无掺杂(i形)的GaAs层的界面附近的i形GaAs层内电子迁移率高的二维电子气体(2DEG/two-dimensional electron gas)被感应。通过该半导体装置开始向低噪声FET的应用，增大互导gm，实现噪声指数NF小的半导体元件。
图25表示非专利文献1所述的场效应晶体管的简要剖视图。图25所述的场效应晶体管501在半绝缘性GaAs基板502上设置作为缓冲层的无掺杂(i形)GaAs层503、作为沟道层的无掺杂(i形)InGaAs层504、作为间隔层的无掺杂(i形)AlGaAs层505、作为电子供给层的n形AlGaAs层506、以及作为接触层的n形GaAs层507。该场效应晶体管也被称为假晶型(Pseudomorphic)HEMT。在具有n形AlGaAs层506和i形InGaAs层504的失真的异质连接界面中，与i形GaAs层的情况相比，获得更高的电子迁移率。在应用了该更高的电子迁移率的低噪声FET中，最小噪声指数NFmin变小且相关增益Ga增大，性能得到提高。此外，在图25中设置肖特基接触的栅电极510，以与凹陷到n形AlGaAs电子供给层506的中途的凹槽的面接触。在栅电极510的两边、在剩余的n形GaAs接触层507上设置欧姆接触的源电极508及漏电极509。
说明图25所述的场效应晶体管的制造方法。首先，通过分子束外延生长法(MBE/Molecular Beam Epitaxy)或金属有机化学气相外延生长法(MOVPE/Metal Organic Vapor Phase Epitaxy)，在GaAs基板502上依次生长无掺杂(i形)GaAs缓冲层503、无掺杂(i形)InGaAs沟道层504、无掺杂(i形)AlGaAs间隔层505、n形AlGaAs电子供给层506、n形GaAs接触层507。
作为FET的制造方法，首先通过台面蚀刻等对在GaAs基板上外延生长的n形AlGaAs电子供给层506和n形GaAs接触层507的导电性半导体层进行元件分离。接下来，在剩余的导电性半导体层的区域上形成相对的一对欧姆电极。此外，在基板上的一部分上准备具有欧姆电极的引出焊盘端子的监视器元件，以能够通过使一对欧姆电极与金属针抵接来测定电流。接着，在一对欧姆电极之间以横切剩余的导电性半导体层区域的方式形成具有细小开口部的光刻胶膜。然后，利用蚀刻液挖掘到n形AlGaAs电子供给层506的中途，形成凹槽。反复进行这种时刻，直至在监视器元件的焊盘端子间流动的电流处于预定的电流值的范围内为止。接下来，成为预定的电流值后，在开口部上蒸镀铝(Al)等肖特基金属，用有机溶剂溶解光刻掩模，实施剥离(Lift-Off)处理，在凹槽上形成栅电极510。此外，在栅电极两侧的n形GaAs接触层507上形成的欧姆电极成为源电极508和漏电极509。这样形成基本的FET结构。
凹槽的蚀刻液主要使用硫酸或磷酸、过氧化氢溶液、和纯水的稀释液。通过该蚀刻液，能够以相同的蚀刻速度各向同性地蚀刻GaAs及AlGaAs。另一方面，在凹槽的形成中使用干式蚀刻时，会存在对半导体层的损伤，从而制造低噪声FET时优选使用湿式蚀刻。
但是在湿式蚀刻中，很难将AlGaAs层作为蚀刻停止层。因此，在专利文献2所述的场效应晶体管中，通过使用InGaP层作为停止层，来控制湿式蚀刻。
图26表示专利文献2所述的场效应晶体管的简要剖视图。基于制造方法说明专利文献2所述的场效应晶体管(FET)511。FET511所使用的外延基板，例如利用金属有机化学气相生长法(MOVPE)堆积在半绝缘性GaAs基板512上。在半绝缘性GaAs基板512上依次外延生长无掺杂(i形)GaAs或无掺杂(i形)AlGaAs缓冲层513、n形AlGaAs电子供给层(下层)514、无掺杂(i形)InGaAs沟道层515、n形AlGaAs电子供给层(上层)516、无掺杂(i形)AlGaAs肖特基层517、n形InGaP接触下层518、及n形GaAs接触上层519。
接下来，例如使用硫酸和过氧化氢溶液(H2SO4-H2O2-H2O)类蚀刻液，形成贯通n形GaAs接触上层519的第一凹槽开口。此时，该蚀刻液几乎没有蚀刻n形InGaP接触下层518，因此在贯通n形GaAs接触上层519而露出了n形InGaP接触下层518的表面的时刻，自动停止第一凹槽开口在深度方向的蚀刻。接着，在形成了光刻胶膜后，例如使用稀释盐酸(HCl-H2O)类蚀刻液，在第一凹槽开口的内部形成具有比第一凹槽开口的宽度窄的宽度的第二凹槽开口。此时，该蚀刻液几乎没有蚀刻GaAs或AlGaAs，因此在贯通n形InGaP接触下层518而露出了无掺杂AlGaAs肖特基层517的表面的时刻，自动停止第二凹槽开口在深度方向的蚀刻。接下来在第二凹槽开口的底部露出的无掺杂AlGaAs肖特基层517的表面上形成栅电极522。最后，在夹着该栅电极522及第一凹槽开口的两侧的n形GaAs接触上层519的表面上形成了源电极520及漏电极521后，通过热处理形成欧姆接触。
图27表示专利文献3所述的场效应晶体管的简要剖视图。此外，在专利文献3所述的场效应晶体管531中也是利用n形InGaP接触层534作为湿式蚀刻的停止层。但是，与专利文献2不同的是，栅电极538的底面与n形AlGaAs电子供给层533接触，侧面与n形InGaP接触层534接触，栅电极538的下部被埋入。此外，在n形AlGaAs电子供给层533的下方设置无掺杂(i形)GaAs或InGaAs的沟道层532，在n形InGaP接触层534的上方设置n形GaAs接触层535，在其各侧的上方设置源电极536及漏电极537。
在专利文献4及专利文献5中公开了以下结构：作为改善噪声特性及增益特性的场效应晶体管(半导体装置)的布线结构，使漏极布线经由间隙越过源极布线上方(空气桥方式)，从而降低交叉的布线间的寄生电容。
在专利文献6中公开了以下方法来作为具有较浅欧姆接触的半导体装置的制造方法：在较薄的镍(Ni)膜上堆积AuGe膜和Au膜，进行合金化的热处理。
在专利文献7中公开了如下异质连接场效应晶体管：在n形AlGaAs层和i形InGaAs层的界面中，插入厚度2nm的较薄的i形GaAs层作为间隔层，提高了二维电子气体的电子迁移率。
在专利文献8中公开了中空结构的模制封装，在专利文献9中公开了半导体装置用的模制罩。
专利文献1：JP特开昭56-94780号公报
专利文献2：JP特开平7-335867号公报(图1)(相关：JP特许第2581452号公报)
专利文献3：JP特开平8-340012号公报(图1)(相关：JP特许第2685032号公报)
专利文献4：JP特开平4-96339号公报(相关：JP特许第2626209号公报)
专利文献5：JP特开平5-211179号公报(相关：JP特许第2822739号公报)
专利文献6：JP特开平3-231424号公报(相关：JP特许第2611474号公报)
专利文献7：JP特开平6-163599号公报(相关：JP特许第2755076号公报)
专利文献8：JP特开2002-334944号公报
专利文献9：JP特开平9-213827号公报(相关：JP特许第2755244号公报)
非专利文献1：德田博邦：“
Figure G2008101662742D0006093853QIETU
音HEMT—その特性をめるもの—(低噪声HEMT—决定其特性的因素—)”(在239～260页引用了243页的图9.6(b))；(论文集)半导体研究35卷.化合物半导体的结晶生长和评价；编者：西澤潤一；发行所：株式会社工业调查会；发行日：1991年8月5日；ISBN4-7693-1089-7C3055
发明内容
对本发明进行以下分析。本发明所要解决的技术问题如下所示。
在非专利文献1(图25)所述的场效应晶体管昭的凹槽的蚀刻中，需要在通过监视器元件的电流测定来确认蚀刻深度的同时进行处理。因此，需要反复进行蚀刻和电流测定，生产性差。此外，根据这种蚀刻，晶圆面内的均匀性、晶圆面间的再现性都不是很好，栅极阈值电压等FET特性不稳定。
在专利文献2及专利文献3所述的场效应晶体管中，以大振幅的输出放大为目的，采用了2段挖掘(2段凹槽)、及栅极埋入的结构。因此，FET结构变得复杂，并且为了成为2段凹槽需要在每一段进行光刻胶膜。但是，在卫星广播、微波通信等所使用的低噪声FET中，要求低价格，因此优选FET的结构及制造方法简易。此外，作为通用的微波带的放大元件，不仅追求低噪声特性，而且追求适度的高频性能、以及低廉的价格。即，专利文献2及3所述的场效应晶体管难以满足该要求。
在卫星广播、微波通信等领域中，追求通过均匀性、生产容易性及生产性高的方法来获得噪声指数NFmin小且相关增益Ga大的场效应晶体管、或者具有适度的高频性能的场效应晶体管。
根据本发明的第一方式，提供一种场效应晶体管，在包含镓和砷的GaAs半导体基板上层叠：i形GaAs层，作为缓冲层，包含镓和砷，不含载流子杂质；i形InGaAs层，作为二维电子气体层，包含铟、镓和砷，不含载流子杂质；和n形AlGaAs层，作为电子供给层，包含铝、镓和砷，并含有n形载流子杂质，在作为电子供给层的n形AlGaAs层上具有线状地欧姆接触的栅电极，从栅电极的两侧离开且在作为电子供给层的n形AlGaAs层上进一步层叠n形InGaP层，该n形InGaP层作为蚀刻停止层，包含铟、镓和磷，并含有n形载流子杂质，接着在同等程度的横向位置上层叠n形GaAs层，该n形GaAs层作为接触层，包含镓和砷，并含有n形载流子杂质，在作为接触层的n形GaAs层上，作为从接触层的端部离开并带状地欧姆接触的电极，在各侧具有源电极和漏电极。
根据本发明的第二方式，提供一种半导体芯片，为四边形，具有场效应晶体管、元件分离区域、输入端子、接地端子和输出端子，场效应晶体管，在包含镓和砷的GaAs半导体基板上层叠：i形GaAs层，作为缓冲层，包含镓和砷，不含载流子杂质；i形InGaAs层，作为二维电子气体层，包含铟、镓和砷，不含载流子杂质；和n形AlGaAs层，作为电子供给层，包含铝、镓和砷，并含有n形载流子杂质，在作为电子供给层的n形AlGaAs层上具有线状地欧姆接触的栅电极，从栅电极的两侧离开且在作为电子供给层的n形AlGaAs层上进一步层叠n形InGaP层，该n形InGaP层作为蚀刻停止层，包含铟、镓和磷，并含有n形载流子杂质，接着在同等程度的横向位置上层叠n形GaAs层，该n形GaAs层作为接触层，包含镓和砷，并含有n形载流子杂质，在作为接触层的n形GaAs层上，作为从接触层的端部离开并带状地欧姆接触的电极，在各侧具有源电极和漏电极，将场效应晶体管作为至少一个元件区域形成，元件分离区域与该元件区域电绝缘，输入端子与栅电极电连接，接地端子与源电极电连接，输出端子与漏电极电连接，其中，在元件分离区域中、并且在四边形的半导体芯片中的边或角的四个端部中，在相对的两个端部上配置输入端子和输出端子以使该输入端子和输出端子相对，在另外的相对的端部上至少配置一个接地端子。
根据本发明的第三方式，提供一种半导体装置，具有半导体芯片，该半导体芯片，为四边形，具有场效应晶体管、元件分离区域、输入端子、接地端子和输出端子，场效应晶体管，在包含镓和砷的GaAs半导体基板上层叠：i形GaAs层，作为缓冲层，包含镓和砷，不含载流子杂质；i形InGaAs层，作为二维电子气体层，包含铟、镓和砷，不含载流子杂质；和n形AlGaAs层，作为电子供给层，包含铝、镓和砷，并含有n形载流子杂质，在作为电子供给层的n形AlGaAs层上具有线状地欧姆接触的栅电极，从栅电极的两侧离开且在作为电子供给层的n形AlGaAs层上进一步层叠n形InGaP层，该n形InGaP层作为蚀刻停止层，包含铟、镓和磷，并含有n形载流子杂质，接着在同等程度的横向位置上层叠n形GaAs层，该n形GaAs层作为接触层，包含镓和砷，并含有n形载流子杂质，在作为接触层的n形GaAs层上，作为从接触层的端部离开并带状地欧姆接触的电极，在各侧具有源电极和漏电极，将场效应晶体管作为至少一个元件区域形成，元件分离区域与该元件区域电绝缘，输入端子与栅电极电连接，接地端子与源电极电连接，输出端子与漏电极电连接，其中，在元件分离区域中、并且在四边形的半导体芯片中的边或角的四个端部中，在相对的两个端部上配置输入端子和输出端子以使该输入端子和输出端子相对，在另外的相对的端部上至少配置一个接地端子，在该半导体装置中，在中空封装中收纳半导体芯片，该中空封装由树脂或陶瓷形成并且是内部中空的容器，从中空封装的内部向外引出四个端子引线，半导体芯片的至少三个端子和四个端子引线以一个端子与至少一个端子引线对应的方式通过金属线电连接。
根据本发明的第四方式，提供一种半导体装置，具有半导体芯片，该半导体芯片，为四边形，具有场效应晶体管、元件分离区域、输入端子、接地端子和输出端子，场效应晶体管，在包含镓和砷的GaAs半导体基板上层叠：i形GaAs层，作为缓冲层，包含镓和砷，不含载流子杂质；i形InGaAs层，作为二维电子气体层，包含铟、镓和砷，不含载流子杂质；和n形AlGaAs层，作为电子供给层，包含铝、镓和砷，并含有n形载流子杂质，在作为电子供给层的n形AlGaAs层上具有线状地欧姆接触的栅电极，从栅电极的两侧离开且在作为电子供给层的n形AlGaAs层上进一步层叠n形InGaP层，该n形InGaP层作为蚀刻停止层，包含铟、镓和磷，并含有n形载流子杂质，接着在同等程度的横向位置上层叠n形GaAs层，该n形GaAs层作为接触层，包含镓和砷，并含有n形载流子杂质，在作为接触层的n形GaAs层上，作为从接触层的端部离开并带状地欧姆接触的电极，在各侧具有源电极和漏电极，将场效应晶体管作为至少一个元件区域形成，元件分离区域与该元件区域电绝缘，输入端子与栅电极电连接，接地端子与源电极电连接，输出端子与漏电极电连接，其中，在元件分离区域中、并且在四边形的半导体芯片中的边或角的四个端部中，在相对的两个端部上配置输入端子和输出端子以使该输入端子和输出端子相对，在另外的相对的端部上至少配置一个接地端子，在该半导体装置中，还具有在正面形成有电路的布线的、树脂或陶瓷的电路基板，以使半导体芯片中形成有元件分离区域的面与电路基板相对的方式，将输入端子、接地端子、输出端子分别与电路基板的布线电连接，并使半导体芯片和电路基板之间为中空。
根据本发明，使用湿式蚀刻的停止层实现1段切口(1段凹槽)的结构，因此生产性好，FET特性的均匀性好。此外，FET的沟道层通过半导体层的外延生长技术而高精度地管理，该精度使FET的电特性提高。此外，通过使用蚀刻停止层，不需要在测定监控元件下的电流值的同时反复挖掘调整深度，因此可以提高生产性及FET特性的精度。
此外，不使用蚀刻停止层的挖掘是各向同性的，无法独立地控制横向的侧面蚀刻，但在本发明的FET中，通过使用蚀刻停止层，可以独立地控制横向的侧面蚀刻。即，可以控制栅电极和接触层的间隔，因此可以进行调整以获得高频性能。此外，利用了蚀刻停止层的向横向的侧面蚀刻，是微细间隙内的微量蚀刻，因此与从开口垂直地挖掘相比，蚀刻时间下的控制下、再现性良好。
进而，作为蚀刻停止层使用n形InGaP层，但n形InGaP层的肖特基接触的势垒高度为约0.7eV，低于n形AlGaAs层的约1.0eV，该差异也反映到栅极的顺方向电压、逆耐压。在本发明的FET中，将作为最初的蚀刻停止层的n形InGaP层用其他的蚀刻液除去，使下一个n形AlGaAs层作为蚀刻停止层露出，并使栅电极与n形AlGaAs层接触，从而可以良好地确保栅极的顺方向电压。
另一方面，在作为欧姆电极的源电极即漏电极之下，在作为接触层的n形GaAs层的下方插入了作为蚀刻停止层的n形InGaP层。该n形InGaP层的厚度为2～20nm左右、是蚀刻停止层发挥作用的程度的厚度，通过高浓度的n形地掺杂，可以减少作为异质势垒的接触电阻。
附图说明
图1是本发明的第一实施方式的场效应晶体管的简要剖视图。
图2是表示本发明的第一实施方式的场效应晶体管的其他方式的简要剖视图。
图3是本发明的第一实施方式的半导体芯片的简要俯视图。
图4是图3所示的半导体芯片中央的FET区域的部分放大图。
图5是从图4省略了各焊盘及通孔等的图示的部分放大图。
图6是空气桥布线的简要剖视图。
图7是表示本发明的第一实施方式的场效应晶体管的其他方式的简要剖视图。
图8是表示本发明的第一实施方式的场效应晶体管的其他方式的简要剖视图。
图9是表示本发明的第一实施方式的场效应晶体管的其他方式的简要剖视图。
图10是用于说明本发明的场效应晶体管的制造方法的简要工序图。
图11是在第一实施方式这形成的栅电极剖面的电子显微镜照片。
图12是用于说明本发明的场效应晶体管的其他的制造方法的简要工序图。
图13是本发明的第二实施方式的场效应晶体管的简要剖视图。
图14是本发明的第三实施方式的场效应晶体管的简要剖视图。
图15是本发明的第四实施方式的场效应晶体管的简要剖视图。
图16是本发明的第五实施方式的场效应晶体管的简要剖视图。
图17是本发明的第六实施方式的场效应晶体管的简要剖视图。
图18是图17的A-A线的简要剖视图。
图19是本发明的第七实施方式的半导体装置的简要俯视图。
图20是图19的B-B线的简要剖视图。
图21是本发明的第八实施方式的半导体装置的简要俯视图。
图22是图21的C-C线的简要剖视图。
图23是本发明的第九实施方式的半导体芯片的简要俯视图。
图24是搭载了图23所示的半导体芯片的半导体装置的简要俯视图。
图25是背景技术的场效应晶体管的简要剖视图。
图26是背景技术的场效应晶体管的简要剖视图。
图27是背景技术的场效应晶体管的简要剖视图。
具体实施方式
(第一实施方式/FET的简要的剖面结构)
首先简要说明本发明的第一实施方式的场效应晶体管。详细结构在之后说明。图1表示本发明的第一实施方式的场效应晶体管的简要剖视图。场效应晶体管(FET)1，在作为半导体基板的高电阻半绝缘性GaAs基板2上设置作为缓冲层的i形GaAs层3、作为二维电子气体层的i形InGaAs层4、作为电子供给层的n形AlGaAs层5、作为蚀刻停止层的n形InGaP层6、以及作为接触层的n形GaAs层7。源电极9及漏电极10在形成于n形GaAs层7上的欧姆合金层8上形成。此外，在源电极9和漏电极10之间形成到达n形AlGaAs层5的凹部(凹槽)。在凹槽14中露出的n形AlGaAs层5上，经由肖特基性金属层11形成栅电极12。FET1的表面由SiN等较薄的保护绝缘膜13覆盖。另外，作为表示化合物半导体层的元素记号，Ga为镓，Al为铝，In为铟，As为砷，P为磷。在元素周期表中，Al、Ga和In为IIIB族，P和As为VB族。另外，i形InGaAs层4有时也如背景技术的专利文献那样被称为“沟道层”，但由于通过栅极电压，作为电子供给层的n形AlGaAs层5中也有电流流动，作为沟道发生作用，因此在以下的说明中称为“二维电子气体层”。
在本发明的FET1中，栅电极12的凹槽14为1段形状。即，n形InGaP层6和n形GaAs层7并不形成台阶，n形InGaP层6和n形GaAs层7的侧面一致，形成1段凹槽。从而，与具有2段凹槽结构的FET相比，可以简化制造工序，提高生产性。
此外，在本发明的FET1中，栅电极12和n形InGaP层6不接触。即，栅电极离开n形InGaP层6和n形GaAs层7预定的距离而形成。根据该结构，例如在栅极阈值电压以负消耗(Depletion)型为-1.0V左右时，栅极电压在-0.4V前后时，互导gm最大，即在该附近最小噪声指数NFmin最小，可以获得高的相关增益Ga。此时的漏极偏压条件例如为2.0V、10mA。
使半导体表面与肖特基性金属的电极接触并施加了0V的电位时，产生与该情况相同程度的表面耗尽层。因此，在1段凹槽的栅极结构中如果栅电极12的旁边存在间隙，则在该间隙的半导体表面上产生表面耗尽层。此时，即使使栅电极12的电压为正，使在栅极下产生的耗尽层变薄并上升，但由于在栅电极12的两侧延伸的表面耗尽层较厚，限制了在沟道导电层中流动的沟道电流，因此在栅极电位下的控制下变差。另一方面，使栅极电压为负而增厚并延伸栅极的耗尽层，使其比栅极旁边的表面耗尽层长时，可以控制沟道电流。因此，栅极阈值电压为约-1.0V时，栅极电压为约-0.4附近的情况下，放大率增高，噪声指数NF也减小，从而成为可以发挥性能的条件。此外，通过表面耗尽层一致漏电流相对于栅极电压的增加，使互导gm基本固定，优选作为追求线性放大性能的模拟放大元件。
此外，作为在栅电极12的旁边伸出的表面耗尽层的效果，在栅极电压为-0.4V左右、栅电极12的耗尽层从栅电极12旁边的表面耗尽层伸出的状态下，栅极电压12旁边较小伸出的表面耗尽层使由漏极电压产生的电场集中在栅电极12的耗尽层之下的情况分散而减弱。从而可以提高漏极耐压，漏电流的饱和性变得更好，可以减小漏极电导gd。
接下来简单说明凹槽14底部中的栅电极12和接触层6的间隔(接触间隔)与电特性的依赖性。接触间隔取决于蚀刻时间，随着侧面蚀刻的推进而变大。作为漏电流相对于漏极电压的饱和性，接触间隔比0.10μm越大，漏电流的饱和性越好。接触间隔小于0.10μm时、例如为0.05～0.08μm时，漏电流的饱和性不均匀而变差，即使栅极电压Vgs＝0V时的漏电流Idss也有较大波动。漏电流的饱和性变差时，即漏极电导gd变大时，功率增益、最大振荡频率fmax下降。此外，接触间隔大于0.3μm时，最小噪声指数NFmin及相关增益Ga下降。另一方面，漏极耐压随着接触间隔变大而增高。
本发明的FET1以初级放大用的低噪声特性为第一目的，但由于FET结构简单时FET特性的均匀性好，因此也可以作为中间级放大用的地价格的FET提供。此时，低噪声特性的要求变弱，需要适度的高频放大特性、以及提高漏极耐压。为了提高漏极耐压，可以将作为电子供给层的n型AlGaAs层5的载流子浓度设定得低于低噪声用的，并且将在0.1μm～1μm左右的范围内适当设定接触间隔。此外，源极侧和漏极侧的接触间隔无需相同，可以如图2所示为以下非对称的结构：为了提高漏极耐压而增大漏极侧的接触间隔，为了减小源极串联电阻而减小源极侧的接触间隔。此外，在作为包含从初级到中间级的多级放大电路的单片微波集成电路(MMIC)中，可以适当设定结构的各个条件以使低噪声特性和漏极耐压折中。
(第一实施方式/半导体芯片的俯视结构)
接下来具体说明应用了本发明的FET1的半导体芯片。图3表示具有本发明的FET的半导体芯片的简要俯视图。在半导体芯片21中，在半导体基板上至少设置一个作为基本元件的FET1。例如，半导体芯片21为约300μm(＝0.3mm)见方，在半导体芯片21的中央配置FET区域。
半导体芯片21在附图上，在下侧中央具有作为输入端子的栅极焊盘26，在其下层具有栅极布线(栅电极焊盘)27，并具有从此处向上方延伸出4个的栅电极12。栅极焊盘26经由层间绝缘膜的通孔28f与栅极布线27电连接。此外在附图上，在中央上侧具有作为输出端子的漏极焊盘24a，并具有从此处向下方延伸出2个的漏极布线24b，在其下层具有漏电极10a、10b。此外，在漏极焊盘24a的下方具有漏电极焊盘25。漏电极焊盘25与漏电极10a同时形成。并且，漏极布线24b和漏电极10a、漏极焊盘24a和漏电极焊盘25，经由通孔28d、28e电连接。另外，漏电极焊盘25是为了确保漏极焊盘24a与半导体基板的紧贴而设置的。此外在附图上，在左右及中央具有作为接地端子的源极焊盘22a～22c，在其下层具有源电极9和与之连接的源极布线(源电极焊盘)23。源极焊盘22a～22c和源极布线23经由通孔28a～28c电连接。源极布线23是使左右部分和中央部分连续而形成。此外，源极焊盘22a、22b为了接地，而以能在多个部位引线接合的方式形成较大宽度。
图4表示图3所示的半导体芯片21中央的FET区域的部分放大图。图5为了着眼于FET结构，而表示从图4省略了上层的各焊盘、通孔等的图示的部分放大图。图4及图5表示作为FET区域的元件区域29。其中，源极布线23、漏电极10a，10b、漏电极焊盘25、栅电极12及栅极布线27，通过第一布线层形成。栅极焊盘26、源极焊盘22a～22c、漏极焊盘24a及漏极布线24b通过第二布线层形成。
元件区域29，对在高电阻的半绝缘性半导体基板上外延生长的半导体的导电层，通过使其外侧高电阻化，而元件分离为长方形状。作为高电阻化的方法，包括导电层的蚀刻除去、或离子注入的缺陷引起的高电阻化等。
在图4中，漏电极10a、10b以横跨元件区域29的方式欧姆接触，位于从漏极焊盘24伸出的2个漏极布线24b的下方，经由通孔28d连接。此外，与源电极9连接的源极布线23在左右方向上延伸以与在上下方向上延伸的漏极布线24b交叉，元件区域29的两端的区域也被形成为作为源电极9连接。并且，源极布线23经由通孔28a、28b、28c与上方的源极焊盘22a～22c连接。此外，在位于2个漏极布线24b之间并以横跨元件区域29的方式欧姆接触的源极布线23(源电极9)的上方，为了降低电阻，也形成源极焊盘(布线)22c。
在该实施方式中，将较少的布线层兼用作FET的电极和布线，因此补充用语的使用方法。在FET的元件区域29内将最下方布线层(第一布线层)称为“电极”，在其外侧的元件分离区域的上方称为“布线”。最下方布线层的上方的布线层(第二布线层)中，将经由通孔(贯通孔)与电极部连接的部分也称为“布线”。作为用于与外部电连接的“端子”，将最上方布线层的较宽部分称为“焊盘”。在最上方布线层(第二布线层)的较宽的焊盘部的下侧以同样的形状设置在与电极相同的最下方布线层(第一布线层)上的部分，称为“电极焊盘”。
在图5中，栅极布线27是将作为栅电极12的4个细的布线以横跨元件区域29的方式形成在源电极9和漏电极10b之间。栅电极12的前端位于元件区域29外的元件分离区域上，变粗。在图中，前端部分为方形(四边形)，但也可以为圆形。此外，也可以在元件区域29的两端使栅电极12变宽为楔状(三角形状)而变粗。此外，也可以使栅电极的前端不变粗而以相同的横向宽度结束。作为栅电极12的尺寸示例，例如使位于元件区域29上的1个栅电极12的长度(栅极宽度)为50μm，使4个的总的栅极宽度为200μm。
在栅电极12中，作为栅极宽度的栅电极12的长度越短，向前端供电的电阻越小。但是，为了保持总的栅极宽度，需要增加栅极个数。作为增大栅极宽度的方法，配置为使多个线状的栅电极并列，在多个场效应晶体管构成单位内的相邻的两个场效应晶体管构成单元中，共享源电极及漏电极中的任一个电极。此时，元件区域29在横向变宽，向各栅电极12供电的布线部等的面积增大，寄生电容增大。因此，为了确保高频性能，调整分割的栅电极12的个数。另外，栅极宽度、栅电极的个数及芯片尺寸不限于上述说明，可以根据用途、要求的性能来适当调整。
在作为第二布线层的栅极焊盘26、源极焊盘22a～22c、漏极焊盘24a、漏极布线24b、和作为第一布线层的栅极布线27、源极布线23、漏电极焊盘25、漏电极10a，10b之间，形成兼用作层间绝缘膜和FET的保护膜的保护绝缘膜。第一布线层和第二布线层通过通孔28a～28f电连接。通孔28a～28f的开口图形，形成得比各焊盘的图形及各电极的图形稍小。此外，第一层布线使用了欧姆电极的布线层，但也可以使用栅电极的布线层。此时，与栅电极同时形成的第一层布线和欧姆电极，经由第二层布线(第二布线层)连接。
在此，对第二层的漏极布线24b和第一层的源极布线23的交叉进行说明。交叉部分，通过将聚酰亚胺树脂膜、BCB(Benzocyclobutene)树脂膜等低介电常数的层间绝缘膜、或氧化硅(SiO2)膜形成得较厚，或者利用空气桥(air-bridge)方式将在欧姆布线上经过的漏极布线24b抬起，使下侧为中空，来降低布线交叉的寄生电容。以下对后者的空气桥布线的方式进行说明。
图6表示空气桥布线的简要剖视图。是在图4的俯视图中在横向延伸的源极布线23上中空地抬起漏极布线，并连接漏电极10a和漏电极焊盘25的部位的简要剖视图。在半绝缘性GaAs基板2上，作为欧姆布线(第一层布线)形成漏电极10a、源极布线23、较大的方形的漏电极焊盘25，并由氮化硅(SiN)等保护绝缘膜45覆盖。可以使欧姆布线10a、23、25主要为金(Au)，厚度为0.5～1μm左右，保护绝缘膜45的厚度为50～200nm(＝0.05～0.2μm)左右。在漏电极10a的上方，保护绝缘膜45开口，连接漏极布线24b。在较大方形的漏电极焊盘25的上方，保护绝缘膜45也开口，连接较大方形的漏极焊盘24a。并且，与漏电极10a连接的漏极布线24b以与漏极焊盘24a连接的方式，在源极布线23的上方抬起1～5μm左右的高度，将下侧作为中空48。漏极布线24b及漏极焊盘24a是将金(Au)等低电阻的布线金属膜47以厚度0.5～5μm左右设置而成。此外，空气桥布线下敷光刻胶膜图形，最后将其除去而成为中空。在该光刻胶膜图形上进行蚀刻加工，因此成为端部向上方突出的形状。也可以提高加工精度而使该突出的部分几乎消失。此外，使空气桥布线之下的第一层布线为源极布线23，但也可以是与栅电极同时形成的布线。
此外，各个布线膜不限于Au，也可以是铝(Al)、铜(Cu)、镍(Ni)等低电阻的金属。根据需要为了防止布线层间的反应，也可以作为底涂层插入厚度为数十～数百nm左右的铂(Pt)、氮化钛(TiN)、硅化钛(TiSi)等势垒金属膜46。特别是，Al和Au的布线层间容易产生异常反应，因此这种势垒金属膜有效。例如，为了减少高价的Au，可以使包含Au的欧姆布线较薄，在其上经由势垒金属膜较厚地堆积廉价的Al、Cu等低电阻的金属膜。
接下来说明FET中的空气桥布线的形态及效果。以较长的栅极宽度使用FET的细的栅电极12时，栅极串联电阻变大，噪声指数NF变差，因此将栅电极12分割进行供电较为有效。此外，FET为3端子，想要仅以2层的布线进行制造时，需要使某个端子的布线交叉。使栅电极12或栅极布线27与源极布线23交叉时，在第二层布线中使源极布线23经过栅极布线27之上的情况下，相对于为了接地而减小电阻从而宽度较大地设置的源极布线23，需要使交叉的栅极布线27的部分也变长，栅电极12的串联电阻增大。另一方面，如本实施方式所示，通过空气桥方式等使粗的漏极布线24b经过源极布线27之上时，无需伸长栅极布线27，从而源电极9及漏电极10的串联电阻及交叉的寄生电容得以抑制。另外，与第二层布线的焊盘布线相比，第一层布线的欧姆布线较薄，薄片电阻高，因此需要增大布线的宽度来降低交叉部的电阻。
另外，对于图3～图6所示的FET的布线结构，援用专利文献4及专利文献5所述的内容。在该实施方式中，兼用电极和与之连接的布线。但不限于此，也可以增加伴随层间绝缘膜的布线层，在FET的元件区域附近设置通孔(贯通孔)，将电极和布线分配在不同的布线层。
在此为了使说明简单，通过在半导体基板上仅设置FET元件的半导体芯片进行了说明。但不限于此，除了FET元件以外，例如也可以在半导体基板上设置作为放大电路的单片微波集成电路(MMIC)，该MMIC包括电阻、电容器、电感、分配常数线路、匹配电路等。在放大电路中需要电源端子，在与接地端子相对的相反侧设置电源端子。即，使FET元件中相对的作为源极焊盘的部件，一个为接地端子，相反侧为电源端子。电源端子经由作为负载的电阻、电感而与FET的漏电极连接。输入端子和栅电极、或输出端子和漏电极之间，也可以设置由电容器、电阻等构成的匹配电路、滤波器电路。在接地端子和源电极之间也可以设置偏压电阻、旁路电容器。此外，放大电路不限于单级，也可以作为多级而在级间设置匹配电路、滤波器电路。此外，也可以在之前说明的焊盘之间设置偏压用、切换(开关)控制用等的端子的焊盘。
(第一实施方式/FET的具体剖面结构)
接下来对图1所示的第一实施方式的FET的剖面结构，具体说明最佳的一例。对其构成要素进行简单说明。首先，高电阻的半绝缘性GaAs基板2的厚度例如为50～200μm左右。该厚度例如通过将厚度约600μm的基板在制造工序的最后通过背面研磨使之变薄来形成。此外，GaAs基板2中As稍微过剩就会施主化，因此为了消除该情况而添加1×1015cm-3左右的碳作为p型杂质(受主)，通过体电阻率为107Ωcm程度的高电阻而获得半绝缘性。此外，对于半绝缘性GaAs基板2可以使用LEC(Liquid Encapsulated Czochralski)生长法、VGF(Vertical GradientFreeze)生长法、VB(Vertical Boat)生长法等。
接下来，在该半绝缘性GaAs基板2的表面上外延生长到n型InGaP层6为止的半导体层。作为生长方法使用分子束外延生长法(MBE)、或金属有机化学气相外延生长法(MOVPE)。MBE法容易获得急剧的异质界面。另一方面，MOVPE法可以将一个生长批次中的个数设定得较多，量产性好。
以下列举外延生长层的最佳的一例。作为缓冲层的i形GaAs层3，载流子杂质为无添加(无掺杂)，厚度为约500nm。作为二维电子气体层的i形InGaAs层4，III族的In组成为0.15～0.25左右，厚度为13nm。作为电子供给层的n形AlGaAs层5，III族的Al组成为0.15～0.25左右，厚度为33nm，添加n形载流子杂质Si，载流子浓度为2.5×1018cm-3。作为蚀刻停止层的n形InGaP层6，III族的In组成为0.45～0.55左右，厚度为10nm，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。作为接触层的n形GaAs层7，厚度为100nm，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。
作为二维电子气体层的i形InGaAs层4等这些半导体层的构成，援用专利文献2及非专利文献1所述的内容。FET特性的调整可以主要使作为电子供给层的n形AlGaAs层5的载流子浓度和厚度变化来进行调整。此外，层叠地生长的半导体结晶层主的各层的厚度和元素组成可以通过X线衍射装置(XRD/X-Ray Diffraction)来测定。n形半导体层的载流子浓度可以通过某种程度较厚地生长导电性半导体层并用霍尔效应法、过电流法测定薄片电阻来求出，可以校正外延生长的掺杂条件。
作为湿式蚀刻的停止层的n形InGaP层6的厚度可以设定为例如2～20nm左右。该层作为异质势垒层反映到源极串联电阻，因此越薄越好。另一方面，如果使厚度增加到20nm左右，则蚀刻停止层的功能得到提高。
作为接触层的n形GaAs层7的厚度可以在50～500nm左右适当设定，例如可以为约100nm。此外，n形载流子杂质Si根据难以因热扩散而被选择。
栅电极12在作为电子供给层的n形AlGaAs层5上形成。例如，栅电极12为T字形，其与n形AlGaAs层5相接的作为细的横向宽度的栅极长度为约0.2μm，仅在其0.3～1μm左右上方具有横向宽度扩大为0.5～2μm左右的部分，该扩大的部分处的金属的厚度为0.3～1μm左右。此外，为了确保可靠性，作为与n形AlGaAs层5相接的肖特基性金属层11，例如将除了钛(Ti)以外还有钒(V)、铬(Cr)、锆(Zr)、铌(Nb)、钼(Mo)、铪(Hf)、钽(Ta)、钨(W)等、或其硅化物(例如TiSi)或氮化物(TiN)等耐热性金属较薄地设置为20～60nm左右。并且在其上作为栅极布线层较厚地层叠厚度300～1000nm(＝0.3～1μm)左右的铝(Al)、镍(Ni)等低电阻的金属。进而可以在其上再较薄地设置20～100nm左右的与肖特基性金属层11相同的膜，以保护栅电极12。
此外，作为栅极布线层也可以使用金(Au)、铜(Cu)等。但是，为了防止这些金属向半导体层的热扩散，优选插入厚度数十～数百nm左右的铂(Pt)、氮化钛(TiN)、硅化钛(TiSi)等作为势垒金属膜。此外，也可以将上述具有扩散壁垒性的TiN、TiSi等直接作为肖特基性金属层11。此外，栅极长度较大为0.5μm以上的通用的情况下，无需使栅电极12的剖面形状为图1所示的T字形，也可以是图7所示的简单的方形(四边形)或图8所示的梯形。
作为蚀刻停止层的n形InGaP层6和作为接触层的n形GaAs层7，从栅电极12的底部离开约0.10μm以上而设置。该接触间隔如上所述与FET特性的耐压、互导gm、漏极电导gd相关，进而与最小噪声指数NFmin、相关增益Ga等相关。此外，相对于源电极9侧的接触间隔，无需使漏电极10侧的接触间隔为同等程度，通过如图2所示增大而可以提高漏极耐压。
作为欧姆电极的源电极9和漏电极10从栅电极12例如离开1～3μm左右，形成在作为接触层的n形GaAs层7上。欧姆接触使金(Au)、锗(Ge)和镍(Ni)合金扩散到n形GaAs层7上。此外，该合金扩散的欧姆合金层8优选在作为接触层的n形GaAs层7内的深度上停止。合金扩散到达下方的n形AlGaAs层5时，Au和Al反应，欧姆接触变差，接触电阻变大。
说明与n形GaAs层相对的欧姆电极的例子。最低限的欧姆电极只要具有Ge和金属膜即可，该Ge作为对n形GaAs的施主源，该金属膜抑制Ge的凝聚并紧贴、确保作为电极的导电性。作为该金属膜，Ni和Ge的湿润性较好，并且也向GaAs中缓慢扩散，因此普遍使用Ni。但是，Ge向GaAs中扩散的温度高达500～600℃左右，接近半导体层的外延生长的温度，容易影响半导体层的异质连接面，因此制造的管理很难。作为其对策，在Ge中添加Au。Au成为向GaAs中的扩散源，在350～450℃左右产生合金反应，因此普遍使用。然而，Au开始合金反应时，会经由GaAs的转位面等结晶性弱的部分钉状地急速深度扩散到GaAs中，因此合金化热处理的管理很难。
专利文献6公开了抑制这种急速的合金反应的欧姆接触的形成方法。在GaAs表面的最初极薄地堆积厚度数nm左右的Ni。该Ni不是平坦的膜而是岛状，因此Ni作为网掩模抑制Au的急速扩散，使之均匀扩散，因此成为较浅的合金层。该专利文献中的合金层的深度位25nm左右，接触电阻率获得低到0.4μΩcm2的值。此外，与本实施方式的一例中的厚度100nm的n形GaAs层相对的接触电阻，在单位宽度1mm下小至约0.05Ωmm比较好。在本实施方式的一例中，最初堆积了数nm的Ni、数十nm的Ge、数百nm的Au后，作为合金化热处理在350～450℃左右进行数十秒～数分钟的加热，使合金层的深度位30nm左右。作为另一例，为了减少高价的Au，也可以在最初堆积数nm的Ni、数十nm的Ge、数十nm的Au、数百nm的Ni，并进行热处理。
此外，欧姆电极兼用作第一层布线，因此较厚地堆积500～1000nm(＝0.5～1.0μm)的Au。兼用作第一层布线的欧姆电极为了降低布线的电阻而需要高度。此外，如上述结构中所说明的，为了减少高价的Au，也可以使含有Au的欧姆布线较薄，在其上插入厚度数十～数百nm左右的Pt、TiN、TiSi等势垒金属膜，并较厚地堆积廉价的Al、Cu等低电阻的金属膜。
保护绝缘膜13为了保护半导体表面、各电极，例如使用氮化硅膜(SiN膜)、氮化铝膜(AlN膜)、氮化硼膜(BN膜)、氧化硅膜(SiO2膜)等。将该厚度设置得较薄为50～200nm左右。作为成膜方法可以使用等离子化学气相生长法(等离子CVD/Plasma Chemical Vapor Deposition)、催化化学气相生长法(Cat-CVD/Catalytic Chemical Vapor Deposition)等。
(第一实施方式/FET特性和效果)
测定第一实施方式的FET的电特性。使用MBE生长的晶圆30个来制造。FET元件的栅极长度为约0.20μm，总栅极宽度为200μm。制造的FET的栅极阈值电压Vt的平均为约-0.9V，其标准偏差值σ为约60mV，作为3σ处于±180mV左右的范围，均匀性好。
作为比较例，在不含蚀刻停止层的n形InGaP层、作为电子供给层的n形AlGaAs层的载流子浓度相同且厚度为40nm、通过湿式蚀刻挖掘而形成了栅极的凹槽部的FET的情况下，在监视电流值的同时对挖掘进行调整，栅极阈值电压Vt以包含本实施方式的分布的方式较大地分布。
从各晶圆抽出这些FET芯片，组装到后述的第六实施方式的模制树脂封装中，测定电特性。偏压条件是：漏极电压Vds为2.0V，漏极电流Ids为10mA。第一实施方式中的截止频率ft为71GHz，最大振荡频率fmax为101GHz。并且以12GHz测定的最小噪声指数NFmin为0.37dB，此时的相关增益为12.7dB。对于这些特性值的相关关系，在栅极阈值电压等比较例的各种分布上重叠第一实施方式的分布来观察时可知，第一实施方式的分布以较窄的分布位于比较例的分布的内侧，在几乎同等的特性下均匀性得到提高。由此可知，本发明的FET的面内均匀性及再现性良好。
接下来研究栅电极12(肖特基性金属层11)和接触层7(蚀刻停止层6)的底部中的间隔(接触间隔)的依赖性。接触间隔取决于蚀刻时间，随着侧面蚀刻的推进而变大。作为漏电流相对于漏极电压的饱和性，接触间隔比0.10μm越大，漏电流的饱和性越好。接触间隔小于0.10μm时、例如为0.05～0.08μm时，漏电流的饱和性不均匀而变差，即使栅极电压Vgs＝0V时的漏电流Idss也有较大波动。漏电流的饱和性变差时，即漏极电导gd变大时，功率增益、最大振荡频率fmax下降。接触间隔为0.15μm时的最小噪声指数NFmin和相关增益Ga为0.37dB和12.7dB。接触间隔变窄为0.10μm时，为0.35dB和12.7dB，良好。但进一步变窄到0.07μm时，变为0.35dB和11.3dB，相关增益Ga下降。另一方面，增大接触间隔使之为0.27μm时为0.40dB和12.1dB，进一步增大到0.36μm时为0.46dB和11.5dB，NFmin增大，相关增益Ga缓慢下降。
对于接触间隔和源极电阻Rs的依赖性，在前者为0.07μm时后者为1.9Ω，前者为0.10μm时后者为2.0Ω，前者为0.15μm时后者为2.0Ω，前者为0.27μm时后者为2.3Ω，前者为0.36μm时后者为2.8Ω。接触间隔从0.07μm到0.27μm变化时，Rs从1.9Ω变化到2.3Ω，变化较小。电流从n形GaAs接触层向n形AlGaAs电子供给层流动，因此推定接触间隔的依赖较小。此外，比较例中的不含InGaP蚀刻停止层的情况的源极电阻为约2.0Ω。作为蚀刻停止层的InGaP层较薄地设置为10nm，因此对源极电阻几乎没有影响。另外，该源极电阻2.0Ω作为单位宽度1mm下的值，由于栅极宽度为200μm(＝0.2mm)，因此1mm单位宽度下为0.4Ωmm。另一方面，InGaP层为20nm左右时，虽然接触电阻、源极电阻稍微增大，但对放大性能、高频性能的影响很少。
作为电子供给层的n形AlGaAs层的载流子浓度为2.5×1018cm-3的情况下，接触间隔为0.1～0.2μm左右时，漏极耐压为4～7V左右，允许作为初级放大用的低噪声用途。接触间隔为0.5μm左右时，虽然功率增益等高频性能缓慢下降，但漏极耐压提高到10V左右以上。因此可以作为通用的放大用(中间级放大用)提供。此外，作为电子供给层的n形AlGaAs层的载流子浓度下降到(0.5～2)×1018cm-3左右、栅极长度增大到0.3～1μm左右、接触间隔增大到0.5～1μm左右时，可以将漏极耐压提高到20～30V左右。特别是增大栅极长度时，作为漏电流的饱和性的漏极电感gd变小，与最大振荡频率fmax相关联，可以确保功率增益、功率效率。栅极长度增大到0.5μm以上时，无需使栅电极的剖面为T字形(图1)，可以是简单的方形(图7)或梯形(图8)。此外，作为电子供给层的n形AlGaAs层的载流子浓度下降后，电场集中得以缓和，因此可以使作为蚀刻停止层的n形InGaP层的载流子浓度也下降，使相邻的作为接触层的n形GaAs层的载流子浓度也在n形InGaP层的附近阶梯状地变化或倾斜变化。构成FET的这些条件可以根据用途、要求规格来适当设定。
此外，接触间隔以自栅极开口的侧面蚀刻(底切)为前提，因此源极侧和漏极侧相同而成为对称方式(图1)。但是不限于这种对称，也可以为图2所示的非对称方式。可以通过加工接触区域以及分别设置栅极开口的光刻胶膜图形来进行。例如，通过使源极侧的接触间隔小到0.1～0.3μm左右而减小源极串联电阻，通过使漏极侧的接触间隔为0.2～2μm左右来提高漏极耐压。
此外，为了提高栅极逆耐压，如图9所示，可以将与栅电极12(肖特基性金属层11)相接的作为电子供给层的n形AlGaAs层5的表面，作为肖特基层15以无掺杂(i形)或p形较薄地设置为厚度3～30nm左右。该肖特基层15通过初始的外延生长形成，因此位于作为接触层的n形GaAs层7及作为蚀刻停止层的n形InGaP层6的下方。因此，i形或p形的肖特基层15相对于作为漏电流的电子的流动，作为势垒(壁垒)发挥作用，提高接触电阻，增大源极串联电阻，因此不能太厚。另一方面，对于栅电极，i形或p形的肖特基层15提高壁垒性，提高栅极逆耐压。能够插入的厚度因对源极串联电阻的影响而有限度，栅极逆耐压的提高被限制，但对于在提高漏极耐压的基础上还提高栅极逆耐压是有效的。
此外，通过稀释盐酸对作为蚀刻停止层的n形InGaP层6进行蚀刻除去时，作为该肖特基层15的AlGaAs层作为停止层发挥作用，在栅电极的旁边的接触间隔中露出并残留，该表面被SiN等保护绝缘膜13覆盖。接触间隔下的肖特基层15因在与保护绝缘膜13的界面产生的缺陷能级(陷波电路)，而具有分离作为漏电流的电子流动的沟道、减弱影响的效果。
此外，在原理上的FET中，漏电流Ids随着栅极电压Vgs以二次方特性变化，对该变化进行微分的互导gm与Vgs成比例(以一次方特性)增加。另一方面，在本发明的FET中，使栅极电压Vgs从负侧的截止点变化为正侧时，如果超过栅极阈值电压Vt，则gm通过二维电子气体的效果而急速增大。进而，Vgs为0附近时，在作为电子供给层的n形AlGaAs层中，漏电流Ids也流动，作为沟道发挥作用。此时(Vgs为0附近)，在栅电极的旁边的接触间隔下表面耗尽层增大，抑制漏电流Ids的增加，因此相对于Vgs，gm基本固定或缓慢减少。在截止点的Vt附近gm通过二维电子气体的效果而急速增大后gm基本固定的放大特性，优选作为追求gm固定的线性放大性的模拟放大元件。
(第一实施方式/FET的制造方法)
接下来，说明本发明的FET的制造方法。图10表示作为第一实施方式的FET(图1)的制造方法用于说明到形成FET的电极为止的基础工序的简要剖视图。另外，图10所示的FET在微小部分存在与图1的剖视图所示的FET不同的部分，但并不是表示图1所示的FET和图10所示的FET的无关性。此外，条件的数值是示例，不限于此。
首先，在半绝缘性GaAs基板2上外延生长作为缓冲层的i形GaAs层3(厚度50nm)、作为二维电子气体层的i形InGaAs层4(厚度13nm)、作为电子供给层的n形AlGaAs层5(厚度33nm)、作为蚀刻停止层的n形InGaP层6(厚度10nm)、以及作为接触层的n形GaAs层7(厚度100nm)(图10(a))。
接下来为了形成图4及图5的俯视图所示的元件区域29，而进行高电阻化的元件分离(未图示)。作为元件分离的方法，可以使用导电层的蚀刻除去(台面蚀刻)、或通过离子注入的缺陷进行的高电阻化等。导电层的蚀刻除去(台面腐蚀)的情况下，用光刻胶膜覆盖元件区域29，到i形GaAs层3的中途、深度200～300nm左右为止进行蚀刻除去。作为蚀刻液使用通过硫酸、过氧化氢溶液和水产生的硫酸过氧化氢溶液。通过n形InGaP层6使蚀刻停止，或通过稀释的盐酸除去该层，再次继续硫酸过氧化氢溶液的蚀刻。另一方面，通过离子注入而高电阻化时，用厚度2～4μm的光刻胶膜覆盖元件区域29，将氦(4He+)、硼(11B+)、氮(14N+)、或氧(16O+)等的元素离子以加速能量100～300keV、注入剂量1×1012～1×1014cm-2进行离子注入，在半导体层上产生缺陷。在该加速能量下离子从i形GaAs层3的中途到达半绝缘性GaAs基板2。元素记号的左上角标记的质量越小，注入越深。高电阻化不是取决于杂质，而是取决于结晶的缺陷。此外可以组合质量不同的多个元素。
接下来，除去元件分离所使用的光刻胶膜，在半导体基板的表面上形成厚度30～100nm左右的氧化硅膜(SiO2膜)31以保护表面。在该表面上形成厚度2～3μm的光刻胶膜及用于欧姆电极的开口部(未图示)。接着在通过缓冲的氟酸溶解在该开口部露出的氧化硅膜31而开口。然后作为源电极9及漏电极10的欧姆接触，通过蒸镀堆积2～6nm左右的Ni、5～20nm左右的Ge、500～1000nm(＝0.5～1.0μm)左右的Au。然后通过有机溶剂中的剥离处理除去光刻胶膜上的多余的金属膜。然后在氮气中以350～450℃进行数十秒～数分钟的热处理，进行欧姆接触的合金化处理。从而在欧姆合金层8、n形GaAs层7上形成源电极9、漏电极10，同时形成图3～图5的俯视图所示的作为第一层布线的源极布线23及漏电极焊盘25(图10(b))。源电极9和漏电极10的间隔为3～6μm左右。
示例其他欧姆电极的方式。作为减少使用的Au的方式，堆积2～6nm的Ni、5～20nm的Ge、10～50nm的Au、100～500nm左右的Ni，在氮气中以350～450℃进行数十秒～数分钟的热处理。作为不使用Au的方式，在堆积2～6nm的Ni、10～50nm的Ge、100～500nm左右的Ni后，在瞬间过热的熔炉(lamp furnace)中在氮气、氦气、氩气、氢气等气氛下，以500～700℃在数秒～数十秒的短时间内进行热处理。
接下来，为了在源电极9和漏电极10之间等形成图3～图5的俯视图所示的栅电极12及栅极布线27，形成用于剥离形成的光刻胶膜(图10(c))。光刻胶膜为2层，下层的第一光刻胶膜32的厚度为0.1～1μm，具有作为栅极长度的横向宽度为越0.2μm(＝200nm)的栅极开口33。上层的第二光刻胶膜34的厚度为1～3μm，具有作为布线部的横向宽度为0.5～2μm的布线开口35。
接下来从第一光刻胶膜32的栅极开口33将氧化硅膜31及n形GaAs层7选择性地蚀刻到作为蚀刻停止层的n形InGaP层6为止(图10(d))。首先，将在栅极开口33露出的氧化硅膜31，通过缓冲的氟酸在横向上侧面蚀刻约0.10μm。然后使用硫酸过氧化氢溶液，将n形GaAs层7选择性地从氧化硅膜31在横向上侧面蚀刻约0.05μm。伴随蚀刻停止层的侧面蚀刻，可以通过将蚀刻液的组成、温度管理为恒定，而以蚀刻时间下的高的控制下及再现性来实施。推定这是微小间隙内的微量的蚀刻。
然后用稀释的盐酸蚀刻除去露出的n形InGaP层6(图10(e))。通过稀释，即使稍长地进行蚀刻，较薄的n形InGaP层的蚀刻也在位于上层的n形GaAs接触层7的横向为止停止，几乎不侧面蚀刻。
然后放入到真空蒸镀机中蒸镀肖特基性金属层11及栅电极12(图10(f))。作为肖特基性金属层堆积厚度20～60nm左右的钛(Ti)，作为栅电极12堆积厚度300～1000nm(＝0.3～1μm)左右的铝(Al)。进而可以在其上再次较薄地设置厚度20～100nm左右的用于保护栅电极12的肖特基性金属膜。作为真空蒸镀机可以使用电子枪或真空喷镀机。作为肖特基性金属层11除了钛(Ti)以外，还可以使用钒(V)、铬(Cr)、锆(Zr)、铌(Nb)、钼(Mo)、铪(Hf)、钽(Ta)、钨(W)等高熔点金属。此外，使用真空喷镀机时，可以使用在各个金属中添加了硅的硅化物膜、添加了氮的氮化物膜。此外，真空喷镀机下的Al中，可以使用含有数％的Si、Cu的物质。
然后浸渍在有机溶剂中进行剥离处理，使栅电极12露出(图10(g))。形成的栅电极12的底部为约0.20μm。此外，在栅电极12的两侧的n形GaAs层7上残留有通过电极的形成而用作表面保护膜的氧化硅膜31。在图5的俯视图中，该氧化硅膜31在元件区域29的外侧的元件分离区域中，在没有电极、布线的半导体表面上也有残留。
然后在表面上作为保护绝缘膜13较薄地堆积厚度50～200nm左右的氮化硅膜(SiN膜)、氮化铝膜(AlN)、氮化硼膜(BN膜)、氧化硅膜(SiO2膜)等(图10(h))。该堆积可以使用等离子化学气相生长法(等离子CVD)、催化化学气相生长法(Cat-CVD)等。这样可以形成本发明的FET的基础。
图11表示分割这样形成的FET元件的基板并用电子显微镜拍摄栅电极的剖面的照片。栅电极大致为T字形，中央陷入到栅极开口内，因此成为两个山形。
该制造方法通过从第一光刻胶膜32的栅极开口33进行侧面腐蚀(底切)，通过自调方式(self-align)形成接触区域的接触间隔。因此接触间隔在源极侧和漏极侧相同而对称。另一方面，为了提高漏极耐压，想要增大漏极侧的接触间隔而成为非对称的情况下(图2)，可以在凹槽的形成和栅电极的形成中使用不同的光刻胶膜，并通过位置对齐来形成。此外，为了得到细的栅极长度，以使栅电极的剖面为T字形的方式设置有剥离形成的光刻胶膜。但是，如果栅极长度大到某种程度，则不需要使栅电极的剖面为T字形，也可以通过欧姆电极相同的普通剥离方法来形成剖面为方形(图7)或梯形(图8)的栅电极。
(第一实施方式/其他的T字形栅电极的制造方法)
接下来作为其他的制造方法说明T字形栅电极的制造方法。图12表示用于说明该方法的简要工序图。在该方法中，不使用剥离，而使用镀敷来制造。另外，源电极及漏电极的图示省略。
首先，除了没有第二光刻胶膜34以外，与图10(c)同样地在第一光刻胶膜32上形成栅极开口33(图12(a))。第一光刻胶膜32的厚度为0.1～1μm，栅极开口33的横向宽度为约0.20μm，氧化硅膜31的厚度为30～100nm。
然后，与图10(e)同样地，在作为表面保护膜的氧化硅膜31、作为接触层的n形GaAs层7、作为停止层的n形InGaP层6上形成凹槽。然后通过真空蒸镀机，堆积厚度20～60nm左右的钛(Ti)作为肖特基性金属膜41，堆积厚度100～300nm左右的镍(Ni)作为镀敷供电膜42(图12(b))。在真空蒸镀中与上述相同地，可以使用电子枪或真空喷镀机。此外，作为肖特基性金属膜41不限于Ti，可以使用上述制造方法中记载的各种金属。
然后形成厚度1～3μm的第二光刻胶膜43，形成例如横向宽度0.5μm～2μm的布线开口后，在该开口内生长厚度0.5～2μm左右的Ni镀膜，形成镀敷布线(图12(c))。
然后用光刻胶膜覆盖镀敷布线44，而蚀刻除去在镀敷布线44的外侧残留的镀敷供电膜42、肖特基性金属膜41(图12(d))。也可以进行干式蚀刻，也可以进行酸或碱的湿式蚀刻。
另一方面，可以在Ti等肖特基性金属膜41上插入厚度数十～数百nm左右的铂(Pt)、氮化钛(TiN)、氮化硅(TiSi)等来作为势垒金属膜，并通过镀敷等较厚地堆积金(Au)、铜(Cu)等低电阻的金属。并且，不限于栅电极，可以延长或沿用到第一层布线。
进而作为其他的T字形电极的制造方法，也可以在该栅电极的金属的堆积中堆积了Ti等肖特基性金属膜41后，不堆积Ti，而在全面较厚地堆积0.5～3μm左右的铝(Al)，并较薄地堆积数十nm的与肖特基性金属膜41相同的Ti等以保护该Al后，以光刻胶膜图形为掩模进行干式蚀刻加工，形成T字形的栅电极。此外，真空喷镀机中的Al堆积中，也可以使用含有数％的Si、Cu的物质。
此外，如上所述，在作为表面保护膜的氧化硅膜(SiO2膜)31上设置第一光刻胶膜32，形成了栅电极12，但也可以在氧化硅膜31上形成了栅极开口后，除去第一光刻胶膜32，在氧化硅膜31上直接形成栅电极12。并且，也可以不除去而到最后残留，作为结构要素。此外，也可以取代氧化硅膜31，使用氮化硅膜(SiN膜)、氮化铝膜(AlN)、氮化硼膜(BN)等。其膜厚在想要形成微细的栅极开口(栅极长度)时可以较薄，在T字形的横向伸出的栅电极的寄生电容成为问题时可以较厚。
另一方面，在使凹槽形成和栅极开口形成的光刻胶膜不同的不是自调方式的情况下，在初始的凹槽形成中不使用氧化硅膜(SiO2膜)，仅用光刻胶膜图形形成了凹槽后，作为保护绝缘膜堆积氮化硅膜(SiN膜)、氮化铝膜(AlN)、氮化硼膜(BN)、氧化硅膜(SiO2膜)等以覆盖凹槽内部，并设置栅极开口，在该栅极开口中形成T字形的栅电极，为了保护栅电极及欧姆电极，可以再次堆积示例的保护绝缘膜中的一个。形成栅极开口的保护绝缘膜的厚度可以适当设定，但越厚，在T字形中横向伸出的栅电极的寄生电容越是可以降低。包括SiN膜等，示例的氮化膜虽然致密，但介电常数大，因此作为形成栅极开口的绝缘膜，最初较薄地堆积保护半导体表面的SiN膜等氮化膜，较厚地堆积介电常数比较小的SiO2膜、聚酰亚胺等有机膜等，从而可以降低栅电极的寄生电容。此外，在上侧的栅极开口中利用光刻胶膜形成了T字形的栅电极后，除去该光刻胶膜，为了保护栅电极等，可以在最初为了保护半导体表面而设置的保护绝缘膜上，再次堆积保护绝缘膜。此外，也可以在最初不设置保护绝缘膜，而仅用光刻胶膜在栅极开口中形成T字形的栅电极后，除去光刻胶膜，堆积保护绝缘膜。此外，各种情况下的栅电极的剖面可以为方形或梯形。
(第二实施方式/FET的剖面结构)
接下来说明本发明的第二实施方式的FET。首先，作为低噪声FET需要降低最小噪声指数NFmin并提高相关增益Ga。在图1所示的第一实施方式的结构中，将电子供给层的n形AlGaAs层的载流子浓度从2.5×1018cm-3提高到3.0×1018cm-3而薄层化时，栅极逆耐压下降，漏电流的饱和性变差，相关增益下降，因此在第一实施方式中，使载流子浓度在2.5×1018cm-3停止。
图13表示本发明的第二实施方式的FET的简要剖视图。在第二实施方式中，为了防止栅极逆耐压的下降及漏电流的饱和性的恶化，使作为电子供给层的n形AlGaAs层为2层，降低上侧(栅电极侧)的载流子浓度，提高下侧(GaAs基板侧)的载流子浓度。
说明第二实施方式的FET51的一例，可以使接触栅电极12的上侧的低浓度n形AlGaAs层53的载流子浓度为2.0×1018cm-3，使接触下侧的高浓度n形AlGaAs层52的载流子浓度为4.0×1018cm-3。除此以外的层叠结构与图1所示的第一实施方式的结构相同。
接下来说明图13所示的第二实施方式中的纵向的外延半导体层的构成的一例。可以利用MBE法在半绝缘性GaAs基板2的表面上堆积以下半导体层。作为缓冲层的i形GaAs层3，杂质为无添加，厚度为约500nm。作为二维电子气体层的i形InGaAs层4，厚度为13nm。作为电子供给层的下侧的高浓度n形AlGaAs层52，厚度为10nm，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。作为电子供给层的上侧的低浓度n形AlGaAs层53，厚度为19nm，添加n形载流子杂质Si，载流子浓度为2.0×1018cm-3。作为蚀刻停止层的n形InGaP层6中，厚度为10nm，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。作为接触层的n形GaAs层7，厚度为100nm，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。
另外，载流子杂质的掺杂浓度通过电激活的载流子表示，但作为两者的关系的激活率存在相关性，在半导体层间变化的Si杂质的浓度差可以通过分析确认。例如，可以通过二次离子质谱分析法(SIMS)、俄歇电子光谱分析法(AES)，在从表面侧挖掘外延半导体层的同时进行分析，从而可以研究相对浓度的变化。
作为第二实施方式，栅极长度为约0.20μm，栅电极12和作为接触层的n形GaAs层7的间隔为约0.15μm，总栅极宽度为约200μm，是4个，每个50μm，这与第一实施方式相同。此外，可以通过试验使2个电子供给层的浓度和厚度变化，来进行调整以使栅极阈值电压Vt为约-0.9V。
(第二实施方式/FET特性和效果)
将第二实施方式的FET的特性，与第一实施方式的n形AlGaAs电子供给层的载流子浓度为2.5×1018cm-3的单层的情况进行比较。将FET芯片组装到模制树脂封装中进行测定。另外，FET元件使用MBE生长晶圆，栅极长度为约0.20μm，总栅极宽度为约200μm，栅极阈值电压Vt为约-0.9V，这些与第一实施方式相同。
漏极电压Vds＝2.0V、栅极电压Vgs＝0.0V时的漏电流Idss，从58mA增大到68mA。漏电流Ids＝10mA时的互导gm从65mS增大到75mS，使电子供给层的下侧高浓度化的效果明显。作为漏电流的饱和性的漏极电导gd停留在从4.5mS到4.8mS的增加。
在Vds＝2.0V和Ids＝10mA的漏极偏压条件下测定高频特性。截止频率ft从71GHz提高到73GHz，最大振荡频率fmax从101GHz提高到105GHz。12GHz时的最小噪声指数NFmin和该相关增益Ga从0.37dB和12.7dB变为0.33dB和12.9dB，最小噪声指数NFmin降低、相关增益Ga增高，得到了改善。
更值得注目的是，作为最大的gm值，第二实施方式值栅极电压Vgs为约-0.3V下为116mS(＝580mS/mm)，在第一实施方式中为约-0.4V下92mS(＝460mS/mm)。由此可知，成为最大的gm的栅极电压Vgs向正侧延伸，gm值也变高。并且在第二实施方式中，可以得知在该栅极电压下是最小噪声指数NFmin也最小、相关增益也变高的最佳条件。
因此，以使该漏电流的条件为10mA的方式，将栅极宽度从200μm减小到160μm，为原来的0.8倍，减少了20％。即，栅电极为4个，使1个的栅极宽度从50μm变为40μm。在Vds＝2.0V和Ids＝10mA的漏极偏压条件下进行测定。截止频率ft为75GHz，最大振荡频率fmax为112GHz。12GHz时的最小噪声指数NFmin低至0.31dB，此时的相关增益Ga也获得高达13.7dB的值，作为低噪声放大元件可以大幅改善性能。
此外，第二实施方式的一例中的栅极长度及接触间隔的依赖性与第一实施方式时基本相同。作为优选的尺寸，栅极长度为0.15～0.25μm，接触间隔为0.10～0.5μm，基本相同。但是，栅极长度短于0.15μm时的短沟道效果的急剧性比第一实施方式弱。
此外，即使作为不限于低噪声特性的一般的放大用(中间级放大用)，适当设定2个电子供给层的浓度和厚度，对提高漏极耐压、栅极逆耐压、确保适度的高频性能较为有效。进而也可以增加电子供给层的载流子浓度的等级(数量乃至级数)。此外，通过增大栅极长度到0.3～1μm左右，可以将作为漏电流的饱和性的漏极电导gd抑制得较小，提高漏极耐压。此外，可以使源极侧和漏极侧的接触间隔为非对称，增大漏极侧以提高漏极耐压。进而，为了提高栅极逆耐压，可以在栅电极12(肖特基性金属层11)和低浓度n形AlGaAs层53之间，进一步较薄地插入3～30nm左右的无掺杂(i形)或p形的AlGaAs层，作为肖特基层。
(第三实施方式/FET的剖面结构)
接下来说明本发明的第三实施方式的FET。首先，上述实施方式的FET特性是通过使用了获得急剧的异质界面的MBE生长晶圆的元件进行说明。另一方面，MOVPE生长法可以同时以多张生长大口径的晶圆，生产性良好，也可以低成本。但是，存在以下问题：在容积大的生长装置中异质界面的急剧性差，特别是二维电子气体的电子迁移率小幅波动。
专利文献7中公开了对上述问题的对策。在作为电子供给层的n形AlGaAs层和作为二维电子气体层的i形InGaAs层的界面上，较薄地插入厚度2nm的i形GaAs层作为间隔层，从而可以提高电子迁移率，得到改善。但是，该实施例是在MBE生长下。在最近的MBE生长中随着生长技术的进展，即使不插入这种间隔层也可以使异质界面急剧，获得高电子迁移率。另一方面，对提高MOVPE生长法下的电子迁移率进行研究，结果本申请发明人确认了插入i形GaAs层的间隔层有效。
图14表示第三实施方式的FET的简要剖视图。第三实施方式的FET61的上部表面侧与第二实施方式的结构相同，层叠有高浓度n形AlGaAs层52及低浓度n形AlGaAs层53。并且在其下方插入作为间隔层的i形GaAs层64，进而在下方设置作为二维电子气体层的i形InGaAs层4。此外，第三实施方式的FET61在半绝缘性GaAs基板的表面上作为用于阻止传输转位的缓冲层，而交互地反复层叠有i形AlGaAs层62和i形GaAs层63。
说明第三实施方式的FET结构的一例。如下使用MOVPE法外延生长半导体层。例如在半绝缘性GaAs基板2上以厚度100nm生长了杂质无添加的i形GaAs层3后，将III族的Al组成为0.15～0.30厚度为20nm且没有添加杂质的i形AlGaAs层62、和厚度20nm的i形GaAs层63交互地反复例如10次，并使最后的i形GaAs层63的厚度为50nm。作为缓冲层的总厚度例如为530nm。另外，该层叠的结构只是示例，各层的厚度及反复次数根据半导体基板的转位密度等以阻止传输转位的方式设定。
接下来，作为缓冲层在最后的i形GaAs层63上形成厚度为13nm的作为二维电子气体层的i形InGaAs层4。然后形成厚度2nm的作为间隔层的i形GaAs层64。然后形成厚度10nm的作为电子供给层的高浓度n形AlGaAs层52，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。在其上形成厚度为19nm的低浓度n形AlGaAs层53，添加n形载流子杂质Si，载流子浓度为2.0×1018cm-3。作为蚀刻停止层的n形InGaP层6，以厚度10nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。作为接触层的n形GaAs层7，以厚度100nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。
(第三实施方式/FET特性和效果)
首先，测定该MOVPE生长的晶圆中的二维电子气体的电子迁移率。利用作为蚀刻停止层的n形InGaP层6通过湿式蚀刻除去收到导电性影响的作为接触层的n形GaAs层7。从该晶圆基板制作在4角设置有电极的试样，通过霍尔效应法在室温(约20℃)下测定的电子迁移率为约6500cm2/Vs。以往，在不插入作为间隔层的i形GaAs层64的情况下的MOVPE生长中，在4000～6000cm2/Vs间小幅波动。另一方面，作为比较在第二实施方式中，通过MBE生长不包含作为间隔层的i形GaAs层64，同样地除去n形GaAs接触层时，为约7000cm2/Vs。由此确认了，通过在MOVPE生长中插入作为间隔层的i形GaAs层64，可以获得接近MBE生长的电子迁移率。
接下来将第三实施方式的FET组装到模制树脂封装中测定FET特性。FET元件的栅极长度为约0.20μm，接触间隔为约0.15μm，4个的总栅极宽度为160μm(1个栅极宽度为40μm)。作为比较例，在第二实施方式的MBE生长的半导体层中以总栅极宽度160μm为基准。两者的栅极阈值电压Vt为约-0.9V而相同。漏极电压Vds＝2.0V、栅极电压Vgs＝0.0V时的漏电流Idss从(第二实施方式)54mA变为(第三实施方式)52mA，为基本相同的水平。漏电流Ids＝10mA时的互导gm从80mS变为77mS，漏极电导gd从4.0mS变为3.8mS，为比较接近的值。
即使作为高频特性，截止频率ft从75GHz变为72GHz、最大振荡频率fmax从112GHz变为105GHz，也是比较接近的值。12GHz时的最小噪声指数NFmin和此时的相关增益Ga从0.31dB和13.7dB变为0.34dB和13.2dB，也是比较接近的值。
使用了MOVPE生长的半导体层的第三实施方式的结果，与MBE生长的第二实施方式相比，电子迁移率稍微降低，因此互导gm稍微降低，最小噪声指数稍微增大，相关增益Ga稍微减小。但是，作为低噪声元件的高频性能虽然与使用MBE生长基板的第二实施方式相比稍微变差，但大量生产性好，因此可以作为低价格的通用品来应对。
此外，与第二实施方式同样地，也可以作为不限于低噪声特性的一般的放大用(中间级放大用)来应对。此外，也可以相对于源极侧而提高漏极侧的接触间隔使之非对称，提高漏极耐压。进而为了提高栅极逆耐压，可以在栅电极12(肖特基性金属层11)和低浓度n形AlGaAs层53之间，进一步较薄地插入3～30nm左右的无掺杂(i形)或p形的AlGaAs层，作为肖特基层。
此外，使作为间隔层的i形GaAs层的厚度为2nm，但在大口径晶圆为多张、生长室的容积大的装置中，可以使该厚度增加到10nm左右以确保均匀性、再现性。此外，作为蚀刻停止层的n形InGaP层的厚度为10nm，但也可以将其增加到20nm左右以确保均匀性、再现性。
(第四实施方式/FET剖面结构)
接下来说明本发明的第四实施方式FET。作为毫米波超过20GHz时，因空气中的水分等的吸收，电波难以传递得较远。但是，在毫米波带中，使天线长度变短具有可以实现小型的无线设备的优点。因此在作为短距离的通信的数据网络等中，追求毫米波带的低噪声FET。如果简单地将上述栅极长度从0.2μm减小到0.1μm，则产生短沟道效果，漏电流的饱和性变差，因此需要对策。
图15表示第四实施方式的FET的简要剖视图。在第四实施方式中，为了抑制短沟道效果，在缓冲层内形成相反极性的p形层。即，在场效应晶体管71中，在作为缓冲层的i形GaAs层3和i形GaAs层73之间，插入了作为相反极性层的p形AlGaAs层72。
说明第四实施方式的FET结构的一例。可以在半绝缘性GaAs基板2的表面上例如如下通过MBE生长层叠半导体层。作为缓冲层的i形GaAs层3，杂质为无添加，以厚度约300nm形成。作为相反极性层的p形AlGaAs层72，III族的Al组成为0.15～0.30，以厚度200nm形成，添加p形载流子杂质C(碳)，载流子浓度为5×1016cm-3。在其上形成作为缓冲层的一部分的i形GaAs层73，杂质为无添加，厚度为20nm。作为二维电子气体层的i形InGaAs层4以厚度13nm形成。作为电子供给层的高浓度n形AlGaAs层52以厚度8nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。在其上形成作为电子供给层的低浓度n形AlGaAs层53，厚度为17nm，添加n形载流子杂质Si，载流子浓度为2.0×1018cm-3。作为蚀刻停止层的n形InGaP层6以厚度10nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。作为接触层的n形GaAs层7以厚度100nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。
作为p形载流子杂质(受主杂质)使用了碳(C)。作为p形的受主杂质不限于碳(C)，也可以使用铍(Be)、镁(Mg)等。
可以使在低浓度n形AlGaAs层53上设置的栅电极12的栅极长度例如细为0.12μm，T形上部的横向宽度为0.5～2μm左右。栅电极12和作为接触层的n形GaAs层7的接触间隔，为了确保漏极耐压及漏电流的饱和性而扩大到例如0.25μm。此外为了增大互导gm，优选将栅极阈值电压Vt设定得较浅为-0.8V左右，以在2.0V、10mA下成为最小噪声指数NFmin。
(第四实施方式/FET特性和效果)
将第四实施方式的FET芯片组装到模制树脂封装中进行测定。第四实施方式的FET元件的栅极长度为约0.12μm，接触间隔为约0.25μm，总栅极宽度为160μm，与第二实施方式相同，与第二实施方式的栅极长度约为0.25μm、接触间隔为约0.15μm进行比较。两者的栅极阈值点年月Vt同为约-0.9V。漏极偏压2.0V、10mA时的互导gm从(第二实施方式)73mS增大到(第四实施方式)85mS。另一方面，漏极电导gd从3.9mS稍微增大到4.2mS，通过在栅极下方埋入了p形层的效果、及增大了接触间隔的效果，抑制了增大。
该偏压条件下的截止频率ft从75GHz提高到约120GHz，最大振荡频率fmax从112GHz提高到约180GHz。最小噪声指数NFmin和相关增益Ga在12GHz下，在第二实施方式中为0.31dB和13.7dB，在第四实施方式中为0.27dB和14.5dB。在30GHz下，在第二实施方式中为约0.8dB和约10dB，在第四实施方式中为约0.7dB和约12dB。在60GHz下，在第二实施方式中为约1.7dB和约6dB，在第四实施方式中为约1.4dB和约9dB。这样将栅极长度缩短到0.12μm并在栅极下埋入相反极性的p形层，从而作为毫米波带的30GHz、60GHz下的高频性能得以提高，第四实施方式的效果显著。
作为相反极性的p形层，AlGaAs比GaAs的带隙大，因此沟道的载流子的约束效应高。但是，可以使GaAs层为相反极性的p形层，可以提高p形的载流子浓度，提高壁垒性。此外，p形层的载流子浓度和厚度可以根据栅极长度等适当设定。此外，可以在埋入的p形层上在元件区域的端部等作为p形接触使锌(Zn)、AuZn等扩散而设置电极，并施加电位。
此外，与上述实施方式同样地，也可以作为不限于低噪声特性的一般的放大用(中间级放大用)应对。栅极长度为0.3～1μm左右，通过插入相反极性的p形层，将作为漏电流的饱和性的漏极电导gd抑制得较小，提高了漏极耐压。此外，可以相对于源极侧而增大漏极侧的接触间隔，使之非对称，提高漏极耐压。进而，可以在栅电极12(肖特基性金属层11)和低浓度n形AlGaAs层53之间，进一步较薄地插入3～30nm左右的无掺杂(i形)或p形的AlGaAs层，作为用于提高栅极逆耐压的肖特基层。
(第五实施方式/FET的剖面结构)
接下来说明本发明的第五实施方式的FET。图16表示第五实施方式的场效应晶体管的简要剖视图。第五实施方式是使用MOVPE生长并具有交互层叠的缓冲层的第三实施方式的变形，此外如第四实施方式所示，在缓冲层上形成埋入的p形层。
说明第五实施方式的FET结构的一例。在场效应晶体管81中，在半绝缘性GaAs基板2上作为阻止传输转位的缓冲层，以厚度100nm生长了杂质无添加的i形GaAs层3后，将III族的Al组成为0.15～0.30厚度为20nm且没有添加杂质的i形AlGaAs层62、和厚度20nm的i形GaAs层63交互地层叠7次。然后作为相反极性层组，将以载流子浓度5×1016cm-3添加了碳(C)的厚度20nm的p形AlGaAs层82和厚度20nm的p形GaAs层83交互地层叠3次，进而形成厚度100nm的p形AlGaAs层84，制作相反极性层(结构)。在其上以无杂质添加、厚度20nm形成作为缓冲层的一部分的i形GaAs层85。然后形成厚度为13nm的作为二维电子气体层的i形InGaAs层4。然后形成厚度2nm的作为间隔层的i形GaAs层86。然后形成厚度8nm的作为电子供给层的高浓度n形AlGaAs层52，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。在其上形成厚度为17nm的低浓度n形AlGaAs层53，添加n形载流子杂质Si，载流子浓度为2.0×1018cm-3。作为蚀刻停止层的n形InGaP层6，以厚度10nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。作为接触层的n形GaAs层7，以厚度100nm形成，添加n形载流子杂质Si，载流子浓度为4.0×1018cm-3。
在本实施方式中，为了抑制作为缓冲层的厚度，从用于阻止传输转位的层叠缓冲层的中途添加p形杂质而作为相反极性层，但也可以在生长了用于阻止传输转位的层叠缓冲层后，较厚地生长作为相反极性层的p形AlGaAs层。
(第六实施方式/半导体芯片的封装安装)
接下来作为本发明的第六实施方式说明封装安装有本发明的FET(半导体芯片)的半导体装置进行说明。组装并安装半导体芯片的封装(容器)使用陶瓷制或模制树脂制。一般由于模制树脂制的封装比较廉价因此广泛使用。两者结构及形态基本相同，只是容器部的材质不同，因此在本实施方式中以模制树脂制的封装为例进行说明。图17表示将半导体芯片组装到封装中且没有安装树脂罩的半导体装置91的简要俯视图。图18表示图17的A-A线的简要剖视图。在图18中安装有树脂罩。另外，以下说明所述的尺寸只是示例，不限于该尺寸。
在图17所示的半导体装置91的俯视图中，作为封装的模制树脂制的容器96为约2.6mm见方的四边形，在中央具有收纳半导体芯片92的凹部98。作为接地端子的源极引线95a为宽度大约0.6mm的带状的薄金属板，贯通树脂容器96内，端子的引线在两侧突出约0.3mm。此外，在树脂容器96的凹部98的底部露出源极引线95a，在其上通过AuSn等高温焊料、金属膏体等固定半导体芯片92。此外，在树脂容器96的凹部98中具有作为输入端子的栅极引线95b、以及以与栅极引线95b相对的方式设置的作为输出端子的漏极引线95c，各自的宽度为约0.5mm，引线的一端在树脂容器96的凹部98的底部露出，向外侧突出0.3mm。此时，垂直的各个方向上的引线的前端(外端)间的距离为约3.2mm。
半导体芯片92的上表面与图3所示的形态同样地，例如为约0.3见方的正方形，作为输入端子的栅极焊盘93b和作为输出端子的漏极焊盘93在约60μm见方下相对地形成，以夹着栅极焊盘93b和漏极焊盘93c的方式在两端形成作为接地端子的源极焊盘93a。并且，栅极焊盘93b和栅极引线95b、漏极焊盘93c和漏极引线95c分别通过细的金(Au)等接合线94电连接。位于两侧的栅极焊盘93a和源极焊盘95a在单侧通过2个接合线94连接，通过两侧组合的4个而提高接地性。
在图18所示的半导体装置91的剖视图中，树脂容器96在中央具有凹部98。各个端子的引线95a～95c在树脂容器96的凹部98内，在凹部98的底面上露出，在树脂容器96的外侧在树脂容器96的下表面突出。因此，各个引线从凹部98向外侧在树脂容器96的树脂内弯折。此外，在树脂容器96上例如放置有模制树脂制的树脂罩97，通过环氧粘结剂等粘结树脂容器96和树脂罩97的接合面。仅树脂容器96的高度为约0.7mm，放置有树脂罩97的封装的高度为约1.3mm，内部中空。另一方面，使覆盖树脂容器96的上部的树脂罩97为薄的平板，可以减少引线框架的弯折，并且使高度整体降低到0.5mm以下。
这样使封装内部中空后，可以降低端子间的寄生电容。另外，对于中空结构的封装援用专利文献8所述的内容，对于树脂罩援用专利文献9所述的内容。
半导体芯片具有电源端子的MMIC的情况下，例如在图17的俯视图中，将通过源极引线95固定半导体芯片92的一侧作为接地端子，在半导体芯片92的旁边将源极引线95a分开并设置间隙，将其中一个作为电源端子的引线。此外，该MMIC如果具有偏压用、开关控制用等的焊盘(端子)，则与之对应设置引线。在引线框架的穿孔中，在与各封装对应的周围残留金属板的框架，在组装的最后割断金属板的框架，因此可以通过穿孔模具适当设定引线间的间隙、形状。此外，端子数如果较多，则上表面不限于正方形，也可以是长方形。此外，半导体芯片的电源焊盘和电源端子的引线，与接地端子同样地，可以通过1个或数个接合线94连接。
(第七实施方式/半导体芯片的倒装片安装)
接下来作为本发明的第七实施方式说明将本发明的半导体芯片直接倒装片安装到电路基板上的半导体装置。图19表示半导体装置101的简要俯视图。图20表示图19中的B-B线的简要剖视图。
作为半导体装置101的电路，可以适当使用从输入的低噪声放大到输出部的多级放大器、包括开关切换的多个多级放大器、包括调制、数字处理等的符合功能等的各种电路。此外，半导体芯片102也可以是将FET或进一步将被动元件(电容器、电感等)集成化的MMIC等。
在半导体装置101中，在酚醛塑料或环氧树脂等树脂或陶瓷制的电路基板103的表面上，形成金(Au)、铜(Cu)等的布线。电路基板103不限于单层，也可以是多层布线。此外，可以在背面或内部设置接地的金属层，而成为微波传输带等分配常数线路。此外，在为树脂等的打印基板的情况下，布线的形成如果利用使用了光刻胶膜的蚀刻、或镀敷，则可以成为比引线框架的金属穿孔加工更加微细的布线。
在图19所示的半导体装置101的俯视图中，在电路基板103的表面上，半导体芯片102(用虚线表示)朝下经由作为凸起的金属柱105与各个布线电连接。在图20所示的半导体装置101的剖视图中，将作为输入的栅极焊盘106b与栅极布线104b电连接，将作为输出的漏极焊盘106c与漏极布线104c电连接。此外，半导体芯片102和电路基板103之间通过金属制105设置100～300μm(0.1～0.3mm)左右的间隙。另外，在图20的剖视图中虽然没有示出作为接地的源极焊盘和源极布线，但与上述同样。
半导体芯片具有电源端子的MMIC的情况下，例如在图19的俯视图中，如果去除并割断位于半导体芯片102下方的细的源极布线104a，则可以使源极布线104a为接地及电源的布线。此外，作为半导体芯片的MMIC具有偏压用、控制用等的焊盘(端子)时，可以与之对应地在电路基板103上也适当设置布线。
金属柱105可以是金(Au)、铜(Cu)、银(Ag)、铝(Al)、镍(Ni)锡(Sn)、铟(In)、锑(Sb)、铋(Bi)等的单体、或其合金、层叠、球状物。特别是后半部分的Sn、In、Sb、Bi是焊料，以Sn为例，可以是金锡(AuSn)、银锡(AgSn)、铜锡(CuSn)等合金。此外，为了调整熔点或软化温度、确保对氧化的接合性，也可以是混合了多个元素的合金。金属柱105的形成可以是使厚光刻胶膜为掩模的镀敷、金属膏体的印刷、球状物的压焊等。镀敷的情况下，在Au、Cu等的镀敷之后，可以接着镀敷Sn、In、Bi等焊料。此外，金属柱105的形成最初在半导体芯片102侧、或在电路基板103侧、或在双方形成后，可以使两者相对，并施加及温度而紧密接合。
并且，为了保护电路布线面，通过粘度高的环氧树脂等保护膜(未图示)以使得不进入与半导体芯片102的间隙的方式进行被覆。此外，也可以使用因热软化的具有耐湿性的树脂薄片。此外，通过粘度高的环氧树脂等被覆后，可以切开半导体芯片102的背面，堆积用于散热、接地、高频屏蔽的金属膜。此外，作为该金属膜也可以粘贴较薄的铝膜(铝箔)、铜膜(铜箔)等。此外，也可以不切开被覆的树脂，而粘贴这些金属膜以进行高频屏蔽。
(第八实施方式/半导体芯片的倒装片安装封装)
接下来作为本发明的第八实施方式说明倒装片安装了1个仅有FET的半导体芯片的半导体装置。图21表示本发明的第八实施方式的半导体装置201的简要俯视图。图22表示图21的C-C线的简要剖视图。
在图21所示的半导体装置201的俯视图中，电路基板203使用在一定间隔的栅格点上具有贯通孔206、且两面及贯通孔206被铜膜覆盖的树脂的打印基板或陶瓷基板，在两面形成布线、端子。FET的半导体芯片202(用短虚线表示)搭载在电路基板203的中央。
从各个金属柱207向各个贯通孔206延伸源极布线204a、栅极布线204b、及漏极布线204c。进而经由各个贯通孔206内的铜膜与形成在背面的各角部(用长虚线表示)的源极端子205a、栅极端子205b及漏极端子205c电连接。此外，两角的源极端子205a以对角线连接。
在图22所示的半导体装置201的剖视图中，通过在电路基板203的贯通孔206中经过的铜膜将正面侧和背面侧电连接。正面侧的栅极布线204b与背面侧的栅极端子205b电连接，正面侧的漏极布线204c与背面侧的漏极端子205c电连接。此外，在正面侧经由作为凸起的金属柱207搭载FET的半导体芯片202。该正面侧通过由模制树脂或树脂薄片等形成的密封树脂208密封。其中，半导体芯片202的下侧(里侧)优选以成为中空209的方式使用粘度高的树脂。此外，可以适当设定密封树脂208的高度，但也可以使封装整体的高度降低到0.5mm以下。
在制造的中途在较大的打印基板上排列并组装FET。在各个FET上形成了密封树脂208后，通过粘结薄片等固定，通过切割机等将电路基板203切断并分别分离。此时，以经过不需要的贯通孔203的方式切断。此外，也可以根据需要在切断前在背面的端子的表面上设置低温焊料。
(第九实施方式/其他的半导体芯片的上表面结构)
接下来作为本发明的第九实施方式说明将仅有FET的半导体芯片的面积缩小的半导体装置。
图23表示第九实施方式的半导体芯片301的简要俯视图。在仅有FET的半导体芯片301中，中央的元件区域与图3所示的第一实施方式的半导体芯片21的元件区域相同，但在本第九实施方式中，通过将各电极的端子焊盘设在一个角上来缩小面积。在图3所示的第一实施方式中，在相对的边上较大地配置作为两个接地端子的源极焊盘22a、22b，在两个源极焊盘22a、22b之间较小地配置了作为输出端子的漏极焊盘24a、和作为输入端子的栅极焊盘26。在图23所示的本实施方式中，栅极焊盘306和漏极焊盘304配置在彼此相对的角部，两个源极焊盘302a、302b在剩余的角部彼此相对地配置。此外，相对的两个源极焊盘302a、302b以可以铺设两个接合线的方式较宽地形成。此外，半导体芯片301具有电源端子的MMIC的情况下，也可以使源极焊盘302a、302b中的一个为接地端子、另一个为电源端子。
(第九实施方式/其他的半导体芯片的封装安装)
图24表示将半导体芯片301安装到树脂封装中的半导体装置311的简要俯视图。另外，在24中，对于与图17(第六实施方式)相同的要素标以相同的标号。在图24所示的半导体装置311的俯视图中，以使栅极焊盘306及漏极焊盘304分别与各自的引线相对的方式将半导体芯片301定向。即，与图17所示的方式相比，半导体芯片301旋转45度。从而，电连接栅极焊盘306和栅极引线95b的接合线94、以及电连接漏极引脚304和漏极引线95c的接合线94可以构成为最短。此外，从两个源极焊盘302a、302b朝向下方的源极95a，可以提高接地性，因此相对于一个焊盘通过2个接合线94电连接。
半导体芯片301具有电源端子的MMIC的情况下，如第六实施方式所说明的那样，在源极引线95a中，可以使搭载半导体芯片301的一侧为接地端子的引线，使带状地分离后的一个为电源端子的引线。进而，在半导体芯片301的附近将接合线与电源端子的引线连接，因此可以使源极引线95a与倾斜的半导体芯片301的形状一致，以三角的山状设置间隙并分离。这可以通过对引线框架穿孔的模具来适当设定。
本发明的FET、半导体芯片及半导体装置基于上述实施方式进行了说明，但不限于上述实施方式，在本发明的范围内且基于本发明的基本技术思想，可以对上述实施方式进行各种变形、变更及改良。此外，在本发明的权利要求的范围内可以进行各种公开要素的多种组合/置换以及选择。
本发明的课题、目的及展开方式通过包括权利要求在内的本发明的所有公开内容得以明确。

Claims (25)

1.一种场效应晶体管，其特征在于，
在包含镓和砷的GaAs半导体基板上层叠：i形GaAs层，作为缓冲层，包含镓和砷，不含载流子杂质；i形InGaAs层，作为二维电子气体层，包含铟、镓和砷，不含载流子杂质；以及n形AlGaAs层，作为电子供给层，包含铝、镓和砷，并含有n形载流子杂质，
在作为电子供给层的上述n形AlGaAs层上具有线状地欧姆接触的栅电极，从上述栅电极的两侧离开且在作为电子供给层的上述n形AlGaAs层上层叠n形InGaP层，该n形InGaP层作为蚀刻停止层，包含铟、镓和磷，并含有n形载流子杂质，接着在同等程度的横向位置上层叠n形GaAs层，该n形GaAs层作为接触层，包含镓和砷，并含有n形载流子杂质，
在作为接触层的上述n形GaAs层上，作为从上述接触层的端部离开并带状地欧姆接触的电极，在各侧具有源电极和漏电极，
作为电子供给层的n形AlGaAs层，具有上述n形载流子杂质的浓度不同、并且在上下分为2层的高浓度n形AlGaAs层和低浓度n形AlGaAs层，
上述高浓度n形AlGaAs层和上述低浓度n形AlGaAs层层叠在上述二维电子气体层之上，
上述高浓度n形AlGaAs层是作为上述二维电子气体层的i形InGaAs一侧的层，
上述低浓度n形AlGaAs层是上述栅电极一侧的层，与上述高浓度n形AlGaAs层相比，n形载流子浓度较低。
2.根据权利要求1所述的场效应晶体管，其特征在于，
上述n形载流子杂质为硅。
3.根据权利要求1所述的场效应晶体管，其特征在于，
在作为二维电子气体层的上述i形InGaAs层和作为电子供给层的上述n形AlGaAs层之间，作为间隔层具有包含镓和砷、且不含载流子杂质的i形GaAs层。
4.根据权利要求1所述的场效应晶体管，其特征在于，
在作为缓冲层的i形GaAs层中，至少插入1个含有铝、镓和砷、且不含载流子杂质的i形AlGaAs层。
5.根据权利要求1所述的场效应晶体管，其特征在于，
在作为缓冲层的i形GaAs层中作为相反极性层至少插入1个p形GaAs层及p形AlGaAs层中的任意一方或双方，该p形GaAs层含有p形载流子杂质并且包含镓和砷，该p形AlGaAs层含有p形载流子杂质并且包含镓、砷和铝。
6.根据权利要求1所述的场效应晶体管，其特征在于，
在作为电子供给层的上述n形AlGaAs层、和上述栅电极及作为蚀刻停止层的上述n形InGaP层之间，作为肖特基层插入包含铝、镓和砷的AlGaAs层，作为肖特基层的上述AlGaAs层不含载流子杂质、或者含有p形载流子杂质。
7.根据权利要求5所述的场效应晶体管，其特征在于，
上述p形载流子杂质为碳、铍、镁中的至少一个元素。
8.根据权利要求1所述的场效应晶体管，其特征在于，
在上述GaAs半导体基板上，将作为电子供给层的上述n形AlGaAs层作为至少一个元件区域，在该元件区域的外侧还具有与该元件区域电绝缘的元件分离区域，
上述元件分离区域是从上述接触层开始到上述缓冲层的中途为止被除去的区域，或者是从上述接触层开始到上述缓冲层的中途为止分散了氦、硼、氮、氧中的至少一个元素的区域。
9.根据权利要求8所述的场效应晶体管，其特征在于，
在上述至少一个元件区域中，具有多个由上述栅电极、上述源电极和上述漏电极构成的场效应晶体管构成单位，
多个上述场效应晶体管构成单位被配置为使多个线状的上述栅电极并列，
多个上述场效应晶体管构成单位中相邻的两个上述场效应晶体管构成单位，共享上述源电极及上述漏电极中的某一个电极。
10.根据权利要求1所述的场效应晶体管，其特征在于，
上述栅电极，具有与作为电子供给层的上述n形AlGaAs层或作为肖特基层的AlGaAs层欧姆接触的肖特基性金属层，并且在上述肖特基性金属层上具有电阻率比该肖特基性金属层低的栅极布线层。
11.根据权利要求10所述的场效应晶体管，其特征在于，
上述栅电极的肖特基性金属层是钛、钒、铬、锆、铌、钼、铪、钽、钨、及其硅化物或氮化物中的至少一个，上述栅极布线层是铝、镍、金、铜中的至少一个。
12.根据权利要求1所述的场效应晶体管，其特征在于，
在与上述栅电极线状延伸的方向垂直的上述栅电极的剖面为T字形、方形、梯形中的任一个。
13.根据权利要求1所述的场效应晶体管，其特征在于，
与作为电子供给层的上述n形AlGaAs层接触的上述栅电极、和作为蚀刻停止层的上述n形InGaP层的接触间隔为0.1μm以上，并且上述漏电极侧的接触间隔，与上述源极侧的接触间隔为同等程度，或比上述源极侧的接触间隔大。
14.根据权利要求1所述的场效应晶体管，其特征在于，
上述源电极及上述漏电极包含锗和镍、或者包含锗、镍和金。
15.根据权利要求1所述的场效应晶体管，其特征在于，
上述源电极和上述漏电极，向作为接触层的上述n形GaAs层扩散并停在中途，而没有到达作为电子供给层的上述n形AlGaAs层。
16.根据权利要求1所述的场效应晶体管，其特征在于，
还包括保护绝缘膜，至少覆盖作为电子供给层的上述n形AlGaAs层或作为肖特基层的AlGaAs层、及上述栅电极的露出面，
上述保护绝缘膜是氮化硅膜、氮化硼膜、氮化铝膜、氧化硅膜中的至少一个。
17.根据权利要求16所述的场效应晶体管，其特征在于，
在上述源电极及上述漏电极部分以外的作为接触层的上述n形GaAs层上，在上述保护绝缘膜的下方还具有氧化硅膜。
18.根据权利要求8所述的场效应晶体管，其特征在于，
在上述元件分离区域上，还包括与上述多个源电极电连接的源极布线、以及与上述多个漏电极电连接的漏极布线。
19.根据权利要求18所述的场效应晶体管，其特征在于，
在上述漏极布线越过上述源极布线上方的部分，上述漏极布线的下方为中空的空气桥。
20.一种半导体芯片，为四边形，具有场效应晶体管、元件分离区域、输入端子、接地端子和输出端子，
所述场效应晶体管，在包含镓和砷的GaAs半导体基板上层叠：i形GaAs层，作为缓冲层，包含镓和砷，不含载流子杂质；i形InGaAs层，作为二维电子气体层，包含铟、镓和砷，不含载流子杂质；以及n形AlGaAs层，作为电子供给层，包含铝、镓和砷，并含有n形载流子杂质，
在作为电子供给层的上述n形AlGaAs层上具有线状地欧姆接触的栅电极，从上述栅电极的两侧离开且在作为电子供给层的上述n形AlGaAs层上层叠n形InGaP层，该n形InGaP层作为蚀刻停止层，包含铟、镓和磷，并含有n形载流子杂质，接着在同等程度的横向位置上层叠n形GaAs层，该n形GaAs层作为接触层，包含镓和砷，并含有n形载流子杂质，
在作为接触层的上述n形GaAs层上，作为从上述接触层的端部离开并带状地欧姆接触的电极，在各侧具有源电极和漏电极，
将所述场效应晶体管作为至少一个元件区域形成，所述元件分离区域与该元件区域电绝缘，
所述输入端子与上述栅电极电连接，
所述接地端子与上述源电极电连接，
所述输出端子与上述漏电极电连接，
所述半导体芯片的特征在于，
在上述元件分离区域中、并且在四边形的上述半导体芯片中的边或角的四个端部中，在相对的两个端部上配置上述输入端子和上述输出端子以使该输入端子和输出端子相对，
在另外的相对的端部上至少配置一个上述接地端子。
21.一种半导体装置，具有权利要求20所述的半导体芯片，其中，
在中空封装中收纳上述半导体芯片，该中空封装由树脂或陶瓷形成并且是内部中空的容器，从上述中空封装的内部向外引出四个端子引线，上述半导体芯片的至少三个端子和上述四个端子引线以一个端子与至少一个端子引线对应的方式通过金属线电连接。
22.根据权利要求21所述的半导体装置，其特征在于，
与上述输入端子电连接的端子引线、和与上述输出端子电连接的端子引线以彼此相对的方式从上述中空封装引出，
与上述接地端子电连接的端子引线在相对的方向上从上述中空封装引出。
23.一种半导体装置，具有权利要求20所述的半导体芯片，其中，
还具有在正面形成有电路的布线的、树脂或陶瓷的电路基板，
以使上述半导体芯片中形成有上述元件分离区域的面与上述电路基板相对的方式，将上述输入端子、上述接地端子、上述输出端子分别与上述电路基板的上述布线电连接，并使上述半导体芯片和上述电路基板之间为中空。
24.根据权利要求23所述的半导体装置，其特征在于，
上述电路基板的正面由树脂或树脂薄膜覆盖，或进一步由金属膜覆盖。
25.根据权利要求23所述的半导体装置，其特征在于，
上述电路基板具有从正面向背面贯通的布线及端子，
以使上述半导体芯片中形成有上述元件分离区域的面与上述电路基板相对的方式，将上述半导体芯片的各个端子与上述电路基板的正面的上述布线电连接，并使上述半导体芯片和上述电路基板之间为中空。
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