CN113437039B - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN113437039B
CN113437039B CN202110724336.2A CN202110724336A CN113437039B CN 113437039 B CN113437039 B CN 113437039B CN 202110724336 A CN202110724336 A CN 202110724336A CN 113437039 B CN113437039 B CN 113437039B
Authority
CN
China
Prior art keywords
pad
gate
window
source
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110724336.2A
Other languages
English (en)
Other versions
CN113437039A (zh
Inventor
杨天应
刘丽娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Times Suxin Technology Co Ltd
Original Assignee
Shenzhen Times Suxin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Times Suxin Technology Co Ltd filed Critical Shenzhen Times Suxin Technology Co Ltd
Priority to CN202110724336.2A priority Critical patent/CN113437039B/zh
Publication of CN113437039A publication Critical patent/CN113437039A/zh
Application granted granted Critical
Publication of CN113437039B publication Critical patent/CN113437039B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请提供一种半导体器件及其制备方法，涉及半导体技术领域，将源极焊盘的部分设置于半导体层的有源区内，使得源极焊盘与有源区内的源极电极形成共用第一金属部的结构，从而有效的减少了源极焊盘在半导体层的无源区的占用面积，提高了晶圆面积的利用率，使得单片产出芯片数量增多，尤其适合制作小功率器件。

Description

一种半导体器件及其制备方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
随着半导体器件的高度集成，人们着力于提高半导体的制备良率。在半导体制备过程中，通常会在器件上设置有源极直流测试焊盘、漏极直流测试测试焊盘以及栅极直流测试焊盘，从而实现对器件的测试。
现有测试焊盘均完全设置在器件的无源区，占用器件有效面积，会导致晶圆面积浪费严重、单片产出芯片数量减少。特别是制作小功率器件时，该问题尤为突出。
发明内容
本申请的目的在于，针对上述现有技术中的不足，提供一种半导体器件及其制备方法，以改善测试焊盘完全设置在器件的无源区，占用器件有效面积的问题。
为实现上述目的，本申请实施例采用的技术方案如下：
本申请实施例的一方面，提供一种半导体器件，包括：衬底；在衬底上设置的半导体层，半导体层包括有源区和位于有源区外围的无源区；在半导体层有源区上设置的源极电极、漏极电极和栅极电极，源极电极包括连接的第一金属部和第二金属部；在半导体层上设置的源极焊盘、漏极焊盘和栅极焊盘，漏极焊盘和栅极焊盘位于无源区，漏极焊盘与漏极电极连接，栅极焊盘与栅极电极连接，源极焊盘部分位于无源区，且源极焊盘与源极电极共用第一金属部，得到预制器件结构。
可选的，半导体器件还包括在预制器件结构上设置的介质层，介质层覆盖有源区和无源区，介质层包括栅极焊盘窗口、漏极焊盘窗口和源极焊盘窗口，栅极焊盘窗口位于栅极焊盘内，漏极焊盘窗口位于漏极焊盘内，源极焊盘窗口位于源极焊盘内。
可选的，源极焊盘窗口边缘与栅极电极之间的最小间距大于或等于30μm。
可选的，栅极焊盘窗口包括第一子窗口和第二子窗口，栅极焊盘包括连接的栅极打线焊盘和栅极测试焊盘，第一子窗口位于栅极打线焊盘内，第二子窗口位于栅极测试焊盘内。
可选的，在栅极电极个数大于4时，源极焊盘为两个，两个源极焊盘分别位于有源区边缘的相对侧。
可选的，源极电极包括欧姆金属层和设置在欧姆金属层上的互连金属层，第一金属部包括部分欧姆金属层和部分互连金属层。
可选的，源极电极包括欧姆金属层和设置在欧姆金属层上的互连金属层，第一金属部为部分互连金属层。
可选的，源极电极具有接地通孔时，接地通孔位于源极电极靠近漏极焊盘的一端，第一金属部位于源极电极靠近栅极焊盘的一端，且第一金属部和接地通孔在半导体层上的正投影无交叠区域。
可选的，半导体器件还包括在介质层上设置的保护层，保护层覆盖有源区和无源区，且保护层包括第一开口、第二开口和第三开口，第一开口与栅极焊盘窗口连通，第二开口与漏极焊盘窗口连通，第三开口与源极焊盘窗口连通。
本申请实施例的另一方面，提供一种半导体器件制备方法，用于制备上述任一种的半导体器件。
本申请的有益效果包括：
本申请提供了一种半导体器件及其制备方法，由于将源极焊盘的部分设置于半导体层的有源区内，使得源极焊盘与有源区内的源极电极形成共用第一金属部的结构，从而有效的减少了源极焊盘在半导体层的无源区的占用面积，提高了晶圆面积的利用率，使得单片产出芯片数量增多，尤其适合制作小功率器件。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种半导体器件的结构示意图之一；
图2为本申请实施例提供的一种半导体器件的结构示意图之二；
图3为图2中A-A的剖视图；
图4为本申请实施例提供的一种半导体器件的结构示意图之三。
图标：100-衬底；110-芯片边缘；120-介质层刻蚀边界；130-无源区；140-有源区；150-源极电极；151-欧姆金属；152-第一互连金属层；153-第二互连金属层；160-漏极电极；170-栅极电极；180-漏极焊盘；190-栅极打线焊盘；200-栅极测试焊盘；210-源极焊盘；220-介质层；230-半导体层；240-第一金属部；250-第二金属部；260-平齐参考线；300-互连金属。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
应当理解，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区域分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如本文所使用，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。
应当理解，当一个元件(诸如层、区域或衬底)被称为“在另一个元件上”或“延伸到另一个元件上”时，其可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在介于中间的元件。同样，应当理解，当元件(诸如层、区域或衬底)被称为“在另一个元件之上”或“在另一个元件之上延伸”时，其可以直接在另一个元件之上或直接在另一个元件之上延伸，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)的含义与本公开所属领域的普通技术人员通常理解的含义相同。还应当理解，本文所使用的术语应解释为含义与它们在本说明书和相关领域的情况下的含义一致，而不能以理想化或者过度正式的意义进行解释，除非本文中已明确这样定义。
本申请实施例的一方面，提供一种半导体器件，如图1所示，包括：衬底100，该衬底100可以是用于承载半导体集成电路元器件的基材，例如GaN、GaAs、SiC等。图1中，衬底100边缘可以是芯片边缘110。
然后在该衬底100上沉积半导体层230，沉积的方式可以是通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺进行，本申请对其不做限定，具体可以根据实际需求进行合理选择。半导体层230可以包括有源区140和无源区130，其中，如图1所示，无源区130围绕有源区140外围设置。半导体层230上的有源区140和无源区130可以通过台面隔离工艺或离子注入工艺界定，此处不再赘述。半导体层230可以是一层、两层或多层，设置时应当结合器件类型进行合理选择，例如绝缘栅型场效应晶体管(MIS FET)、高电子迁移率晶体管(HEMT)等，本申请不对其做限制。
如图1所示，在半导体层230的有源区140内设置主动器件，例如在有源区140上设置源极电极150、漏极电极160和栅极电极170，其中，栅极电极170位于源极电极150和漏极电极160之间，以此，使得栅极电极170能够在源极电极150和漏极电极160之间的沟道上方形成具有栅控功能的有源结构。当然，主动器件可以是一个，也可以是多个，在主动器件为多个时，源极电极150、漏极电极160和栅极电极170也可以是多个，多个主动器件之间可以共用源极电极150、漏极电极160，以此在芯片有限的面积内集成更多的主动器件。如图1所示，多个主动器件之间的源极电极150、漏极电极160和栅极电极170可以采用叉指状的形式布设。
结合图1、图2和图3所示，在源极电极150包括连接的第一金属部240和第二金属部250，其中，第一金属部240和第二金属部250均位于有源区140内，第一金属部240和第二金属部250仅为更加清楚的表述而进行的区域划分，在实际的器件结构制作过程中，第一金属部240和第二金属部250可以是在同一工艺步骤中同步制作，本申请对其不做限制。
然后在半导体层230上设置源极焊盘210、漏极焊盘180和栅极焊盘，其中，如图1所示，漏极焊盘180和栅极焊盘位于半导体层230的无源区130，且漏极焊盘180与漏极电极160连接，栅极焊盘与栅极电极170连接，连接的方式可以是通过金属连接。结合图1、图2和图3所示，源极焊盘210分为两部分(第一部分和第二部分)，其中的一部分(第二部分)位于半导体层230的无源区130上，其中的另一部分(第一部分)位于有源区140上，且源极焊盘210位于有源区140上的第一部分同时也是源极电极150的第一金属部240，由此形成源极焊盘210与源极电极150共用第一金属部240的结构，从而得到预制器件结构，从而有效的减少了源极焊盘210在半导体层230的无源区130的占用面积，减小了芯片的尺寸，提高了晶圆面积的利用率，使得单片产出芯片数量增多，尤其适合制作小功率器件。
源极焊盘210可以作为源极打线焊盘，也可以作为源极测试焊盘；同理，漏极焊盘180可以作为漏极打线焊盘，也可以作为漏极测试焊盘；栅极同理。
可选的，为了提高器件使用时的稳定性，如图2所示，半导体器件还包括介质层220，介质层220可以在预制器件结构上设置，介质层220覆盖有源区140和无源区130，通过刻蚀，可以在介质层220上打开窗口，使得介质层220包括栅极焊盘窗口、漏极焊盘窗口和源极焊盘窗口，如此，使得栅极焊盘窗口位于栅极焊盘内，漏极焊盘窗口位于漏极焊盘180内，源极焊盘窗口位于源极焊盘210内，即栅极焊盘窗口、漏极焊盘窗口和源极焊盘窗口在介质层220上开窗的位置决定了栅极焊盘、漏极焊盘180和源极焊盘210所在的位置。上述焊盘位于窗口内的表述为窗口在焊盘上的正投影位于焊盘内。刻蚀介质层220时，可以在介质层刻蚀边界120内部对介质层220进行刻蚀。
例如，结合图2和图3，在半导体层230上形成源极电极150、漏极电极160和栅极电极170后，同步也会制作形成金属，通过在此结构基础上外延生长整层介质层220，然后在对应位置进行刻蚀开窗，使得下方的金属从窗口内露出，以此可以将与栅极电极170连接的金属在栅极焊盘窗口内露出的部分作为栅极焊盘，将与漏极电极160连接的金属在漏极焊盘180窗口内露出的部分作为漏极焊盘180，将与源极电极150连接的金属在源极焊盘210窗口内露出的部分作为源极焊盘210。
可选的，在源极焊盘210部分位于有源区140内，且和源极电极150共用第一金属部240时，应当使得源极焊盘210窗口边缘与栅极电极170之间的最小间距L大于或等于30μm，例如图1中，将距离最近的源极焊盘210窗口和栅极电极170作为一组，该组中的源极焊盘210窗口内壁最靠近该组中栅极电极170的一点和该组栅极电极170最靠近该组中源极焊盘210窗口内壁的一点之间的最小间距L需要大于或等于30μm，如此，可以使得源极焊盘210窗口与栅极电极170之间具有足够的安全距离来防止水汽等侵入到栅极电极170位置的沟道区域时造成的HAST失效。例如，在不同实施例中最小间距L可以是30μm、35μm、40μm等等。
可选的，如图2所示，栅极焊盘窗口包括第一子窗口和第二子窗口，栅极焊盘包括连接的栅极打线焊盘190和栅极测试焊盘200，其中，与栅极电极170连接的金属在第一子窗口内露出的部分可以作为栅极打线焊盘190，与栅极电极170连接的金属在第二子窗口内漏出的部分可以作为栅极测试焊盘200，由此，通过无源区130的栅极打线焊盘190实现后续芯片封装时的打线，由栅极测试焊盘200实现在测试时的探针测试。
可选的，如图1和图2所示，有源区140内的主动器件可以是多个，因此，栅极电极170也可以是多个，在源极电极150、漏极电极160和栅极电极170按照图1或图2所示的方式布设时，在栅极电极170个数小于或等于4时，可以仅设置有一个源极焊盘210，该源极焊盘210可以位于图1或图2中的上端或下端，以此，在需要时可以进行测试。当栅极电极170个数大于4时，则可以将源极焊盘210设置为两个，两个源极焊盘210分别位于有源区140的最外侧的相对侧(边缘的相对侧)，即两个源极焊盘210分别位于上端和下端，如此，在测试时，可以在两端同时下针，能够有效减小因器件尺寸导致的电势降低、电势不均匀的问题，有效降低测试时的异常率。
在对介质层220通过刻蚀的方式打开源极焊盘210窗口时，可以使得在源极焊盘210窗口内露出的金属作为源极焊盘210，因此，在源极电极150包括欧姆金属151层以及设置在欧姆金属151层上的互连金属300层时，源极焊盘210可以对应有如下两种实施例：
在其中的一种实施例中：参照图2和图3所示，源极电极150包括欧姆金属151层和设置在欧姆金属151层上的互连金属300层，源极焊盘210窗口包括连通的两部分，第一部分位于有源区140，第二部分位于无源区130。当欧姆金属151层在衬底100上的正投影与源极焊盘210窗口的第一部分在衬底100上的正投影具有交叠区域时，第一金属部240则包括与交叠区域对应的欧姆金属151层以及形成于欧姆金属151层之上的互连金属300层，同时，互连金属300层还会向无源区130延伸，互连金属300层在无源区130的源极焊盘210窗口的第二部分内露出的部分作为源极焊盘210在无源区130的部分，即源极焊盘210包括有源区140的第一金属部240、有源区140的互连金属300层和无源区130的互连金属300层。
在其中的另一种实施例中：参照图4所示，此时，源极电极150包括欧姆金属151层和设置在欧姆金属151层上的互连金属300层，源极焊盘210窗口包括连通的两部分，第一部分位于有源区140，第二部分位于无源区130。当欧姆金属151层在衬底100上的正投影与源极焊盘210窗口的第一部分在衬底100上的正投影不具有交叠区域时，第一金属部240则包括在源极焊盘210窗口的第一部分内露出的互连金属300层，互连金属300层还会向无源区130延伸，互连金属300层在无源区130的源极焊盘210窗口的第二部分内露出的部分作为源极焊盘210在无源区130的部分，即源极焊盘210包括有源区140的第一金属部240和无源区130的互连金属300层。
上述的互连金属300层可以包括依次形成的第一互连金属层152和第二互连金属层153。
可选的，源极电极150具有接地通孔时，接地通孔位于源极电极150靠近漏极焊盘180的一端，第一金属部240位于源极电极150靠近栅极焊盘的一端，且第一金属部240和接地通孔在半导体层230上的正投影无交叠区域。
可选的，为了进一步的提高半导体器件的稳定性，半导体器件还包括在介质层220上设置的保护层，保护层覆盖有源区140和无源区130，且保护层包括第一开口、第二开口和第三开口，其中，第一开口与栅极焊盘窗口连通，第二开口与漏极焊盘180窗口连通，第三开口与源极焊盘210窗口连通，同时，第一开口的开口面积小于栅极焊盘窗口的开口面积，第二开口的开口面积小于漏极焊盘180窗口的开口面积，第三开口的开口面积小于源极焊盘210窗口的面积，如此，能够利用保护层进一步的提高半导体器件的防水汽侵入的能力。
可选的，如图1所示，为方便针卡的制作和使用，栅极焊盘、漏极焊盘180与源极焊盘210在芯片的相对两端应当保持边缘齐平，即图1中，上端的栅极测试焊盘200、源极焊盘210和漏极焊盘180的边缘均位于平齐参考线260，实现边缘平齐。
本申请实施例的另一方面，提供一种半导体器件制备方法，用于制备上述任一种的半导体器件，由于将源极焊盘210的部分设置于半导体层230的有源区140内，使得源极焊盘210与有源区140内的源极电极150形成共用第一金属部240的结构，从而有效的减少了源极焊盘210在半导体层230的无源区130的占用面积，提高了晶圆面积的利用率，使得单片产出芯片数量增多，尤其适合制作小功率器件。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底；
在所述衬底上设置的半导体层，所述半导体层包括有源区和位于所述有源区外围的无源区；
在所述半导体层有源区上设置的源极电极、漏极电极和栅极电极，所述源极电极包括连接的第一金属部和第二金属部；
在所述半导体层上设置的源极焊盘、漏极焊盘和栅极焊盘，所述漏极焊盘和所述栅极焊盘位于所述无源区，所述漏极焊盘与所述漏极电极连接，所述栅极焊盘与所述栅极电极连接，所述源极焊盘由位于所述有源区的第一部分和位于所述无源区的第二部分组成，所述第一部分与所述栅极电极在所述衬底的正投影无交叠区域，所述第一部分为所述第一金属部，以使所述源极焊盘与所述源极电极共用所述第一金属部，得到预制器件结构。
2.如权利要求1所述的半导体器件，其特征在于，还包括在所述预制器件结构上设置的介质层，所述介质层覆盖所述有源区和所述无源区，所述介质层包括栅极焊盘窗口、漏极焊盘窗口和源极焊盘窗口，所述栅极焊盘窗口位于所述栅极焊盘内，所述漏极焊盘窗口位于所述漏极焊盘内，所述源极焊盘窗口位于所述源极焊盘内。
3.如权利要求2所述的半导体器件，其特征在于，所述源极焊盘窗口边缘与所述栅极电极之间的最小间距大于或等于30μm。
4.如权利要求2所述的半导体器件，其特征在于，所述栅极焊盘窗口包括第一子窗口和第二子窗口，所述栅极焊盘包括连接的栅极打线焊盘和栅极测试焊盘，所述第一子窗口位于所述栅极打线焊盘内，所述第二子窗口位于所述栅极测试焊盘内。
5.如权利要求1所述的半导体器件，其特征在于，在所述栅极电极个数大于4时，所述源极焊盘为两个，两个所述源极焊盘分别位于所述有源区边缘的相对侧。
6.如权利要求1所述的半导体器件，其特征在于，所述源极电极包括欧姆金属层和设置在所述欧姆金属层上的互连金属层，所述第一金属部包括部分所述欧姆金属层和部分所述互连金属层。
7.如权利要求1所述的半导体器件，其特征在于，所述源极电极包括欧姆金属层和设置在所述欧姆金属层上的互连金属层，所述第一金属部为部分所述互连金属层。
8.如权利要求1所述的半导体器件，其特征在于，所述源极电极具有接地通孔时，所述接地通孔位于所述源极电极靠近所述漏极焊盘的一端，所述第一金属部位于所述源极电极靠近所述栅极焊盘的一端，且所述第一金属部和所述接地通孔在所述半导体层上的正投影无交叠区域。
9.如权利要求2所述的半导体器件，其特征在于，还包括在所述介质层上设置的保护层，所述保护层覆盖所述有源区和所述无源区，且所述保护层包括第一开口、第二开口和第三开口，所述第一开口与所述栅极焊盘窗口连通，所述第二开口与所述漏极焊盘窗口连通，所述第三开口与所述源极焊盘窗口连通。
10.一种半导体器件制备方法，其特征在于，用于制备如权利要求1至9任一项所述的半导体器件。
CN202110724336.2A 2021-06-29 2021-06-29 一种半导体器件及其制备方法 Active CN113437039B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110724336.2A CN113437039B (zh) 2021-06-29 2021-06-29 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110724336.2A CN113437039B (zh) 2021-06-29 2021-06-29 一种半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN113437039A CN113437039A (zh) 2021-09-24
CN113437039B true CN113437039B (zh) 2022-07-26

Family

ID=77757523

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110724336.2A Active CN113437039B (zh) 2021-06-29 2021-06-29 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN113437039B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114420657B (zh) * 2022-03-30 2022-06-24 深圳市时代速信科技有限公司 半导体器件和半导体器件的制备方法
CN114744024B (zh) * 2022-06-13 2022-08-26 深圳市时代速信科技有限公司 一种半导体器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614762A (en) * 1995-01-30 1997-03-25 Nec Corporation Field effect transistors having comb-shaped electrode assemblies
CN101399285A (zh) * 2007-09-25 2009-04-01 恩益禧电子股份有限公司 场效应晶体管、半导体芯片及半导体装置
US20170194477A1 (en) * 2013-09-10 2017-07-06 Delta Electronics, Inc. Semiconductor device
CN108807513A (zh) * 2017-07-04 2018-11-13 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP2018195845A (ja) * 2018-08-06 2018-12-06 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219024B2 (en) * 2013-11-21 2015-12-22 Raytheon Company Air bridge structure having dielectric coating

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614762A (en) * 1995-01-30 1997-03-25 Nec Corporation Field effect transistors having comb-shaped electrode assemblies
CN101399285A (zh) * 2007-09-25 2009-04-01 恩益禧电子股份有限公司 场效应晶体管、半导体芯片及半导体装置
US20170194477A1 (en) * 2013-09-10 2017-07-06 Delta Electronics, Inc. Semiconductor device
CN108807513A (zh) * 2017-07-04 2018-11-13 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP2018195845A (ja) * 2018-08-06 2018-12-06 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN113437039A (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
US11854926B2 (en) Semiconductor device with a passivation layer and method for producing thereof
US10847621B2 (en) Semiconductor device with a well region
US9129982B2 (en) Semiconductor device and manufacturing method
CN113437039B (zh) 一种半导体器件及其制备方法
US7791135B2 (en) Insulated gate silicon carbide semiconductor device and method for manufacturing the same
JPH08255911A (ja) 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法
CN105684134A (zh) 具有用于产生附加构件的多晶硅层的氮化镓晶体管
US20110095358A1 (en) Double-sided semiconductor structure and method for manufacturing same
JP2009016482A (ja) 半導体装置およびその製造方法
JP2018049974A (ja) 半導体装置およびその製造方法
US6392278B1 (en) Fet having a reliable gate electrode
CN112599523A (zh) 集成晶体管器件及形成其的方法
CN117276335B (zh) 一种具有解耦合反向导通能力的增强型GaN HEMT及其制作方法
JPS634683A (ja) 電界効果トランジスタ
US20240021718A1 (en) Hemt transistor including an improved gate region and related manufacturing process
EP3174102A1 (en) Semiconductor device and method of making a semiconductor device
CN113838837A (zh) 一种半导体器件及其制备方法
CN113782594B (zh) 一种半导体器件
JP3294001B2 (ja) 絶縁ゲート型半導体装置の製造方法
CN113793806A (zh) 一种半导体器件及制备方法
CN209804659U (zh) 一种igbt芯片的产品结构
CN114744024B (zh) 一种半导体器件及其制备方法
CN113437051B (zh) 一种半导体器件
US20240194746A1 (en) Vertical Semiconductor Power Device and Method for Manufacturing the Same
CN115881776A (zh) 功率器件及其制作方法和电子器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant