CN1507074A - 异质结场效应型半导体器件及其制造方法 - Google Patents

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Abstract

在异质结场效应型半导体器件中，沟道层(5，5)形成在GaAs衬底(1)上，不包含铝的第一半导体层形成在沟道层(9，9)上。第一导电类型的第一和第二帽盖层(11，11’，11’a，11’b)形成在所述第一半导体层上，在第一半导体层上产生沟槽(11a)。第一和第二欧姆电极(14S，14D)分别形成在所述第一和第二帽盖层上。第二导电类型的第二半导体层(15，15’，15”)形成在沟槽内的第一半导体层上，第二半导体层与第一和第二帽盖层隔开。栅电极(13)形成在第二半导体层上。

Description

异质结场效应型半导体器件及其制造方法
技术领域
本发明涉及异质结场效应型半导体器件及其制造方法。
背景技术
通常，在移动手机的发射器中，需要功率放大器在较低的电压下工作并且具有较低的接通电阻。GaAs异质结场效应型半导体器件用做功率放大器。
在第一种现有技术的GaAs异质结场效应型半导体器件中(参见：Yasunori BITO等人的“64％ Efficiency Enhancement-Mode PowerHeterojunction FET for 3.5V Li-Ion Battery Operated Personal DigitalCellular Phones”的图2，1998 IEEE MTT-S Int.Microwave Symp-Dig.，439-442页，1998年6月)，通过外延生长工艺依次生长沟道层、未掺杂的AlGaAs肖特基层、未掺杂的GaAs层以及掺杂Si的n+型帽盖层，双沟槽结构提供在掺杂Si的n+型帽盖层和未掺杂的肖特基层中。然后，借助双沟槽结构，栅电极形成在未掺杂的肖特基层上，欧姆源电极和欧姆漏电极形成在掺杂Si的n+型帽盖层上。这将在下面详细介绍。
在以上介绍的第一种现有技术的GaAs异质结场效应型半导体器件中，由于采用了双沟槽结构，可以降低接通电阻。
然而在以上介绍的第一种现有技术的GaAs异质结场效应型半导体器件中，由于栅电极直接接触未掺杂的AlGaAs肖特基层，因此两者之间的有效肖特基势垒很小，即约1.0eV，以至于栅极的开启电压Vf很小，约0.7V。因此，在正常的操作时，栅电极正向导通，产生栅极漏电流。
在第二种现有技术的GaAs异质结场效应型半导体器件中(参见：Shigeki WADA等人的“0.1-μm p+-GaAs Gate HJFET’s Fabricated UsingTwo-Step Dry-Etching and Selective MOMBE Growth Techniques”，IEEETransactions on Electron Devices，Vol.45，No.6，1383-1389页，1998年6月)，通过第一外延生长工艺，依次生长沟道层、未掺杂的AlGaAs肖特基层以及掺杂Si的n+型帽盖层，并且沟槽结构提供在掺杂Si的n+型帽盖层中。然后通过第二外延生长工艺，掺杂碳的p+型GaAs层生长在未掺杂的InGaAs肖特基层上。然后栅电极形成在掺杂碳的p+型AlGaAs肖特基层上，欧姆源电极和欧姆漏电极形成在掺杂Si的n+型帽盖层上。这将在下面详细介绍。
在以上介绍的第二种现有技术的GaAs异质结场效应型半导体器件中，由于掺杂碳的p+型GaAs层与它下面的层形成p+-n结，阻挡未掺杂的InGaAs沟道层中形成的沟道内电子的有效肖特基势垒显著增加。也就是，该有效肖特基势垒增加到掺杂碳的p+型GaAs层的带隙的程度，例如1.4eV。
然而在以上介绍的第二种现有技术的GaAs异质结场效应型半导体器件中，虽然与以上介绍的第一种现有技术的GaAs异质结场效应型半导体器件相比，有效肖特基势垒从约1.0eV到1.4eV增加了0.4eV，但与以上介绍的第一种现有技术的GaAs异质结场效应型半导体器件相比，由于掺杂碳的p+型GaAs层与未掺杂的AlGaAs肖特基层直接接触，栅极开启电压Vf从约0.7V到约0.9V仅增加了0.2V。因此，在正常的操作时，栅电极仍然正向导通产生栅极漏电流。
在第三种现有技术的GaAs异质结场效应型半导体器件中(参见：K.NISHI等人的“High Current/gm self-Alignment PJ-HFET ofCompletely Enhancement-Mode Operation”，Extended Abstracts of the1998 International Conference on Solid-State Devices and Materials，396-397页，1998)，通过外延生长工艺依次生长沟道层、未掺杂的AlGaAs肖特基层、未掺杂的GaAs肖特基层以及掺杂碳的p+型GaAs层。此外，栅电极形成在掺杂碳的p+型GaAs层上。此外，n+型接触区、欧姆源电极和欧姆漏电极形成在n+型接触区上。这也将在下面详细介绍。
在以上介绍的第三种现有技术的GaAs异质结场效应型半导体器件中，在外延生长的掺杂碳的p+型GaAs层中没有引入缺陷，因此与以上介绍的第二种现有技术的GaAs异质结场效应型半导体器件相比，栅极开启电压Vf可以增加到1.12V，增加约0.22V。
然而在以上介绍的第三种现有技术的GaAs异质结场效应型半导体器件中，接通电阻很大，这将在下面详细介绍。
发明概述
本发明的一个目的是提供一种具有高栅极开启电压和低接通电阻的异质结场效应型半导体器件。
根据本发明，在异质结场效应型半导体器件中，沟道层形成在GaAs衬底上，不包含铝的第一半导体层形成在沟道层上。第一导电类型的第一和第二帽盖层形成在第一半导体层上，以在第一半导体层上产生沟槽。第一和第二欧姆电极分别形成在第一和第二帽盖层上。第二导电类型的第二半导体层形成在沟槽内的第一半导体层上，第二半导体层与第一和第二帽盖层隔开。栅电极形成在第二半导体层上。
此外，在异质结场效应型半导体器件的制造方法中，通过第一外延生长工艺，在GaAs衬底上生长至少一个沟道层、没有铝的第一半导体层、第一导电类型的宽沟槽蚀刻终止层以及第一导电类型的帽盖层。然后，使用宽沟槽蚀刻终止层作为终止层选择性地除去帽盖层，在帽盖层内产生沟槽。然后由SiO2等制成的绝缘层淀积在整个表面上。然后将绝缘层开孔露出第一半导体层。之后，通过第二外延生长生长第二导电类型的第二半导体层，由此第二半导体层掩埋在沟槽中并接触第一半导体层。然后，栅电极形成在第二半导体层上。最后，欧姆电极形成在帽盖层上。
附图说明
参考附图从下面与现有技术比较的说明书中，将更清楚地理解本发明，其中：
图1示出了第一种现有技术的GaAs异质结场效应型半导体器件的剖面图；
图2示出了第二种现有技术的GaAs异质结场效应型半导体器件的剖面图；
图3示出了第三种现有技术的GaAs异质结场效应型半导体器件的剖面图；
图4示出了根据本发明的GaAs异质结场效应型半导体器件的第一实施例的剖面图；
图5A到5H示出了图4的GaAs异质结场效应型半导体器件的制造方法的剖面图；
图6和7示出了图4的GaAs异质结场效应型半导体器件的第一和第二改型的剖面图；
图8示出了根据本发明的GaAs异质结场效应型半导体器件的第二实施例的剖面图；
图9A示出了图8器件的栅极沟槽深度特性；
图9B示出了图8器件的栅极击穿电压-最大漏电流特性；
图10A到10J示出了图8的GaAs异质结场效应型半导体器件的制造方法的剖面图；以及
图11、12、13、14、15、16、17和18示出了图8的GaAs异质结场效应型半导体器件的第一、第二、第三、第四、第五、第六、第七和第八改型的剖面图。
具体实施方式
在说明优选实施例之前，参考图1、2和3介绍现有技术的GaAs异质结场效应型半导体器件(晶体管)。
在图1中，示出了第一种现有技术的GaAs异质结场效应型半导体器件(参见：Shigeki WADA等人的“0.1-μm p+-GaAs Gate HJFET’sFabricated Using Two-Step Dry-Etching and Selective MOMBE GrowthTechniques”的图2，IEEE Transactions on Electron Devices，Vol.45，No.6，1383-1389页，1998年6月)，参考数字1表示半绝缘的GaAs衬底。此外，通过外延生长工艺在GaAs衬底上依次生长未掺杂的AlGaAs缓冲层2、掺杂Si的n+型AlGaAs电子提供层3、未掺杂的AlGaAs间隔层4、未掺杂的InGaAs沟道层5、未掺杂的AlGaAs间隔层6、掺杂Si的n+型AlGaAs电子提供层7、未掺杂的AlGaAs肖特基层8、未掺杂的GaAs肖特基层9、掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10以及掺杂Si的n+型GaAs帽盖层11。此外，由二氧化硅制成的绝缘层12形成在未掺杂的GaAs肖特基层9上。而且，借助未掺杂的GaAs层9内的沟槽，由铝等制成的栅电极13形成在未掺杂的AlGaAs肖特基层8上。此外，由AuGe/Au制成的欧姆源电极14S和欧姆电极14D形成在掺杂Si的n+型GaAs帽盖层11上。
在图1的GaAs异质结场效应型半导体器件中，由于采用了双沟槽结构，欧姆源电极14S和欧姆电极14D之间的接通电阻可以降低。
然而在图1的GaAs异质结场效应型半导体器件中，由于栅电极13直接接触未掺杂的AlGaAs肖特基层8，因此两者之间的有效肖特基势垒很小，即约1.0eV，以至于栅极的开启电压Vf很小，约0.7V。因此，在正常的操作时，栅电极正向导通产生栅极漏电流。
应该注意当栅极漏电流为1Ma/mm时，定义了栅极开启电压。
在图2中，示出了第二种现有技术的GaAs异质结场效应型半导体器件(参见：Shigeki WADA等人的“0.1-μm p+-GaAs Gate HJFET’sFabricated Using Two-Step Dry-Etching and Selective MOMBE GrowthTechniques”，IEEE Transactions on Electron Devices，Vol.45，No.6，1383-1389页，1998年6月)，参考数字201表示半绝缘的GaAs衬底。此外，通过第一外延生长工艺，依次生长未掺杂的AlGaAs缓冲层202、掺杂Si的n+型AlGaAs电子提供层203、未掺杂的InGaAs沟道层204、掺杂Si的n+型InGaAs电子提供层205、未掺杂的AlGaAs肖特基层206以及掺杂Si的n+型GaAs帽盖层207。而且，由二氧化硅制成的绝缘层208形成在未掺杂的AlGaAs肖特基层206上。此外，然后通过第二外延生长工艺，借助绝缘层208内的沟槽，掺杂碳的p+型GaAs层209生长在未掺杂的AlGaAs肖特基层206上。此外，由铝等制成的栅电极210形成在掺杂碳的p+型GaAs层209上。而且，由AuGe/Au等制成的欧姆源电极211S和欧姆漏电极211D形成在掺杂Si的n+型GaAs帽盖层207上。
在图2的GaAs异质结场效应型半导体器件中，由于掺杂碳的p+型GaAs层209与它下面的层形成p+-n结，阻挡未掺杂的p+型InGaAs沟道层204中形成的沟道内电子的有效肖特基势垒显著增加。也就是，该有效肖特基势垒增加到掺杂碳的p+型GaAs层209的带隙的程度，例如1.4eV。
然而在图2的GaAs异质结场效应型半导体器件中，虽然与图1的第一种现有技术的GaAs异质结场效应型半导体器件相比，有效肖特基势垒从约1.0eV到1.4eV增加了0.4eV，但图1的第一种现有技术的GaAs异质结场效应型半导体器件相比，栅极开启电压Vf从约0.7V到约0.9V仅增加了0.2V。因此，在正常的操作时，栅电极仍然正向导通产生栅极漏电流。
栅极开启电压Vf没有增加的原因在于掺杂碳的p+型GaAs层209直接外延生长在未掺杂的AlGaAs肖特基层206上。也就是，未掺杂的AlGaAs肖特基层206暴露到空气，未掺杂的AlGaAs肖特基层206的铝成分与氧活跃地反应，由此在其上产生氧化铝。由于很难除去氧化铝，氧化铝在外延生长的掺杂碳的p+型GaAs层209中引入了缺陷，由此栅极开启电压Vf降低产生栅极漏电流。
在图3中，示出了第三种现有技术的GaAs异质结场效应型半导体器件(参见：K.NISHI等人的“High Current/gm self-Alignment PJ-HFET of Completely Enhancement-Mode Operation”，Extended Abstractsof the 1998 International Conference on Solid-State Devices andMaterials，396-397页，1998)，参考数字301表示半绝缘的GaAs衬底。此外，通过外延生长工艺依次生长未掺杂的AlGaAs缓冲层302、掺杂Si的n+型AlGaAs电子提供层303、未掺杂的AlGaAs间隔层304、未掺杂的InGaAs沟道层305、未掺杂的AlGaAs间隔层306、掺杂Si的n+型AlGaAs电子提供层307、未掺杂的AlGaAs肖特基层308、未掺杂的GaAs肖特基层309以及掺杂碳的p+型GaAs层310。并且，由WSi等制成的栅电极311形成在掺杂碳的p+型GaAs层310上。此外，通过与栅电极311和掺杂碳的p+型GaAs层310自对准的Si注入，n+型接触区312S和312D形成在衬底301和层302到309。此时，栅电极311和掺杂碳的p+型GaAs层310大于图3中示出的。通过图3中示出的蚀刻工艺，在栅电极311和掺杂碳的p+型GaAs层310进一步减小之后，由AuGe/Au等制成的欧姆源电极313S和欧姆漏电极313D分别形成在n+型接触区312S和312D上。
在图3的GaAs异质结场效应型半导体器件中，由于掺杂碳的p+型GaAs层310以及从302到309的其它层在相同的外延生长工艺中生长，因此掺杂碳的p+型GaAs层310没有与未掺杂的AlGaAs肖特基层308接触，因此在掺杂碳的p+型GaAs层310的底部没有氧化物，因此在外延生长的掺杂碳的p+型GaAs层310中没有引入缺陷，由此与图2的第二种现有技术的GaAs异质结场效应型半导体器件相比，栅极开启电压Vf可以增加到1.12V，增加约0.22V。
然而在图3的第三种现有技术的GaAs异质结场效应型半导体器件中，欧姆源电极313S和欧姆漏电极313D的接通电阻很大。也就是，由于欧姆源电极313S和欧姆漏电极313D分别连接到n+型接触区312S和312D，因此两者之间的接触电阻变大，增加了接通电阻。而且，由于在未掺杂的InGaAs沟道层305中产生的沟道和未掺杂的GaAs肖特基层309的表面之间的距离很小，因此通过未掺杂的GaAs肖特基层309的表面耗尽区降低了沟道中薄层载流子的浓度，由此栅电极311和n+型接触区312S和312D之间区域的表面电阻大，也增加了接通电阻。特别是，当图3的GaAs异质结场效应型半导体器件施加到具有正阈值电压的增强型场效应晶体管，由于掺杂碳的p+型GaAs层310和以上提到的沟道区之间的距离进一步减小，因此沟道中薄层载流子的浓度进一步减小，由此每单元面积的以上提到的表面电阻为几千Ω。由此，图3的GaAs场效应型半导体器件不能应用到在如3V的低压下工作的移动手机。
在图4中，示出了根据本发明的GaAs异质结场效应型半导体器件的第一实施例，对应于图2的掺杂碳的p+型GaAs层209的掺杂碳的p+型GaAs层15添加到图1的部件中。此外，掺杂碳的p+型GaAs层15接触未掺杂的GaAs肖特基层9，而不是未掺杂的AlGaAs肖特基层8。
由于掺杂碳的p+型GaAs层15没有接触其中铝部件容易氧化的未掺杂的AlGaAs肖特基层8，因此栅极开启电压Vf可以增加到约1.2V。
同样，与图1的GaAs异质结场效应型半导体器件类似的方式，欧姆源电极14S和欧姆漏电极14D之间的接通电阻可以变小，即，约2Ω·mm。
下面参考图5A到5H介绍图4的GaAs异质结场效应型半导体器件的制造方法。
首先，参考图5A，使用分子束外延(MBE)法或金属有机汽相外延(MOVPE)法通过第一外延生长工艺在半绝缘的GaAs衬底1上依次生长约50nm厚的未掺杂的AlGaAs缓冲层2、约4nm厚其内掺杂有约3×1018Si原子cm-3的n+型AlGaAs电子提供层3、约2nm厚未掺杂的AlGaAs间隔层4、约15nm厚未掺杂的InGaAs沟道层5、约2nm厚未掺杂的AlGaAs间隔层6、约9nm厚其内掺杂有约3×1018Si原子cm-3的n+型AlGaAs电子提供层7、约7nm厚的AlGaAs肖特基层8、约5nm厚的未掺杂的GaAs肖特基层9、约5nm厚其内掺杂有约4×1018Si原子cm-3的n+型AlGaAs宽沟槽蚀刻终止层10以及约100nm厚其内掺杂有约4×1018Si原子cm-3的n+型GaAs帽盖层11。
接下来，参考图5B，通过光刻工艺形成光致抗蚀剂图形21。然后使用光致抗蚀剂图形21作为掩模并且n+型AlGaAs宽沟槽蚀刻终止层10作为终止层通过干蚀刻工艺蚀刻n+型GaAs帽盖层11。此时，也蚀刻了部分n+型AlGaAs宽沟槽蚀刻终止层10。由此，在n+型GaAs帽盖层11中产生宽沟槽11a。
随后，参考图5C，通过清洗工艺完全除去剩余的n+型AlGaAs宽沟槽蚀刻终止层10。然后，除去光致抗蚀剂图形21。由此，宽沟槽11a进一步增加产生宽沟槽10a。
接下来，参考图5D，通过化学汽相淀积(CVD)工艺，由二氧化硅制成的绝缘层12淀积在整个表面上。
之后，参考图5E，通过光刻工艺形成光致抗蚀剂图形22。然后使用光致抗蚀剂图形22作为掩模通过蚀刻工艺蚀刻绝缘层12。由此，露出未掺杂的GaAs肖特基层9。然后，除去光致抗蚀剂图形22。
随后，参考图5F，使用MOVPE法通过第二外延生长工艺，约80nm厚其内掺杂有1×1020碳原子cm-3的掺杂碳的p+型GaAs层15选择性地生长在露出的未掺杂的GaAs肖特基层9上。
此后，参考图5G，通过溅射工艺形成WSi制成的栅电极13。然后，通过光刻和蚀刻工艺构图栅电极13。
接下来，参考图5H，通过光刻和蚀刻工艺进一步构图绝缘层12。由此，露出n+型GaAs层11。
最后，再参考图4，通过蒸发和剥离工艺，由AuGe制成的欧姆层淀积在露出的n+型GaAs帽盖层11上。然后，使欧姆层合金化并通过光刻和蚀刻工艺构图。由此，形成欧姆源电极14S和欧姆漏电极14D。
在图6中，示出了图4的GaAs异质结场效应型半导体器件的第一改型，用掺杂Si的n+型InGaP宽沟槽蚀刻终止层10’代替图4的掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10。即使在图6的GaAs异质结场效应型半导体器件中，栅极开启电压Vf也可以增加到约1.2V。同样，接通电阻可以很小，即约2Ω·mm。
在图7中，示出了图4的GaAs异质结场效应型半导体器件的第二改型，用掺杂Si的n+型InGaP宽沟槽蚀刻终止层10”代替图4的掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10。掺杂碳的p+型GaAs层15接触掺杂Si的n+型InGaP宽沟槽蚀刻终止层10”，终止层10”不包括容易氧化的铝。即使在图7的GaAs异质结场效应型半导体器件中，栅极开启电压Vf也可以增加到约1.2V。同样，接通电阻可以很小，即约2Ω·mm。
当制造图7的GaAs异质结场效应型半导体器件时，由于不需要掺杂Si的n+型InGaP宽沟槽蚀刻终止层10”的完整除去工艺，因此可以简化制造步骤。
在图8中，示出了根据本发明的GaAs异质结场效应型半导体器件的第二实施例，未掺杂的AlGaAs栅极沟槽终止层16和未掺杂的GaAs层17添加到图4的GaAs异质结场效应型半导体器件的部件中，通过提供在未掺杂的AlGaAs栅极沟槽终止层16和未掺杂的GaAs层17中的栅极沟槽，掺杂碳的p+型GaAs层15形成在未掺杂的GaAs肖特基层9上。
以图4中的GaAs异质结场效应型半导体器件的相同方式，由于掺杂碳的p+型GaAs层15没有接触其中铝部件容易氧化的未掺杂的AlGaAs肖特基层8，因此栅极开启电压Vf可以增加到约1.2V。与图1的GaAs异质结场效应型半导体器件类似的方式，欧姆源电极14S和欧姆漏电极14D之间的接通电阻可以很小，即约1.6Ω·mm。同样，跨导可以增加到约470mS/mm。
此外，由于掺杂碳的p+型GaAs层15部分掩埋在未掺杂的AlGaAs栅极沟槽终止层16和未掺杂的GaAs层17中的栅极沟槽中，因此可以降低掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10和掺杂Si的n+型GaAs帽盖层11中宽沟槽周围的表面电阻。也就是，半导体表面的表面电位耗尽了沟道中积聚的电子。InGaAs沟道层5和未掺杂的GaAs层17之间的距离增加降低了沟道中积聚电子的表面电位效应。因此，通过采用未掺杂的AlGaAs层16和未掺杂的GaAs层17，沟道中的薄层载流子的浓度增加。
例如，如图9A所示，示出了图8的半导体器件为具有0.3V正阈值电压的增强型的表面电阻特性，当由未掺杂的AlGaAs栅极沟槽蚀刻终止层16和未掺杂的GaAs层17的厚度表示的栅极沟槽深度大于5nm时，沟道中的薄层载流子的浓度大于1×1012cm-2并且宽沟槽周围的表面电阻小于1000Ω/□。同样，当表示的栅极沟槽深度为20nm时，产生的沟道中的薄层载流子的浓度为2.3×1012cm-2，并且宽沟槽周围的表面电阻为450Ω/□。
同样，在图8中，由于由掺杂碳的p+型GaAs层15的带隙确定肖特基势垒，因此即使掺杂碳的p+型GaAs层15部分掩埋在栅极沟槽内时，也可以保持高的栅极击穿电压。而且，通过采用掩埋的p+型GaAs层15降低的寄生电阻不仅降低接通电阻，而且增加了器件的最大漏电流。另一方面，在图1中，肖特基势垒由AlGaAs肖特基层8和GaAs层9共同确定。如果栅极13的掩埋量增加，则降低了栅极击穿电压，这是因为GaAs和栅极之间的肖特基势垒比AlGaAs和栅极的低0.3eV，如图9B所示，其中图9B示出了栅极电压-最大漏电流特性，图8的器件示出了比图1的器件高的最大漏电流和高的栅极击穿电压。
下面参考图10A到10J介绍图8的GaAs异质结场效应型半导体器件的制造方法。
首先，参考图10A，使用MBE法或MOVPE法通过第一外延生长工艺在半绝缘的GaAs衬底1上依次生长约50nm厚的未掺杂的AlGaAs缓冲层2、约4nm厚其内掺杂有约3×1018Si原子cm-3的n+型AlGaAs电子提供层3、约2nm厚未掺杂的AlGaAs间隔层4、约15nm厚未掺杂的InGaAs沟道层5、约2nm厚未掺杂的AlGaAs间隔层6、约9nm厚其内掺杂有约3×1018Si原子cm-3的n+型AlGaAs电子提供层7、约7nm厚的AlGaAs肖特基层8、约5nm厚的未掺杂的GaAs肖特基层9、约5nm厚未掺杂的AlGaAs栅极沟槽蚀刻终止层16、约15nm厚的GaAs层17、约5nm厚其内掺杂有约4×1018Si原子cm-3的n+型AlGaAs宽沟槽蚀刻终止层10以及约100nm厚其内掺杂有约4×1018Si原子cm-3的n+型GaAs帽盖层11。
接下来，参考图10B，通过光刻工艺形成光致抗蚀剂图形21。然后通过干蚀刻工艺使用光致抗蚀剂图形21作为掩模并且n+型AlGaAs宽沟槽蚀刻终止层10作为终止层蚀刻n+型GaAs帽盖层11。此时，也蚀刻了部分n+型AlGaAs宽沟槽蚀刻终止层10。由此，在n+型GaAs帽盖层11中产生宽沟槽11a。
随后，参考图10C，通过清洗工艺完全除去剩余的n+型AlGaAs宽沟槽蚀刻终止层10。然后，除去光致抗蚀剂图形21。由此，宽沟槽11a进一步增加，产生宽沟槽10a。
接下来，参考图10D，通过CVD工艺，由二氧化硅制成的绝缘层12淀积在整个表面上。
之后，参考图10E，通过光刻工艺形成光致抗蚀剂图形22。然后使用光致抗蚀剂图形22作为掩模通过蚀刻工艺蚀刻绝缘层12。由此，露出未掺杂的GaAs层17。然后，除去光致抗蚀剂图形22。
随后，参考图10F，使用构图的绝缘层12作为掩模和未掺杂的AlGaAs栅极沟槽终止层16作为终止层蚀刻未掺杂的GaAs层17。此时，也蚀刻了部分未掺杂的AlGaAs层16。
之后，参考图10G，通过清洗工艺完全除去剩余的未掺杂的AlGaAs栅极沟槽终止层16。由此，露出了未掺杂的GaAs肖特基层9。
接下来，参考图10H，使用MOVPE法通过第二外延生长工艺，约80nm厚其内掺杂有1×1020碳原子cm-3的掺杂碳的p+型GaAs层15生长在露出的未掺杂的GaAs肖特基层9上。
此后，参考图10I，通过溅射工艺形成WSi制成的栅电极13。然后，通过光刻和蚀刻工艺构图栅电极13。
之后，参考图10J，通过光刻和蚀刻工艺进一步构图绝缘层12。由此露出n+型GaAs层11。
最后，再参考图8，通过蒸发和剥离工艺，由AuGe制成的欧姆层淀积在露出的n+型GaAs帽盖层11上。然后，使欧姆层合金化并通过光刻和蚀刻工艺构图。由此，形成欧姆源电极14S和欧姆漏电极14D。
在图11中，示出了图8的GaAs异质结场效应型半导体器件的第一改型，用掺杂Si的n+型InGaP宽沟槽蚀刻终止层10’代替图8的掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10。即使在图11的GaAs异质结场效应型半导体器件中，栅极开启电压Vf也可以增加到约1.2V。同样，接通电阻可以很小，即约1.6Ω·mm。
在图12中，示出了图8的GaAs异质结场效应型半导体器件的第二改型，用掺杂Si的n+型InGaP宽沟槽蚀刻终止层10”代替图8的掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10。掺杂碳的p+型GaAs层15接触掺杂Si的n+型InGaP宽沟槽蚀刻终止层10”，终止层10”不包括容易氧化的铝。即使在图12的GaAs异质结场效应型半导体器件中，栅极开启电压Vf也可以增加到约1.2V。同样，接通电阻可以很小，即约1.6Ω·mm。
当制造图12的GaAs异质结场效应型半导体器件时，由于不需要掺杂Si的n+型InGaP宽沟槽蚀刻终止层10”的完整除去工艺，因此可以简化制造步骤。
在图13中，示出了图8的GaAs异质结场效应型半导体器件的第三改型，删除了图8的掺杂Si的n+型AlGaAs电子提供层3、未掺杂的AlGaAs间隔层4和6以及AlGaAs肖特基层8，用掺杂Si的GaAs沟道层5’代替图8中的未掺杂的InGaAs沟道层5。即使在图13的GaAs异质结场效应型半导体器件中，栅极开启电压Vf也可以增加到约1.2V。同样，接通电阻可以很小，即约1.6Ω·mm。
当制造图13的GaAs异质结场效应型半导体器件时，由于层3、4、6和8不需要，因此可以简化制造步骤。
在图14中，示出了图8的GaAs异质结场效应型半导体器件的第四改型，用掺杂碳的p+型AlGaAs层15’代替图8的掺杂碳的p+型GaAs层15。
在图14的GaAs异质结场效应型半导体器件中，AlGaAs的带隙通常大于GaAs的(Eg＝1.424eV)。也就是，AlxGa1-xAs的带隙近似于
Eg＝1.424+1.247x(0≤x≤0.45)
  ＝1.900+0.125x+0.143x2(0.45≤x≤1.0)
因此，如果AlGaAs的带隙比GaAs的大约0.3eV，那么有效肖特基势垒约1.7eV。由此，栅极开启电压Vf可以增加到约1.5V。同样，欧姆源电极14S和欧姆漏电极14D之间的接通电阻可以很小，即约1.6Ω·mm。
在图15中，示出了图8的GaAs异质结场效应型半导体器件的第五改型，用掺杂碳的p+型InGaP层15”代替图8的掺杂碳的pu+型GaAs层15。
在图15的GaAs异质结场效应型半导体器件中，由于InGaP的带隙通常大于GaAs的(Eg＝1.424eV)。也就是，InGaP的带隙Eg为1.8到1.9eV。如果InGaP的带隙Eg比GaAs的大约0.4eV，那么有效肖特基势垒约1.8eV。由此，栅极开启电压Vf可以增加到约1.6V。同样，欧姆源电极14S和欧姆漏电极14D之间的接通电阻可以很小，即约1.6Ω·mm。
在图16中，示出了图8的GaAs异质结场效应型半导体器件的第六改型，用其内掺杂有约5×1017Si原子cm-3的掺杂硅的GaAs肖特基层9’代替图8的未掺杂的GaAs肖特基层9。
在图16的GaAs异质结场效应型半导体器件中，由于GaAs肖特基层9’为n+型，因此掺杂碳的p+型GaAs层15和掺杂硅的n+型GaAs肖特基层9’之间的有效肖特基势垒增加，由此，栅极开启电压Vf可以增加到约1.2V。同样，由于掺杂硅的GaAs肖特基层9’有助于降低了欧姆源电极14S和欧姆漏电极14D之间的接通电阻，因此接通电阻可以很小，即约1.6Ω·mm。
在图1 7中，示出了图8的GaAs异质结场效应型半导体器件的第七改型，用其内掺杂有约5×1017Si原子cm-3的掺杂硅的n+型AlGaAs层16’代替图8的未掺杂的AlGaAs层16。
在图17的GaAs异质结场效应型半导体器件中，由于AlGaAs层16’为n+型，因此掺杂碳的p+型GaAs层15和掺杂硅的n+型AlGaAs层16’之间的有效肖特基势垒增加，由此，栅极开启电压Vf可以增加到约1.2V。同样，由于掺杂硅的n+型GaAs层6’有助于降低欧姆源电极14S和欧姆漏电极14D之间的接触电阻，因此欧姆源电极14S和欧姆漏电极14D之间的接通电阻可以很小，即约1.9Ω·mm。
在图18中，示出了图8的GaAs异质结场效应型半导体器件的第八改型，用掺杂Si的n+型InGaP宽沟槽蚀刻终止层10’代替图8的掺杂Si的n+型AlGaAs宽沟槽蚀刻终止层10，用其内掺杂有约2×1019Si原子cm-3的掺杂硅的n+型InxGa1-xAs帽盖层11’a和其内有约2×1019Si原子cm-3的掺硅的n+型In0.5Ga0.5As帽盖层11’b代替图8的掺杂硅的n+型GaAs帽盖层11。由于InGaAs与GaAs晶格不匹配，因此掺硅n+型InxGa1-xAs帽盖层11’a(0≤x＜0.5)插在掺杂Si的n+型InGaP宽沟槽蚀刻终止层10’和掺杂硅的n+型In0.5Ga0.5As帽盖层11’b之间。
在图18的GaAs异质结场效应型半导体器件中，栅极开启电压Vf可以增加到约1.2V。同样，由于掺杂硅的n+型InGaAs帽盖层11’a和11’b有助于降低欧姆源电极14S和欧姆漏电极14D之间的接触电阻，因此欧姆源电极14S和欧姆漏电极14D之间的接通电阻可以很小，即约1.5Ω·mm。
图13、14、15、16和18中示出的第二实施例的改型可以应用于图4的第一实施例。
在以上介绍的实施例中，除碳之外的如Mg或Zn的p型杂质可以掺杂到p+型GaAs层15、p+型AlGaAs层15’或p+型InGaP层15”内。同样，如果沟道层存储了p型载流子，那么GaAs层15、AlGaAs层15’以及InGaP层15”可以是n+型。
此外，在以上介绍的各实施例中，绝缘层13可以由SiNx或SiNxO制成。
如上所述，根据本发明，可以增加栅极开启电压Vf，并且可以降低导通电流。

Claims (35)

1.一种异质结场效应型半导体器件，包括：
GaAs衬底(1)；
形成在所述GaAs衬底上的沟道层(5，5’)；
形成在所述沟道层(9，9)上不包含铝的第一半导体层；
形成在所述第一半导体层上的第一导电类型的第一和第二帽盖层(11，11’，11’a，11’b)，所述第一和第二帽盖层在所述第一半导体层上产生第一沟槽(11a)；
分别形成在所述第一和第二帽盖层上的第一和第二欧姆电极(14S，14D)；
形成在所述第一沟槽内的所述第一半导体层上的第二导电类型的第二半导体层(15，15’，15”)，所述第二半导体层与所述第一和第二帽盖层隔开；以及
形成在所述第二半导体层上的栅电极(13)。
2.根据权利要求1中的异质结场效应型半导体器件，其中所述沟道层包括未掺杂的InGaAs层(5)。
3.根据权利要求1中的异质结场效应型半导体器件，其中所述沟道层包括所述第一导电类型的GaAs层(5’)。
4.根据权利要求1中的异质结场效应型半导体器件，其中所述第一半导体层包括未掺杂的GaAs层(9)。
5.根据权利要求1中的异质结场效应型半导体器件，其中每个所述第一和第二帽盖层包括GaAs层。
6.根据权利要求1中的异质结场效应型半导体器件，还包括所述第一和第二帽盖层下面的所述第一导电类型的宽沟槽蚀刻终止层(10，10’)。
7.根据权利要求6中的异质结场效应型半导体器件，其中所述宽沟槽蚀刻终止层包括AlGaAs层(10)。
8.根据权利要求6中的异质结场效应型半导体器件，其中所述宽沟槽蚀刻终止层包括InGaP层(10，10’)。
9.根据权利要求8中的异质结场效应型半导体器件，其中所述InGaP层(10”)接触所述第二半导体层。
10.根据权利要求1中的异质结场效应型半导体器件，其中所述第二半导体层包括GaAs层(15)。
11.根据权利要求1中的异质结场效应型半导体器件，其中所述第二半导体层包括AlGaAs层(15’)。
12.根据权利要求1中的异质结场效应型半导体器件，其中所述第二半导体层包括InGaP层(15”)。
13.根据权利要求1中的异质结场效应型半导体器件，其中所述帽盖层包括：
InxGa1-xAs(0≤x＜0.5)帽盖层(11’a)；以及
形成在InxGa1-xAs帽盖层上的In0.5Ga0.5As帽盖层(11’b)，
所述器件还包括所述InxGa1-xAs帽盖层下面的所述第一导电类型的InGaP宽沟槽蚀刻终止层(10’)。
14.根据权利要求1中的异质结场效应型半导体器件，还包括插在所述第一半导体层和所述第一和第二帽盖层之间并且具有第二沟槽的第三半导体层(16，16’，17)，
所述第二半导体层穿过所述第三半导体层的第二沟槽到达所述第一半导体层。
15.根据权利要求14中的异质结场效应型半导体器件，其中所述第三半导体层具有大于5nm的厚度。
16.根据权利要求14中的异质结场效应型半导体器件，其中所述第三半导体层包括：
未掺杂的AlGaAs层(16)；以及
形成在所述未掺杂的AlGaAs层上的未掺杂的GaAs层(17)。
17.根据权利要求16中的异质结场效应型半导体器件，其中所述第一半导体层(9’)为所述第一导电类型。
18.根据权利要求14中的异质结场效应型半导体器件，其中所述第三半导体层包括：
所述第一导电类型的AlGaAs层(16’)；以及
形成在所述未掺杂的AlGaAs层上的未掺杂的GaAs层(17)。
19.一种异质结场效应型半导体器件的制造方法，包括：
通过第一外延生长工艺，在GaAs衬底(1)上生长至少一个沟道层(5，5’)、没有铝的第一半导体层(9，9’)、第一导电类型的宽沟槽蚀刻终止层(10)以及所述第一导电类型的帽盖层(11，11’，11’a，11’b)；
使用所述宽沟槽蚀刻终止层作为终止层，选择性地除去所述帽盖层，在所述帽盖层内产生第一沟槽；
产生所述第一沟槽之后，在整个表面上淀积绝缘层(12)；
将所述绝缘层开孔，露出所述第一半导体层；
通过第二外延生长工艺生长第二导电类型的第二半导体层，由此所述第二半导体层掩埋在所述第一沟槽中并接触所述第一半导体层；
在所述第二半导体层上形成栅电极(13)；以及
在所述帽盖层上形成欧姆电极(14S，14D)。
20.根据权利要求19的方法，其中所述沟槽层包括未掺杂的InGaAs层(5)。
21.根据权利要求19的方法，其中所述沟道层包括所述第一导电类型的GaAs层(5’)。
22.根据权利要求19的方法，其中所述第一半导体层包括未掺杂的GaAs层(9)。
23.根据权利要求19的方法，其中所述帽盖层包括GaAs层。
24.根据权利要求19的方法，其中所述所述宽沟槽蚀刻终止层包括AlGaAs层(10)。
25.根据权利要求19中的方法，其中所述宽沟槽蚀刻终止层包括InGaP层(10，10’)。
26.根据权利要求19中的方法，还包括在产生所述第一沟槽之后，与所述帽盖层自对准地部分除去所述宽沟槽蚀刻终止层。
27.根据权利要求19中的方法，其中所述第二半导体层包括GaAs层(15)。
28.根据权利要求19中的方法，其中所述第二半导体层包括AlGaAs层(15’)。
29.根据权利要求19中的方法，其中所述第二半导体层包括InGaP层(15”)。
30.根据权利要求19中的方法，其中所述帽盖层包括：
InxGa1-xAs(0≤x＜0.5)帽盖层(11’a)；以及
形成在所述InxGa1-xAs帽盖层上的In0.5Ga0.5As帽盖层(11’b)，
所述器件还包括所述InxGa1-xAs帽盖层下面的所述第一导电类型的InGaP宽沟槽蚀刻终止层(10’)。
31.根据权利要求19中的方法，还包括通过第一外延生长，生长插在所述第一半导体层和所述帽盖层之间的第三半导体层(16，16’，17)，
将所述绝缘层开孔包括对第三半导体层开孔，产生第二沟槽，
所述第二半导体层穿过所述第三半导体层的第二沟槽，到达所述第一半导体层。
32.根据权利要求31中的方法，其中所述第三半导体层具有大于5nm的厚度。
33.根据权利要求31中的方法，其中所述第三半导体层包括：
未掺杂的AlGaAs层(16)；以及
形成在所述未掺杂的AlGaAs层上的未掺杂的GaAs层(17)。
34.根据权利要求33中的方法，其中所述第一半导体层(9’)为所述第一导电类型。
35.根据权利要求31中的方法，其中所述第三半导体层包括：
所述第一导电类型的AlGaAs层(16’)；以及
形成在所述未掺杂的AlGaAs层上的未掺杂的GaAs层(17)。
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