CN101360851A - 一种主电极及其制备方法 - Google Patents

一种主电极及其制备方法 Download PDF

Info

Publication number
CN101360851A
CN101360851A CNA2006800511458A CN200680051145A CN101360851A CN 101360851 A CN101360851 A CN 101360851A CN A2006800511458 A CNA2006800511458 A CN A2006800511458A CN 200680051145 A CN200680051145 A CN 200680051145A CN 101360851 A CN101360851 A CN 101360851A
Authority
CN
China
Prior art keywords
layer
main electrode
insulating pattern
carrier
pattern layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800511458A
Other languages
English (en)
Other versions
CN101360851B (zh
Inventor
M·弗雷登贝格
P·默勒
P·威文-尼尔松
C·阿龙松
M·达伊内塞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nobel Venture Capital Finance Second
NVF Investments Ltd.
Replisaurus Group S.A.S.
Original Assignee
Replisaurus Technologies AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Replisaurus Technologies AB filed Critical Replisaurus Technologies AB
Publication of CN101360851A publication Critical patent/CN101360851A/zh
Application granted granted Critical
Publication of CN101360851B publication Critical patent/CN101360851B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C99/00—Subject matter not provided for in other groups of this subclass
    • B81C99/0075—Manufacture of substrate-free structures
    • B81C99/0085—Manufacture of substrate-free structures using moulds and master templates, e.g. for hot-embossing
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/003—3D structures, e.g. superposed patterned layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/10—Moulds; Masks; Masterforms
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C25D5/50—After-treatment of electroplated surfaces by heat-treatment
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • C25D7/126—Semiconductors first coated with a seed layer or a conductive layer for solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00—Electrolytic etching or polishing
    • C25F3/02—Etching
    • C25F3/14—Etching locally
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/07—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process being removed electrolytically
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0117—Pattern shaped electrode used for patterning, e.g. plating or etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Micromachines (AREA)
  • ing And Chemical Polishing (AREA)
  • Electroluminescent Light Sources (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种用于与基底形成电化学室的电极及其制备方法。所述电极包括载体(1)，该载体(1)具有正面被图案化的绝缘层(7)。电极层(4)中的导电材料施用于图案化的绝缘层的空腔中并与所述载体相接触。在载体背面设置连接层(5)，并且该连接层(5)与所述载体相接触。所述电极的外周覆盖有绝缘材料。

Description

一种主电极及其制备方法
技术领域
本发明涉及一种主电极及其制备方法。主电极适用于如申请中的瑞典专利申请No.0502538-2中所述的蚀刻或电镀法，该专利申请是同时提交的，题目为“一种形成多层结构的方法(METHOD OF FORMING AMULTILAYER STRUCTURE)”(代理档案号：P52190002)。该专利的说明书的内容在此一并引入与此作为参考。所述主电极使单层或多层的微结构和纳米结构的生产成为可能。所述主电极可用于制造PWB(印刷线路板)、PCB(印制电路板)、MEMS(微机电系统)、IC(集成电路)互连、上述集成电路互连、传感器、平板显示器、磁性和光存储装置、太阳能电池和其他电子装置。通过使用这种主电极能够生产不同类型结构的导电聚合物、不同类型结构的半导体、不同类型结构的金属和其它产品。例如通过形成多孔硅，甚至能够生成硅中的3维结构。
背景技术
WO 02/103085涉及一种电化学图案复制方法(ECPR)和一种用于制造与微米结构和纳米结构有关的器具的导电主电极的构造。由主电极所限定的蚀刻图案或电镀图案被复制到导电材料即基体上。所述主电极与基体紧密接触，并利用接触蚀刻/电镀方法将所述蚀刻/电镀图案直接转移到基体上。所述接触蚀刻/电镀方法在局部电化学室(local electrochemical cell)中进行，所述电化学室形成于位于主电极和基体之间的闭合或开口的空腔中。
所述主电极用于配合将在其上形成结构的基体。所述主电极形成至少一个，一般是多个电化学室，在其中进行蚀刻或电镀。
由于主电极需要多次在蚀刻或电镀过程中应用，所以主电极可以由耐久性材料制成。
问题在于，为了使图案与基底上在先的结构校准，主电极要设置在基底上经过仔细调整的位置上。
另一个问题在于，当所述基底具有表面形貌(topography)时，所述主电极要设置得与基底非常接近。
再一个问题在于，与其它区域相比，靠近种子层(seed layer)的接触区域的电化学室(如周边)的蚀刻速度或电镀速度更高。
其它的问题在下文中指出。
发明内容
本发明的目的在于提供一种至少部分地消除或缓解上述问题的主电极。
本发明的另一个目的在于提供一种能够用于多种蚀刻或电镀方法的主电极。
本发明的另一个目的在于提供一种相对于基底上在先的结构，能够进行调节的主电极。
本发明的另一个目的在于提供一种能够改善电化学室中蚀刻或电镀速率均匀性的主电极，而不依赖于该室相对于种子层接触区域的位置。
本发明的另一个目的在于提供一种主电极，使当基底具有表面形貌(topography)时，该主电极能够设置得与基底非常接近。
根据本发明的一个方面，提供了一种主电极的制备方法，该方法包括：设置盘，该盘具有以导电或半导电材料制成的正面和背面；形成绝缘覆层，该绝缘覆层包围所述盘的至少一部分；在所述正面的至少一部分上形成以形成电极的导电材料制成的导电电极层，所述导电电极层通过位于绝缘覆层上的至少一个开口与所述盘电连接；形成绝缘图案层，该绝缘图案层包括至少一个在所述导电电极层上的空腔。该方法还可以包括：在所述背面的至少一部分上形成含有导电材料的接触层，所述接触层通过位于绝缘覆层上的至少一个开口与所述盘电连接。
另一方面，还提供了一种主电极的制备方法，该方法包括：设置绝缘盘，该绝缘盘具有以绝缘材料制成的正面和背面；在绝缘盘中以导电材料形成连接孔；在所述正面的至少一部分形成以导电材料制成的电极层，所述电极层与所述孔具有电连接；形成绝缘图案层，该绝缘图案层包括至少一个位于所述电极层上的空腔。该方法还可以包括：在所述背面的至少一部分上形成以导电材料制成的接触层，所述接触层与所述孔具有电连接。
另一方面，还提供了一种主电极的制备方法，该方法包括：设置盘，该盘包括至少一个由导电和/或半导电材料制成的层；形成绝缘层，该绝缘层的至少一层的至少一部分为绝缘材料；在所述绝缘材料中形成至少一个凹槽；在每个凹槽中形成以形成电极的导电材料制成的导电电极层；和在所述绝缘层的背面形成至少一个凹槽。该方法还可以包括：在所述绝缘层的背面形成至少一个由导电和/或半导电材料层制成的连接层，所述连接层与所述盘和电极层具有电接触。该方法还可以包括：设置至少一个另外的导电层。
另一方面，还提供了一种主电极的制备方法，该方法包括：设置载体，该载体包括至少一个导电和/或半导电材料层；在所述导电和/或半导电材料层中设置多个凹槽；在所述凹槽之间设置至少一个绝缘层。该方法还可以包括：在所述至少一个凹槽的底表面设置至少一个导电电极层。该方法还可以包括：在所述载体的背面设置至少一个绝缘材料层；和在形成连接的绝缘材料中设置至少一个凹槽。该方法还可以包括：在绝缘材料的所述凹槽中设置至少一个导电电极层。该方法还可以包括：在所述至少一个凹槽的侧面设置至少一个绝缘材料层。该方法还可以包括：设置绝缘材料，使其基本覆盖所述载体正面的全部表面；和从所述载体中的凹槽的底表面中除去所述绝缘材料。
可以通过选自由热氧化法、热氮化法、溅射法、等离子体增强化学气相沉积法(PECVD)和原子层沉积法(ALD)所组成的组中的方法设置所述绝缘材料。可以通过各向异性腐蚀法(例如，干式蚀刻)除去所述绝缘材料，所述各向异性腐蚀法在垂直于凹槽底表面的方向上的蚀刻速率高于在垂直于凹槽侧表面的方向上的蚀刻速率。所述绝缘材料可以通过光刻技术和蚀刻法从所述凹槽的底表面被除去。
在一个实施方式中，该方法还可以包括：通过使用所述绝缘材料层作为蚀刻掩膜，在所述载体中形成至少一个所述凹槽。在所述绝缘层上还可以设置至少另外一层绝缘材料层。
另一方面，还提供了一种主电极，该主电极用于与基底形成电化学室，该主电极包括：载体，该载体的至少一部分为导电材料；绝缘图案层，所述图案层的至少一部分包括至少一个绝缘材料层，该图案层基本上设置于所述载体的正面，并具有至少一个空腔；其中，所述载体包括：盘，所述盘包括具有绝缘覆层的至少一个导电或半导电材料层；和至少一个导电电极层，所述导电电极层包括形成电极的材料，并且所述导电电极层覆盖所述盘的正面的至少一部分且与所述盘具有电接触。所述载体可以包括：连接部分，所述连接部分包括至少一个导电材料层，并且覆盖所述盘背面的至少一部分，和/或与所述盘和所述电极层具有电接触。除了所述盘的正面的中间部分和背面的中间部分，所述绝缘覆层可以覆盖导电或半导电材料的其它所有部分。所述绝缘覆层可以选择性地覆盖所述盘的特定部分，或者基本覆盖所述盘的导电或半导电层的全部，其中，通过如蚀刻(例如，湿式蚀刻法或干式蚀刻法)或机械研磨的方法，部分地除去选定区域内覆着的绝缘材料。
另一方面，还提供了一种主电极，该主电极用于与基底形成电化学室，该主电极包括：载体，所述载体的至少一部分包括至少一个导电和/或半导电材料层；绝缘图案层，所述图案层的至少一部分包括至少一个绝缘材料层，该图案层基本上设置于所述载体的正面；其中，所述载体包括：盘，所述盘包括至少一个绝缘材料层，所述绝缘材料层可以为透明的；导电电极层，所述导电电极层包括至少一层形成电极的材料，并且所述导电电极层至少部分地覆盖所述盘的正面；孔层，所述孔层包括至少一个导电材料层并与所述电极层具有电接触。连接层可以与所述孔层和电极层具有电接触。所述连接层可以包括至少一个导电材料层，并且覆盖所述盘背面的至少一部分。所述盘可以包括至少一个绝缘材料层，所述绝缘材料层可以为透明的，其中，所述盘的至少一部分包括导电或半导电材料。所述导电或半导电部分可以设置在所述绝缘盘的中间部位。
在另一方面，还提供了一种主电极，该主电极用于与基底形成电化学室，该主电极包括：盘，所述盘包括至少一个导电和/或半导电材料层；绝缘层，所述绝缘层的至少一部分包括至少一个绝缘材料层；所述绝缘图案层的正面具有至少一个凹槽，每个凹槽均具有导电电极层，所述导电电极层含有形成电极的导电材料；所述绝缘层的背面具有至少一个凹槽。所述绝缘层可以围绕所述盘设置。位于所述绝缘层背面的凹槽可以具有连接层，所述连接层的至少一部分包括至少一个导电和/或半导电材料层，所述导电和/或半导电材料层与所述盘和所述电极层具有电接触。所述主电极还可以包括至少一个另外的导电层。
另一方面，还提供了一种主电极，该主电极用于与基底形成电化学室，该主电极包括：载体，所述载体包括至少一个导电和/或半导电材料层，所述载体的正面具有多个凹槽，并且在凹槽之间设置有至少一个绝缘层。所述至少一个导电和/或半导电材料层中的每个凹槽均包括底面和侧面，所述侧面具有至少一个绝缘材料层。所述底面可以具有至少一个导电电极层，所述导电电极层包括形成电极的导电材料。
在一个实施方式中，所述载体可以由至少一个导电和/或半导电材料层制成，所述载体在所述绝缘图案层的空腔内可以具有导电电极层，所述导电电极层包括形成电极的导电材料。所述载体可以由至少一个导电和/或半导电材料层制成；在所述正面具有用于形成图案的凹槽，其中，设置的绝缘材料覆盖凹槽之间的区域，导电电极层(4)设置在所述凹槽的底面。
在一个实施方式中，所述主电极可以具有用于设置与基底接触的凹槽。当所述电极被设置于所述基底从而与所述基底的表面形成电接触时，可以设置接触装置以与基底表面进行接合。所述接触装置可以设置在位于所述绝缘材料外侧的载体的外周表面。
在一个实施方式中，所述盘可以由弹性和/或柔性材料制成。所述绝缘图案层的正面可以具有与待接触基底的三维结构相对应的结构。
在一个实施方式中，所述绝缘图案层的空腔的侧壁可以相对于与正面垂直的方向，倾斜地设置。
在一个实施方式中，所述阳极材料预沉积在绝缘图案层的空腔内，并且该阳极材料与所述导电电极层相接触。所述阳极材料可以通过选自由电镀、化学镀、浸渍沉积、化学气相沉积(CVD)、金属有机化合物化学气相沉积(MOCVD)、(带电)粉末涂覆法、化学接枝法、电接枝法(electrografting)以及它们的组合所组成的组中的一种方法进行预沉积。用于沉积所述阳极材料的方法可以为电镀或化学镀。
在一个实施方式中，所述载体的层可以为柔性的，从而在将主电极压向基底时，可以抵消基底的弯曲或不均匀性，同时使所述绝缘图案层与所述基底的表面发生接触。所述载体的层可以为硬质的，从而在施加力使所述主电极与基底接触时，避免所述载体的层弯曲而进入所述绝缘图案层的空腔中。所述载体的弯曲度可以小于50％，如小于25％，例如小于10％，例如小于约1％。所述载体可以具有与玻璃、石英或硅片基本相同或更高的柔性(flexibility)。
在一个实施方式中，至少一个所述导电和/或半导电材料层选自由导电聚合物、导电浆料、金属、Fe、Cu、Au、Ag、Pt、Si、SiC、Sn、Pd、Pt、Co、Ti、Ni、Cr、Al、铟-锡氧化物(ITO)、SiGe、GaAs、InP、Ru、Ir、Re、Hf、Os、Rh、合金、含磷合金、SnAg、PbAg、SnAgCu、NiP、AuCu、硅化物、不锈钢、黄铜、焊接材料以及它们的组合所组成的组中。至少一个导电材料层可以含有选自由Cr、Ti、Au和Pt所组成的组中的金属。至少一个导电材料层可以含有Au或Pt。至少一个半导电材料层的材料可以含有Si。所述绝缘材料可以选自由氧化物(如，SiO2)、石英、玻璃、氮化物(如，SiN)、聚合物、聚酰亚胺、聚氨酯、环氧聚合物、丙烯酸酯聚合物、聚二甲基硅氧烷(PDMS)、(天然)橡胶、有机硅(silicones)、漆、弹性体、丁腈橡胶、三元乙丙橡胶(EPDM)、氯丁橡胶、聚四氟乙烯、聚对二甲苯以及它们的组合所组成的组中。所述绝缘材料可以通过选自由热氧化法、等离子体增强化学气相沉积法(PECVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电化学腐蚀法(electrochemical anodization)、原子层沉积法、旋涂法、喷涂法、辊涂法(roller-coating)、粉末涂覆法、胶粘法(adhesive taping)、热解法(pyrolysis)、粘合法(bonding)以及它们的组合所组成的组中的方法施加。
在一个实施方式中，所述湿式蚀刻或干式蚀刻法可以包括使用蚀刻掩膜，该蚀刻掩膜设置在不被蚀刻的部分的表面。所述蚀刻掩膜是通过光刻技术被图案化得到的。
在一个实施方式中，还可以在所述载体上进行平面化步骤。所述导电电极层可以包括至少一个导电和/或半导电材料层，该导电电极层的材料选自由Fe、Cu、Sn、Ag、Au、Pd、Co、Ti、Ta、Ni、Pt、Cr、Al、W、ITO、Si、Ru、Rh、Re、Os、Hf、Ir、Nb、其他金属、合金、含磷合金、SnAg、SnAgCu、CoWP、CoWB、CoWBP、NiP、AuCu、硅化物、石墨、不锈钢、导电聚合物、焊接材料、导电或半导电氧化物、或氧化物的混合物(如上述金属的氧化物的混合物，如Ru、Ir、Rh、Ti和/或Ta的氧化物)。所述导电电极层可以通过选自由原子层沉积(ALD)、金属有机化合物化学气相沉积(MOCVD)、物理气相沉积、化学气相沉积、溅射法、化学镀、浸渍沉积、电沉积(electrodeposition)、电接枝法、化学接枝法以及它们的组合所组成的组中一种方法设置。所述导电电极层可以通过结合使用物理气相沉积/溅射法和化学沉积/浸渍沉积设置。可以通过加热法对所述导电电极层进行处理。所述加热法可以为退火(例如，快速热退火)、熔炉加热、热板加热、或它们的组合，其中，所述方法可以在基本含有选自由真空、合成气体、氢气、氮气、低氧含量或它们的组合所组成的环境中进行的。
在一个实施方式中，所述导电电极层可以通过设置至少一种材料的多个层形成，并且在设置下一层之前通过所述加热法对至少一个层进行处理。在设置所述导电电极层之前，在所述载体的至少一部分设置粘附层，所述粘附层可以含有一种或多种能够提高导电电极层与所述载体之间的粘附性能的材料。所述绝缘图案层可以含有一个或多个电绝缘材料层，并通过多个凹槽形成图案。所述绝缘图案层的表面粗糙度低且厚度均一性高。
在一个实施方式中，所述绝缘图案层的至少一个电绝缘层可以通过选自由热氧化法、热氮化法、等离子体增强化学气相沉积法、物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、电化学阳极氧化法(electrochemical anodization)、原子层沉积法、旋涂法、喷涂法、浸渍沉积、帘式涂布、辊涂法、粉末涂覆法、热解法、胶粘法、粘合法以及它们的组合所组成的组中的方法设置。在设置所述绝缘图案层之前，先在所述载体的至少一部分上设置粘附层，其中，所述粘附层可以包括至少一个能够改善绝缘图案层与载体之间的粘附性能的材料层。所述粘附层包括至少一个由选自由导电材料(例如，Pt、Al、Ni、Pd、Cr、Ti、TiW)，绝缘材料(例如，AP-3000、AP-100、AP-200、AP-300)，硅烷(例如，六甲基二硅胺烷，HDMS)，以及它们的组合所组成的组中的材料形成的层。所述粘附层可以通过选自由电镀、旋涂法、喷涂法、浸渍沉积、分子气相沉积、原子层沉积法、金属有机化合物化学气相沉积、化学气相沉积、物理气相沉积、溅射法、化学镀、浸渍沉积、电接枝法、化学接枝法以及它们的组合所组成的组中的方法设置。
在一个实施方式中，还可以在设置的所述绝缘图案层上进行平面化步骤。所述平面化步骤可以通过选自由蚀刻和/或抛光法(例如，化学机械抛光)，研磨，接触平面化和/或干式蚀刻(例如，离子溅射法、反应性离子蚀刻、等离子体辅助蚀刻、激光消融、离子研磨)，以及它们的组合所组成的组中的方法进行。
所述电绝缘材料可以选自由有机化合物、聚合物、绝缘无机化合物、氧化物、氮化物、聚酰亚胺、硅氧烷改性聚酰亚胺、BCB、SU-8、聚四氟乙烯、有机硅、弹性体聚合物、电子束抗蚀剂(E-beam resist，例如，ZEP)、光致抗蚀剂(photoresist)、薄膜抗蚀剂、多环烯烃、聚降冰片烯(polynorborene)、聚乙烯、聚碳酸酯、聚甲基丙烯酸甲酯、底部抵抗反射层材料(BARCmaterial)、剥离层材料(Liff-Off-Layer)、聚二甲基硅氧烷(PDMS)、聚氨酯、环氧聚合物、含氟弹性体、丙烯酸酯聚合物、(天然)橡胶、有机硅、漆、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯、氟亚甲基氰酸酯、无机-有机杂合聚合物、无定形碳、氟化的或氢化的无定形碳、有机掺杂的石英玻璃、掺氟的石英玻璃、聚四氟乙烯/硅化合物、原硅酸四乙酯、SiN、SiO2、SiON、SiOC、SiCN:H、SiOCH材料、SiCH材料、硅酸盐、硅基材料、硅倍半氧烷基材料(silsesquioxane)、甲基硅倍半硅氧烷(methyl-silsesquioxane)、氢基-硅倍半硅氧烷(methyl-silsesquioxane)、TiO2、Al2O3、TiN以及它们的组合所组成的组中。所述绝缘图案层中的凹槽可以通过光刻技术、蚀刻法、和/或机械研磨法而形成。所述蚀刻法可以包括湿式蚀刻法和/或干式蚀刻法。所述干式蚀刻法包括：离子溅射法、反应性离子蚀刻、等离子体辅助蚀刻、激光消融、离子研磨或它们的组合。所述蚀刻法包括在所述绝缘图案层的至少部分区域上设置图案化的蚀刻淹膜，所述区域能够受到保护而不被蚀刻。所述蚀刻掩膜可以通过所述光刻技术和/或蚀刻法产生。所述蚀刻掩膜可以包括薄膜光致抗蚀剂、聚酰亚胺、BCB、厚层抗蚀剂、和/或其它聚合物在内的用于光刻技术的聚合物抗蚀剂，或者包括如SiN、SiO2、SiC、Pt、Ti、TiW、TiN、Al、Cr、Au、Cu、Ni、Ag、NiP、或它们的组合在内的材料的硬质掩膜。所述硬质掩膜可以通过选自由物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、溅射法、化学沉积、浸渍沉积、电沉积、等离子体增强化学气相沉积法、原子层沉积、以及它们的组合所组成的组中的方法设置。蚀刻掩膜可以包括至少一个结构层，该结构层位于由另外的主电极形成的至少一个电化学室中。
在一个实施方式中，所述结构层可以包括选自由Cu、Ni、NiFe、NiP、Au、Ag、Sn、Pb、SnAg、SnAgCu，、SnPb以及它们的组合所组成的组中的至少一种材料。可以在设置所述绝缘图案层之前设置蚀刻停止层。所述蚀刻停止层可以通过选自由Ti、Pt、Au、Ag、Cr、TiW、SiN、Ni、Si、SiC、SiO2、Al、InGaP、CoP、CoWP、NiP、NiPCo、AuCo、BLOkTM、以及它们的组合所组成的组中的至少一层材料形成。
在一个实施方式中，对用于形成所述绝缘图案层的图案化方法进行改进，以作用于绝缘图案层的空腔侧壁的倾斜角度。所述绝缘图案层的空腔侧壁接近于竖直，其中，所述侧壁和垂直于导电电极表面的方向之间的角度小于45°，例如小于20°，例如小于5°，例如小于约2°，例如小于约1°，例如小于约0.1°。可以通过改变光刻图案化方法的参数来优化倾斜角度，包括使用波长滤波器、使用增透膜、改变曝光剂量、改变显影时间、使用热处理法和/或它们的组合。可以通过优化包括反应性离子蚀刻法在内的干式蚀刻法的气体组分、平板功率(射频功率)、等离子体功率(又称线圈功率)，得到特定的倾斜角度。
在一个实施方式中，可以通过镶嵌法形成所述绝缘图案层的空腔；所述镶嵌法可以包括在所述载体上设置具有凹槽的牺牲图案层，设置绝缘材料使绝缘材料覆盖所述牺牲图案层并填补所述牺牲图案层的凹槽，对所述绝缘材料进行平面化处理，直到所述牺牲图案层被暴露，除去所述牺牲图案层形成绝缘图案层。可以通过光刻技术、电镀和/或蚀刻法使设置的材料图案化，从而形成所述牺牲图案。所述牺牲图案层可以包括至少一个结构层，该结构层位于由另外的主电极形成的电化学室中。
在一个实施方式中，所述方法还包括释放层，该释放层在所述绝缘图案层的至少一部分上，该释放层减弱了绝缘图案层和其他与该层接触的材料之间的机械结合和化学结合。所述释放层可以通过使用旋涂法、喷涂法、化学气相沉积、金属有机化合物化学气相沉积、分子气相沉积、物理气相沉积和/或它们的结合的方法而设置，被设置的材料选自由硅烷(例如，甲氧基硅烷、氯硅烷、氟硅烷)，硅氧烷(例如，聚二甲基硅氧烷、聚乙二醇硅氧烷、二甲基硅氧烷低聚物(DMS))，和/或其他聚物(例如，非晶态氟聚合物、氟碳聚四氟乙烯(PTFE)、细胞氟聚合物(Cyto-fluoro-polymers))，以及它们的组合所组成的组中。用于形成所述至少一个电化学室的表面对所述电化学室中所用的电解液可以具有优良的湿润性能。用于形成所述至少一个电化学室的表面可以具有亲水性，与水溶液的接触角度较小。所述绝缘图案层的至少部分表面可以通过降低表面能的方法进行处理，从而得到亲水性的表面。所述绝缘图案的至少部分表面可以通过热处理、氧/氮/氩等离子体处理、抗粘表面转化(surface conversion for anti-sticking，SURCAS)、包括过氧化物在内的强氧化剂、过硫酸盐、浓缩的酸/碱、或它们的组合进行处理。所述绝缘图案的至少一部分具有较高的表面能，或者通过包括氢等离子体法在内的方法对其进行处理以提高表面能，从而使表面具有疏水性。所述绝缘图案层包括由至少一种材料制成的一个或多个层，所述材料的性质使绝缘图案层的空腔侧壁具有亲水性，并使绝缘图案层的顶部具有疏水性。亲水材料可以选自由SiN、SiO2、通过氧等离子体处理的聚合物(例如，光致抗蚀剂和/或弹性体)、和/或表面具有极性分子基团的其他材料、以及它们的组合所组成的组中；疏水材料选自由具有非极性分子基团的材料(例如，氢基封端的聚合物(hydrogenterminated polymer))、聚四氟乙烯、氟和氯硅烷、硅氧烷、含氟弹性体、以及它们的组合所组成的组中。
在一个实施方式中，所述绝缘图案层可以包括由至少一种材料制成的一个或多个层，在所述主电极被压向基底时，所述一个或多个层能够促进绝缘图案层表面与预期的基底之间的机械接触。所述绝缘图案层可以包括至少一个包括弹性体在内的柔性材料层；或至少一个硬质材料层和至少一个柔性材料层。所述至少一个柔性材料层可以设置在所述至少一个硬质材料层的顶部。所述柔性材料可以为弹性体；所述弹性体具有选自由高压缩性，弹性，电绝缘，低介电性能，优良的抗化学性，对下层(例如，金属、硅、玻璃、氧化物、氮化物和/或聚合物)的强粘附性，对随时间的收缩或膨胀的高耐性，为非渗析的(non-bleeding)而不释放污染的有机化合物，紫外敏感性，可通过光刻技术平面化，透明性，可通过蚀刻法(例如，干式蚀刻)图案化，以及它们的组合所组成的组中的性能。所述弹性体为选自由聚二甲基硅氧烷、有机硅、环氧改性有机硅(epoxy-silicone)、氟硅氧烷(fluoro-silicone)、含氟弹性体、(天然)橡胶、氯丁橡胶、三元乙丙橡胶、腈、丙烯酸酯弹性体、聚氨酯、以及它们的组合所组成的组中的材料。所述弹性体的拉伸弹性模量(剪切模量)小于0.1GPa，例如小于1MPa，例如小于0.05MPa；或所述弹性体层的邵尔A硬度小于90，例如小于30，例如小于5。
在一个实施方式中，所述载体或盘可以为环形。替代性地，所述载体或盘可以为矩形。所述载体或盘的凹槽可以与绝缘图案层的凹槽在同一区域；所述载体的凹槽可以具有导电电极层。可以通过将含有绝缘材料的结合层(bond-layer)结合在载体上并图案化，设置绝缘图案层。所述结合层具有结合载体(bond-carrier)，所述结合载体在结合后能够被除去。所述结合层可以为SiO2、玻璃、石英或聚合物膜。所述结合层可以具有粘附结合层(adhesivebond-layer)。可以通过使用机械方法(例如，研磨或抛光)，或蚀刻法(例如，干法或湿式蚀刻)除去所述结合载体。
在一个实施方式中，所述主电极还可以具有正面区域，主电极的正面区域与所述基底的正面区域基本相同。所述主电极还可以具有凹槽或孔作为结合位点，使基底具有外部电连接。所述载体或盘可以具有至少一个位于周围的凹槽。所述载体或盘可以具有位于周围或临近周围的连接孔。
在一个实施方式中，当与基底形成电化学室时，所述结合位点可以位于使电流密度分布均匀的位置。所述主电极还可以包括含有形成电极的导电材料的电种子层连接物，并且该主电极设置在位于所述绝缘图案层顶部的凹槽之间的至少一部分。所述电种子层连接物通过绝缘材料与所述载体、导电电极层或结合层的导电或半导电材料之间电绝缘。所述电种子层连接物可以被设置为围绕在所述载体或盘边缘的层。所述电种子层连接物可以设置为覆盖了所述绝缘图案层的大表面，而且，除了所述图案层的空腔的边缘附近之外，基本覆盖了整个表面。所述电种子层连接物的不同部分具有位于所述载体侧面和穿过所述载体的连接区域。
在一个实施方式中，所述主电极还可以包括用于减少在使用包括旋涂或喷涂在内的方法设置所述绝缘图案层时形成的边珠(edge bead)的装置。所述载体或盘可以具有位于周围的凹槽。在设置绝缘图案层时，可以使用旋转载体(spin-carrier)；所述旋转载体设有凹槽，所述载体嵌入在凹槽中。可以使用包括有机溶剂溶解、机械去除的方法和/或去除由光刻技术和/或蚀刻法形成的绝缘图案层边珠的方法在内的方法除去所述边珠。
在一个实施方式中，所述主电极还可以包括校准标记(alignment mark)，所述校准标记用于使所述主电极与基底校准；所述校准标记包括位于所述主电极正面和/或背面的层中的结构或空腔。所述校准标记可以设置在所述载体、导电电极层、和/或所述绝缘图案层中。
在一个实施方式中，所述载体在用于校准的光(例如，紫外光、红外光或X-射线)下是透明的，并且所述绝缘图案层具有校准标记。所述导电电极层可以为不透明材料，并且所述导电电极层在绝缘图案层中的校准标记所处的区域可以具有开口。所述导电电极材料在用于校准的光下可以是透明的。所述绝缘图案层可以为非透明材料，并且载体或导电电极层中校准标记所处的区域可以具有开口。所述校准标记可以包括非透明材料，并且所述校准标记处于其它透明材料上(例如，金属位于石英上)。所述校准标记可以位于背面；并且当所述绝缘图案层设置在正面时，将该绝缘图案层相对于校准标记校准；或者当所述绝缘图案层设置在背面时，将所述校准标记与绝缘图案层校准。所述校准标记可以设置在正面，用于面对面校准法。所述校准标记可以设置在位于正面的绝缘图案层或导电电极层上；并且所述载体在校准标记所处的区域具有通孔(through-holes)，使位于正面的校准标记在背面是可见的。在所述通孔中可以设置透明材料。
在一个实施方式中，所述基底可以在至少一部分上具有表面形貌(topography)，并且所述绝缘图案层设置成图案以抵消所述表面形貌或与所述表面形貌相适应。当所述主电极与基底紧密接触以形成至少一个电化学室时，所述绝缘图案层可以具有位于与所述基底的表面形貌区域相对应的区域中的至少一个空腔。与表面形貌区域相对应的至少一个空腔的深度比所述绝缘图案层的其它凹槽的深度浅，并且所述与表面形貌区域相对应的至少一个空腔缺少导电电极层。通过对绝缘图案层进行多于一次的图案化，使所述绝缘图案层可以具有不同高度的空腔。可以使用光刻技术和/或蚀刻法形成所述绝缘图案层，形成延伸至载体或导电电极的空腔；并且在至少部分区域对绝缘图案层进行一次以上的图案化，形成抵消基底的表面形貌的空腔，但该空腔并未延伸至载体或导电电极层。可以使用光刻技术和/或蚀刻法对所述绝缘图案层图案化，形成抵消基底表面形貌的空腔，但该空腔并未延伸至下面的载体或导电电极层；再一次对绝缘图案层进行图案化，形成延伸至下面的载体或导电电极层的空腔。所述绝缘图案层可以包括至少两个绝缘材料层和至少一个蚀刻停止层；并且通过至少一次的以下程序来形成图案，所述程序包括：向下蚀刻位于绝缘图案层中的空腔至蚀刻停止层；通过所述光刻技术和蚀刻法除去所述蚀刻停止层部分；使用所述图案化的蚀刻停止层作为蚀刻掩膜，蚀刻位于下面的绝缘图案层中的另一层空腔至下面的蚀刻停止层、载体或导电电极层。生成的所述绝缘图案层的空腔可以作为基底模板的压印(imprint)，所述基底模板与基底表面具有相同或基本相同的表面形貌，并且形成所述绝缘图案层，生成延伸至下面的载体或导电电极层的空腔。所述绝缘图案层可以通过实施至少一次的以下程序来设置，所述程序包括：设置负性光致抗蚀剂和/或紫外-光固化聚合物的层；通过光掩膜使用紫外光对所述层进行曝光；设置另一个光致抗蚀剂和/或紫外-光固化聚合物的层；通过另一个光掩膜使用紫外光对该第二层进行曝光；如需要，在对两层同时进行显影之前进行曝光后烘烤(post-exposure-bake，PEB)步骤。所述程序可以包括使用包括激光束或电子束在内的直接写入法代替通过光掩膜使用紫外光对所述层进行曝光。可以通过重复进行光刻技术和/或蚀刻步骤对所述绝缘图案层图案化，从而形成多层次的空腔以抵消基底上具有不同高度和形状的多层次表面形貌。与所述表面形貌相适应的至少一个空腔可以足够大，以将所述表面形貌包围在所述空腔内并存在空余。所述主电极的载体可以具有至少一个位于所述绝缘图案层的空腔中的凹槽；所述凹槽的壁上附着有导电电极层，并且在所述导电电极层上设置有预沉积的阳极材料。所述载体和导电电极层可以具有凸入至少一个绝缘图案层的空腔中的凸起结构；预沉积的阳极材料设置在所述导电电极层上。
附图说明
通过以下结合附图对一些实施方式进行的详细描述可以看出本发明的进一步的目的、特征和优点，其中：
图1(a)至1(d)为由导电或半导电载体形成主电极的一些方法步骤的截面示意图；
图2(a)至2(d)为由不导电载体形成主电极的一些方法步骤的截面示意图；
图3(a)至3(e)为由附加有图案化的导电层的导电载体形成主电极的一些方法步骤的截面示意图；
图4(a)至4(e)为载体形成主电极的一些方法步骤的截面示意图，该载体具有设置于所述载体中的图案；
图5为主电极的截面示意图，其中，图案的室较深；
图6(a)至6(c)为形成主电极的一些方法步骤的截面示意图，该主电极具有结合绝缘图案层的粘附层；
图7(a)至7(b)分别为施用于大的基体上的主电极的截面示意图和顶视图；
图7(c)为设置有一个或几个凹槽的主电极的截面示意图，图7(d)至7(e)为设置有一个或几个凹槽的主电极的顶视图；
图7(f)至7(i)为主电极的截面示意图，该主电极具有与基体接触的区域；
图8(a)至8(h)为载体的截面示意图，该载体具有不同类型的边槽(edge recesses)；
图9(a)至9(b)分别为包括边珠和去除边珠(edge bead)的截面示意图；
图10(a)至10(c)形成无边珠的主电极的方法的截面示意图；
图11(a)至11(b)形成无边珠的主电极的方法的截面示意图；
图12(a)为几个电化学室中的导电通路的截面放大示意图；
图12(b)至12(d)为主电极的截面示意图，该主电极具有不同径向高度分布的镀结构；
图13(a)和13(b)为与图12(c)和图12(d)类似的截面示意图，其中基体自始是凹的；
图14(a)和14(b)为与图13(a)和13(b)类似的截面示意图，其中基体自始是凸的；
图15(a)至15(e)为一个实施方式的截面示意图，其中主电极的图案层中具有三维空腔；
图16(a)至16(c)为另一个实施方式的截面示意图，其中主电极的图案层中具有三维空腔；
图17(a)至17(e)为另一个实施方式的截面示意图，其中主电极的图案层中具有三维空腔；
图18(a)至18(c)为另一个实施方式的截面示意图，其中主电极的图案层中具有三维空腔；
图19(a)至19(b)为截面示意图，显示了图18(a)至18(c)所示的主电极的实施方式的使用；
图20(a)为主电极的另一个实施方式的截面示意图，其中主电极的图案层具有三维空腔；
图20(b)至20(d)为截面示意图，显示了图20(a)所示的主电极的实施方式的使用；
图21(a)至21(b)为主电极的一个实施方式的截面示意图，其中主电极具有不同深度的空腔，并且所述主电极的预沉积材料分布不均匀；
图22(a)至22(b)为主电极另一个实施方式的截面示意图，所述主电极的预沉积材料的分布不均匀；
图23(a)为截面示意图，显示了在电化学室中，电极的导电电极层是如何溶解的，以及如何切割所述电极的绝缘图案层；
图23(b)为截面示意图，显示了在电化学室和所述完整的导电电极层中，在电极的导电电极层上预沉积的阳极材料是如何溶解的。
具体实施方式
下面，参考附图对本发明的各种实施方式进行描述。在此描述实施方式仅为说明的目的，从而使本领域技术人员能够实施本发明并公开最佳的实施方式。然而，这些实施方式并不是对本发明的限制，不同特点的其它组合也可以包括在本发明的范围之内。
下面给出关于主电极以及主电极的制备方法的一般性评述。描述了多种主电极的制备方法，这些方法能够用于制备含有一种或多种材料的一个或多个结构层，其中，包括使用下文描述的电化学图案复制(electrochemicalpattern replication，ECPR)技术。通常情况下，所述方法包括：形成包括载体的主电极，该载体的至少一部分为导电/半导电的；形成导电电极层，该导电电极层在ECPR电镀中作为阳极(anode)，在ECPR蚀刻中作为阴极(cathode)；和形成绝缘图案层，该绝缘图案层能够限定出在ECPR过程中可以在其中发生ECPR蚀刻或电镀的空腔；以能够使外部电源和所述载体的导电部分和/或至导电电极层发生电接触的方式。
通过电化学图案复制(ECPR)技术，所述主电极能够用于形成一层或多层结构，该技术包括以下三个步骤，即：
a)设置主电极，使其与所述基底(例如，种子层)具有接触，以形成多重电解池；
b)通过蚀刻在所述种子层中形成结构或通过电镀在所述种子层上形成结构；和
c)从所述基底上分离所述主电极。
在第一步(a)中，含有导电电极层的并且包括至少一种惰性材料的(如铂)主电极，以及绝缘图案层，能够与位于基底上的导电顶层或种子层紧密接触；在基底上存在电解液，形成注有电解液的电化学室，该电化学室被主电极的绝缘结构空腔所限定。
所述种子层可以包括一个或多个层，所述一个或多个层含有选自由金属(例如，Ru、Os、Hf、Re、Rh、Cr、Au、Ag、Cu、Pd、Pt、Sn、Ta、Ti、Ni、Al、这些材料的合金)、Si、其它材料(例如，W、TiN、TiW、NiB、NiP、NiCo NiBW、NiM-P、W、TaN、Wo、Co、CoReP、CoP、CoWP、CoWB、CoWBP)、导电聚合物(例如，聚苯胺)、焊接材料(例如，SnPb、SnAg、SnAgCu、SnCu)、合金(例如，蒙乃尔合金(monel)、坡莫合金(permalloy))和/或它们的组合所组成的组中。在ECPR过程中使用之前，可以对所述基底的种子层进行清洁和活化。所述清洁的方法可以包括使用有机溶剂(例如，丙酮或乙醇)和/或无机溶剂(例如，硝酸、硫酸、磷酸、盐酸、乙酸、氢氟酸)；使用强氧化剂(例如，过氧化物、过硫酸盐、三氯化铁)和/或去离子水。可以通过使用氧等离子体、氩等离子体、和/或氢等离子体进行清洁，或通过机械除去杂质的方法进行清洁。可以通过用于去除氧化物的溶液(例如，硫酸、硝酸、盐酸、氢氟酸、磷酸)、蚀刻剂(例如，过硫酸钠、过硫酸铵、过氧化氢、三氯化铁)、和/或包含氧化剂的其它溶液对种子层表面进行活化。
设置主电极使其与位于基底上的顶层紧密接触的步骤包括：使主电极的绝缘图案与位于基底上的图案层相校准。此步骤可以包括使用位于主电极的正面或背面的校准标记，从而使所述主电极能够与位于基底上的相应的校准标记相校准。该校准过程可以在设置电解液之前或之后进行。在使主电极与基底接触之前，可以将预沉积的阳极材料预先设置在位于所述绝缘图案层的空腔中的导电电极层上。在使主电极与所述基底接触之前，可以通过与所描述的用于基底种子层的方法相同的方法，预先对位于主电极空腔中的预沉积的阳极材料进行清洁或活化。
所述电解液包括适用于电化学蚀刻和/或电镀的阳离子和阴离子溶液，例如，常规的电镀液。例如，当ECPR蚀刻的或电镀的结构为铜时，可以使用硫酸铜镀液，例如，酸性硫酸铜镀液。所述酸性可以包括pH＜4，例如，pH＝2-4。在一些实施方式中，可以使用添加剂，例如，抑制剂、流平剂(leveller)和/或促进剂，例如，PEG(聚乙二醇)、氯离子、和/或SPS[二(3-磺丙基)二硫化物]。在其它例子中，当ECPR蚀刻的或电镀的结构为Ni时，可以使用瓦特镀液(Watt′s bath)。用于ECPR蚀刻的或电镀的结构的不同材料的适当的电解液系统如Lawrence J.Durney等在《电镀工程手册》(ElectroplatingEngineering Handbook)第四版.，(1984)中所述。
在第二步(b)中，使用向主电极和基体上的种子层施加外部电源所提供的电压，从而在由主电极的空腔固定的每个电化学室的内部和所述基底的表层同时发生电化学过程，从而通过ECPR蚀刻或电镀形成导电材料的结构。当施加电压的方式使得所述基底上的种子层为阳极，位于主电极中的导电电极层为阴极时，所述种子层材料溶解，同时，该材料沉积在所述主电极的空腔内部。通过溶解种子层产生的槽使所述种子层剩余的结构被分离开。剩余的种子层形成的结构为所述主电极的绝缘图案层的空腔的负像(negativeimage)，并且这些结构在本说明书下文中被称为″ECPR蚀刻的结构″。当施加电压的方式使得所述主电极的导电电极层为阳极，所述基底的种子层为阴极时，在所述主电极的空腔内部预沉积的阳极材料被溶解，同时，该材料沉积在位于注有电解液的空腔内的所述基底的导电层上。在基底上的导电层上沉积的材料形成所述主电极的绝缘图案层的空腔的正像(positive image)，并且这些结构在本说明书下文中被称为″ECPR电镀的结构″。
所述ECPR蚀刻的或ECPR电镀的结构可以包括导电材料，例如，金属或合金，例如，Au、Ag、Ni、Cu、Sn、Pb和/或SnAg、SnAgCu、AgCu，和/或它们的组合，例如，Cu。
在一个实施方式中，对阳极材料进行ECPR蚀刻，并使所述材料沉积在作为阴极的导电电极上，从而使所述阳极材料预沉积在所述主电极的空腔中，所述导电电极位于所述主电极的绝缘图案层的空腔中。在其它实施方式中，使所述阳极材料进行预沉积的方法通过常规的电镀、化学镀、浸渍沉积、化学气相沉积、金属有机化合物化学气相沉积、(带电)粉末涂覆法、化学接枝法和/或电接枝法实施，所述材料选择性地沉积在位于所述主电极的绝缘图案层的空腔中的导电电极层上。
可以以能够改善蚀刻的和/或电镀的结构的均匀性和/或特性的方式施加电压。施加的电压可以为直流电压、脉冲电压、方波脉冲电压、脉冲反向电压和/或它们的组合。
通过选择施用电压的波形、幅度和频率的优化组合，能够提高蚀刻的和/或电镀的结构的均匀性。所述蚀刻的深度或电镀的高度可以通过控制时间和通过所述主电极的电流来进行控制。如果电极总面积为已知的，根据通过电极面积的电流能够预知电流的密度。所述电流密度与蚀刻或电镀的速率有关，因此，根据蚀刻或电镀的速率和时间，能够预知蚀刻的深度或电镀的高度。
在一些实施方式中，在到达溶解的阳极材料的下表面之前，通过断开电压使所述蚀刻或电镀过程停止。对于蚀刻过程，这意味着，当所述种子层中蚀刻的槽的底部仍剩余有层，并且该层覆盖了下面的基底层时，蚀刻过程停止。否则，存在所述种子层的某些部分的电接触将被破坏的风险。对于电镀过程，这意味着，当预沉积的阳极材料层仍然有剩余(例如，5％-50％)，并且该层覆盖了导电电极层时，电镀过程停止。否则，在各电化学室中可能产生不均匀的电流分布。
在一些实施方式中，电镀的结构的预期高度显著地低于预沉积的阳极材料的厚度。这意味着，在预沉积新的阳极材料之前，可以在一个或多个基底上镀有多层结构。在一些例子中，预沉积的材料的厚度可以至少为电镀结构的高度的两倍。
在一些实施方式中，多层的ECPR电镀结构可以直接设置在彼此之上。
在第三步(c)中，在形成ECPR蚀刻或电镀的结构之后，以对所述主电极或位于所述基体上的ECPR蚀刻或电镀的结构产生最小损害的方式，将所述主电极从所述基底上分离出。可以通过将基底置于一个固定的位置，然后以与所述基底表面垂直的方向移动主电极；或者将主电极置于一个固定的位置，然后以与所述主电极的表面垂直的方向移动基底。在一些其它的实施方式中，为了易于进行分离，可以以不太平行的方式进行分离。在ECPR蚀刻或电镀步骤之后，可以通过去除方法将沉积在所述主电极的空腔中的剩余材料除去，所述去除方法包括：设置适用于溶解剩余材料的湿式蚀刻化学物质。作为例子，各向异性腐蚀法还可以与干式蚀刻法一起使用，例如，离子溅射法、反应性离子蚀刻(RIE)、等离子体辅助蚀刻、激光消融、离子蚀刻。在一些实施方式中，所述去除方法包括干式蚀刻法和湿式蚀刻法的结合。在一些实施方式中，所述剩余的材料还可以通过在各阴极和/或虚拟基底(dummy substrate)上分别进行常规的电镀和/或ECPR镀而除去。在一些实施方式中，可以在其它ECPR蚀刻步骤中使用主电极之前，或在主电极的空腔内部预沉积用于ECPR电镀步骤的新的材料之前，完成去除。替代性地，在蚀刻过程中，对于一系列步骤，可以在单一步骤中仅仅使用预沉积的材料的一部分，其它部分的预沉积的材料可以用于后续的步骤中。替代性地，在蚀刻过程中，沉积在阴极(即，主电极)上的材料，不都需要在每个步骤之间被除去，而可以在每二个、每三个，等，步骤之间除去。
主电极的制备方法的三个实施方式通常包括以下步骤：
1.提供绝缘、或导电/半导电载体；
2.在所述载体的至少一部分上设置导电电极层；
3.在所述导电电极层的至少一部分上设置绝缘图案层；
或
1.提供绝缘、或导电/半导电载体；
2.在所述载体的至少一部分上设置绝缘图案层；
3.在选定的所述载体上没有被所述绝缘图案层覆盖的部分上设置导电电极层；
或
1.提供绝缘、或导电/半导电载体，并使该载体图案化；
2.在所述图案化的载体的至少一部分上设置绝缘图案层；
3.在选定的所述图案化的载体上没有被绝缘图案层覆盖的部分设置导电电极层。
在ECPR蚀刻法、ECPR电镀法、预沉积、清洁、和/或去除法的过程中，用于主电极的暴露在化学和或电化学的环境中的材料，通常能够在化学和/或电化学环境中抗分解和抗氧化。
在一个实施方式中，所述导电电极层设置在所述载体上，所述绝缘图案层设置在所述导电电极层上。
在另一个实施方式中，所述绝缘图案层设置在所述载体上，所述导电电极层设置在位于所述绝缘图案层的空腔内部的载体的至少一部分上。
在另一个实施方式中，在所述载体上形成凹槽，所述绝缘图案层设置在载体上不具有凹槽的的区域，所述导电电极层设置在载体上没有被绝缘图案层覆盖的凹槽的底部和侧壁上。
所述载体可以包括一层或几层如下材料：
至少一种导电/半导电材料；或者
至少一种导电/半导电材料和至少一层绝缘材料。
所述载体的层可以为柔性的和/或硬质的，或为柔性和硬质层的结合。在一些实施方式中，所述载体具有足够的硬质，从而在由于主电极与基底接触所需要而施加力时，避免所述载体的层弯曲而进入所述绝缘图案层的空腔中，从而避免了在ECPR蚀刻和/或ECPR电镀过程中，所述载体与基底发生短路接触。例如，施以所需的外力时，所述载体向下弯曲的距离应小于空腔高度的50％，例如，小于约50％，例如，小于约10％，例如，小于约1％。在一个实施方式中，所述载体具有足够的柔性，从而在ECPR蚀刻和/或ECPR电镀过程中，对主电极施加分布力(distributed force)而使其与基底接触时，能够缓解基底的起伏度和/或不均匀性。在某些情况下，所述载体至少具有如所述基底的柔性。例如，所述基底可以为玻璃、石英、或硅片。在这些例子中，所述主电极载体可以分别具有与玻璃、石英或硅片基本相同或更高的柔性。
所述导电/半导电材料可以为如下材料：例如，导电聚合物、导电浆料、金属、Fe、Cu、Au、Ag、Pt、Si、SiC、Sn、Pd、Pt、Co、Ti、Ni、Cr、Al、铟-锡氧化物(ITO)、SiGe、GaAs、InP、Ru、Ir、Re、Hf、Os、Rh、合金、含磷合金、SnAg、PbAg、SnAgCu、NiP、AuCu、硅化物、不锈钢、黄铜、导电聚合物、焊接材料以及它们的组合。所述绝缘层可以包括氧化物(如，SiO2、Al2O3，TiO2)、石英、玻璃、氮化物(如，SiN)、聚合物、聚酰亚胺、聚氨酯、环氧聚合物、丙烯酸酯聚合物、聚二甲基硅氧烷、天然橡胶、有机硅、漆、弹性体、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯和/或用于如下所述绝缘图案层的其它材料。
在一个实施方式中，所述载体可以包括导电/半导电的盘，所述盘的至少一部分被绝缘材料覆层所覆盖。所述绝缘材料覆层的设置方式可以使该覆层覆盖所述导电/半导电盘的除正面的中间区域和背面的中间区域外的所有部分。所述绝缘材料覆层可以通过选自由热氧化法、等离子体增强化学气相沉积法、物理气相沉积、化学气相沉积、火焰水解沉积、电化学阳极氧化法、原子层沉积法、旋涂法、喷涂法、辊涂法、粉末涂覆法、胶粘法、热解法、其它适合的覆着技术、和/或它们的组合所组成的组中的方法进行设置。可以选择性地在所述导电/半导电盘的预期部分设置绝缘材料覆层，或者在整个导电/半导电盘上设置绝缘材料，然后除去选定区域上的绝缘材料覆层。例如，可以通过蚀刻法将设置的绝缘材料除去，例如，通过使用蚀刻掩膜来保护所设置的绝缘材料覆层应保持完整的部分，或使用机械去除法。
所述蚀刻法可以为湿式蚀刻和/或干式蚀刻。可以通过涂敷液态化学物质来进行湿式蚀刻，所述化学物质能够使待蚀刻的材料溶解，所述化学物质通常包括强氧化化学物质，例如，强酸等。例如，缓冲的、稀释的或浓缩的氢氟酸可以用于蚀刻SiO2和其它氧化物。所述干式蚀刻法可以包括以下方法：例如，离子溅射法、反应性离子蚀刻(RIE)、等离子体辅助蚀刻、激光消融、离子研磨。可以通过光刻技术在所述蚀刻掩膜上形成图案，例如，光学光刻(photolithography)、激光光刻法、电子束光刻法、纳米压印法、和/或其它适合用于对蚀刻掩膜形成图案的光刻技术。所述蚀刻掩膜可以为聚合物材料的，例如，所述光刻技术中所用的抗蚀剂，例如，薄层光刻胶、聚酰亚胺、BCB和/或厚膜光刻胶。所述蚀刻掩膜还可以为硬质掩膜，所述硬质掩膜包括以下材料：例如，SiN、SiC、SiO2、Pt、Ti、TiW、TiN、Al、Cr、Au、Ni、其它硬质材料、和/或它们的组合。通过光刻技术在硬质掩膜上形成图案，随后蚀刻硬质掩膜，从而在未覆盖有具有图案的掩膜的区域选择性地蚀刻。所述机械去除方法可以包括：抛光、研磨、钻、烧蚀(ablation)、(砂或流体)爆破(blasting)、和/或它们的组合。
在另一个实施方式中，所述载体包括：绝缘的盘，该盘的至少一部分为导电/半导电材料。在这种情况下，所述导电/半导电部分可以设置在所述绝缘的盘的中部。在一个实施方式中，通过在选定的区域的绝缘材料盘中形成空腔，并且在所述空腔内设置导电/半导电材料，来形成所述载体。可以通过所述湿式蚀刻法、干式蚀刻法和/或通过机械去除法，在所述绝缘的盘中形成空腔。所述蚀刻掩膜可以使用在形成空腔的方法中，并且所述蚀刻掩膜可以通过光刻技术被图案化。用于在所述空腔中设置所述导电/半导电材料的方法可以为：物理气相沉积、化学气相沉积、溅射法、化学镀、浸渍沉积、电镀、化学接枝法、电接枝法、机械设置法、焊接、胶合、其它适合的沉积方法、和/或它们的组合。在一些实施方式中，为了提高平坦程度以及降低表面粗糙度，可以在所述载体上进行平面化步骤。
所述导电电极层可以包括一个或多个导电/半导电材料层。例如，所述导电电极层可以包括Fe、Cu、Sn、Ag、Au、Pd、Co、Ti、Ta、Ni、Pt、Cr、Al、W、ITO、Si、Ru、Rh、Re、Os、Hf、Ir、Nb、其他金属、合金、含磷合金、SnAg、SnAgCu、CoWP、CoWB、CoWBP、NiP、AuCu、硅化物、石墨、金刚石、不锈钢、导电聚合物、焊接材料、导电或半导电氧化物、或混合氧化物(例如，上述金属如Ru、Ir、Rh、Ti和/或Ta的氧化物的混合物)、和/或它们的组合。可以通过以下方法在所述载体上设置导电电极层：例如，原子层沉积、金属有机化合物化学气相沉积(MOCVD)、物理气相沉积、化学气相沉积、溅射法、化学镀、浸渍沉积、电镀、电接枝法、其它适合的沉积方法和/或它们的组合。在一些实施方式中，可以通过以下方法使所述导电电极层选择性地沉积在导电/半导电的表面，例如，化学镀、电镀、浸渍沉积、电接枝法、化学接枝法、选择性化学气相沉积和/或选择性金属有机物化学气相沉积。
在一些实施方式中，可以通过加热的方法对所述导电电极层进行处理。所述加热的方法可以在高真空、合成气体、氢气、氮气、含氧量较低的气体、或它们的组合的环境下进行。所述加热的方法可以为退火(例如，快速退火(RTA))、熔炉处理、火焰退火、热板处理、和/或它们的组合。在一些实施方式中，所述加热的方法能够通过减少内部压力和/或与所述载体的接触电阻，来改善导电电极层与所述载体之间的粘附性能，和/或改善所述主电极的电性能和/或机械性能(例如，硬度和耐磨性能)。在一些实施方式中，通过设置至少一种材料的多个层，并且在设置下一层之前通过所述加热的方法对至少一个层进行处理，来形成所述导电电极层。
在一个实施方式中，在设置所述导电电极层之前，在所述载体的至少一部分上设置粘附层。所述粘附层可以包括一种或多种增强导电电极层与所述载体之间的粘附性能的材料。所述粘附层可以包括以下材料：例如，导电材料(例如，Pt、Al、Ni、Pd、Cr、Ti、TiW)，绝缘材料(例如，AP-3000(DowChemicals)、AP-100(Silicon Resources)、AP-200(Silicon Resources)、AP-300(Silicon Resources)，硅烷(例如，六甲基二硅胺烷(HMDS))和/或它们的组合。如果需要，为了使所述载体能够具有电连接，例如当粘附层是绝缘的情况下，所述粘附层不覆盖所述载体的全部区域。替代性的，设置的粘附层覆盖整个载体，然后，在所述导电电极层和所述载体之间需要电连接的区域除去的粘附层一部分，例如，在正面的中间。在一些实施方式中，所述粘附层还具有催化层的功能，从而促进或改善导电电极层的沉积。可以通过以下沉积方法设置所述粘附层：例如，电镀、旋涂法、喷涂法、浸渍沉积、分子气相沉积、原子层沉积法、金属有机化合物化学气相沉积、化学气相沉积、物理气相沉积、溅射法、化学镀、浸渍沉积、电接枝法、化学接枝法、和/或其它适用于粘附材料的沉积方法。
所述绝缘图案层可以包括一个或多个图案化的电绝缘材料层。通过能够使其具有较低的表面粗糙度和较高的厚度均匀性的方法，设置所述绝缘图案层。在一些实施方式中，可以通过以下方法设置所述绝缘图案层：例如，热氧化法、热氮化法、等离子体增强化学气相沉积法、物理气相沉积、化学气相沉积、火焰水解沉积(FHD)、金属有机化合物化学气相沉积、电化学阳极氧化法、原子层沉积法、旋涂法、喷涂法、浸渍沉积、帘式涂布、辊涂法、粉末涂覆法、热解法、胶粘法、粘结法、其它沉积技术、和/或它们的组合。
在一些实施方式中，在所述载体上设置所述绝缘图案层之前，设置粘附层。所述粘附层可以包括能够改善所述绝缘图案层与所述载体表面之间的粘附性能的至少一种材料的至少一个层。所述粘附层可以包括绝缘材料或导电材料。例如，所述粘附层可以包括Pt、Ni、Al、Cr、Ti、TiW、AP-3000(DowChemicals)、AP-100(Silicon Resources)、AP-200(Silicon Resources)、AP-300(Silicon Resources)，硅烷(例如，六甲基二硅胺烷)，底部抵抗反射层(BARC)材料、和/或它们的组合。所述粘附层可以通过以下方法进行设置：例如，等离子体增强化学气相沉积法、物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、原子层沉积法、旋涂法、喷涂法、辊涂法、粉末涂覆法、和/或它们的组合。
在一些实施方式中，为了得到更平整的表面，可以在设置的绝缘图案层上进行平面化步骤。所述平面化步骤可以在所述绝缘图层进行图案化之前进行。所述平面化的方法可以包括蚀刻法和/或抛光法(例如，化学机械抛光)、研磨、接触平面化和/或干式蚀刻(例如，离子溅射法、反应性离子蚀刻、等离子体辅助蚀刻、激光消融、离子研磨)，和/或其它的平面化的方法，和/或它们的组合。
所述绝缘图案层可以包括有机化合物(例如，聚合物)和绝缘无机化合物(例如，氧化物和/或氮化物)。所述的聚合物材料的例子为：聚酰亚胺、硅氧烷改性的聚酰亚胺、BCB、SU-8、聚四氟乙烯(PTFE)、有机硅、弹性体聚合物、电子束抗蚀剂(例如，ZEP(Sumitomo公司))、光致抗蚀剂、薄层抗蚀剂、厚层抗蚀剂、多环烯烃、聚降冰片烯、聚乙烯、聚碳酸酯、聚甲基丙烯酸甲酯、底部抵抗反射层材料、剥离层材料、聚二甲基硅氧烷、聚氨酯、环氧聚合物、含氟弹性体、丙烯酸酯聚合物、(天然)橡胶、有机硅、漆、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯、氟亚甲基氰酸酯、无机-有机杂合聚合物、(氟化的或氢化的)无定形碳、其它聚合物和/或它们的组合。使用的无机化合物的例子为：有机掺杂的石英玻璃(OSG)、掺氟的石英玻璃(FSG)、聚四氟乙烯/硅化合物、原硅酸四乙酯(TEOS)、SiN、SiO2、SiON、SiOC、SiCN:H、SiOCH材料、SiCH材料、硅酸盐、硅基材料、硅倍半氧烷基材料(SSQ)、甲基硅倍半硅氧烷(MSQ)、氢基-硅倍半硅氧烷(HSQ)、TiO2、Al2O3、TiN、和/或它们的组合。所述绝缘图案层材料可以具有的性质包括：易于进行形成图案的过程(光刻技术和/或蚀刻)；与下面的层具有优良的粘附性能；具有优良的机械耐久性能，和/或在ECPR过程和/或中间体的清洁和/或去除步骤中为惰性。
在一些实施方式中，通过包括光刻技术和/或蚀刻法在内的方法来形成所述绝缘图案层的图案(空腔)。所述光刻技术包括：光学光刻、紫外光刻法、激光光刻法、电子束光刻法、纳米压印法、其它光刻技术和/或它们的组合。
根据想要的ECPR蚀刻或电镀的结构的尺寸和高度，所述绝缘图案层可以具有不同的高度。在一些实施方式中，所述绝缘图案层的厚度可以达到几百微米。在其它实施方式中，所述绝缘图案层可以很薄，例如，薄至20nm。在一些实施方式中，所述空腔的高度/宽度之比(称为纵横比)小于10，例如小于约5，例如小于约2，例如小于约1。在一些实施方式中，例如，上述集成应用，所述绝缘图案层的厚度小于约50μm，例如小于约15μm，例如小于约5μm；长径比小于5，例如小于约2，例如小于约1。在一些实施方式中，如集成电路互连的应用中，例如，集成电路互连总体布线的应用，所述绝缘图案层的厚度小于2μm；例如，集成电路互连中间线材的应用，所述绝缘图案层的厚度小于500nm；例如，集成电路互连中间线材的应用，所述绝缘图案层的厚度小于200nm；例如，集成电路互连“金属1”线材的应用，所述绝缘图案层的厚度小于100nm；例如，集成电路互连“金属1线材的应用，所述绝缘图案层的厚度小于50nm。由于在所述电化学室中没有强制对流，因此，极限最大电流以及最大电镀/蚀刻速度取决于电解液性能和电极之间的距离，即，所述绝缘图案层的高度。使用包括具有更高的电化学蚀刻或沉积的材料的离子浓度的电解液，能够得到更高的极限电流。此外，减小所述导电电极层与所述基底的种子层之间的距离，也能够得到更高的极限电流。然而，较短的距离，即，较薄的绝缘图案层，将增加发生短路的危险。待形成的结构的厚度可以比所述绝缘图案层的厚度小约90％，例如小约50％，例如小约10％。
所述蚀刻法包括：使用蚀刻掩膜保护绝缘材料层应保持完整的部分，和/或使用机械去除法。所述蚀刻方法包括湿式蚀刻法和/或干式蚀刻法，例如，离子溅射法、反应性离子蚀刻(RIE)、等离子体辅助蚀刻、激光消融、离子研磨。可以通过光刻技术形成所述蚀刻掩膜的图案。所述蚀刻掩膜可以为用于所述光刻技术的聚合物抗蚀剂，例如，薄层光刻胶、聚酰亚胺、BCB、厚层抗蚀剂和/或其它相似聚合物等。所述蚀刻掩膜还可以为硬质掩膜，该硬质掩膜可以包括以下材料：例如，SiN、SiO2、SiC、Pt、Ti、TiW、TiN、Al、Cr、Au、Cu、Ni、Ag、NiP、其它硬质材料、这些材料的合金、和/或它们的组合。所述硬质掩膜可以通过以下方法进行设置：物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、溅射法、化学镀、浸渍沉积、电镀、等离子体增强化学气相沉积、原子层沉积法、其它适合的沉积方法、和/或它们的组合。在一些实施方式中，可以通过光刻技术将所述硬质掩膜图案化，随后通过湿式蚀刻和/或干式蚀刻法对硬质掩膜进行蚀刻，从而在未覆盖有具有图案的光刻掩膜的区域选择性地蚀刻。
在一些实施方式中，所述硬质掩膜可以包括至少一个ECPR蚀刻的或电镀的结构层，例如，用于所述硬质掩膜的材料可以为Cu、Ni、NiFe、NiP Au、Ag、Sn、Pb、SnAg、SnAgCu、SnPb和/或它们的组合。在这种情况下，可以通过使用另外的主电极结合所述蚀刻法，形成所述主电极的绝缘图案层，而无需使用其它的光刻技术。
在一些实施方式中，在设置所述绝缘图案层之前，设置蚀刻停止层。所述蚀刻停止层可以包括一种材料或多种材料的至少一个层，该材料层受蚀刻过程的影响小于所述绝缘图案层，从而停止或减慢蚀刻过程，从而当蚀刻穿过所述绝缘图案层时，能够保护下面的层。所述蚀刻停止层可以包括以下材料：例如，Ti、Pt、Au、Ag、Cr、TiW、SiN、Ni、Si、SiC、SiO2、Al、InGaP、CoP、CoWP、NiP、NiPCo、AuCo、BLOkTM(Applied Materials公司)、受蚀刻法影响较小的其它材料、和/或它们的组合。
在一个实施方式中，为了作用于位于绝缘图案层的空腔侧壁的倾斜角度，可以对图案化的方法进行改良。所述倾斜的角度取决于进行ECPR蚀刻或电镀的结构。在一些实施方式中，为了得到特定的电学性能，所用的侧壁接近于竖直(所述绝缘图案层的侧壁与所述载体表面之间的倾斜角度约为90度，所述竖直是指水平结构的垂直位置)。这意味着，所述侧壁与电极表面的垂直方向的角度(倾斜角度)小于约1°，例如小于约0.1°。在一些实施方式中，为了使主电极从ECPR电镀的结构上的分离方法得到改善，从而不损坏所述绝缘图案层或ECPR电镀的结构，可以使用更大的倾斜角度。所述角度可以高达约45°，例如高达约20°，例如高达约5°。通过改变所述倾斜角度来对分离的方法进行改进，从而使角度大于0度，这意味着所述绝缘图案层的空腔在顶部具有开口，该开口面积大于底部面积(通常称作“正倾斜角度”)。所述角度不应为负角。
在一些实施方式中，通过光刻技术形成所述绝缘图案层所用的光致抗蚀剂可以具有使得到的侧壁垂直或倾斜角度为正角的化学和物理性质。例如，为了使得到的倾斜角度接近于0度，可以使用阴性光致抗蚀剂(例如，SU-8(Microchem公司)，THB(JSR Micro公司))、或电子束抗蚀剂(例如，ZEP(Sumitomo公司))。可以使用其它阳性光致抗蚀剂(例如，AZ
Figure A20068005114500721
AXTM、AZ
Figure A20068005114500722
P9200、AZ
Figure A20068005114500723
P4000(AZ Electronic Materials公司)、ARF抗蚀剂(JSR Micro公司)、SPR抗蚀剂(Rohm & Haas Electronic Materials公司))和/或其它阳性光致抗蚀剂，来形成具有正倾斜角度的绝缘图案层。还可以通过修改光刻法的参数来调整所述倾斜角度。例如，在通过投影透镜对所述光致抗蚀剂进行曝光时，可以通过修改焦点深度来改变所述侧壁的倾斜角度。同样，可以通过改变光刻图案法的参数来对所述倾斜角度进行优化，例如，使用波长滤波器、使用增透膜、改变曝光剂量、改变显影时间、使用热处理法和/或它们的组合。
在另一个实施方式中，为了得到垂直的侧壁或正的倾斜角度，可以对用于将所述绝缘图案层图案图案化的蚀刻方法进行改进。例如，通过优化包括反应性离子蚀刻法(RIE)在内的干式蚀刻法的气体组分、平板功率(射频功率)、等离子体功率(又称线圈功率)，可以得到特定的倾斜角度。例如，所述气体组分可以包括碳氟化合物(fluoro-carbon)、氧、氢、氯和/或氩。可以通过改变在所述侧壁上钝化物质的聚合水平，来控制倾斜角度。例如，分别通过提高或降低气体组分中氟碳化合物的水平，从而分别提高或降低聚合的水平，进而分别提高(更不竖直)或降低(更加竖直)倾斜角度。此外，可以通过改变氧和/或氢的含量来控制聚合的程度，氧气水平的提高将减少聚合并提供较小的倾斜角度(更加竖直)，反之亦然；和/或氢水平的提高将增加聚合并提供较大的倾斜角度(更不竖直)，反之亦然。在一些实施方式中，在控制所述平板功率恒定的同时，可以通过降低所述线圈功率来减小倾斜角度(更加竖直)。这样，能够提高溅射的效果，从而在蚀刻所述绝缘图案层时，能够形成更加竖直的侧壁。不提高线圈功率将得到相反的效果，从而导致更大的倾斜角度(更不竖直)。在另一个实施方式中，在所述线圈功率保持恒定时，可以通过提高平板功率(platen power)来减小倾斜角度(更加竖直)。在蚀刻所述绝缘图案层时，在所述线圈功率保持恒定时，可以通过减小平板功率来得到较大的倾斜角度(更不竖直)。
在另一个实施方式中，可以通过镶嵌法形成所述绝缘图案层的空腔(图案)；所述镶嵌法包括：首先在所述载体上设置牺牲图案层；其次使用如上文所述的用于绝缘图案层的设置方法来设置绝缘材料，使绝缘材料覆盖所述牺牲图案层并填补所述牺牲图案层的空腔；使用上文所述的平面化方法对所述绝缘材料进行平面化处理，直到所述牺牲图案层被暴露；和除去所述牺牲图案层，从而形成绝缘图案层。例如，所述牺牲层可以通过对结构层进行ECPR蚀刻或电镀来形成，或通过使用已知的光刻法、和/或蚀刻/电镀法形成。例如，这种替代性的图案化的方法可以用于包括绝缘图案层材料的实施方式，该材料很难直接通过光刻技术和/或蚀刻法来图案化。
在一个实施方式中，为了促进从ECPR电镀的结构中的更好的分离，可以对所述绝缘图案层表面进行处理。例如，可以通过能够使所述空腔的侧壁与ECPR蚀刻的结构的侧壁之间具有抗粘连效应的方法，对所述绝缘图案层表面进行处理。所述方法可以包括：在所述绝缘图案层表面覆着释放层，所述释放层会减弱绝缘图案层与ECPR电镀的结构之间的机械结合和化学结合。可以通过以下方法来设置所述释放层：旋涂法、喷涂法、化学气相沉积、金属有机化合物化学气相沉积、分子气相沉积、物理气相沉积和/或它们的结合。所述释放层可以包括硅烷(例如，甲氧基硅烷、氯硅烷、氟硅烷)，硅氧烷(例如，聚二甲基硅氧烷、聚乙二醇硅氧烷、二甲基硅氧烷低聚物)，和/或其他聚物(例如，非晶态氟聚合物、氟碳聚四氟乙烯、细胞氟聚合物(Cyto-fluoro-polymers))，以及它们的组合。
在一个实施方式中，用于所述绝缘图案层的材料具有能够改善电解液的润湿性以及补平所述绝缘图案的空腔的性能，和/或通过能够使其具有这种性能方法对所述绝缘图案层进行处理。在一个实施方式中，至少一部分绝缘图案层的材料的表面能较低并且为亲水性的，即，与水溶液的接触角度较小。此外，可以通过能降低表面能并形成亲水表面的方法对所述绝缘图案层材料的一些部分进行处理。例如，这些表面处理方法可以为：热处理法、氧/氮/氩等离子体处理、用于抗粘附的表面转化法(surface conversion foranti-sticking，SURCAS)、和/或通过强氧化剂(例如，过氧化物、过硫酸盐、浓缩的酸/碱)、和/或它们的组合对表面进行处理。在其它实施方式中，所述绝缘图案层的至少一部分具有较高的表面能，或者可以通过处理提高表面能，从而使表面具有疏水性。这些方法可以包括通过氢等离子体进行处理。在一个实施方式中，所述绝缘图案层包括至少一种材料的一个或多个层，所述至少一种材料具有的性质使所述绝缘图案层的空腔侧壁成为亲水性的，使所述绝缘图案层的顶部成为疏水性的。例如，所述亲水性的材料可以为SiN、SiO2、经过氧等离子体和/或在表面具有极性功能基团的其它材料处理后的聚合物(例如，光致抗蚀剂和/或弹性体)、和/或它们的组合。所述疏水材料可以为具有非极性官能团的材料，例如，氢封端的聚合物(hydrogen terminatedpolymers)、聚四氟乙烯、氟硅烷和氯硅烷、硅氧烷、含氟弹性体、和/或它们的组合。
在另一个实施方式中，所述绝缘图案层可以是含有至少一种材料的一个或多个层，当主电极被压向所述种子层时，所述材料能够改善所述绝缘图案层表面的顶部与所述基底的种子层表面之间的机械接触。如上所述，所述绝缘图案层可以包括至少一个柔性材料(例如，弹性体)的层。在一个实施方式中，所述绝缘图案层包括至少一个硬质材料层和至少一个所述弹性体材料层。所述弹性体材料层可以设置在所述硬质材料层之上。所述弹性体层可以具有较高的可压缩性和/或弹性；所述弹性体层可以为电绝缘的和/或具有较低的介电性能；所述弹性体层可以对ECPR过程和/或中间体的清洁和/或去除步骤的环境具有优良的抗化学腐蚀性能(例如，抗电解液)；所述弹性体层可以通过以下方法进行设置：例如，等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、原子层沉积、旋涂法、喷涂法、辊涂法、粉末涂覆法、热解法、和/或它们的组合；所述弹性体层对下面的层(例如，金属、硅、玻璃、氧化物、氮化物和/或聚合物)具有较强的粘附性能；所述弹性体层对随时间的收缩或膨胀的高耐性、和/或ECPR过程中的环境(如，所述电解液)具有较高的抗性；所述弹性体层为不渗出的，即，不释放出污染性的有机化合物；所述弹性体层对紫外光敏感；所述弹性体层可以通过所述光刻技术被图案化；所述弹性体层可以为透明的；和/或所述弹性体层可以通过所述蚀刻法被图案化，例如，通过干式蚀刻法形成图案。在一些实施方式中，所述弹性体可以包括聚二甲基硅氧烷(PDMS)、有机硅、环氧硅烷、含氟硅烷、含氟弹性体、(天然)橡胶、氯丁橡胶、三元乙丙橡胶、腈、丙烯酸酯弹性体、聚氨酯、和/或它们的组合。在一些实施方式中，所述弹性体层的拉伸弹性模量(剪切模量)小于0.1GPa，例如小于1MPa，例如小于约0.05MPa。在一些实施方式中，所述弹性体层的邵尔A硬度小于90，例如小于30，例如小于约5。
在其它的实施方式中，所述绝缘图案层设置在至少一部分已经图案化的表面上，例如，被载体的载体。在一个实施方式中，可以通过能够使被施用的材料与下面图案化的载体的结构相吻合方法来设置所述绝缘图案层，例如，通过使用如热氧化、热氮化、溅射、等离子体增强化学气相沉积、和/或原子层沉积法。为了使所述下面图案化的载体的至少一部分被暴露出，所述绝缘层可以被图案化。所述图案化的方法可以使下面图案化的载体的空腔的至少一部分从所述绝缘图案层中暴露出来。可以使用的图案化的方法包括：绝缘图案层覆盖在所述图案化的载体结构的侧壁和/或顶部，同时暴露出至少一部分图案化载体的空腔的底部区域。所述图案化的方法可以为如上所述的光刻技术和/或蚀刻法。在一些实施方式中，在设置所述绝缘图案层之前，所述图案化的载体在所述形成图案化结构的顶部具有至少一个绝缘图案层。例如，通过蚀刻法使所述载体图案化，其中所述蚀刻掩膜包括至少一个绝缘材料层，并且在设置所述绝缘图案层之前，并不使所述蚀刻掩膜剥离。因此，与所述图案化的载体的底部相比，结构的顶部形成更厚的绝缘材料层。在这种实施方式中，使用蚀刻法(例如，干法蚀刻法)能够使图案化的载体的空腔底部在顶部被暴露之前暴露出。所述干式蚀刻法在与所述图案化的载体的平面相垂直的方向的蚀刻速度比横向方向的蚀刻速度高；作为各项异性蚀刻，能够使位于所述图案化的载体的空腔的底部的绝缘图案材料暴露出，并且使侧壁仍然被绝缘材料覆盖。在其它实施方式中，所述绝缘图案层可以图案化，以使至少一部分被暴露，可以用于使所述载体和/或所述导电电极层发生电接触。
下面将参考附图对所述主电极的多种实施方式进行描述。
一种实施方式包括：设置载体1，所述载体1包括导电/半导电盘2和绝缘覆层3。如图1(a)所示，除了所述盘正面的和背面的中部部分，所述绝缘覆层3可以覆盖导电/半导的盘2的其它所有部分。导电电极层4可以设置在所述载体1的正面，覆盖了导电/半导电的盘2的至少一部分并与其具有电接触。在一个实施方式中，所述导电电极层4还覆盖了所述绝缘覆层3的至少一部分。在一些实施方式中，所述连接层5设置在位于所述载体背面的导电/半导电的盘的至少一部分上，从而使外部电源与主电极具有优良的电接触。如图1(b)显示了一个实施方式中，所述载体1的横截面，所述载体1包括导电/半导电的盘2和绝缘覆层3，并具有导电电极层4和连接层5。如图1(c)所示，在一个实施方式中，绝缘材料6设置在所述载体1和导电电极层4上。可以使用所述光刻技术和/或蚀刻法使所述绝缘材料形成图案，形成绝缘图案层7。图1(d)显示了一种实施方式中主电极8的横截面，所述主电极包括载体1、导电电极层4、连接层5、和绝缘图案层7。
如图2(a)所示，在一种实施方式中，所述载体1包括绝缘盘9，所述绝缘盘9具有位于中间的导电孔11并且所述孔11至少部分地填充有导电/半导电材料10。所述绝缘盘9可以为透明的，从而使所述主电极与基底之间能够校准。在一个实施方式中，所述导电电极层4设置在所述载体1的正面。另外，所述连接层5可以设置在背面，以使外部电源与所述主电极具有优良的电连接。所述导电电极层4与连接层5之间的电连接可以通过孔11实现。图2(b)显示了一种实施方式中载体1、导电电极层4和连接层5的横截面，所述载体1包括绝缘盘9和导电通孔11。如图2(c)所示，所述绝缘材料6可以设置在所述载体1和导电电极层4上。可以使用光刻技术和/或蚀刻法使所述绝缘材料形成图案，以形成绝缘图案层7。图2(d)显示了包括一种实施方式中载体1、导电电极层4、连接层5和绝缘图案层7的主电极的横截面，所述载体1包括绝缘盘9和导电孔11。
另一个实施方式包括：提供载体1，所述载体1包括：导电/半导电的盘2，在所述盘的至少一部分上(例如，正面)覆盖有绝缘覆层3。如图3(a)所示，在一些实施方式中，首先设置绝缘覆层，使其完全覆盖于所述导电/半导电的盘。在一个实施方式中，可以使用光刻技术和/或蚀刻法使所述绝缘覆层形成图案，形成绝缘图案层7。如图3(b)所示，在形成的空腔中，所述导电/半导电的盘2的至少一部分被暴露出。如图3(c)所示，所述导电电极层4可以选择性地设置在位于绝缘图案层的空腔的底部的导电/半导电的盘上。一些部分，例如，所述绝缘图案层7的背面中部部分，可以被除去，以使所述导电/半导电的盘2被暴露出，从而使主电极可以具有电连接。所述连接层5设置在所述导电/半导电的盘没有被暴露出的区域，例如，所述主电极的背面，从而使主电极与外部电源具有优良的电接触。在一些实施方式中，在设置所述导电电极层4之前，将位于背面的绝缘图案层7的一部分除去。然后，在同一步骤中通过与设置导电电极层的方法相同的方法，来设置连接层5。然而，在一些实施方式中，所述连接层5可以包括：在同一步骤中与设置导电电极层4相同的方法设置的至少一个层；和在后续步骤中设置的至少另外一个导电层。图3(d)显示了主电极8的横截面，所述主电极8包括：导电/半导电的盘2、绝缘图案层7、导电电极层4和连接层5。图3(e)显示了主电极8的另一种实施方式的横截面，所述主电极8包括导电/半导电的盘2、绝缘图案层7、导电电极层4和连接层5，所述连接层包括多个层，其中至少一个层覆盖了所述绝缘图案层7的背面的至少一部分。
另一个实施方式包括提供导电/半导电载体1。可以通过光刻技术和/或蚀刻法至少在所述载体的正面形成图案。在一个实施方式中，用于使所述载体图案化的蚀刻掩膜12包括绝缘材料。
如图4(a)显示了图案化的导电/半导电的载体1的横截面，所述载体1具有作为蚀刻掩膜12的绝缘材料。所述绝缘图案层7可以设置在所述图案化的载体上和设置在所述蚀刻掩膜12上。如图4(b)所示，在一些实施方式中，设置所述绝缘图案层7使其与下面的图案层的结构相吻合。由于与层12结合，导致位于所述图案的顶部的绝缘层比位于所述空腔的底部的绝缘层厚。
可以使用蚀刻法使所述载体1从位于图案的底部的绝缘层7中暴露出，并且使位于侧壁和顶部的绝缘图案层7保留。可以使用干式蚀刻法，其特点在于对所述空腔底部的蚀刻速率高于侧壁的蚀刻速率。在一些实施方式中，在所述空腔的底部去除的绝缘材料的量与在顶部去除的绝缘材料的量相同，留下的顶部绝缘材料的厚度与用于使所述载体图案化的蚀刻掩膜12的厚度相适应。图4(c)显示了主电极8，所述主电极8包括：图案化的载体1、蚀刻掩膜12和绝缘图案层7，所述绝缘图案层7经过蚀刻，从而使图案化的载体的空腔的底部暴露出。
如图4(d)所示，在一些实施方式中，选择性地在位于图案化的载体1上的未被蚀刻掩膜或绝缘图案层7所覆盖的区域上设置导电电极层；并且为了除去绝缘图案层，可以在背面设置第二个蚀刻掩膜12，从而在后续的步骤中使所述载体1的一部分被暴露出。
通过使用光刻技术和/或蚀刻法，除去绝缘图案层7位于背面的一部分。为了使所述主电极与外部电源具有优良的电接触，可以在所述载体的未暴露的部分上设置连接层5。在一些实施方式中，主电极的电连接(electricalconnection)设置在所述主电极背面的中部。在一些实施方式中，在设置导电电极层4的同一个步骤中设置连接层5。在这种情况下，在设置导电电极层4之前，使载体1的连接区域暴露出来。在一些实施方式中，仅仅在所述载体1没有暴露的部分上设置连接层5。在其它的实施方式中，所述连接层设置在所述载体的未暴露的部分以及绝缘图案层7的一部分上。
图4(e)显示了主电极的一种实施方式的横截面，所述主电极包括：图案化的导电/半导电的载体1，在所述载体的结构的顶部具有绝缘的蚀刻掩膜12；绝缘图案层7；导电电极层4，所述导电电极层4设置在图案化的载体的空腔内；和连接层5，所述连接层5设置在背面的所述绝缘图案层的一部分上和所述载体的未暴露部分上。
在一些实施方式中，在设置所述导电电极层4之前，可以通过除去载体1中位于绝缘图案层7的空腔底部的材料，使主电极8的空腔更深，例如，可以使用所述蚀刻法。在一些实施方式中，可以使用干式蚀刻法。在一些实施方式中，所述绝缘图案层7可以被用作蚀刻掩膜。形成更深的空腔可以使主电极的空腔能够填充更大量的用于ECPR电镀的预沉积材料，和/或填充更大量的ECPR蚀刻中的被蚀刻的材料。图5显示了主电极8的横截面，所述绝缘图案层7的空腔被蚀刻的更深，直至载体1中，然后所述空腔可以选择性地被沉积的导电电极层4所覆盖。
一种实施方式包括：通过结合的方式在所述载体1上设置绝缘图案层7；和使绝缘的结合层13形成图案。在一些实施方式中，所述载体1包括导电/半导电的盘2，除了所述载体的正面的中间区域和背面的中间区域以外，所述盘2覆盖有绝缘覆层3。在其它实施方式中，所述载体包括绝缘的盘9，所述盘9具有位于载体1中部位置的导电孔11。
在一些实施方式中，在设置绝缘的结合层13之前，在所述载体上设置导电电极层4。在一些实施方式中，在所述载体1上设置绝缘的结合层13之后，可以将粘附于结合载体14的绝缘的结合层除去。例如，所述绝缘的结合层13可以为位于Si结合载体14上的SiO2，或者所述绝缘的结合层13可以为玻璃、石英、或位于任一可去除的结合载体14上的聚合物膜。在一些实施方式中，在使粘附的结合层15结合在载体1上之前，粘附的结合层15可以被设置在绝缘的结合层13上，以改善结合性能，例如，粘合强度。所述粘附结合层15可以为能够带来与载体和/或位于载体上的导电电极层4具有优良的粘合性能的材料，并且应该为导电的材料。替代性地，所述粘附的结合层15可以为不导电材料，并且可以通过蚀刻选择性地除去。例如，所述粘附结合层15可以包括能够与导电电极层4具有良好连接的金属和/或合金。所述粘附的结合层可以包括如上所述的用于所述导电电极层4的材料。
图6(a)显示了结合之前的具有导电电极层4的载体1的横截面，和具有绝缘结合层13以及粘附结合层15的结合载体14的横截面。
图6(b)说明了位于结合载体14上的绝缘结合层13是如何结合在具有导电电极层4的载体1上的，并且使它们之间具有粘附结合层15。在一些实施方式中，在结合过程中位于绝缘结合层13和载体1之间的层是可以改变的(例如，混合的)，并形成结合中间层16。所述结合载体14可以通过机械法除去和/或通过蚀刻法除去，例如，干式蚀刻或湿式蚀刻。在结合载体14被除去后，可以通过所述光刻技术和/或蚀刻法使绝缘结合层13形成图案。图6(c)显示了主电极8的一种实施方式的横截面，所述主电极8包括图案化的绝缘结合层13，所述绝缘结合层13通过位于中间的结合中间层16与载体1结合，所述结合中间层16包括导电电极层4和粘附的结合层15。在一些实施方式中，可以选择性地将导电电极层4设置在图案化的绝缘结合层13的空腔中的结合中间层16上，如果不存在结合中间层16也可以设置在所述载体1上(即，将绝缘结合层13直接设置在载体1上)。
在一个实施方式中，所述主电极能够使外部电源与所述导电电极层的至少一部分具有电连接。
在一些实施方式中，所述电连接由外部电源与所述载体的导电/半导电的材料形成，其中所述载体至少与导电电极层的一部分相连。
在一个实施方式中，所述电连接由外部电源与连接层形成，所述连接层与所述载体的导电/半导电的部分的至少一部分相连，所述载体与导电电极层相连。
例如，所述电接触可以位于所述载体的背面，即，所述主电极的绝缘结构的相反面。在一些实施方式中，所述电连接可以位于所述载体的背面中部。在另一个实施方式中，所述电连接形成在正面，例如，所述载体的周围。
在一些实施方式中，设置位于所述载体和/或绝缘图案层的绝缘部分方式使得，与导电电极层的电连接和与基底的电连接之间没有显著的电连接和/或短路，不管是直接的和/或通过电解液，除非在ECPR蚀刻或ECPR电镀过程中电解液充满了绝缘图案层和基底所限定的空腔中。例如，所述绝缘材料覆盖了除绝缘材料层的空腔和电连接区域以外的所述载体的所有导电/半导电的部分。
在一些实施方式中，所述主电极的特点在于：在ECPR蚀刻或电镀期间，当主电极与基底接触时，能够建立外部电源与基底种子层之间的电连接。
在一些实施方式中，当主电极与基底发生物理接触时，能够用于电接触的所述种子层的至少一部分并未被主电极所覆盖。
在一些实施方式中，设置与基底种子层的电接触的方式可以为，使主电极的一部分区域和更大的基底种子层区域发生物理接触。
图7(a)显示了主电极8的横截面，所述主电极8以更小的面积，与大的基底17、种子层18发生接触。
图7(b)显示了主电极的一种实施方式的顶视图，所述主电极以较小的面积，与更大的基底种子层18发生接触。
在一些实施方式中，所述主电极和基底具有相同的尺寸，并且将所述主电极上的至少一些部分材料除去，从而为基底种子层形成电连接提供位置。
在一个实施方式中，在所述主电极的周围设置凹槽，从而允许与所述基底的种子层的连接。
图7(c)显示了所述主电极8的横截面，所述主电极8具有凹槽19，所述凹槽19能够允许与所述基底的种子层的电连接。所述凹槽可以全部位于所述主电极的周围，或者位于一些特定的连接位点。
在一些实施方式中，连接孔20可以贯穿主电极8，从而允许基底17的种子层18的电连接。在一个实施方式中，连接孔20设置在邻近所述主电极8的周围的位置。
图7(d)显示了主电极8的正面的顶视图，所述主电极8包括绝缘图案层7和导电电极层4，并且所述主电极8的周围还具有连接孔20。如图7(e)的顶视图所示，在一个实施方式中，所述连接孔20设置在主电极8区域的内部。所述凹槽和/或连接位点可以通过以下的方法形成：所述光刻技术和/或蚀刻法的方法；和/或机械法，例如，抛光、研磨、钻、烧蚀、数控加工(CNC-machining)、超声波加工、金刚石加工、水射流加工、激光加工、(砂或流体)爆破、和/或它们的组合。控制所述凹槽和/或连接位点的尺寸使其适合于电接触，例如，所述电接触可以为薄金属片、弹簧、引脚(pin)、和/或其它适于电接触的形式；和/或它们的组合。所述电接触可以包括至少一个材料层，该材料在ECPR蚀刻和/或电镀过程中所用的电解液中不会发生腐蚀和氧化，例如，不锈钢、Au、Ag、Cu、Pd、Pt、镀铂的钛、和/或它们的组合。
在一些实施方式中，根据主电极的设计，设置种子层的连接点的位置，该位置可以使得种子层在ECPR蚀刻/或电镀过程中的电流密度均匀。例如，将凹槽定位在主电极的周围，从而可以与所述种子层周围具有连续的电连接。在另一个实施方式中，多个(例如，至少三个)连接孔可以均匀地分布在主电极的周围，从而使与基底种子层的电连接具有良好的分布。
在一些实施方式中，所述主电极的一部分为导电的并与所述导电电极层具有连接，并且该部分的位置与所述种子层的电连接处接触和/或接近所述种子层的电连接的周围；并且为了防止主电极的导电电极层在ECPR蚀刻和/或ECPR电镀过程中与基底种子层之间的短路，所述主电极覆着有绝缘材料。
在一些实施方式中，电种子层连接物是所述主电极的集成部分。在这种情况下，所述主电极上的种子层连接物必须同与导电电极层相连的主电极的导电部分隔离开。否则，当主电极用于ECPR蚀刻或电镀时，两个电极之间将发生短路。在一些实施方式中，所述主电极的导电电极层的电连接处于所述载体的背面中部，所述载体的绝缘覆层被除去的位置。在这种情况下，所述种子层连接物可以是从背面周围到正面的导电层，并且通过绝缘材料与所述载体的导电部分隔离开。所述种子层连接物可以包括上述用于所述导电电极层的相同的材料，和使用相同的方法进行设置。
图7(f)显示了主电极8，所述主电极8包括导电载体、绝缘图案层7和导电电极层4。所述绝缘图案层覆盖了除载体的正面空腔和背面中部以外的所有导电载体的区域，其中，通过连接层5实现电连接。所述种子层连接31被设置在主电极的背面的周边、边缘、和正面的周边。通过绝缘图案层，所述种子层连接物31与主电极的其它导电部分隔离开。可以在所述种子层连接物的侧面设置绝缘层。
图7(g)显示了主电极8如何与具有种子层18的基底17进行接触，所述主电极8包括绝缘图案层7、导电载体1、导电电极层4、连接层5、和种子层连接物31。电解液29处于电化学室中，并由绝缘图案层和种子层之间的空腔所限定。外部电压源与连接层5相连(所述连接层通过所述载体1与所述导电电极层4具有电连接)，并且与所述种子层连接物31相连(所述种子层连接物与所述种子层具有电连接)，其中，预沉积在所述导电电极层上的阳极材料(该材料为阳极，位于所述绝缘图案层的空腔中，)被溶解，并通过电解液被转移，在所述种子层上形成了电镀的结构24(该结构为阴极，位于所述电化学室内)。通过反转电压源的极性，使所述种子层发生电化学蚀刻。
图7(h)显示了在所述图案层7的大部分表面上设置种子层连接物31，并且除了邻近所述图案层的空腔边缘的位置，基本覆盖了整个表面。图7(h)所示的分离的种子层连接物31的部分与没有在图7(h)中显示的其它部分相连，这是因为所述图案层表面可以形成连续的表面。
如果所述图案层的表面不形成连续的表面，如图7(i)所示，所述不同的连接部分31可以通过所述载体与位于所述载体背面的连接区域相连接。否则，与分离的连接部分31相接触的种子层可以在分离的部分31之间形成连接。所述分离的连接部分31有助于减少所述种子层的电阻，特别是薄种子层。下面将对更低的电阻的优点进行进一步的描述。
在一些实施方式中，所述凹槽(见图7(d))设置在用于主电极的载体的周围，用以改善用于将绝缘图案层设置在所述载体上的方法。例如，当使用聚合物(例如，光致抗蚀剂)通对所述载体进行旋涂或喷涂来形成绝缘图案层时，由于应用的过程，可能会在所述载体的周围形成绝缘材料的边珠。通过在使用旋涂或喷涂来设置绝缘图案层之前，在所述载体中形成凹槽，能够减少边珠效应甚至完全将其消除。通过减少或消除边珠，可以在所述主电极上形成更加平整的表面，从而能够改善在ECPR蚀刻和/或ECPR电镀过程中主电极与基底之间的物理接触。所述边珠效应更多的取决于用于载体的凹槽的性质。用于主电极的形成凹槽的载体的不同的实施方式如图8(a)至图8(h)所示。
图9(a)显示了使用不具有任何凹槽的载体1时，如何在绝缘图案层7上形成有边珠21。图9(b)显示了使用如图8所示的一种实施方式中具有凹槽的载体时，如何减少绝缘图案层7上形成的边珠21。为了减少绝缘图案层7上的边珠的形成，可以使用任一或所有如图8(a)至8(h)所示的实施方式。
在一些实施方式中，当通过喷涂来设置绝缘图案层7时，可以使用旋转载体22来减少边珠21。如图10(a)所示，使用旋转载体22的方法的特点在于：所述旋转载体22具有凹槽，且所述主电极载体1嵌入所述凹槽中。所述旋转载体中的凹槽的高度可以与主电极的载体的厚度相同。所述主电极的载体的边缘与旋转载体空腔的侧壁之间的间隙应该尽可能地小。例如，可以通过如粘附层附和/或通过对所述旋转载体中的真空槽抽真空来将所述载体1附着在所述旋转载体上。
如图10(b)所示，当使用所述旋转载体22通过旋涂来设置绝缘图案层7时，绝缘图案层6的边珠21将出现在所述旋转载体22的周围，而不是出现在所述主电极载体1的周围。图10(c)显示了在使绝缘图案层7形成图案之后，从所述旋转载体22上分离下来的主电极8。
如图11(a)所示，在一些实施方式中，绝缘图案层7的边珠21可以通过去除边珠的方法而除去，例如，溶解在有机溶剂中、机械去除法、和/或通过光刻技术和/或蚀刻法将绝缘图案层的边珠区域除去。图11(b)显示了通过所述去除边珠的方法将绝缘图案层7的边珠21除去后的主电极8。
在一些实施方式中，在制备主电极8的过程中，所述载体1和导电电极层4的导电/半导电的部分的电阻可以与进行ECPR蚀刻和/或电镀的基底17的种子层18的电阻相等。可以分别通过选择具有较低或较高电阻的材料、和/或分别制备厚的或薄的载体和/或导电电极层4，来改变所述载体1和/或导电电极层4的电阻。ECPR蚀刻和/或电镀过程中电流的总电阻取决于以下通路的总电阻：
1、所述载体1的导电/半导电的部分；
2、导电电极层4；
3、在ECPR蚀刻和/或电镀中形成的电化学室23；
4、所述基底的种子层18。
简言之，通过所述载体1的导电/半导电的部分的电阻称为R1；通过所述导电电极层4的路径的电阻称为R4；通过所述种子层18的路径的电阻称为R18；通过在ECPR蚀刻和/或电镀中形成的电化学室23的路径的电阻称为R23。
在一些实施方式中，所述载体1和主电极8的导电电极层4的特点在于：在ECPR蚀刻和/或电镀过程中提供的电流，在通过载体1、导电电极层4和种子层18时经历的总电阻相同，而与通过电化学室23时的面积无关。在一些实施方式中，这是通过将外部电源与所述载体1的背面中部之间设置电接触和在外部电源与基底17上的种子层18的周围之间设置电接触来实现的。在这种情况下，如果电流从载体1的背面的中部，经过所述载体、导电电极层4和种子层18，至位于周围的电接触的总电阻是相同的，并且与电流通过电化学室23的面积无关，那么ECPR蚀刻和/或电镀过程中通过的电流密度也相同，并且与电化学室与所述种子层的电接触的位置无关。因而，在电化学室23中，与电流密度具有线性比例关系的蚀刻和/或电镀的速率在所有的电化学室23都相同，而与位置无关。所描述的主电极/种子层的电阻相应地减少或者甚至消除了以下问题：即，由于蚀刻/电镀的速率与径向有关而且不一致的问题，这将导致与常规的电镀或电化学蚀刻法相关的不均匀的径向高度分布，该问题被称为终点效应。
在一些实施方式中，例如，在薄种子层中，所述载体1和导电电极层4的总电阻比所述种子层18的电阻小，在进行ECPR蚀刻和/或电镀时，这将导致电化学室23内在离周围更近的位置上的电流密度比所述基底和主电极的中部的电流密度高。在其它实施方式中，例如，在厚种子层中，所述载体1和导电电极层4的总电阻比所述种子层18的电阻大，在进行ECPR蚀刻和/或电镀时，这将导致电化学室23内在离周围更近的位置上的电流密度比所述基底17和主电极8的中部的电流密度更低。
例如，如图12(a)所示，位于电化学室23的中部位置的流入和流出路径上的电阻R′，与位于电化学室周围位置的流入和流出路径上的的电阻R″匹配，以使：
1、如果R′＝1/(1/R1′+1/R4′)+R18′与R″＝1/(1/R1″+1/R4″)+R18″相同，则j′＝j″；或
2、如果R′＝1/(1/R1′+1/R4′)+R18′大于R″＝1/(1/R1″+1/R4″)+R18″，则j′＜j″；或
3、如果R′＝1/(1/R1′+1/R4′)+R18′小于R″＝1/(1/R1″+1/R4″)+R18″，则j′＞j″；
其中，j′为电化学室内中部的电流密度，j″为电化学室内周围的的电流密度。
通过使不同路径上的电阻R1和R4与R18相配合，能够使得到的ECPR蚀刻的或电镀的结构在从中心到主电极周围的径向上具有特定的高度分布。
更具体地说，在一些实施方式中，根据不同材料的电阻率调整层的厚度，可以使主电极中的电阻与种子层中的电阻相匹配。在一个实施方式中，所述将载体1和导电电极层4的厚度和电阻率与所述种子层的厚度和电阻率相匹配，从而使R1+R4＝R18，这将在径向上提供均匀的电流密度分布(即，电镀或蚀刻的速率)。图12(b)显示了ECPR蚀刻的或电镀的结构24中的径向高度分布。
在另一实施方式中，所述载体1和导电电极层4的厚度和电阻率与所述种子层的厚度和电阻率相匹配，从而使R1+R4＜R18，这使邻近中部比周围的区域具有更高的的电流密度。图12(c)显示了ECPR蚀刻的或电镀的结构24中的径向高度分布。
在另一个实施方式中，所述载体1和导电电极层4的厚度和电阻率与所述种子层的厚度和电阻率相匹配，从而使R1+R4＞R18，这使邻近中部比周围的区域具有更低的的电流密度。图12(d)显示了ECPR蚀刻的或电镀的结构24中的径向高度分布。
在一些实施方式中，由于如图1(d)所示的绝缘材料覆层3，所述载体1的导电部分(例如，导电/半导电的盘2)仅与导电电极层4的正面中部相连接。在这种情况下，仅需要使所述导电电极层4的电阻率和厚度与种子层18的电阻率和厚度相匹配。
在一些实施方式中，ECPR蚀刻的或电镀的结构的径向相依高度分布(radial depending height distribution)能够用于抵消源自先前或后续步骤的不同的高度分布。在一种实施方式中，主电极的电阻与种子层18相匹配，所述种子层18以均匀的厚度设置具有凹层25的基底17上，(例如，通过物理气相沉积)，如图13(a)所示；从而使1/R1+1/R4＜1/R18，并且制备的ECPR蚀刻的或电镀的结构24具有的凸起的径向高度分布可以抵消凹层，从而使基底上ECPR蚀刻的或电镀的结构24的顶部相对基底具有相同的高度h，如图13(b)所示。在另一个实施方式中，主电极的电阻与种子层18相匹配，所述种子层18以均匀的厚度设置具有凸层26的在基底17上，(例如，通过物理气相沉积)，如图14(a)所示；从而使1/R1+1/R4＞1/R18，并且制备的ECPR蚀刻的或电镀的结构24所具有的凹陷的径向高度分布可以抵消凸层，从而使基底上ECPR蚀刻的或电镀的结构24的顶部相对基底具有相同的高度h，如图14(b)所示。
使主电极的电阻与所述种子层相匹配的方法并不限制于图12所示的主电极的实施方式，并且可以用于主电极的所有实施方式。
为了获得特定的电镀或蚀刻效果，所述主电极可以具有盘和电极层，所述盘和电极层具有与中心不同的厚度和/或与中心不同的材料，所述不同的材料具有不同的电阻率。例如，在从中心至一半的径向距离内，所述厚度可以减半，或者选择性地电阻率可以加倍。如果内侧的一半具有种子层的电阻，则在相应区域内的结构具有均匀的高度，在外侧一半的相应的结构具有降低的高度。还可能存在其它的设计。
在一些实施方式中，为了能够使主电极与ECPR蚀刻和/或电镀使用的基底相对齐，可以在所述主电极的至少一部分上设置校准标记。在一些实施方式中，所述校准标记包括位于所述主电极上的结构和/或空腔。所述结构和/或空腔可以通过光刻技术和/或蚀刻法来制备。用于所述校准标记的材料可以与用于所述载体、所述导电电极层和/或所述绝缘图案层的材料相同。所述校准标记可以位于所述载体、所述导电电极层上和/或所述绝缘图案层上。在一些实施方式中，所述校准标记可以为所述绝缘图案层的结构或空腔的一部分。在一些实施方式中，可以在使位于所述载体背面的绝缘覆层的一部分发生剥离的同一步骤中，来制备校准标记。在一个实施方式中，所述主电极包括：载体，所述载体在用于校准的光下为透明的(例如，紫外光、可视光、红外光或X-射线)；导电电极层和包括所述校准标记的绝缘图案层。如果所述导电电极层在用于校准的光下不透明，则在所述导电电极层上设置有校准标记的位置应该具有开口，以使用于校准的光能够从该开口处进入主电极。可以在用导电电极层覆盖所述载体时(例如，通在沉积过程中过覆盖特定的区域)设置开口。也可以在设置所述导电电极层之后，再设置开口(例如，使用所述机械法、光刻技术和/或蚀刻法)。在一些实施方式中，所述校准结构可以由透明材料制成，从而能够容易地通过主电极与基底校准。替代性地，可以在所述导电电极层和/或载体中设置校准标记。如果所述绝缘图案层不透明，可以通过光刻技术和/或蚀刻法将开口设置在绝缘图案层中校准标记的区域。在一些实施方式中，可以在对所述绝缘图案层进行图案化时，在所述绝缘图案层中形成开口。在一些实施方式中，所述校准标记包括不透明的材料，该材料可以位于一部分其它透明材料之上，例如，位于石英上的金属，这种方法能够使校准标记具有良好的对比。在一些实施方式中，所述主电极包括不透明的载体，所述载体具有位于其背面的校准标记；导电电极层和绝缘图案层。然后，位于所述主电极的正面的绝缘图案层的结构可以相对于位于背面的校准标记进行校准。替代性地，可以在制备绝缘图案层之后来制备校准标记，并且位于背面的校准标记可以相对于正面的绝缘图案进行校准。在一些实施方式中，即使所述主电极包括不透明的载体，所述校准结构也可以为绝缘图案层和/或导电电极层的一部分，例如使用面对面的校准方法(face-toface alignment)。在一些实施方式中，例如，当使用不透明载体时，所述校准标记可以设置在位于所述主电极的正面的导电电极层中和/或绝缘图案层中；并且在校准标记的区域可以通过光刻技术和/或蚀刻法在所述载体上形成通孔，从而使校准标记即使在背面依然是可见的，使得能够使用背面校准法。在一个实施方式中，可以在形成材料电极层和绝缘图案层之后，制备所述孔；并且在某些情况下，所述通孔可以被透明材料填充。在其它情况下，可以在形成所述导电电极层和绝缘图案层之前，制备所述通孔；例如，首先在所述通孔中填充透明材料。
在一些实施方式中，校准的方法可以包括校准程序，所述校准程序的特点在于：检测与特定主电极形成的ECPR蚀刻的或电镀的结构层的套刻误差；然后在后续的ECPR蚀刻或电镀步骤中使用所述主电极时，抵消所述误差。例如，这可以用于主电极具有背面标记(back-side alignment keys)的情况。
在一些实施方式中，可以制备具有图案的绝缘图案层，所述图案能够抵消用于ECPR蚀刻和/或ECPR电镀的基底上的的表面形貌或与该表面形貌相适应。
在一些实施方式中，在进行ECPR蚀刻和/或ECPR电镀时，主电极和基体紧密接触，因而可以使用具有绝缘图案层的主电极实现上述过程，其中，所述绝缘图案层具有至少一个与基体上的表面形貌区域相对应的空腔。在一些实施方式中，制得的用于抵消所述基底的表面形貌的空腔与所述绝缘图案层的其它空腔的深度不同。如果位于所述表面形貌周围的空腔未延伸至所述主电极的导电电极层，则在该特定区域将不会发生ECPR蚀刻和/或电镀，这可以在一些实施方式中得到应用。在一些实施方式中，可以对绝缘图案层进行多于一次的图案化，从而使制得的绝缘图案层具有不同高度的结构。所述基底的一些表面形貌可以不含有导电材料，例如，种子层。
在一个实施方式中，首先通过所述光刻技术和/或蚀刻法形成绝缘图案层，形成延伸至载体或导电电极的空腔；然后在至少一部分区域上进行再一次图案化，形成能够抵消基底上的表面形貌的空腔，并且该空腔并不延伸至所述载体或导电电极层。
图15(a)显示了如何通过所述光刻技术在所述载体上的绝缘图案层6的顶部设置蚀刻掩膜12并使其形成图案。
图15(b)显示了如何使用所述蚀刻法在未被所述蚀刻掩膜12保护的绝缘图案层的区域进行蚀刻以形成延伸至下面的载体1的空腔。
图15(c)显示了如何除去第一蚀刻掩膜，以及如何使用所述光刻技术在先前蚀刻的绝缘图案层6的一部分上设置第二蚀刻掩膜并使其形成图案。替代性地，对所述第一蚀刻掩膜进行第二两次图案化，而不是除去第一蚀刻掩膜并设置第二蚀刻掩膜并使其图案化。
图15(d)显示了如何使用所述蚀刻法在未被蚀刻掩膜12保护的区域将第二层空腔蚀刻进绝缘图案层，其中，所述第二层空腔能够抵消基底上的表面形貌。图15(e)显示了将所述蚀刻掩膜除去后，并且在位于所述绝缘图案层的空腔内的所述载体上设置导电电极层之后，完成的主电极8。所述空腔的顶层能够抵消基底上的表面形貌，而延伸至导电电极层的空腔的底层能够用于形成ECPR蚀刻的或电镀的结构。
在另一个实施方式中，首先使用所述光刻技术和/或蚀刻法使绝缘图案层形成图案并产生能够抵消基底的表面形貌的空腔，但所述空腔并不延伸至下面的载体或导电电极层；然后再一次对所述绝缘图案层图案化，以形成延伸至下面的载体或导电电极层的空腔。
图16(a)显示了如何通过所述光刻技术来设置蚀刻掩膜12并使其形成图案；以及如何在未被所述蚀刻掩膜保护的区域对所述绝缘图案层6中的空腔进行蚀刻。这些首先形成的空腔能够抵消所述基底的表面形貌，但并未延伸至下面的载体1。
图16(b)显示了如何除去第一蚀刻掩膜，以及如何通过所述光刻技术设置第二蚀刻掩膜12并使其图案化，从而使其仅仅覆盖在绝缘图案层6上不需要在后续步骤中被蚀刻至载体1的区域。图16(c)显示了完成的电极8，所述电极8通过下述步骤制得：在未被所述蚀刻掩膜12所覆盖的区域蚀刻使其延伸至所述载体1，来形成绝缘图案层6中的空腔；并且除去所述蚀刻掩膜；在位于所述绝缘图案层的空腔中的载体上设置导电电极层4。第一次形成的绝缘图案层的空腔能够抵消所述基底的表面形貌。
在一些实施方式中，形成具有绝缘图案层的能够抵消所述基底的表面形貌主电极的方法包括设置多个绝缘材料层和至少一个蚀刻停止层，所述蚀刻停止层设置在两个绝缘图案层之间。所述蚀刻停止层可以包括以上提及到的材料，例如，SiN或SiO2，并且能够通过以上提及到的方法进行设置，例如，物理气相沉积、化学气相沉积或等离子体增强化学气相沉积。这样的实施方式包括：首先向下蚀刻位于顶部绝缘图案层的空腔，直至所述蚀刻停止层；通过所述光刻技术或蚀刻法除去所述蚀刻停止层的部分(即图案化)；使用该图案化的蚀刻停止层作为蚀刻掩膜对位于底部绝缘图案层中的另一层空腔的进行蚀刻，直至下面的蚀刻停止层、载体或导电电极层。可以多次重复该程序，以使形成的主电极具有多层空腔的绝缘图案层。
图17(a)显示了如何在载体1上设置两个绝缘图案层7，所述两个绝缘图案层7之间设置有蚀刻停止层27，以及如何在绝缘图案层的上部设置蚀刻掩膜12并使其具有图案。
图17(b)显示了如何在未被蚀刻掩膜12所保护的区域，对顶层的绝缘图案层7部分进行蚀刻，形成顶层的空腔。当顶层的空腔延伸至所述蚀刻停止层27时，蚀刻停止。
图17(c)显示了如何通过例如光刻技术和蚀刻法在内的方法除去一部分所述蚀刻停止层27，从而使下面的绝缘图案层7的至少一部分被暴露出。
图17(d)显示了如何在未被蚀刻掩膜12所保护的区域，对一部分底部的绝缘图案层7进行蚀刻，形成底层的空腔，所述空腔延伸至下面的载体1。
图17(e)显示了完成的主电极8，所述主电极8通过下述步骤制得：除去所述蚀刻掩膜12；除去未被顶部绝缘图案层6所保护的一部分图案化的蚀刻停止层27；和在底部绝缘图案层的空腔中的载体1上设置导电电极层。
在一个实施方式中，首先形成绝缘图案层中的空腔作为与所述基底表面具有相同表面形貌的基底模板的压印；然后将所述绝缘图案层图案化，形成延伸至下面的载体或导电电极层的空腔。
图18(a)显示了如何使基底模板30压向位于在载体1上的绝缘图案层7，从而形成位于所述绝缘图案层中的空腔，所述空腔是基底模板凸起部分的压印。
图18(b)显示了除去所述基底模板30之后，如何在所述载体1上的绝缘图案层7中的形成空腔。
图18(c)显示了完成的主电极8，所述主电极8是通过以下步骤制得的：通过使用所述光刻技术和蚀刻法将所述绝缘图案层7图案化并将图案延伸至载体1，其中在所述绝缘图案层中首先已经形成了基体模板的压印；在所述绝缘图案层的底层空腔中的载体上设置导电电极层4。
在一些实施方式中，形成包括绝缘图案层的并且能够抵消所述基底的表面形貌的主电极的方法包括包括：通过上述提及的用于设置绝缘图案层的方法来设置负性光致抗蚀剂和/或紫外光固化聚合物；使用上述方法设置绝缘图案层；通过光掩膜使所述层暴露在紫外光下；设置第二层光致抗蚀剂和/或紫外光固化聚合物；通过第二光掩膜使所述第二层暴露在紫外光下；如果需要，在同时使两个层显影之前，进行曝光后烘烤步骤(PEB)。在一些实施方式中，为了改善所述层之间的粘附性能以及机械和化学性能，需要进行硬烤(hardbake)步骤。根据这种观点，两个或两个以上的绝缘图案层可以形成在彼此之上。替代性地，可以使用直接写入法(例如，激光束或电子束曝光法)来代替使用紫外光通过光掩膜进行曝光的方法。
图19(a)显示了如何将具有预沉积的阳极材料28的主电极8与基底17接触，所述基底具有种子层18，所述种子层封住位于绝缘图案层7的空腔中的电解液29，从而形成电镀的结构24；以及如何使绝缘图案层抵消所述基底上的表面形貌30。图19(b)显示了除去了主电极后的具有表面形貌30的基底17；以及在除去处于结构之间的区域的种子层18之后，电镀的结构24是如何形成的。
在一些实施方式中，可以在主电极中制备绝缘图案，从而使主电极能够形成连续穿越基底的表面形貌部分的蚀刻的或电镀的结构(即，不仅仅处于基底表面形貌的顶部或邻近基底的表面形貌的位置)。
图20(a)显示了主电极8，所述主电极8包括绝缘图案层7和种子层18，所述绝缘图案层7具有能够抵消基底17上的表面形貌30的顶层空腔。所述绝缘图案层还可包括延伸至载体1上的导电电极层4的底层空腔。可以在所述导电电极层上预沉积阳极材料28。
图20(b)显示了主电极8和基底17，所述主电极具有能够抵消所述基底上的表面形貌30的绝缘图案层7，所述基底具有设置在上表面的种子层18。
图20(c)显示了如何使主电极8与具有种子层18的基底17相接触，所述种子层18封住位于绝缘图案层7的空腔中的电解液29；在所述空腔中形成有位于基底上的电镀的结构24。所述绝缘图案层7还可以具有能够抵消所述基底上的形貌30的空腔。
图20(d)显示了在除去主电极和除去未被电镀的结构覆盖的区域上的种子层18之后，如何在具有形貌30的基底17上形成电镀的结构。
在一些实施方式中，通过电化学过程得到蚀刻图案，所述电化学过程通过使用主电极的导电电极层作为阴极，由此从基底中溶解出材料，在电解液中转移并沉积在阳极上，从而在与主电极的绝缘图案层的图案相对应的基底上形成ECPR蚀刻的结构。由于从作为阳极的基底上溶解出的材料还沉积在作为阴极的导电电极层上，因此，在电化学过程中，电解液中保留的溶解的阳极材料的量接近于常数。如果溶解的材料的沉积速率为零，则溶解的阳极材料的离子在电解液中的浓度将迅速地提高，这将减缓电化学反应，直至反应完全停止。过高的离子浓度还会导致盐发生沉淀。在这种情况下，仅有少量能从所述基底上溶解出并且仅有薄层能被图案化。相反地，通过使溶解反应具有适当的沉积反应，能够对厚层的基底进行蚀刻。电化学过程中的溶解反应和沉积反应取决于在的阳极、阴极和电解液的体系中进行的热力学和动力学反应特定的电位(applied potential)。通过选择合适的阳极材料、阴极材料和电解液，由于它们在选定的体系中在热力学和动力学上有利，因而能够获得预期的溶解和沉积反应。
一种合适的阳极、阴极和电解液体系的例子为：Ni为阳极材料，Au为阴极材料，瓦特镀液(Watt′s bath)作为电解液。在某些方面，所述沉积反应并不必须与所述溶解反应严格地对应。只要溶解的材料的沉积速率大于零即可，电解液中阳极材料的离子浓度的累积将变缓，这意味着在反应停止之前需要更长的时间，因而能够对基底上的厚层进行蚀刻。例如，溶解的离子的沉积速率可以为溶解速率的90-100％。在这个例子中，溶解的阳极材料的离子浓度将缓慢地增加，但在一些方面，在浓度变得过高之前能够得到期望的蚀刻厚度。在一些情况下，所述溶解速率可以低于沉积速率，这将最终导致电解液中离子浓度的耗尽。然而，如果与沉积反应相比，溶解反应的速率并不过低(例如，＞沉积速率的90％)，在电解液中的阳极材料离子被耗尽之前，仍然能够在基底上蚀刻期望的厚度。一种不合适的体系的例子为：Ag为阳极材料，Al为阴极材料，碱性氰化银镀液作为电解液。在这个例子中，银离子的沉积速率为零，这将导致电解液中银离子迅速地积累。
通过电化学方法形成电镀的图案，该方法通过使用所述主电极的导电电极层作为阳极，在阳极上的空腔内预沉积有阳极材料，所述空腔由主电极所限定，并且所述阳极材料在该该空腔内被溶解，在电解液中被转移并沉积在作为阴极的基底上，从而在那里形成与所述主电极的绝缘图案层的空腔相对应的基底上的ECPR电镀的结构。
现有技术中不具有预沉积的材料的方法存在的一个问题是：阳极材料直接从主电极的导电电极层4上溶解，由于溶解的材料将使所述绝缘图案层7发生凹刻(undercutting)，因此所述主电极最后将被磨损，如图23(a)所示。通过在所述主电极8的空腔中预沉积有阳极材料28，能够得到包括惰性材料的导电电极层4，该惰性材料在进行电化学法过程中不发生溶解；并且能够使所述绝缘图案层7不发生凹刻现象，如图23(b)所示。因而，主电极可以重复使用多次，这将提供出更具成本和时间效率的图案化方法。
现有技术中不具有预沉积的材料的方法的另一个问题是：溶解的材料使绝缘图案层发生凹刻，这将导致绝缘图案层中较大的空腔与较小的空腔中阳极面积的增加存在差异。在较大的空腔中，由于凹刻引起的所述面积的增加比在较小的空腔中要小，如图23(a)所示。阳极面积的增加导致阴极具有更高的电流密度(即，电镀速率)。因此，与位于绝缘图案层的较大空腔中的结构相比，位于绝缘图案层的较小的空腔中的结构以更高的电镀速率沉积，这将导致由图案而产生的厚度分布不均匀。此外，这种问题可以通过使用预沉积的材料而解决，因为这将不会发生面积的增加，从而使所有空腔内的电流密度(电镀速率)均保持一致，而不取决于所述图案的大小。
同样，预沉积的材料的溶解防止了电解液中沉积在阴极上的离子的浓度被耗尽。电解液中离子的耗尽将逐渐地延缓沉积过程，直至反应最终停止；因而仅能得到薄层的电镀结构。在电化学沉积反应中，使足够量的预沉积的材料被溶解，离子浓度可以保持稳定，能够得到更厚层的电镀结构。通过选择合适的预沉积材料(阳极)、种子层材料(阴极)和电解液，能够得到期望的溶解反应和沉积反应，因为它们在选定的体系中在热力学和动力学上有利。选择的电化学体系的一个合适的例子为：将Cu做为预沉积的材料(阳极)，Cu为种子层(阴极)，酸性硫酸铜镀液为电解液。在一些情况下，所述沉积反应并不一定与溶解反应严格地对应。只要预沉积的材料的溶解速率大于零即可，电解液中的离子浓度的耗尽将减缓，这意味着在反应停止之前将消耗更长的时间，因此能够由电镀得到更厚的层。例如，所述溶解速率可以为沉积速率的90-100％。在这个例子中，待沉积的材料的离子浓度将缓慢地降低，但在一些方面，在所述浓度变得过低之前，也可以获得期望的电镀厚度。
在所有实施方式中，为了抵消具有不同高度和形状的表面形貌，可以通过重复所述光刻技术和/或蚀刻步骤使所述绝缘图案层图案化，从而得到能够抵消基底的多层次表面形貌的多层空腔。所述抵消的空腔不需要与表面形貌30严格地相适应，而可以设置的更大，从而使所述形貌能够被包括在空腔中并留有空余。
在一些实施方式中，可以使用包括具有多层空腔的绝缘图案层的主电极，用于在单一步骤过程中形成多个ECPR电镀结构层；所述结构层可以被所述绝缘图案层的多层空腔所限定。
在一些实施方式中，使用能够形成高度分布非常均匀的ECPR蚀刻的或电镀的结构层的方法，来设置主电极。然而，在一些其它的实施方式中，为了能够在一部分所述结构层上提供不均匀的图案，位于绝缘图案层的空腔中的所述载体和/或导电电极层的至少一些部分可以被改变。在一个实施方式中，所述主电极8的载体1在绝缘图案层7的至少一个空腔中可以具有凹槽，所述凹槽的壁上覆有导电电极层4，并且在所述导电电极层上设置有预沉积的阳极材料28，如图21(a)所示。在对位于具有凹槽的空腔中的基底17进行ECPR电镀的过程中，更靠近绝缘图案层7的壁的区域具有更高的电流密度(电镀速率)，这将产生更高的ECPR蚀刻的结构24，如图21(b)所示。
在另一个实施方式中，所述载体1和导电电极层4在绝缘图案层7的至少一个空腔中具有凸起结构；并且预沉积的阳极材料28被设置在所述导电电极层上，如图22(a)所示。在对具有凸起结构的空腔中的基底17进行ECPR电镀的过程中，更靠近凸起结构的基底区域具有更高的电流密度(电镀速率)，这将产生更高的ECPR电镀的结构24，如图22(b)所示。在一些情况下，可以使用用于形成高度不均匀的结构层的实施方式(例如，如图21(b)和图22(b)所示)来进行以下应用：例如，连锁的凸起结构(interlockingbump structures)、焊球放置底座(solder ball placement foundations)、或机械校准结构/基准(mechanical alignment structures/fiducials)。
在上文中，描述了多个方法步骤的不同组合和集合(constellation)。然而，应该着重强调的是：本领域的技术人员通过阅读本说明书，能够得到其它的组合，并且这些组合也包括在本发明的范围之内。此外可以对不同步骤进行修改或改变但仍在本发明的范围之内。本发明的范围仅被所附的权利要求书所限定。

Claims (244)

1、一种主电极，该主电极用于与基底形成电化学室，该主电极包括：
载体(1，2，3，9)，该载体的至少一部分为导电材料；
绝缘图案层(7)，该绝缘图案层的至少一部分包括至少一个绝缘材料层，该绝缘图案层基本上设置于所述载体(1，2，3，9)的正面，并具有至少一个空腔，其中，所述载体包括：
盘(2)，该盘包括具有绝缘覆层(3)的至少一个导电或半导电材料层；和
至少一个导电电极层(4)，该导电电极层包括形成电极的材料，并且该导电电极层覆盖所述盘(2)的正面的至少一部分且与所述盘(2)具有电接触。
2、根据权利要求1所述的主电极，其中，所述载体包括：
连接部分，该连接部分包括至少一个导电材料层，并且覆盖所述盘的背面的至少一部分，和/或与所述盘(2)和所述导电电极层(4)具有电接触。
3、根据权利要求1或2所述的主电极，其中，除了所述盘的正面的中间部分和背面的中间部分，所述绝缘覆层覆盖了导电或半导电材料的其它所有部分。
4、根据权利要求1、2或3所述的主电极，其中，所述绝缘覆层选择性地覆盖所述盘的特定部分，或者基本上覆盖所述盘的全部导电或半导电层，其中，通过包括湿式蚀刻法或干式蚀刻法在内的蚀刻法，或机械研磨法，选定区域内覆着的绝缘材料被部分地除去。
5、一种主电极，该主电极用于与基底形成电化学室，该主电极包括：
载体(1，4，5，9，11)，该载体的至少一部分包括至少一个导电和/或半导电材料层；
绝缘图案层(7)，该绝缘图案层的至少一部分包括至少一个绝缘材料层，该绝缘图案层基本上设置于所述载体(1，4，5，9，11)的正面，其中，所述载体包括：
盘(9)，该盘包括至少一个绝缘材料层，所述绝缘材料层为透明的或非透明的；
导电电极层(4)，该导电电极层包括至少一个形成电极的材料层，并且该导电电极层至少部分地覆盖所述盘的正面；
孔层(11)，该孔层包括至少一个导电材料层并与所述导电电极层(4)具有电接触。
6、根据权利要求5所述的主电极，其中，该主电极还包括：
连接层(5)，该连接层与所述孔层(11)和导电电极层(4)具有电接触。
7、根据权利要求6所述的主电极，其中，所述连接层(5)包括至少一个导电材料层，该导电材料层覆盖所述盘的背面表面的至少一部分。
8、根据权利要求5所述的主电极，其中，所述盘(9)包括至少一个绝缘材料层，该绝缘材料层为透明的或非透明的，所述盘(9)的至少一部分包括导电或半导电材料。
9、根据权利要求8所述的主电极，其中，所述导电或半导电部分设置于所述绝缘的盘的中间位置。
10、一种主电极，该主电极用于与基底形成电化学室，该主电极包括：
盘(2)，该盘包括至少一个导电和/或半导电材料层；
绝缘层(3)，该绝缘层的至少一部分包括至少一个绝缘材料层；
所述绝缘图案层(3)的正面具有至少一个凹槽，每个凹槽均具有导电电极层(4)，该导电电极层含有形成电极的导电材料；
所述绝缘层(3)的背面具有至少一个凹槽(5)。
11、根据权利要求10所述的主电极，其中，所述绝缘层(3)基本围绕所述盘(2)设置。
12、根据权利要求10或11所述的主电极，其中，位于所述绝缘层的背面的凹槽(5)具有连接层，该连接层包括至少一个导电和/或半导电材料层，该导电和/或半导电材料层与所述盘(2)和所述导电电极层(4)具有电接触。
13、根据权利要求12所述的主电极，其中，该主电极还包括至少一个另外的导电层。
14、一种主电极，该主电极用于与基底形成电化学室，该主电极包括：
载体(1)，该载体包括至少一个导电和/或半导电材料层，该载体的正面具有多个凹槽，并且在凹槽之间设置有至少一个绝缘层(12)。
15、根据权利要求14所述的主电极，其中，所述至少一个导电和/或半导电材料层中的每个凹槽均包括底面和侧面，该侧面具有至少一个绝缘材料层(7)。
16、根据权利要求15所述的主电极，其中，所述底面具有至少一个导电电极层(4)，该导电电极层包括形成电极的导电材料。
17、根据权利要求14所述的主电极，其中，每个凹槽均包括底面和侧面，该底面和侧面具有至少一个导电电极层(4)，该导电电极层包括形成电极的导电材料。
18、根据权利要求15所述的主电极，其中，所述载体(1)包括具有至少一个绝缘材料层(7)的背面，所述绝缘材料层包括至少一个形成连接的凹槽(5)。
19、根据权利要求18所述的主电极，其中，所述形成连接的凹槽(5)具有至少一个导电电极层。
20、根据权利要求14-18中的任意一项所述的主电极，其中，在所述绝缘层(12)的上面还设置有至少一个绝缘材料层。
21、根据前述权利要求中的任意一项所述的主电极，其中，所述载体(1)由至少一个导电和/或半导电材料层制成，所述载体在绝缘图案层(7)的空腔内具有导电电极层(4)，该导电电极层包括形成电极的导电材料。
22、根据前述权利要求中的任意一项所述的主电极，其中，所述载体(1)由至少一个导电和/或半导电材料层制成，在正面具有用于形成图案的凹槽，其中，绝缘材料设置为覆盖凹槽之间的区域，导电电极层(4)设置在所述凹槽的底面。
23、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还包括：用于设置与基底的接触的凹槽(19，20)。
24、根据权利要求23所述的主电极，其中，该主电极还包括接触装置(31)，当所述电极被设置于所述基底上从而与所述基底的表面形成电接触时，所述接触装置(31)用于与基底的表面进行接合。
25、根据权利要求24所述的主电极，其中，所述接触装置(31)设置于所述绝缘材料外侧的载体(1)的外周表面。
26、根据前述权利要求中的任意一项所述的主电极，其中，所述盘(2)由弹性和/或柔性材料制成。
27、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)的正面具有与待接触的基底的三维结构相对应的结构。
28、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)的空腔的侧壁相对于与正面垂直的方向倾斜地设置。
29、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)的空腔内预沉积有阳极材料(28)，该阳极材料与所述导电电极层(4)相接触。
30、根据权利要求29所述的主电极，其中，所述阳极材料(28)的预沉积是采用选自由电镀、化学镀、浸渍沉积、化学气相沉积、金属有机化合物化学气相沉积、带电粉末涂覆法、化学接枝法、电接枝法、以及它们的组合所组成的组中的一种方法进行的。
31、根据权利要求30所述的主电极，其中，用于沉积所述阳极材料(28)的方法为电镀或化学镀。
32、根据前述权利要求中的任意一项所述的主电极，其中，所述载体的层为柔性的，用于在将主电极压向基底时，抵消基底的弯曲或不均匀性，同时使所述绝缘图案层与所述基底的表面发生接触。
33、根据前述权利要求中的任意一项所述的主电极，其中，所述载体的层为硬质的，从而在施加力使所述主电极与基底接触时，避免所述载体的层弯曲而进入所述绝缘图案层的空腔中。
34、根据权利要求33所述的主电极，其中，所述载体的弯曲度小于50％，如小于25％，例如小于10％，例如小于约1％。
35、根据前述权利要求中的任意一项所述的主电极，其中，所述载体具有与玻璃、石英或硅片基本相同或更高的柔性。
36、根据前述权利要求中的任意一项所述的主电极，其中，所述至少一个导电和/或半导电材料层选自由导电聚合物、导电浆料、金属、Fe、Cu、Au、Ag、Pt、Si、SiC、Sn、Pd、Pt、Co、Ti、Ni、Cr、Al、铟-锡氧化物、SiGe、GaAs、InP、Ru、Ir、Re、Hf、Os、Rh、合金、含磷合金、SnAg、PbAg、SnAgCu、NiP、AuCu、硅化物、不锈钢、黄铜、焊接材料、以及它们的组合所组成的组中。
37、根据权利要求36所述的主电极，其中，至少一个导电材料层含有选自由Cr、Ti、Au和Pt所组成的组中的金属。
38、根据权利要求37所述的主电极，其中，所述至少一个导电材料层含有Au或Pt。
39、根据权利要求36所述的主电极，其中，至少一个半导电材料层是Si。
40、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘材料选自由包括SiO2在内的氧化物、石英、玻璃、包括SiN在内的氮化物、聚合物、聚酰亚胺、聚氨酯、环氧聚合物、丙烯酸酯聚合物、聚二甲基硅氧烷、天然橡胶、有机硅、漆、弹性体、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯、以及它们的组合所组成的组中。
41、根据前述权利要求中的任意一项所述的主电极，其中，所述导电电极层(4)包括至少一个导电和/或半导电材料层，该导电和/或半导电材料选自由Fe、Cu、Sn、Ag、Au、Pd、Co、Ti、Ta、Ni、Pt、Cr、Al、W、ITO、Si、Ru、Rh、Re、Os、Hf、Ir、Nb、其它金属、合金、含磷合金、SnAg、SnAgCu、CoWP、CoWB、CoWBP、NiP、AuCu、硅化物、石墨、不锈钢、导电聚合物、焊接材料、导电或半导电氧化物、或氧化物的混合物(例如上述金属如Ru、Ir、Rh、Ti和/或Ta的氧化物的混合物)所组成的组中。
42、根据前述权利要求中的任意一项所述的主电极，其中，在设置所述导电电极层(4)之前，在所述载体(1)的至少一部分上设置粘附层，该粘附层含有一种或多种能够提高导电电极层与所述载体之间的粘附性能的材料。
43、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)包括一个或多个电绝缘材料层，并通过多个凹槽形成图案。
44、根据权利要求43所述的主电极，其中，所述绝缘图案层(7)的表面粗糙度低且厚度均一性高。
45、根据前述权利要求中的任意一项所述的主电极，其中，在设置所述绝缘图案层(7)之前，在所述载体(1)的至少一部分上设置粘附层，其中，所述粘附层包括至少一个能够改善绝缘图案层与载体之间的粘附性能的材料层。
46、根据权利要求45所述的主电极，其中，所述粘附层包括至少一个由选自由包括Pt、Al、Ni、Pd、Cr、Ti、TiW在内的导电材料，包括AP-3000、AP-100、AP-200、AP-300在内的绝缘材料，包括六甲基二硅胺烷在内的硅烷，以及它们的组合所组成的组中的材料所形成的层。
47、根据前述权利要求中的任意一项所述的主电极，其中，所述电绝缘材料选自由有机化合物、聚合物、绝缘无机化合物、氧化物、氮化物、聚酰亚胺、硅氧烷改性聚酰亚胺、BCB、SU-8、聚四氟乙烯、有机硅、弹性体聚合物、包括ZEP在内的电子束抗蚀剂、光致抗蚀剂、薄膜抗蚀剂、多环烯烃、聚降冰片烯、聚乙烯、聚碳酸酯、聚甲基丙烯酸甲酯、底部抵抗反射层材料、剥离层材料、聚二甲基硅氧烷、聚氨酯、环氧聚合物、含氟弹性体、丙烯酸酯聚合物、天然橡胶、有机硅、漆、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯、氟亚甲基氰酸酯、无机-有机杂合聚合物、无定形碳、氟化的或氢化的无定形碳、有机掺杂的石英玻璃、掺氟的石英玻璃、聚四氟乙烯/硅化合物、原硅酸四乙酯、SiN、SiO2、SiON、SiOC、SiCN:H、SiOCH材料、SiCH材料、硅酸盐、硅基材料、硅倍半氧烷基材料、甲基硅倍半硅氧烷、氢基-硅倍半硅氧烷、TiO2、Al2O3、TiN、以及它们的组合所组成的组中。
48、根据前述权利要求中的任意一项所述的主电极，其中，所述结构层包括选自由Cu、Ni、NiFe、NiP、Au、Ag、Sn、Pb、SnAg、SnAgCu、SnPb、以及它们的组合所组成的组中的至少一种材料。
49、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还包括蚀刻停止层，其中，该蚀刻停止层在设置所述绝缘图案层(7)之前被设置。
50、根据权利要求49所述的主电极、其中，所述蚀刻停止层是通过选自由Ti、Pt、Au、Ag、Cr、TiW、SiN、Ni、Si、SiC、SiO2、Al、InGaP、CoP、CoWP、NiP、NiPCo、AuCo、BLOkTM、以及它们的组合所组成的组中的材料的至少一层形成的。
51、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)的空腔侧壁接近于竖直。
52、根据权利要求51所述的主电极，其中，所述侧壁和垂直于导电电极(4)表面的方向之间的角度小于45°，例如小于20°，例如小于5°，例如小于约2°，例如小于约1°，例如小于约0.1°。
53、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还具有设置的释放层，该释放层位于所述绝缘图案层(7)的至少一部分上，该释放层减弱了绝缘图案层和其他与该层接触的材料之间的机械结合和化学结合。
54、根据前述权利要求中的任意一项所述的主电极，其中，用于形成所述至少一个电化学室的表面对所述电化学室中所用的电解液具有优良的湿润性能。
55、根据前述权利要求中的任意一项所述的主电极，其中，用于形成所述至少一个电化学室的表面具有亲水性，与水溶液的接触角度较小。
56、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)的至少部分表面通过降低表面能的方法进行处理，从而得到亲水性的表面。
57、根据前述权利要求中的任意一项所述的主电极，其中，通过热处理、氧/氮/氩等离子体处理、抗粘表面转化、包括过氧化物在内的强氧化剂、过硫酸盐、浓缩的酸/碱、或它们的组合对所述绝缘图案(7)的至少部分表面进行处理。
58、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案(7)的至少一部分具有较高的表面能，或者通过包括氢等离子体法在内的方法进行处理以提高表面能，从而使表面具有疏水性。
59、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)包括至少一种材料的一个或多个层，该至少一种材料的性质使绝缘图案层的空腔侧壁具有亲水性，并使绝缘图案层的顶部具有疏水性。
60、根据权利要求59所述的主电极，其中，所述亲水材料选自由SiN、SiO2、通过氧等离子体处理的包括光致抗蚀剂和/或弹性体在内的聚合物、和/或表面具有极性分子基团的其他材料、以及它们的组合所组成的组中；所述疏水材料选自由包括氢基封端的聚合物在内的具有非极性分子基团的材料、聚四氟乙烯、氟和氯硅烷、硅氧烷、含氟弹性体、以及它们的组合所组成的组中。
61、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)包括至少一种材料的一个或多个层，在所述主电极(8)被压向基底时，所述一个或多个层能够促进绝缘图案层表面与基底之间的机械接触。
62、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)包括至少一个包括弹性体在内的柔性材料层；或至少一个硬质材料层和至少一个柔性材料层。
63、根据权利要求62所述的主电极，其中，所述至少一个柔性材料层设置在所述至少一个硬质材料层的顶部。
64、根据权利要求62或63所述的主电极，其中，所述柔性材料为弹性体；所述弹性体具有选自由高压缩性，弹性，电绝缘，低介电性能，优良的抗化学性，对包括金属、硅、玻璃、氧化物、氮化物和/或聚合物在内的下层的强粘附性，对随时间的收缩或膨胀的高耐性，为非渗析的而不释放污染的有机化合物，紫外敏感性，能够通过光刻技术图案化，透明性，能够通过包括干式蚀刻在内的蚀刻法图案化，以及它们的组合所组成的组中的性能。
65、根据权利要求64所述的主电极，其中，所述弹性体为选自由聚二甲基硅氧烷、有机硅、环氧改性有机硅、氟硅氧烷、含氟弹性体、天然橡胶、氯丁橡胶、三元乙丙橡胶、腈、丙烯酸酯弹性体、聚氨酯、以及它们的组合所组成的组中的材料。
66、根据权利要求64或65所述的主电极，其中，所述弹性体的拉伸弹性模量(剪切模量)小于0.1GPa，例如小于1MPa，例如小于约0.05MPa；或所述弹性体层的邵尔A硬度小于90，例如小于30，例如小于约5。
67、根据前述权利要求中的任意一项所述的主电极，其中，所述载体(1)或盘(2)为环形。
68、根据前述权利要求中的任意一项所述的主电极，其中，所述载体(1)或盘(2)为矩形。
69、根据前述权利要求中的任意一项所述的主电极，其中，所述载体或盘在与绝缘图案层的凹槽相同的区域具有凹槽；所述载体的凹槽具有导电电极层。
70、根据前述权利要求中的任意一项所述的主电极，其中，所述绝缘图案层(7)是通过将含有绝缘材料的结合层(13)结合在载体(1)上并图案化而设置的。
71、根据权利要求70所述的主电极，其中，所述结合层(13)具有结合载体(14)，该结合载体在结合后能够被除去。
72、根据权利要求71所述的主电极，其中，所述结合层(13)为SiO2、玻璃、石英或聚合物膜。
73、根据权利要求70所述的主电极，其中，所述结合层(13)具有粘附结合层(15)。
74、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还具有正面区域，该主电极的正面区域具有与所述基底的正面区域基本相同的形状。
75、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还具有凹槽或孔作为结合位点，使基底具有外部电连接。
76、根据权利要求75所述的主电极，其中，所述载体或盘具有至少一个位于周围的凹槽。
77、根据权利要求75所述的主电极，其中，所述载体或盘具有位于周围或临近周围的连接孔。
78、根据权利要求75所述的主电极，其中，当与基底形成电化学室时，所述结合位点的定位使电流密度分布均匀。
79、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还包括含有用于形成电极的导电材料的电种子层连接物(31)，并且该电种子层连接物设置在位于所述绝缘图案层顶部的凹槽之间的至少一部分。
80、根据权利要求79所述的主电极，其中，所述电种子层连接物(31)通过绝缘材料与所述载体、导电电极层或结合层的导电或半导电材料之间电绝缘。
81、根据权利要求79或80所述的主电极，其中，所述电种子层连接物(31)被设置为围绕在所述载体或盘边缘的层。
82、根据权利要求79、80或81所述的主电极，其中，所述电种子层连接物(31)设置为覆盖了所述绝缘图案层(7)的大表面，而且除了邻近所述图案层的空腔的边缘之外，基本覆盖了整个表面。
83、根据权利要求82所述的主电极，其中，所述电种子层连接物(31)的不同部分具有位于所述载体侧面和穿过所述载体的连接区域。
84、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还包括用于减少在使用包括旋涂或喷涂在内的方法形成所述绝缘图案层时形成的边珠的装置。
85、根据权利要求84所述的主电极，其中，所述载体或盘具有位于周围的凹槽。
86、根据权利要求84所述的主电极，其中，在设置绝缘材料层(7)时，使用旋转载体(22)；该旋转载体设置有凹槽，所述载体(1)嵌入在该凹槽中。
87、根据前述权利要求中的任意一项所述的主电极，其中，该主电极还包括校准标记，该校准标记用于使所述主电极与基底校准，该校准标记包括位于所述主电极正面和/或背面的层中的结构或空腔。
88、根据权利要求87所述的主电极，其中，所述校准标记设置在所述载体、导电电极层、和/或所述绝缘图案层中。
89、根据权利要求87所述的主电极，其中，所述载体在用于校准的包括紫外光、红外光或X-射线在内的光下是透明的，并且所述绝缘图案层具有校准标记。
90、根据权利要求89所述的主电极，其中，所述导电电极层为不透明材料，并且所述导电电极层在绝缘图案层中的校准标记所处的区域具有开口。
91、根据权利要求89所述的主电极，其中，所述导电材料在用于校准的光下是透明的。
92、根据权利要求88所述的主电极，其中，所述绝缘图案层为非透明材料，并且所述绝缘图案层在载体或导电电极层中的校准标记所处的区域具有开口。
93、根据权利要求88所述的主电极，其中，所述校准标记包括非透明材料，并且所述校准标记处于其它透明材料上，例如金属位于石英上。
94、根据权利要求88所述的主电极，其中，所述校准标记位于背面；并且当所述绝缘图案层设置在正面时，该绝缘图案层相对于校准标记被校准；或者当所述绝缘图案层设置在背面时，将所述校准标记与绝缘图案层校准。
95、根据权利要求88所述的主电极，其中，所述校准标记设置在正面，用于面对面校准法。
96、根据权利要求88所述的主电极，其中，所述校准标记设置在位于正面的绝缘图案层或导电电极层中；并且所述载体在校准标记所处的区域具有通孔，使位于正面的校准标记在背面是可见的。
97、根据权利要求96所述的主电极，其中，在所述通孔中设置有透明材料。
98、根据前述权利要求中的任意一项所述的主电极，其中，至少一部分所述基底上具有表面形貌，并且所述绝缘图案层设置成图案以抵消所述表面形貌或与所述表面形貌相适应。
99、根据前述权利要求98所述的主电极，其中，当所述主电极与基底紧密接触以形成至少一个电化学室时，所述绝缘图案层具有位于与所述基底的表面形貌区域相对应的区域中的至少一个空腔。
100、根据权利要求99所述的主电极，其中，与表面形貌区域相对应的至少一个空腔的深度比所述绝缘图案层的其它凹槽的深度浅。
101、根据权利要求99或100所述的主电极，其中，与表面形貌区域相对应的至少一个空腔缺少导电电极层。
102、根据权利要求99所述的主电极，其中，通过对绝缘图案层进行多于一次的图案化，使所述绝缘图案层具有不同高度的空腔。
103、根据权利要求102所述的主电极，其中，所述绝缘图案层包括至少两个绝缘材料层和至少一个蚀刻停止层。
104、根据权利要求102所述的主电极，其中，与所述表面形貌相适应的所述至少一个空腔足够大，以将所述表面形貌包围在所述空腔内并存在空余。
105、根据前述权利要求中的任意一项所述的主电极，其中，所述主电极(8)的载体(1)具有至少一个位于所述绝缘图案层(7)的空腔中的凹槽，所述凹槽的壁上附着有导电电极层(4)，并且在该导电电极层上设置有所述预沉积的阳极材料(28)。
106、根据前述权利要求中的任意一项所述的主电极，其中，所述载体(1)和导电电极层(4)具有凸入至少一个绝缘图案层(7)的空腔中的凸起结构；并且预沉积的阳极材料(28)设置在所述导电电极层上。
107、一种主电极的制备方法，该方法包括：
设置盘，该盘具有以导电或半导电材料制成的正面和背面；
形成绝缘覆层，该绝缘覆层包围所述盘的至少一部分；
在所述正面的至少一部分上形成以形成电极的导电材料制成的导电电极层，该导电电极层通过位于绝缘覆层上的至少一个开口与所述盘电连接；
在所述导电电极层上形成绝缘图案层，该绝缘图案层包括至少一个空腔。
108、根据权利要求107所述的方法，其中，该方法还包括：
在所述背面的至少一部分上形成含有导电材料的接触层，该接触层通过位所述于绝缘覆层上的至少一个开口与所述盘具有电连接。
109、一种主电极的制备方法，该方法包括：
设置绝缘盘，该绝缘盘具有以绝缘材料制成的正面和背面；
在绝缘盘中用导电材料形成连接孔；
在所述正面的至少一部分形成以导电材料制成的电极层，该电极层与所述孔具有电连接；
在所述电极层上形成绝缘图案层，该绝缘图案层包括至少一个空腔。
110、根据权利要求109所述的方法，其中，该方法还包括：
在所述背面的至少一部分上形成以导电材料制成的接触层，该接触层与所述孔具有电连接。
111、一种主电极的制备方法，该方法包括：
设置盘，该盘包括至少一个由导电和/或半导电材料制成的层；
形成绝缘层，该绝缘层的至少一部分为至少一层绝缘材料；
在所述绝缘材料中形成至少一个凹槽；
在每个凹槽中形成以形成电极的导电材料制成的导电电极层；和
在所述绝缘层的背面形成至少一个凹槽。
112、根据权利要求111所述的方法，其中，该方法还包括：
在所述绝缘层的背面形成至少一个由导电和/或半导电材料层制成的连接层，该连接层与所述盘和电极层具有电接触。
113、根据权利要求112所述的方法，其中，该方法还包括：设置至少一个另外的导电层。
114、一种主电极的制备方法，其中，该方法包括：
设置载体，该载体包括至少一个导电和/或半导电材料层；
在所述导电和/或半导电材料层中设置多个凹槽；
在所述凹槽之间设置至少一个绝缘层。
115、根据权利要求114所述的方法，其中，该方法还包括：在所述至少一个凹槽的底表面设置至少一个导电电极层(4)。
116、根据权利要求114所述的方法，其中，该方法还包括：
在所述载体的背面设置至少一个绝缘材料层；和
在形成连接的绝缘材料中设置至少一个凹槽。
117、根据权利要求114所述的方法，其中，该方法还包括：
在所述绝缘材料的凹槽中设置至少一个导电电极层。
118、根据权利要求117所述的方法，其中，该方法还包括：
在所述至少一个凹槽的侧面设置至少一个绝缘材料层。
119、根据权利要求118所述的方法，其中，该方法还包括：
设置绝缘材料，使其基本覆盖所述载体的正面的全部表面；和
从所述载体中的凹槽的底表面中除去所述绝缘材料。
120、根据权利要求119所述的方法，其中，所述绝缘材料是通过选自由热氧化法、热氮化法、溅射法、等离子体增强化学气相沉积法、和原子层沉积法所组成的组中的方法而设置的。
121、根据权利要求120所述的方法，其中，通过包括干式蚀刻在内的各向异性蚀刻法除去所述绝缘材料，所述各向异性蚀刻法在垂直于凹槽底表面的方向上的蚀刻速率高于在垂直于凹槽侧表面的方向上的蚀刻速率。
122、根据权利要求120所述的方法，其中，通过光刻技术和蚀刻法从所述凹槽的底表面除去所述绝缘材料。
123、根据权利要求120所述的方法，其中，该方法还包括：
通过使用所述绝缘材料层作为蚀刻掩膜，在所述载体中形成至少一个凹槽。
124、根据权利要求119所述的方法，其中，在所述绝缘材料层(12)上还设置有至少另外一个绝缘材料层(12)。
125、根据权利要求107-124中的任意一项所述的方法，其中，所述载体(1)由至少一个导电和/或半导电材料层制成，并且在所述绝缘图案层(7)的空腔内具有用于以形成电极的导电材料制成的导电电极层(4)。
126、根据权利要求107-125中的任意一项所述的方法，其中，所述载体(1)由至少一个导电和/或半导电材料层制成；所述正面设置有用于图案化的凹槽，其中设置的绝缘材料覆盖凹槽之间的区域，并且所述导电电极层(4)设置于所述凹槽的底表面。
127、根据权利要求107-126中的任意一项所述的方法，其中，该方法还包括：用于设置与基底接触的凹槽(19，20)。
128、根据权利要求127所述的方法，其中，该方法还包括接触装置(31)，当所述电极被设置于所述基底从而与所述基底的表面形成电接触时，所述接触装置(31)用于与基底的表面进行接合。
129、根据权利要求128所述的方法，其中，所述接触装置(31)设置于所述绝缘材料外侧的载体(1)的外周表面。
130、根据权利要求107-129中的任意一项所述的方法，其中，所述盘(2)由弹性和/或柔性材料制成。
131、根据权利要求107-130中的任意一项所述的方法，其中，所述绝缘图案层(7)的正面具有与待接触的基底的三维结构相对应的结构。
132、根据权利要求107-131中的任意一项所述的方法，其中，所述绝缘图案层(7)的空腔的侧壁相对于与正面垂直的方向倾斜地设置。
133、根据权利要求107-132中的任意一项所述的方法，其中，将阳极材料(28)预沉积在绝缘图案层(7)的空腔内，并且该阳极材料与所述导电电极层(4)相接触。
134、根据权利要求132所述的方法，其中，所述阳极材料(28)是采用选自由电镀、化学镀、浸渍沉积、化学气相沉积、金属有机化合物化学气相沉积、带电粉末涂覆法、化学接枝法、电接枝法、以及它们的组合所组成的组中的一种方法预沉积的。
135、根据权利要求134所述的方法，其中，用于沉积所述阳极材料(28)的方法为电镀或化学镀。
136、根据权利要求107-135中的任意一项所述的方法，其中，所述载体的层为柔性的，用于在将主电极压向基底时，抵消基底的弯曲或不均匀性，同时使所述绝缘图案层与所述基底的表面发生接触。
137、根据权利要求107-136中的任意一项所述的方法，其中，所述载体的层为硬质的，从而在施加力使所述主电极与基底接触时，避免所述载体的层弯曲而进入所述绝缘图案层的空腔中。
138、根据权利要求137所述的方法，其中，所述载体的弯曲度小于50％，例如小于25％，例如小于10％，例如小于约1％。
139、根据权利要求107-138中的任意一项所述的方法，其中，所述载体具有与玻璃、石英或硅片基本相同或更高的柔性。
140、根据权利要求107-139中的任意一项所述的方法，其中，所述至少一个导电和/或半导电材料层的材料选自由导电聚合物、导电浆料、金属、Fe、Cu、Au、Ag、Pt、Si、SiC、Sn、Pd、Pt、Co、Ti、Ni、Cr、Al、铟-锡氧化物、SiGe、GaAs、InP、Ru、Ir、Re、Hf、Os、Rh、合金、含磷合金、SnAg、PbAg、SnAgCu、NiP、AuCu、硅化物、不锈钢、黄铜、焊接材料、以及它们的组合所组成的组中。
141、根据权利要求140所述的方法，其中，所述至少一个导电材料层含有选自由Cr、Ti、Au和Pt所组成的组中的金属。
142、根据权利要求141所述的方法，其中，所述至少一个导电材料层含有Au或Pt。
143、根据权利要求142所述的方法，其中，所述至少一个半导电材料层是Si。
144、根据权利要求107-143中的任意一项所述的方法，其中，所述绝缘材料选自由包括SiO2在内的氧化物、石英、玻璃、包括SiN在内的氮化物、聚合物、聚酰亚胺、聚氨酯、环氧聚合物、丙烯酸酯聚合物、聚二甲基硅氧烷、天然橡胶、有机硅、漆、弹性体、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯、以及它们的组合所组成的组中。
145、根据权利要求107-144中的任意一项所述的方法，其中，所述绝缘材料是通过选自由热氧化法、等离子体增强化学气相沉积法、物理气相沉积、化学气相沉积、电化学阳极氧化法、原子层沉积法、旋涂法、喷涂法、辊涂法、粉末涂覆法、胶粘法、热解法、粘合法、以及它们的组合所组成的组中的方法而设置的。
146、根据权利要求107-145中的任意一项所述的方法，其中，所述湿式蚀刻或干式蚀刻法包括使用蚀刻掩膜，该蚀刻掩膜设置在不被蚀刻的部分的表面。
147、根据权利要求146所述的方法，其中，所述蚀刻掩膜是通过光刻技术而被图案化的。
148、根据权利要求107-147中的任意一项所述的方法，其中，在所述载体上进行平面化的步骤。
149、根据权利要求107-148中的任意一项所述的方法，其中，所述导电电极层(4)包括至少一个导电和/或半导电材料层，该至少一个导电和/或半导电材料层的材料选自由Fe、Cu、Sn、Ag、Au、Pd、Co、Ti、Ta、Ni、Pt、Cr、Al、W、ITO、Si、Ru、Rh、Re、Os、Hf、Ir、Nb、其它金属、合金、含磷合金、SnAg、SnAgCu、CoWP、CoWB、CoWBP、NiP、AuCu、硅化物、石墨、不锈钢、导电聚合物、焊接材料、导电或半导电氧化物、或氧化物的混合物(例如上述金属如Ru、Ir、Rh、Ti和/或Ta的氧化物的混合物)所组成的组中。
150、根据权利要求149所述的方法，其中，所述导电电极层(4)是通过选自由原子层沉积、金属有机化合物化学气相沉积、物理气相沉积、化学气相沉积、溅射法、化学镀、浸渍沉积、电镀、电接枝法、化学接枝法、以及它们的组合所组成的组中的一种方法而设置的。
151、根据权利要求150所述的方法，其中，所述导电电极层(4)是通过结合使用物理气相沉积/溅射法和化学沉积/浸渍沉积而设置的。
152、根据权利要求107-151中的任意一项所述的方法，其中，通过加热法对所述导电电极层进行处理。
153、根据权利要求152所述的方法，其中，所述加热法为包括快速热退火在内的退火、熔炉加热、热板加热、或它们的组合，所述方法基本上是在选自由真空、合成气体、氢气、氮气、低氧含量、或它们的组合所组成的环境中进行的。
154、根据权利要求107-153中的任意一项所述的方法，其中，所述导电电极层(4)是通过设置至少一种材料的多个层并且在设置下一层之前用所述加热法对至少一个层进行处理而形成的。
155、根据权利要求107-154中的任意一项所述的方法，其中，在设置所述导电电极层(4)之前，在所述载体(1)的至少一部分上设置粘附层，该粘附层含有一种或多种能够提高导电电极层与所述载体之间的粘附性能的材料。
156、根据权利要求107-155中的任意一项所述的方法，其中，所述绝缘图案层(7)由一个或多个电绝缘材料层组成，并通过多个凹槽形成图案。
157、根据权利要求156所述的方法，其中，所述绝缘图案层(7)的表面粗糙度低且厚度均一性高。
158、根据权利要求157所述的方法，其中，所述绝缘图案层(7)的至少一个电绝缘层是通过选自由热氧化法、热氮化法、等离子体增强化学气相沉积法、物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、电化学阳极氧化法、原子层沉积法、旋涂法、喷涂法、浸渍沉积、帘式涂布、辊涂法、粉末涂覆法、热解法、胶粘法、粘结法、以及它们的组合所组成的组中的方法而设置的。
159、根据权利要求107-158中的任意一项所述的方法，其中，在设置所述绝缘图案层(7)之前，在所述载体(1)的至少一部分上设置粘附层，其中，该粘附层包括至少一个能够改善绝缘图案层与载体之间的粘附性能的材料层。
160、根据权利要求159所述的方法，其中，所述粘附层包括至少一个由选自由包括Pt、Al、Ni、Pd、Cr、Ti、TiW在内的导电材料，包括AP-3000、AP-100、AP-200、AP-300在内的绝缘材料，包括六甲基二硅胺烷在内的硅烷，以及它们的组合所组成的组中的材料所形成的层。
161、根据权利要求159所述的方法，其中，所述粘附层是通过选自由电镀、旋涂法、喷涂法、浸渍沉积、分子气相沉积、原子层沉积法、金属有机化合物化学气相沉积、化学气相沉积、物理气相沉积、溅射法、化学镀、浸渍沉积、电接枝法、化学接枝法、以及它们的组合所组成的组中的沉积方法而设置的。
162、根据权利要求107-161中的任意一项所述的方法，其中，在设置的所述绝缘图案层上进行平面化的步骤。
163、根据权利要求162所述的方法，其中，所述平面化步骤是通过选自由蚀刻和/或包括化学机械抛光在内的抛光法，研磨，接触平面化和/或包括离子溅射法、反应性离子蚀刻、等离子体辅助蚀刻、激光消融、离子研磨在内的干式蚀刻，以及它们的组合所组成的组中的方法进行的。
164、根据权利要求107-163中的任意一项所述的方法，其中，所述电绝缘材料选自由有机化合物、聚合物、绝缘无机化合物、氧化物、氮化物、聚酰亚胺、硅氧烷改性聚酰亚胺、BCB、SU-8、聚四氟乙烯、有机硅、弹性体聚合物、包括ZEP在内的电子束抗蚀剂、光致抗蚀剂、薄膜抗蚀剂、多环烯烃、聚降冰片烯、聚乙烯、聚碳酸酯、聚甲基丙烯酸甲酯、底部抵抗反射层材料、剥离层材料、聚二甲基硅氧烷、聚氨酯、环氧聚合物、含氟弹性体、丙烯酸酯聚合物、天然橡胶、有机硅、漆、丁腈橡胶、三元乙丙橡胶、氯丁橡胶、聚四氟乙烯、聚对二甲苯、氟亚甲基氰酸酯、无机-有机杂合聚合物、无定形碳、氟化的或氢化的无定形碳、有机掺杂的石英玻璃、掺氟的石英玻璃、聚四氟乙烯/硅化合物、原硅酸四乙酯、SiN、SiO2、SiON、SiOC、SiCN:H、SiOCH材料、SiCH材料、硅酸盐、硅基材料、硅倍半氧烷基材料、甲基硅倍半硅氧烷、氢基-硅倍半硅氧烷、TiO2、Al2O3、TiN、以及它们的组合所组成的组中。
165、根据权利要求107-164中的任意一项所述的方法，其中，所述绝缘图案层(7)中的凹槽是使用光刻技术、蚀刻法、和/或机械研磨法而形成的。
166、根据权利要求165所述的方法，其中，所述蚀刻法包括湿式蚀刻法和/或干式蚀刻法。
167、根据权利要求166所述的方法，其中，所述干式蚀刻法包括：离子溅射法、反应性离子蚀刻、等离子体辅助蚀刻、激光消融、离子研磨或它们的组合。
168、根据权利要求165、166或167所述的方法，其中，所述蚀刻法包括在所述绝缘图案层的至少部分区域上设置具有图案的蚀刻掩膜，该区域能够受到保护而不被蚀刻。
169、根据权利要求165-168中的任意一项所述的方法，其中，所述蚀刻掩膜是通过光刻技术和/或蚀刻法制备的。
170、根据权利要求168或169所述的方法，其中，所述蚀刻掩膜含有：包括薄膜光致抗蚀剂、聚酰亚胺、BCB、厚层抗蚀剂、和/或其它聚合物在内的用于光刻技术的聚合物抗蚀剂，或者含有包括SiN、SiO2、SiC、Pt、Ti、TiW、TiN、Al、Cr、Au、Cu、Ni、Ag、NiP在内的材料的硬质掩膜，或它们的组合。
171、根据权利要求170所述的方法，其中，所述硬质掩膜是通过选自由物理气相沉积、化学气相沉积、金属有机化合物化学气相沉积、溅射法、化学沉积、浸渍沉积、电沉积、等离子体增强化学气相沉积法、原子层沉积、以及它们的组合所组成的组中的方法而设置的。
172、根据权利要求107-171中的任意一项所述的方法，其中，所述蚀刻掩膜包括至少一个结构层，该结构层位于由另外的主电极形成的至少一个电化学室中。
173、根据权利要求172所述的方法，其中，所述结构层包括选自由Cu、Ni、NiFe、NiP、Au、Ag、Sn、Pb、SnAg、SnAgCu，、SnPb、以及它们的组合所组成的组中的至少一种材料。
174、根据权利要求107-173中的任意一项所述的方法，其中，在设置所述绝缘图案层(7)之前，设置蚀刻停止层。
175、根据权利要求174所述的方法，其中，所述绝缘停止层是由至少一层选自由Ti、Pt、Au、Ag、Cr、TiW、SiN、Ni、Si、SiC、SiO2、Al、InGaP、CoP、CoWP、NiP、NiPCo、AuCo、BLOkTM、以及它们的组合所组成的组中的材料形成的。
176、根据权利要求107-175中的任意一项所述的方法，其中，对用于形成所述绝缘图案层(1)的图案化方法进行改进，以作用于绝缘图案层(7)的空腔侧壁的倾斜角度。
177、根据权利要求176所述的方法，其中，所述绝缘图案层(7)的空腔侧壁接近于竖直，其中，所述侧壁和垂直于导电电极(4)表面的方向之间的角度小于约45°，例如小于约20°，例如小于约5°，例如小于约2°，例如小于约1°，例如小于约0.1°。
178、根据权利要求175-177中的任意一项所述的方法，其中，通过改变光刻图案化方法的参数来优化倾斜角度，例如使用波长滤波器、使用增透膜、改变曝光剂量、改变显影时间、使用热处理法、和/或它们的组合。
179、根据权利要求175-177中的任意一项所述的方法，其中，通过优化包括反应性离子蚀刻法在内的干式蚀刻法的气体组分、平板功率(射频功率)、等离子体功率(又称线圈功率)，得到特定的倾斜角度。
180、根据权利要求107-179中的任意一项所述的方法，其中，通过镶嵌法形成所述绝缘图案层(7)的空腔；所述镶嵌法包括在所述载体(1)上设置具有凹槽的牺牲图案层，设置绝缘材料使该绝缘材料覆盖所述牺牲图案层并填补所述牺牲图案层的凹槽，对所述绝缘材料进行平面化处理，直到所述牺牲图案层被暴露，除去所述牺牲图案层，由此形成绝缘图案层(7)。
181、根据权利要求180所述的方法，其中，通过光刻技术、电镀和/或蚀刻法使设置的材料图案化，从而形成所述牺牲图案。
182、根据权利要求180所述的方法，其中，所述牺牲图案层包括至少一个结构层，该结构层位于由另外的主电极(8)形成的电化学室中。
183、根据权利要求107-182中的任意一项所述的方法，其中，该方法还包括在所述绝缘图案层(7)的至少一部分上设置释放层，该释放层减弱绝缘图案层和其他与该层接触的材料之间的机械结合和化学结合。
184、根据权利要求183所述的方法，其中，所述释放层是通过使用旋涂法、喷涂法、化学气相沉积、金属有机化合物化学气相沉积、分子气相沉积、物理气相沉积和/或它们的结合的方法而设置的；被设置的材料选自由包括甲氧基硅烷、氯硅烷、氟硅烷在内的硅烷，包括聚二甲基硅氧烷、聚乙二醇硅氧烷、二甲基硅氧烷低聚物在内的硅氧烷，和/或包括非晶态氟聚合物、氟碳聚四氟乙烯、细胞氟聚合物在内的其它聚合物，以及它们的组合所组成的组中。
185、根据权利要求107-184中的任意一项所述的方法，其中，用于形成所述至少一个电化学室的表面对所述电化学室中所用的电解液具有优良的湿润性能。
186、根据权利要求107-185中的任意一项所述的方法，其中，用于形成所述至少一个电化学室的表面具有亲水性，与水溶液的接触角度较小。
187、根据权利要求107-186中的任意一项所述的方法，其中，对所述绝缘图案层(7)的至少部分表面通过低表面能方法进行处理，从而得到亲水性的表面。
188、根据权利要求107-187中的任意一项所述的方法，其中，通过热处理、氧/氮/氩等离子体处理、抗粘表面转化、包括过氧化物在内的强氧化剂、过硫酸盐、浓缩的酸/碱、或它们的组合对所述绝缘图案层(7)的至少部分表面进行处理。
189、根据权利要求107-188中的任意一项所述的方法，其中，所述绝缘图案(7)的至少一部分具有较高的表面能，或者通过包括氢等离子体法在内的方法进行处理以提高表面能，从而使表面具有疏水性。
190、根据权利要求107-189中的任意一项所述的方法，其中，所述绝缘图案层(7)包括至少一种材料的一个或多个层，该至少一种材料的性质使绝缘图案层的空腔侧壁具有亲水性，并使绝缘图案层的顶部具有疏水性。
191、根据权利要求190所述的方法，其中，所述亲水材料选自由SiN、SiO2、通过氧等离子体处理的包括光致抗蚀剂和/或弹性体在内的聚合物、和/或表面具有极性分子基团的其它材料、以及它们的组合所组成的组中；所述疏水材料选自由包括氢基封端的聚合物在内的具有非极性分子基团的材料、聚四氟乙烯、氟和氯硅烷、硅氧烷、含氟弹性体、以及它们的组合所组成的组中。
192、根据权利要求107-191中的任意一项所述的方法，其中，所述绝缘图案层(7)包括至少一种材料的一个或多个层，在所述主电极(8)被压向基底时，所述一个或多个层能够促进绝缘图案层表面的顶部与基底之间的机械接触。
193、根据权利要求107-192中的任意一项所述的方法，其中，所述绝缘图案层(7)包括至少一个包括弹性体在内的柔性材料层；或至少一个硬质材料层和至少一个柔性材料层。
194、根据权利要求193所述的方法，其中，所述至少一个柔性材料层设置在所述至少一个硬质材料层的顶部。
195、根据权利要求193或194所述的方法，其中，所述柔性材料为弹性体；所述弹性体具有选自由高压缩性，弹性，电绝缘，低介电性能，优良的抗化学性，对包括金属、硅、玻璃、氧化物、氮化物和/或聚合物在内的下层的强粘附性，对随时间的收缩或膨胀的高耐性和/或，为非渗析的而不释放污染的有机化合物，紫外敏感性，能够通过光刻技术图案化，透明性，能够通过包括干式蚀刻在内的蚀刻法图案化，以及它们的组合所组成的组中的性能。
196、根据权利要求195所述的方法，其中，所述弹性体为选自由聚二甲基硅氧烷、有机硅、环氧改性有机硅、氟硅氧烷、含氟弹性体、天然橡胶、氯丁橡胶、三元乙丙橡胶、腈、丙烯酸酯弹性体、聚氨酯、以及它们的组合所组成的组中的材料。
197、根据权利要求195或196所述的方法，其中，所述弹性体的拉伸弹性模量(剪切模量)小于0.1GPa，例如小于1MPa，例如小于约0.05MPa；或所述弹性体层的邵尔A硬度小于90，例如小于30，例如小于约5。
198、根据权利要求107-197中的任意一项所述的方法，其中，所述载体(1)或盘(2)为环形。
199、根据权利要求107-198中的任意一项所述的方法，其中，所述载体(1)或盘(2)为矩形。
200、根据权利要求107-199中的任意一项所述的方法，其中，所述载体或盘在与绝缘图案层的凹槽相同的区域具有凹槽；所述载体的凹槽具有导电电极层。
201、根据权利要求107-200中的任意一项所述的方法，其中，所述绝缘图案层(7)是通过将含有绝缘材料的结合层(13)结合在载体(1)上并图案化而设置的。
202、根据权利要求201所述的方法，其中，所述结合层(13)具有结合载体(14)，该结合载体在结合后能够被除去。
203、根据权利要求202所述的方法，其中，所述结合层(13)为SiO2、玻璃、石英或聚合物膜。
204、根据权利要求201所述的方法，其中，所述结合层(13)具有粘附结合层(15)。
205、根据权利要求202所述的方法，其中，在结合后，使用包括研磨或抛光在内的机械方法、或包括干式蚀刻或湿式蚀刻在内的蚀刻法除去所述结合载体(14)。
206、根据权利要求107-205中的任意一项所述的方法，其中，所述主电极还具有正面区域，该正面区域与所述基底的正面区域基本相同。
207、根据权利要求107-206中的任意一项所述的方法，其中，该主电极还具有凹槽或孔作为结合位点，使基底具有外部电连接。
208、根据权利要求207所述的方法，其中，所述载体或盘具有至少一个位于周围的凹槽。
209、根据权利要求207所述的方法，其中，所述载体或盘具有位于周围或临近周围的连接孔。
210、根据权利要求207所述的方法，其中，当与基底形成电化学室时，所述结合位点的定位使电流密度分布均匀。
211、根据权利要求107-210中的任意一项所述的方法，其中，所述主电极还包括含有形成电极的导电材料的电种子层连接物(31)，并且该电种子层连接物设置在位于所述绝缘图案层顶部的凹槽之间的至少一部分。
212、根据权利要求201所述的方法，其中，所述电种子层连接物通过绝缘材料与所述载体、导电电极层或结合层的导电或半导电材料之间电绝缘。
213、根据权利要求211或212所述的方法，其中，所述电种子层连接物(31)被设置为围绕在所述载体或盘的边缘的层。
214、根据权利要求209-213中的任意一项所述的方法，其中，所述电种子层连接物(31)被设置为覆盖了所述绝缘图案层(7)的大表面，而且除了邻近所述图案层的空腔的边缘之外，所述电种子层连接物基本覆盖了整个表面。
215、根据权利要求214所述的方法，其中，所述电种子层连接物(31)的不同部分具有位于所述载体侧面和穿过所述载体的连接区域。
216、根据权利要求107-213中的任意一项所述的方法，其中，所述主电极还包括用于减少在使用包括旋涂或喷涂在内的方法形成所述绝缘图案层时形成的边珠的装置。
217、根据权利要求216所述的方法，其中，所述载体或盘具有位于周围的凹槽。
218、根据权利要求216所述的方法，其中，在设置绝缘材料层(7)时，使用旋转载体(22)；该旋转载体设有凹槽，所述载体(1)嵌入在该凹槽中。
219、根据权利要求216-218中的任意一项所述的方法，其中，通过使用包括有机溶剂溶解、机械去除的方法和/或去除由光刻技术和或蚀刻法形成的绝缘图案层边珠的方法在内的方法除去所述边珠。
220、根据权利要求107-219中的任意一项所述的方法，其中，所述主电极还包括校准标记，该校准标记用于使所述主电极与基底校准，该校准标记包括位于所述主电极正面和/或背面的层中的结构或空腔。
221、根据权利要求220所述的方法，其中，所述校准标记设置在所述载体、导电电极层、和/或所述绝缘图案层中。
222、根据权利要求220所述的方法，其中，所述载体在用于校准的包括紫外光、红外光或X-射线在内的光下是透明的，并且所述绝缘图案层具有校准标记。
223、根据权利要求222所述的方法，其中，所述导电电极层为不透明材料，并且所述导电电极层在绝缘图案层中的校准标记所处的区域具有开口。
224、根据权利要求222所述的方法，其中，所述导电电极材料在用于校准的光下是透明的。
225、根据权利要求219所述的方法，其中，所述绝缘图案层为非透明材料，并且所述绝缘图案层在载体或导电电极层中的校准标记所处的区域具有开口。
226、根据权利要求220所述的方法，其中，所述校准标记包括非透明材料，并且所述校准标记处于其它透明材料上，例如金属位于石英上。
227、根据权利要求220所述的方法，其中，所述校准标记位于背面；并且当所述绝缘图案层设置在正面时，该绝缘图案层相对于校准标记被校准；或者当所述绝缘图案层设置在背面时，将所述校准标记与绝缘图案层校准。
228、根据权利要求220所述的方法，其中，所述校准标记设置在正面，用于面对面校准法。
229、根据权利要求220所述的方法，其中，所述校准标记设置在位于正面的绝缘图案层或导电电极层上；并且所述载体在定位有校准标记所处的区域具有通孔，使位于正面的校准标记在背面是可见的。
230、根据权利要求229所述的方法，其中，在所述通孔中设置透明材料。
231、根据权利要求107-230中的任意一项所述的方法，其中，所述基底的至少一部分上具有表面形貌，并且将所述绝缘图案层设置成图案以抵消所述表面形貌或与所述表面形貌相适应。
232、根据权利要求231所述的方法，其中，当所述主电极与基底紧密接触以形成至少一个电化学室时，所述绝缘图案层在与所述基底的表面形貌区域相对应的区域中具有至少一个空腔。
233、根据权利要求232所述的方法，其中，与表面形貌区域相对应的至少一个空腔的深度比所述绝缘图案层的其它凹槽的深度浅。
234、根据权利要求232所述的方法，其中，通过对绝缘图案层进行多于一次的图案化，使所述绝缘图案层具有不同高度的空腔。
235、根据权利要求234所述的方法，其中，使用光刻技术和/或蚀刻法形成所述绝缘图案层，形成延伸至载体或导电电极的空腔；并且在至少部分区域对绝缘图案层进行一次以上的图案化，形成抵消基底的表面形貌的空腔，但该空腔并未延伸至载体或导电电极层。
236、根据权利要求234所述的方法，其中，使用光刻技术和/或蚀刻法对所述绝缘图案层进行图案化，形成抵消基底表面形貌的空腔，但该空腔并未延伸至下面的载体或导电电极层；再一次对绝缘图案层进行图案化，形成延伸至下面的载体或导电电极层的空腔。
237、根据权利要求234所述的方法，其中，所述绝缘图案层包括至少两个绝缘材料层和至少一个蚀刻停止层；并且进行至少一次的图案化程序，该图案化程序包括：将位于绝缘图案层中的空腔向下蚀刻至蚀刻停止层；通过所述光刻技术和蚀刻法除去所述蚀刻停止层部分；使用所述图案化的蚀刻停止层作为蚀刻掩膜，将位于下面的绝缘图案层中的另一层空腔蚀刻至下面的蚀刻停止层、载体或导电电极层。
238、根据权利要求234所述的方法，其中，生成的所述绝缘图案层的空腔作为基底模板的压印，所述基底模板与基底表面具有相同或基本相同的表面形貌，并且将所述绝缘图案层图案化，生成延伸至下面的载体或导电电极层的空腔。
239、根据权利要求234所述的方法，其中，通过至少一次的以下程序来设置所述绝缘图案层，所述程序包括：设置负性光致抗蚀剂和/或紫外-光固化聚合物的层；通过光掩膜使用紫外光对所述层进行曝光；设置另一个光致抗蚀剂和/或紫外-光固化聚合物的层；通过另一个光掩膜使用紫外光对该第二层进行曝光；如需要，在对两层同时进行显影之前进行曝光后的烘烤步骤。
240、根据权利要求239所述的方法，其中，所述程序包括使用包括激光束或电子束在内的直接写入法代替通过光掩膜使用紫外光对所述层进行曝光。
241、根据权利要求107-240中的任意一项所述的方法，其中，通过重复进行光刻技术和/或蚀刻步骤对所述绝缘图案层(7)进行图案化，从而形成多层次的空腔以抵消基底上具有不同高度和形状的多层次表面形貌。
242、根据权利要求232所述的方法，其中，与所述表面形貌相适应的至少一个空腔足够大，以将所述表面形貌包围在所述空腔内并存在空余。
243、根据权利要求107-242中的任意一项所述的方法，其中，在所述主电极上设置至少一个位于所述绝缘图案层的空腔中的凹槽，所述凹槽的壁上附着有导电电极层，并且在所述导电电极层上设置预沉积的阳极材料。
244、根据权利要求107-243中的任意一项所述的方法，其中，所述载体和导电电极层具有凸入所述绝缘图案层的至少一个空腔中的凸起结构；并且预沉积的阳极材料设置在所述导电电极层上。
CN2006800511458A 2005-11-18 2006-11-20 一种主电极及其制备方法 Expired - Fee Related CN101360851B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
SE0502538 2005-11-18
SE05025382 2005-11-18
SE05025390 2005-11-18
SE0502538-2 2005-11-18
SE0502539 2005-11-18
SE0502539-0 2005-11-18
PCT/SE2006/001320 WO2007058604A1 (en) 2005-11-18 2006-11-20 Master electrode and method of forming the master electrode

Publications (2)

Publication Number Publication Date
CN101360851A true CN101360851A (zh) 2009-02-04
CN101360851B CN101360851B (zh) 2011-09-21

Family

ID=38048911

Family Applications (3)

Application Number Title Priority Date Filing Date
CN2006800510243A Expired - Fee Related CN101360849B (zh) 2005-11-18 2006-11-20 一种形成多层结构的方法
CN2006800511458A Expired - Fee Related CN101360851B (zh) 2005-11-18 2006-11-20 一种主电极及其制备方法
CN2006800510559A Expired - Fee Related CN101360850B (zh) 2005-11-18 2006-11-20 主电极及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2006800510243A Expired - Fee Related CN101360849B (zh) 2005-11-18 2006-11-20 一种形成多层结构的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2006800510559A Expired - Fee Related CN101360850B (zh) 2005-11-18 2006-11-20 主电极及其形成方法

Country Status (7)

Country Link
US (12) US20090071837A1 (zh)
EP (3) EP1948850B1 (zh)
JP (3) JP5249040B2 (zh)
KR (3) KR101424824B1 (zh)
CN (3) CN101360849B (zh)
DK (2) DK1948852T3 (zh)
WO (3) WO2007058605A1 (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101856302A (zh) * 2010-07-08 2010-10-13 上海交通大学 异步多通路刺激电针灸针及其制备方法
CN102629035A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法
CN102713002A (zh) * 2010-01-28 2012-10-03 独立行政法人科学技术振兴机构 图案化导电膜的形成方法
TWI460822B (zh) * 2010-12-16 2014-11-11
CN105683423A (zh) * 2013-09-26 2016-06-15 弗劳恩霍夫应用研究促进协会 通过氧化来构建可氧化材料层的方法以及具有所构建的覆层的基板
CN105830227A (zh) * 2013-12-24 2016-08-03 材料概念有限公司 太阳能电池及其制造方法
CN106164243A (zh) * 2014-03-31 2016-11-23 松下知识产权经营株式会社 电化学测定器件
CN107587171A (zh) * 2016-07-06 2018-01-16 斯沃奇集团研究和开发有限公司 用于制造设有多层级外部元件的钟表的方法
CN108456900A (zh) * 2017-01-23 2018-08-28 日东电工株式会社 配线电路基板的制造方法
CN109066540A (zh) * 2018-06-06 2018-12-21 荣马电器有限公司 一种安全供电滑触母线
CN109587945A (zh) * 2018-12-26 2019-04-05 珠海超群电子科技有限公司 一种fpc板及其制作工艺
CN111063851A (zh) * 2019-12-30 2020-04-24 江苏厚生新能源科技有限公司 一种万能图案分布式涂胶隔膜的制备方法
CN111326477A (zh) * 2018-12-14 2020-06-23 中芯集成电路（宁波）有限公司 电镀方法
CN113735055A (zh) * 2021-07-21 2021-12-03 绍兴中芯集成电路制造股份有限公司 一种mems器件制造方法及mems器件

Families Citing this family (206)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100044079A1 (en) * 1999-08-27 2010-02-25 Lex Kosowsky Metal Deposition
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
WO2008048275A2 (en) * 2005-10-28 2008-04-24 The Curators Of The University Of Missouri Rapid heating with nanoenergetic materials
DK1948852T3 (da) 2005-11-18 2019-01-02 Luxembourg Inst Science & Tech List Hovedelektrode og fremgangsmåde til dannelse af hovedelektroden
JP5041214B2 (ja) * 2007-06-15 2012-10-03 ソニー株式会社 金属薄膜の形成方法および電子デバイスの製造方法
US8753974B2 (en) * 2007-06-20 2014-06-17 Micron Technology, Inc. Charge dissipation of cavities
US7951697B1 (en) 2007-06-20 2011-05-31 Amkor Technology, Inc. Embedded die metal etch stop fabrication method and structure
US7923645B1 (en) * 2007-06-20 2011-04-12 Amkor Technology, Inc. Metal etch stop fabrication method and structure
US7958626B1 (en) 2007-10-25 2011-06-14 Amkor Technology, Inc. Embedded passive component network substrate fabrication method
WO2009058388A2 (en) * 2007-10-31 2009-05-07 The Board Of Trustees Of The Leland Stanford Junior University Layer-structured fuel cell catalysts and current collectors
JP4977587B2 (ja) * 2007-12-06 2012-07-18 シャープ株式会社 太陽電池の製造方法
US8273653B2 (en) * 2008-06-06 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Microscopic structure packaging method and device with packaged microscopic structure
JP5583894B2 (ja) * 2008-06-12 2014-09-03 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 電気錫めっき液および電気錫めっき方法
JPWO2009154173A1 (ja) * 2008-06-17 2011-12-01 株式会社アルバック 多段型基板の製造方法
US7929269B2 (en) 2008-09-04 2011-04-19 Momentive Performance Materials Inc. Wafer processing apparatus having a tunable electrical resistivity
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8455357B2 (en) * 2008-10-10 2013-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of plating through wafer vias in a wafer for 3D packaging
JP4893760B2 (ja) * 2009-01-27 2012-03-07 ソニー株式会社 回路基板の支持構造及び撮像装置
EP2218772A1 (en) * 2009-02-09 2010-08-18 Koninklijke Philips Electronics N.V. Cardiomyocytes-containing device and method for manufacturing the same
JP5556051B2 (ja) * 2009-04-15 2014-07-23 住友ベークライト株式会社 樹脂組成物およびそれを用いた半導体装置
NL2004545A (en) * 2009-06-09 2010-12-13 Asml Netherlands Bv Lithographic method and arrangement
US9455139B2 (en) 2009-06-17 2016-09-27 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US9677188B2 (en) 2009-06-17 2017-06-13 Novellus Systems, Inc. Electrofill vacuum plating cell
US20100320081A1 (en) 2009-06-17 2010-12-23 Mayer Steven T Apparatus for wetting pretreatment for enhanced damascene metal filling
WO2011001847A1 (ja) * 2009-07-01 2011-01-06 Jx日鉱日石金属株式会社 Ｕｌｓｉ微細銅配線埋め込み用電気銅めっき液
CN101656198B (zh) * 2009-07-21 2012-08-08 上海大学 导电氧化物薄膜的电刻蚀装置及方法
US8377816B2 (en) 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9190214B2 (en) * 2009-07-30 2015-11-17 Kemet Electronics Corporation Solid electrolytic capacitors with improved ESR stability
DE102009036418B4 (de) * 2009-08-06 2011-06-22 Siemens Aktiengesellschaft, 80333 Wellenleiter, insbesondere beim Dielektrikum-Wand-Beschleuniger
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8598031B2 (en) 2009-09-28 2013-12-03 Globalfoundries Singapore Pte. Ltd. Reliable interconnect for semiconductor device
EP2496061A4 (en) 2009-10-30 2014-01-08 Panasonic Corp PRINTED CIRCUIT BOARD AND SEMICONDUCTOR DEVICE COMPRISING A COMPONENT MOUNTED ON A PRINTED CIRCUIT BOARD
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US9012766B2 (en) 2009-11-12 2015-04-21 Silevo, Inc. Aluminum grid as backside conductor on epitaxial silicon thin film solar cells
JP4768848B2 (ja) * 2009-12-07 2011-09-07 株式会社東芝 電鋳用原盤及びその製造方法
JP2011128185A (ja) * 2009-12-15 2011-06-30 Shinano Kenshi Co Ltd 光走査装置
CN102110866B (zh) * 2009-12-24 2013-08-28 深南电路有限公司 波导槽制作工艺
US11155493B2 (en) 2010-01-16 2021-10-26 Cardinal Cg Company Alloy oxide overcoat indium tin oxide coatings, coated glazings, and production methods
US10000965B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductive coating technology
US10060180B2 (en) 2010-01-16 2018-08-28 Cardinal Cg Company Flash-treated indium tin oxide coatings, production methods, and insulating glass unit transparent conductive coating technology
US9862640B2 (en) 2010-01-16 2018-01-09 Cardinal Cg Company Tin oxide overcoat indium tin oxide coatings, coated glazings, and production methods
US10000411B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductivity and low emissivity coating technology
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8815059B2 (en) * 2010-08-31 2014-08-26 Guardian Industries Corp. System and/or method for heat treating conductive coatings using wavelength-tuned infrared radiation
US8293344B2 (en) 2010-02-26 2012-10-23 Guardian Industries Corp. Articles including anticondensation coatings and/or methods of making the same
US8304045B2 (en) 2010-02-26 2012-11-06 Guardian Industries Corp. Articles including anticondensation coatings and/or methods of making the same
US8524337B2 (en) 2010-02-26 2013-09-03 Guardian Industries Corp. Heat treated coated article having glass substrate(s) and indium-tin-oxide (ITO) inclusive coating
WO2011108540A1 (ja) 2010-03-03 2011-09-09 国立大学法人大阪大学 ヌクレオチドを識別する方法および装置、ならびにポリヌクレオチドのヌクレオチド配列を決定する方法および装置
DE102010010348A1 (de) * 2010-03-05 2011-09-08 Albert-Ludwigs-Universität Freiburg Implantierbare Vorrichtung zum Erfassen einer Gefäßwanddehnung
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US20110272287A1 (en) * 2010-05-07 2011-11-10 International Business Machines Corporation Method for patterning magnetic films
KR101119251B1 (ko) * 2010-06-07 2012-03-16 삼성전기주식회사 터치패널
US9214576B2 (en) 2010-06-09 2015-12-15 Solarcity Corporation Transparent conducting oxide for photovoltaic devices
JP5539511B2 (ja) * 2010-06-15 2014-07-02 東京エレクトロン株式会社 半導体装置の製造方法
US8921144B2 (en) 2010-06-25 2014-12-30 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures
EP2593592B1 (en) * 2010-07-15 2018-05-16 Luxembourg Institute of Science and Technology (LIST) Separation of master electrode and substrate in ecpr
WO2012019092A1 (en) * 2010-08-06 2012-02-09 Promerus Llc Polymer composition for microelectronic assembly
US8546254B2 (en) * 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
JP5730521B2 (ja) * 2010-09-08 2015-06-10 株式会社日立ハイテクノロジーズ 熱処理装置
US9773928B2 (en) 2010-09-10 2017-09-26 Tesla, Inc. Solar cell with electroplated metal grid
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US9800053B2 (en) 2010-10-08 2017-10-24 Tesla, Inc. Solar panels with integrated cell-level MPPT devices
US8329021B2 (en) * 2010-10-28 2012-12-11 Palmaz Scientific, Inc. Method for mass transfer of micro-patterns onto medical devices
US9018100B2 (en) * 2010-11-10 2015-04-28 Western Digital (Fremont), Llc Damascene process using PVD sputter carbon film as CMP stop layer for forming a magnetic recording head
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
EP2463410B1 (en) * 2010-12-13 2018-07-04 Rohm and Haas Electronic Materials LLC Electrochemical etching of semiconductors
JP5644466B2 (ja) * 2010-12-17 2014-12-24 富士電機株式会社 半導体装置の製造方法
EP2655699B1 (en) * 2010-12-23 2019-06-26 Luxembourg Institute of Science and Technology (LIST) An ecpr master electrode, and a method for providing such master electrode
EP2655700A1 (en) 2010-12-23 2013-10-30 Centre de Recherche Public - Gabriel Lippmann An ecpr master electrode and a method for providing such ecpr master electrode
EP2655698B1 (en) * 2010-12-23 2019-05-15 Luxembourg Institute of Science and Technology Master electrode for ecpr and manufacturing methods thereof
EP2655701B1 (en) 2010-12-23 2018-08-29 Luxembourg Institute of Science and Technology (LIST) A method for providing an ecpr master electrode and an ecpr master electrode
CN103442840B (zh) * 2011-01-13 2015-07-01 落叶松科学有限公司 导电晶种层的激光移除
US8828213B2 (en) * 2011-02-09 2014-09-09 Dai Nippon Printing Co., Ltd. Stainless substrate having a gold-plating layer, and process of forming a partial gold-plating pattern on a stainless substrate
CN102634829A (zh) * 2011-02-10 2012-08-15 林宏明 具有图案的网板模具及于工件上形成图案的方法
CN102168295B (zh) * 2011-02-15 2012-05-30 艾荻环境技术（上海）有限公司 具有选择性吸收功能的复合材料涂层
CN103702714B (zh) * 2011-04-15 2016-08-24 柯泰克股份有限公司 神经电极以及制造该神经电极的方法
WO2012153535A1 (ja) * 2011-05-10 2012-11-15 パナソニック株式会社 生体試料測定装置とそれを用いた生体試料測定方法
US9054256B2 (en) 2011-06-02 2015-06-09 Solarcity Corporation Tunneling-junction solar cell with copper grid for concentrated photovoltaic application
EP2533273B1 (en) 2011-06-07 2017-02-08 Luxembourg Institute of Science and Technology (LIST) An ECPR master electrode, and a method for providing such master electrode
KR20130006794A (ko) * 2011-06-23 2013-01-18 삼성전자주식회사 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
CN102856277B (zh) * 2011-06-29 2015-03-11 中芯国际集成电路制造(上海)有限公司 石墨烯导电插塞及其形成方法
TW201308616A (zh) * 2011-08-03 2013-02-16 Motech Ind Inc 於基板上形成導電性圖案之方法
US8921165B2 (en) * 2011-08-03 2014-12-30 Cavendish Kinetics, Inc. Elimination of silicon residues from MEMS cavity floor
JP2013093412A (ja) * 2011-10-25 2013-05-16 Showa Denko Kk 発光ダイオード、発光ダイオードの製造方法、発光ダイオードランプ及び照明装置
US9263611B2 (en) * 2011-11-17 2016-02-16 Solar Junction Corporation Method for etching multi-layer epitaxial material
JP5504298B2 (ja) * 2012-02-22 2014-05-28 アオイ電子株式会社 振動発電素子およびその製造方法
RU2497230C1 (ru) * 2012-03-19 2013-10-27 Сергей Николаевич Максимовский Способ создания многослойной наноструктуры
JP5673592B2 (ja) * 2012-04-10 2015-02-18 Tdk株式会社 配線基板及びその製造方法
US20130316180A1 (en) * 2012-05-07 2013-11-28 Case Western Reserve University Biocompatible Packaging Suitable for Long-term Implantation and Method of Formation
US9260571B2 (en) 2012-05-24 2016-02-16 Lawrence Livermore National Security, Llc Hybrid polymer networks as ultra low ‘k’ dielectric layers
CN102766892B (zh) * 2012-08-10 2015-04-29 中国科学院重庆绿色智能技术研究院 微纳加工方法和设备
JP6351601B2 (ja) 2012-10-04 2018-07-04 ソーラーシティ コーポレーション 電気めっき金属グリッドを用いた光起電力装置
US9865754B2 (en) 2012-10-10 2018-01-09 Tesla, Inc. Hole collectors for silicon photovoltaic cells
WO2014068614A1 (ja) * 2012-10-30 2014-05-08 株式会社Ｌｅａｐ 樹脂基板を用い、電気鋳造によりコイル素子を製造する方法
EP2916335A1 (en) * 2012-10-30 2015-09-09 Leap Co. Ltd. Coil element production method
FR2999805B1 (fr) * 2012-12-17 2017-12-22 Commissariat Energie Atomique Procede de realisation d'un dispositif de detection infrarouge
US8846529B2 (en) 2013-01-10 2014-09-30 International Business Machines Corporation Electroless plating of cobalt alloys for on chip inductors
US9412884B2 (en) 2013-01-11 2016-08-09 Solarcity Corporation Module fabrication of solar cells with low resistivity electrodes
US10074755B2 (en) 2013-01-11 2018-09-11 Tesla, Inc. High efficiency solar panel
US9219174B2 (en) 2013-01-11 2015-12-22 Solarcity Corporation Module fabrication of solar cells with low resistivity electrodes
ES2705199T3 (es) * 2013-01-17 2019-03-22 Atotech Deutschland Gmbh Contactos eléctricos galvanizados para módulos solares
KR101464860B1 (ko) * 2013-02-06 2014-11-24 인천대학교 산학협력단 알릴 알콜을 포함하는 금속 씨앗층 평탄제 및 이를 이용한 씨앗층의 형성방법
US9613833B2 (en) 2013-02-20 2017-04-04 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US8956975B2 (en) 2013-02-28 2015-02-17 International Business Machines Corporation Electroless plated material formed directly on metal
US20140252571A1 (en) * 2013-03-06 2014-09-11 Maxim Integrated Products, Inc. Wafer-level package mitigated undercut
US20140261661A1 (en) * 2013-03-13 2014-09-18 Gtat Corporation Free-standing metallic article with overplating
US8816492B1 (en) * 2013-03-13 2014-08-26 Qualtre, Inc. Method and apparatus for isolating MEMS devices from external stimuli
JP6198456B2 (ja) * 2013-05-20 2017-09-20 東京エレクトロン株式会社 基板の処理方法及びテンプレート
US9624595B2 (en) 2013-05-24 2017-04-18 Solarcity Corporation Electroplating apparatus with improved throughput
CN104233418A (zh) * 2013-06-21 2014-12-24 镇江江城金属制品有限公司 金属标牌的电镀方法
KR101736013B1 (ko) 2013-07-03 2017-05-24 시온 파워 코퍼레이션 재충전형 리튬 배터리를 비롯한 전기화학 전지에서의 전극 보호를 위한 세라믹/중합체 매트릭스
US9126452B2 (en) * 2013-07-29 2015-09-08 Xerox Corporation Ultra-fine textured digital lithographic imaging plate and method of manufacture
JP5786906B2 (ja) * 2013-08-02 2015-09-30 オムロン株式会社 電鋳部品の製造方法
CN103441079B (zh) * 2013-09-12 2015-10-28 江阴长电先进封装有限公司 一种晶圆级高密度布线制备方法
CA2929929A1 (en) 2013-09-18 2015-03-26 Quantum Biosystems Inc. Biomolecule sequencing devices, systems and methods
US20150087144A1 (en) * 2013-09-26 2015-03-26 Taiwan Semiconductor Manufacturing Company Ltd. Apparatus and method of manufacturing metal gate semiconductor device
JP2015077652A (ja) 2013-10-16 2015-04-23 クオンタムバイオシステムズ株式会社 ナノギャップ電極およびその製造方法
CN103515353B (zh) * 2013-10-18 2016-08-31 上海华力微电子有限公司 一种光刻胶填充式金属互连结构及其制造方法
US9791470B2 (en) * 2013-12-27 2017-10-17 Intel Corporation Magnet placement for integrated sensor packages
KR101566851B1 (ko) 2013-12-31 2015-11-06 (재)한국나노기술원 전기도금 공정을 이용한 자기제어 이황화몰리브덴 단일층의 합성 방법 및 이에 의해 제조된 자기제어 이황화몰리브덴 단일층을 이용한 트랜지스터
US10315399B2 (en) * 2013-12-31 2019-06-11 Entrotech, Inc. Methods for application of polymeric film and related assemblies
CN103767704B (zh) * 2014-01-20 2015-08-26 上海交通大学 一种用于脑电测量的准干电极及其制备方法
US10490796B2 (en) 2014-02-19 2019-11-26 Sion Power Corporation Electrode protection using electrolyte-inhibiting ion conductor
US9653750B2 (en) 2014-02-19 2017-05-16 Sion Power Corporation Electrode protection using a composite comprising an electrolyte-inhibiting ion conductor
EP2918707B1 (en) 2014-03-12 2019-05-22 Rolls-Royce North American Technologies, Inc. Anisotropic etching of metallic substrates
US10438811B1 (en) 2014-04-15 2019-10-08 Quantum Biosystems Inc. Methods for forming nano-gap electrodes for use in nanosensors
TWI543685B (zh) * 2014-04-28 2016-07-21 旭德科技股份有限公司 基板結構及其製作方法
WO2015170782A1 (en) 2014-05-08 2015-11-12 Osaka University Devices, systems and methods for linearization of polymers
FR3022070B1 (fr) * 2014-06-04 2016-06-24 Univ D'aix-Marseille Procede de texturation aleatoire d'un substrat semiconducteur
US10309012B2 (en) 2014-07-03 2019-06-04 Tesla, Inc. Wafer carrier for reducing contamination from carbon particles and outgassing
CN105319241A (zh) * 2014-07-04 2016-02-10 中国科学院苏州纳米技术与纳米仿生研究所 柔性气敏传感器及其制备方法
CN104152979B (zh) * 2014-09-04 2017-02-01 蒙家革 一种电解蚀刻头和数控电解蚀刻系统及蚀刻方法
CN104287698B (zh) * 2014-09-16 2016-04-06 苏州能斯达电子科技有限公司 用于颈部脉搏检测的柔性可贴附传感器及其制备方法
CA2955839A1 (en) 2014-09-23 2016-03-31 Vinod Chintamani Malshe Electrodeposition mediums for formation of protective coatings electrochemically deposited on metal substrates
TWI561462B (en) * 2014-10-07 2016-12-11 Iner Aec Executive Yuan A method for forming dendritic silver with periodic structure as light-trapping layer
CN104388994B (zh) * 2014-10-09 2017-10-24 中国电子科技集团公司第五十五研究所 减小电镀层图形失真的方法
US9899546B2 (en) 2014-12-05 2018-02-20 Tesla, Inc. Photovoltaic cells with electrodes adapted to house conductive paste
CN104538496B (zh) * 2014-12-26 2018-01-12 新奥光伏能源有限公司 一种高效硅异质结太阳能电池电镀电极制备方法
EP3240673A1 (en) * 2014-12-31 2017-11-08 Essilor International (Compagnie Générale D'Optique) Method of mirror coating an optical article and article thereby obtained
US9947822B2 (en) 2015-02-02 2018-04-17 Tesla, Inc. Bifacial photovoltaic module using heterojunction solar cells
US9617648B2 (en) * 2015-03-04 2017-04-11 Lam Research Corporation Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias
JP2016207788A (ja) * 2015-04-20 2016-12-08 東京エレクトロン株式会社 上部電極の表面処理方法、プラズマ処理装置及び上部電極
LU92716B1 (en) 2015-05-13 2017-03-02 Luxembourg Inst Science & Tech List Method of forming local nono/micro size structures of anodized metal
JP6437387B2 (ja) * 2015-05-25 2018-12-12 東芝メモリ株式会社 基板平坦化方法
KR20180022847A (ko) * 2015-06-30 2018-03-06 쓰리엠 이노베이티브 프로퍼티즈 캄파니 비아를 포함하는 전자 디바이스 및 그러한 전자 디바이스를 형성하는 방법
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
DE102015213259A1 (de) * 2015-07-15 2017-01-19 Schaeffler Technologies AG & Co. KG Kunststoffbauteil sowie Verfahren zur Herstellung eines Kunststoffbauteils
US9761744B2 (en) 2015-10-22 2017-09-12 Tesla, Inc. System and method for manufacturing photovoltaic structures with a metal seed layer
DE102015226196A1 (de) * 2015-12-21 2017-06-22 Robert Bosch Gmbh Mobile Funktionsvorrichtung
US9842956B2 (en) 2015-12-21 2017-12-12 Tesla, Inc. System and method for mass-production of high-efficiency photovoltaic structures
EP3398691B1 (en) * 2015-12-28 2019-07-10 Shin-Etsu Chemical Co., Ltd. Method for manufacturing laminate
US9496429B1 (en) 2015-12-30 2016-11-15 Solarcity Corporation System and method for tin plating metal electrodes
JP6928764B2 (ja) * 2016-01-28 2021-09-01 東京エレクトロン株式会社 金属酸化物のスピンオン堆積の方法
CN105789218A (zh) * 2016-03-10 2016-07-20 京东方科技集团股份有限公司 一种基板、其制作方法及显示装置
US10115838B2 (en) 2016-04-19 2018-10-30 Tesla, Inc. Photovoltaic structures with interlocking busbars
CN105789479B (zh) * 2016-04-22 2018-09-07 京东方科技集团股份有限公司 Oled及其制备方法、以及oled显示装置
EP3472340B1 (en) 2016-06-15 2023-08-16 Eastman Chemical Company Physical vapor deposited biosensor components
GB2553154B (en) * 2016-08-22 2019-11-20 Cirrus Logic Int Semiconductor Ltd MEMS device
EP3512957B1 (en) 2016-09-16 2022-03-09 Eastman Chemical Company Biosensor electrodes prepared by physical vapor deposition
KR102547061B1 (ko) 2016-09-16 2023-06-22 이스트만 케미칼 컴파니 물리적 증착에 의해 제조된 바이오센서 전극
US10157792B2 (en) * 2016-10-27 2018-12-18 Nxp Usa, Inc. Through substrate via (TSV) and method therefor
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
KR102299950B1 (ko) 2017-01-05 2021-09-08 주식회사 엘지에너지솔루션 소수성 표면처리를 이용한 배터리 모듈 및 제작방법
US20180207725A1 (en) * 2017-01-23 2018-07-26 The Chinese University Of Hong Kong System and method for fabricating 3d metal structure
US10570506B2 (en) * 2017-01-24 2020-02-25 Applied Materials, Inc. Method to improve film quality for PVD carbon with reactive gas and bias power
US10739299B2 (en) * 2017-03-14 2020-08-11 Roche Sequencing Solutions, Inc. Nanopore well structures and methods
US11313040B2 (en) * 2017-03-24 2022-04-26 Embraco Indústria De Compressores E Soluçôes Em Refrigeraçâo Ltda. Plasma-assisted process of ceramization of polymer precursor on surface, surface comprising ceramic polymer
CN107177866B (zh) * 2017-04-28 2019-03-05 大连理工大学 金属基底上制备微射频t形功分器的方法
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
KR102646492B1 (ko) 2017-06-22 2024-03-12 이스트만 케미칼 컴파니 물리적으로 증착된 전기화학 센서용 전극
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
WO2019036157A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. HIGH PRESSURE AND HIGH TEMPERATURE RECOVERY CHAMBER
US10672919B2 (en) 2017-09-19 2020-06-02 Tesla, Inc. Moisture-resistant solar cells for solar roof tiles
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
SG11202003355QA (en) 2017-11-11 2020-05-28 Micromaterials Llc Gas delivery system for high pressure processing chamber
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
US11190128B2 (en) 2018-02-27 2021-11-30 Tesla, Inc. Parallel-connected solar roof tile modules
JP7239598B2 (ja) 2018-03-09 2023-03-14 アプライド マテリアルズ インコーポレイテッド 金属含有材料の高圧アニーリングプロセス
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
CN108668452A (zh) * 2018-06-12 2018-10-16 江苏博敏电子有限公司 一种pcb精细线路电解蚀刻与铜回收关联技术
TWI663396B (zh) * 2018-06-29 2019-06-21 昇陽國際半導體股份有限公司 電化學感測器之工作電極製作方法及其產品
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
LU100919B1 (en) 2018-08-27 2020-02-27 Luxembourg Inst Science & Tech List Metal-CNT composite, production method and materials therefor
CN109461844B (zh) * 2018-10-09 2020-02-18 深圳市华星光电技术有限公司 柔性基板的制造方法
US11028012B2 (en) 2018-10-31 2021-06-08 Cardinal Cg Company Low solar heat gain coatings, laminated glass assemblies, and methods of producing same
CN109604126B (zh) * 2018-10-31 2021-12-10 博罗县东明化工有限公司 铝合金喷涂前处理方法
WO2020101180A1 (ko) * 2018-11-13 2020-05-22 주식회사 애니캐스팅 돌출전극부가 배열된 다중배열전극 및 이의 제조 방법, 다중배열전극을 이용한 유기 증착 마스크 제조 방법
KR102075064B1 (ko) * 2018-11-13 2020-02-07 (주)애니캐스팅 돌출전극부가 배열된 다중배열전극 및 이를 제조하는 방법
US10734338B2 (en) * 2018-11-23 2020-08-04 Nanya Technology Corporation Bonding pad, semiconductor structure, and method of manufacturing semiconductor structure
CN109742049A (zh) * 2018-11-23 2019-05-10 苏州迈为科技股份有限公司 一种电池片对位方法及激光装置
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
TWI675201B (zh) * 2019-01-23 2019-10-21 昇陽國際半導體股份有限公司 電化學感測器之工作電極製作方法及其產品
CN110629262B (zh) * 2019-08-20 2020-11-27 北京大学 一种表面等离激元超材料的制备方法
EP3786722A1 (fr) * 2019-08-27 2021-03-03 Comadur S.A. Procede de decoration d'une piece mecanique
CN110510889B (zh) * 2019-09-12 2021-11-16 上海理工大学 一种氮氧化钛薄膜及其基于激光剥离技术的制备方法
CN110933540A (zh) * 2019-12-09 2020-03-27 西安鼎蓝通信技术有限公司 一种适用于音响的降噪密封圈及其制备方法
CN110938841A (zh) * 2019-12-19 2020-03-31 新邵辰州锑业有限责任公司 新型板状石墨阳极
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
US20210388521A1 (en) * 2020-06-15 2021-12-16 Arizona Board Of Regents On Behalf Of Arizona State University Localized electrochemical deposition
US20220235481A1 (en) * 2021-01-26 2022-07-28 Seagate Technology Llc Selective screen electroplating
DE102021109185A1 (de) 2021-04-13 2022-10-13 Gülnur Akbulut Brandes Vorrichtung mit einer leitfähigen Beschichtung zum Transport von elektronischen Bauteilen und Verfahren zu deren Herstellung
CN113473728B (zh) * 2021-06-11 2024-05-10 江西省新重力电子有限公司 一种pcb板的金粉的配方和制作工艺
IT202100022757A1 (it) * 2021-09-02 2023-03-02 Metaly S R L Metodo di decorazione superfici trattate con rivestimento pvd e superfici decorate ottenute

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3745094A (en) * 1971-03-26 1973-07-10 Ibm Two resist method for printed circuit structure
JPS5456619U (zh) * 1977-09-28 1979-04-19
US4158612A (en) * 1977-12-27 1979-06-19 The International Nickel Company, Inc. Polymeric mandrel for electroforming and method of electroforming
JPS62196392A (ja) * 1986-02-25 1987-08-29 Nippon Steel Corp 鋼帯巾方向ストライプメツキロ−ル給電方法
JPH0685464A (ja) * 1992-09-02 1994-03-25 Hitachi Ltd 多層配線基板の製造方法
US5612153A (en) * 1995-04-13 1997-03-18 Valence Technology, Inc. Battery mask from radiation curable and thermoplastic materials
JP3444090B2 (ja) * 1996-04-22 2003-09-08 日清紡績株式会社 プラズマ処理装置用保護部材
JPH10256251A (ja) * 1997-03-13 1998-09-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP3269827B2 (ja) * 1997-04-04 2002-04-02 ユニバーシティ・オブ・サザン・カリフォルニア 電気化学製造のための物品、方法、および装置
US6179983B1 (en) * 1997-11-13 2001-01-30 Novellus Systems, Inc. Method and apparatus for treating surface including virtual anode
JP4498601B2 (ja) * 1998-03-05 2010-07-07 オブデュキャット、アクチボラグ エッチング方法
JPH11284066A (ja) * 1998-03-26 1999-10-15 Ricoh Co Ltd 半導体装置およびその製造方法
DE19935558B4 (de) * 1999-07-30 2010-11-25 Nawotec Gmbh Verfahren zur Erzeugung von Strukturen in einem Substrat im Nanometerbereich
US6355147B1 (en) * 1999-12-10 2002-03-12 Sandia Corporation Porous electrode apparatus for electrodeposition of detailed metal structures or microelectronic interconnections
CN1253606C (zh) * 2001-02-23 2006-04-26 株式会社荏原制作所 镀铜溶液、镀敷方法和镀敷装置
SE523309E (sv) * 2001-06-15 2009-10-26 Replisaurus Technologies Ab Metod, elektrod och apparat för att skapa mikro- och nanostrukturer i ledande material genom mönstring med masterelektrod och elektrolyt
US7109118B2 (en) 2003-05-07 2006-09-19 Microfabrica Inc. Electrochemical fabrication methods including use of surface treatments to reduce overplating and/or planarization during formation of multi-layer three-dimensional structures
US7455955B2 (en) * 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US6593224B1 (en) * 2002-03-05 2003-07-15 Bridge Semiconductor Corporation Method of manufacturing a multilayer interconnect substrate
KR20050016867A (ko) * 2002-05-07 2005-02-21 마이크로패브리카 인크. 전기화학적 제조 공정
WO2003095715A1 (en) * 2002-05-07 2003-11-20 University Of Southern California Methods and apparatus for monitoring deposition quality during conformable contact mask plasting operations
US7384530B2 (en) * 2002-05-07 2008-06-10 Microfabrica Inc. Methods for electrochemically fabricating multi-layer structures including regions incorporating maskless, patterned, multiple layer thickness depositions of selected materials
US6884692B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Method for forming conductive material in opening and structures regarding same
US7229544B2 (en) * 2002-10-01 2007-06-12 University Of Southern California Multi-cell masks and methods and apparatus for using such masks to form three-dimensional structures
US20040099534A1 (en) * 2002-11-27 2004-05-27 James Powers Method and apparatus for electroplating a semiconductor wafer
US6875322B1 (en) * 2003-01-15 2005-04-05 Lam Research Corporation Electrochemical assisted CMP
JP3787630B2 (ja) * 2003-02-14 2006-06-21 独立行政法人情報通信研究機構 ナノギャップ電極の製造方法
US7189146B2 (en) * 2003-03-27 2007-03-13 Asm Nutool, Inc. Method for reduction of defects in wet processed layers
US20060249391A1 (en) * 2003-04-09 2006-11-09 Sungho Jin High resolution electrolytic lithography, apparatus therefor and resulting products
WO2004101856A2 (en) * 2003-05-07 2004-11-25 Microfabrica Inc. Methods for electrochemically fabricating structures using adhered masks, incorporating dielectric sheets, and/or seed layers that are partially removed via planarization
TW200504928A (en) * 2003-06-20 2005-02-01 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor device
US20050215046A1 (en) * 2003-06-27 2005-09-29 Cohen Adam L Electrochemical fabrication methods incorporating dielectric materials and/or using dielectric substrates
US7573133B2 (en) * 2003-12-09 2009-08-11 Uri Cohen Interconnect structures and methods for their fabrication
KR101177586B1 (ko) 2003-12-31 2012-09-07 마이크로패브리카 인크. 구조물의 전기 화학적 제조 동안 층의 평형성을유지하고／하거나 원하는 두께의 층을 성취하기 위한 방법및 장치
US7838868B2 (en) * 2005-01-20 2010-11-23 Nanosolar, Inc. Optoelectronic architecture having compound conducting substrate
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
JP2007081113A (ja) * 2005-09-14 2007-03-29 Sony Corp 半導体装置の製造方法
DK1948852T3 (da) * 2005-11-18 2019-01-02 Luxembourg Inst Science & Tech List Hovedelektrode og fremgangsmåde til dannelse af hovedelektroden

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9435032B2 (en) 2010-01-28 2016-09-06 Japan Science And Technology Agency Method for forming patterned conductive film
CN102713002A (zh) * 2010-01-28 2012-10-03 独立行政法人科学技术振兴机构 图案化导电膜的形成方法
CN102713002B (zh) * 2010-01-28 2014-08-27 独立行政法人科学技术振兴机构 图案化导电膜的形成方法
US8828555B2 (en) 2010-01-28 2014-09-09 Japan Science And Technology Agency Method for forming patterned conductive film
CN101856302A (zh) * 2010-07-08 2010-10-13 上海交通大学 异步多通路刺激电针灸针及其制备方法
CN101856302B (zh) * 2010-07-08 2012-08-22 上海交通大学 异步多通路刺激电针灸针及其制备方法
TWI460822B (zh) * 2010-12-16 2014-11-11
CN102629035A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法
CN105683423A (zh) * 2013-09-26 2016-06-15 弗劳恩霍夫应用研究促进协会 通过氧化来构建可氧化材料层的方法以及具有所构建的覆层的基板
CN105683423B (zh) * 2013-09-26 2018-06-29 弗劳恩霍夫应用研究促进协会 通过氧化来构建可氧化材料层的方法以及具有所构建的覆层的基板
CN105830227A (zh) * 2013-12-24 2016-08-03 材料概念有限公司 太阳能电池及其制造方法
CN105830227B (zh) * 2013-12-24 2017-09-22 材料概念有限公司 太阳能电池及其制造方法
CN106164243A (zh) * 2014-03-31 2016-11-23 松下知识产权经营株式会社 电化学测定器件
CN106164243B (zh) * 2014-03-31 2018-04-27 松下知识产权经营株式会社 电化学测定器件
CN107587171A (zh) * 2016-07-06 2018-01-16 斯沃奇集团研究和开发有限公司 用于制造设有多层级外部元件的钟表的方法
CN107587171B (zh) * 2016-07-06 2019-10-15 斯沃奇集团研究和开发有限公司 用于制造设有多层级外部元件的钟表的方法
CN108456900A (zh) * 2017-01-23 2018-08-28 日东电工株式会社 配线电路基板的制造方法
US11091850B2 (en) 2017-01-23 2021-08-17 Nitto Denko Corporation Producing method of wired circuit board
CN108456900B (zh) * 2017-01-23 2022-03-04 日东电工株式会社 配线电路基板的制造方法
CN109066540A (zh) * 2018-06-06 2018-12-21 荣马电器有限公司 一种安全供电滑触母线
CN111326477A (zh) * 2018-12-14 2020-06-23 中芯集成电路（宁波）有限公司 电镀方法
CN111326477B (zh) * 2018-12-14 2022-12-09 中芯集成电路（宁波）有限公司 电镀方法
CN109587945A (zh) * 2018-12-26 2019-04-05 珠海超群电子科技有限公司 一种fpc板及其制作工艺
CN109587945B (zh) * 2018-12-26 2024-03-01 珠海超群电子科技有限公司 一种fpc板及其制作工艺
CN111063851A (zh) * 2019-12-30 2020-04-24 江苏厚生新能源科技有限公司 一种万能图案分布式涂胶隔膜的制备方法
CN113735055A (zh) * 2021-07-21 2021-12-03 绍兴中芯集成电路制造股份有限公司 一种mems器件制造方法及mems器件

Also Published As

Publication number Publication date
US20090229855A1 (en) 2009-09-17
DK1948852T3 (da) 2019-01-02
US8617362B2 (en) 2013-12-31
EP1948850A1 (en) 2008-07-30
KR20080100808A (ko) 2008-11-19
EP2049710A1 (en) 2009-04-22
US20090229854A1 (en) 2009-09-17
CN101360851B (zh) 2011-09-21
US20090071837A1 (en) 2009-03-19
EP1948852A1 (en) 2008-07-30
US9441309B2 (en) 2016-09-13
US20140110265A1 (en) 2014-04-24
KR101334506B1 (ko) 2013-12-02
KR101486587B1 (ko) 2015-01-26
US20090229857A1 (en) 2009-09-17
US20120279866A1 (en) 2012-11-08
WO2007058605A1 (en) 2007-05-24
EP1948852A4 (en) 2016-10-12
EP2049710A4 (en) 2012-07-04
JP5249040B2 (ja) 2013-07-31
WO2007058604A1 (en) 2007-05-24
CN101360849B (zh) 2013-05-15
JP2009516388A (ja) 2009-04-16
US20120305390A1 (en) 2012-12-06
EP1948850A4 (en) 2012-07-04
EP1948850B1 (en) 2019-04-17
EP1948852B1 (en) 2018-08-29
US20090205967A1 (en) 2009-08-20
KR20080099233A (ko) 2008-11-12
CN101360850B (zh) 2011-08-31
US20090183992A1 (en) 2009-07-23
US20120267241A1 (en) 2012-10-25
CN101360850A (zh) 2009-02-04
JP2009516081A (ja) 2009-04-16
KR20080100807A (ko) 2008-11-19
DK1948850T3 (da) 2019-07-29
KR101424824B1 (ko) 2014-08-01
US20090218233A1 (en) 2009-09-03
JP2009516080A (ja) 2009-04-16
US20090229856A1 (en) 2009-09-17
WO2007058603A1 (en) 2007-05-24
CN101360849A (zh) 2009-02-04

Similar Documents

Publication Publication Date Title
CN101360851B (zh) 一种主电极及其制备方法
TWI232843B (en) Electrochemical fabrication methods including use of surface treatments to reduce overplating and/or planarization during formation of multi-layer three-dimensional structures
EP2709160B1 (en) Method for metallization of solar cell substrates
CN102171804B (zh) 在衬底上实现选择性区域电镀的方法
JP2013524019A (ja) ミクロスケール構造中でのシード層堆積
CN113764283B (zh) 布线基板的制造方法
KR20220000361A (ko) 배선 기판의 제조 방법
JP3713230B2 (ja) 配線パターン形成方法
CN106476260A (zh) 压花工具及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: REPLISAURUS GROUP

Free format text: FORMER OWNER: REPLISAURUS TECHNOLOGIES AB

Effective date: 20110214

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: KISTA, SWEDEN TO: CHAMPAGNE-AU-MONT-D'OR, FRANCE

TA01 Transfer of patent application right

Effective date of registration: 20110214

Address after: French Jean Pa Neumondol

Applicant after: Replisaurus Technologies AB

Address before: Sweden xisita

Applicant before: Replisaurus Technologies AB

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NVF INVESTMENTS, LTD.

Free format text: FORMER OWNER: NOBLE VENTURE FINANCE II, L.P.

Effective date: 20131224

Owner name: GABRIEL LIPPMANN-PUBLIC RESEARCH CENTER

Free format text: FORMER OWNER: NVF INVESTMENTS, LTD.

Effective date: 20131224

Owner name: NOBLE VENTURE FINANCE II, L.P.

Free format text: FORMER OWNER: REPLISAURUS GROUP

Effective date: 20131224

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20131224

Address after: Luxemburg belvaux

Patentee after: Replisaurus Group S.A.S.

Address before: Jersey Hejian Island

Patentee before: NVF Investments Ltd.

Effective date of registration: 20131224

Address after: Jersey Hejian Island

Patentee after: NVF Investments Ltd.

Address before: Luxemburg Adolf

Patentee before: Nobel venture capital finance second

Effective date of registration: 20131224

Address after: Luxemburg Adolf

Patentee after: Nobel venture capital finance second

Address before: French Jean Pa Neumondol

Patentee before: Replisaurus Technologies AB

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110921

Termination date: 20191120

CF01 Termination of patent right due to non-payment of annual fee