CN100481505C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件具有半导体衬底、在半导体衬底中形成的槽、在槽的内壁上形成的栅极绝缘膜、在槽中形成的栅电极、以及沿着与半导体衬底的衬底表面实质上正交的方向排列的源极/漏极区域和LDD区域。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，并且具体地涉及一种用于制造具有沟槽栅极类型晶体管的半导体器件的方法。
背景技术
近来，由于缩短存储单元阵列中存取晶体管(后文称作存储单元晶体管)的栅极长度的必要性，已经对DRAM(动态随机存储存储器)存储单元进行小型化。然而，当栅极长度缩短时，晶体管中的短沟道效应变得严重起来，并且出现由于亚阈值电流增加而导致晶体管阈值电压(Vt)降低的缺点。当增加衬底中的杂质浓度以最小化Vt的降低时，DRAM中刷新特性的恶化变为严重的缺点，因为结泄漏增加。
已经着重提出所谓的沟槽栅极类型晶体管(也称作凹沟道晶体管)作为克服这些缺点的手段，其中将栅电极嵌入到硅衬底上形成的槽中(见日本待审专利申请No.2005-39270和2004-95962)。使用沟槽栅极类型晶体管，可以在物理上充分地保持有效沟道长度(栅极长度)，并且可以产生最小可工作尺度为90nm或更小的精密DRAM。
图16是示出了传统沟槽栅极类型晶体管的结构示例的示意截面图。在图16所示的存储单元晶体管中，在具有STI(浅沟槽绝缘)或其他元件分隔区域202的硅衬底201中形成槽(栅极沟槽)203，在此栅极沟槽203的内壁上形成栅极氧化膜204，并且在栅极沟槽203内还形成栅电极205。栅电极205由多晶硅膜205a和多晶硅膜205a上形成的硅化物层(或金属膜)205b构成，并且经由栅极氧化膜204在栅电极205两侧形成高杂质浓度N型扩散层(源极/漏极区域)206。
图17是示出了传统沟槽栅极类型晶体管的另一结构示例的示意截面图。图17所示的存储单元晶体管具有LDD(轻掺杂漏极)结构。具体地，在栅电极205从硅衬底201的表面突出的部分的侧面上形成侧壁绝缘膜207，其中栅电极由多晶硅膜205a和在此之上形成的硅化物层(或金属膜)205b构成；在侧壁绝缘膜207之下与栅极氧化膜204相邻的区域中形成低杂质浓度N型扩散层(LDD区域)208；并且在与栅极氧化膜204间隔与侧壁绝缘膜207的厚度相当的距离处形成高杂质浓度N型扩散层(源极/漏极区域)206。
在图16所示的传统存储单元晶体管结构中，存储单元晶体管的栅电极205与高杂质浓度N型扩散层(源极/漏极区域)206之间的绝缘仅由栅极绝缘膜204提供。因此，此结构具有缺点，因为在前述部件彼此接近的部分P1中易于出现击穿电阻的不足。相反，在图17所示的存储单元晶体管结构中，在栅电极205与源极/漏极区域206之间不仅插入了栅极绝缘膜204，还插入了低杂质浓度N型扩散层208。因此减弱了前述部件之间的电场，并且可以克服击穿电阻不足的缺点。然而，即使在采用LDD结构时，如果栅极沟槽203和栅电极205相对于彼此没有对准，如图18所示，则晶体管特性，如阈值电压(Vt)或导通电流的波动严重增加。高杂质浓度N型扩散层206和栅电极205还在栅电极205的一侧P2彼此靠近，导致再次出现击穿电阻不足的缺点。另外，因为低杂质浓度N型扩散层208的长度直接影响存储单元节点的连接电场，未对准存储单元晶体管的存在导致连接电场强度对于一部分比特增加的缺点，并严重危及DRAM的信息保持特性(tREF特性)。
发明内容
开发了本发明以克服上述缺点，并且本发明的目的是提供一种具有沟槽栅极类型晶体管的半导体器件，其不存在栅电极和源极/漏极区域之间的击穿电阻不足的缺点，并且具有令人满意的特性。
本发明的另一目的是提供一种制造具有沟槽栅极类型晶体管的半导体器件的方法，其不存在栅电极和源极/漏极区域之间的击穿电阻不足的缺点，并且具有令人满意的特性。
本发明的上述和其他目的可以通过一种半导体器件来实现，包括：半导体衬底；在半导体衬底中形成的槽；在槽的内壁上形成的栅极绝缘膜；栅电极，具有在槽中的栅极绝缘膜上形成的第一部分以及从半导体衬底的表面突出的第二部分；侧壁绝缘膜，用于覆盖栅电极的第二部分的侧面；外延层，形成在半导体衬底上与侧壁绝缘膜相邻；以及源极/漏极区域，形成在外延层的至少一部分中。
根据本发明，因为在栅电极和源极/漏极区域之间存在侧壁绝缘膜，减弱了栅电极和源极/漏极区域之间的电场，并且最小化击穿电阻不足。因此可以提供高性能的半导体器件。
在本发明的优选方面中，源极/漏极区域的底层包括LDD区域。
在本发明的优选方面中，外延层包括两个杂质扩散层，其包括上层和下层。外延层的上层包括源极/漏极区域，并且外延层的下层包括第一LDD区域。在半导体衬底的表面附近形成与第一LDD区域接触的第二LDD区域。
在本发明的优选方面中，整个外延层包括源极/漏极区域。在半导体衬底的表面附近形成与源极/漏极区域接触的LDD区域。
在本发明进一步优选的方面中，在侧壁绝缘膜之下形成栅极绝缘膜。
本发明的上述和其他目的可以通过一种制造半导体器件的方法来实现，包括如下步骤：在半导体衬底中形成槽；在槽的内壁上形成栅极绝缘膜；形成栅电极，包括在槽中的栅极绝缘膜上形成的第一部分以及从半导体衬底的表面突出的第二部分；形成侧壁绝缘膜，用于覆盖栅电极的第二部分的侧面；在半导体衬底上形成与侧壁绝缘膜相邻的外延层；以及在外延层的至少一部分中形成源极/漏极区域。
在本发明的优选方面中，制造半导体器件的该方法在形成源极/漏极区域的步骤之前还包括在源极/漏极区域的下层中形成LDD区域的步骤。
在本发明的优选方面中，制造半导体器件的该方法在形成源极/漏极区域的步骤之前还包括在外延层的下层中形成第一LDD区域的步骤，其中形成源极/漏极区域的步骤是在外延层的上层中形成源极/漏极区域的步骤。
在本发明的优选方面中，制造半导体器件的该方法在形成外延层的步骤之前还包括在半导体衬底的表面附近形成与第一LDD区域接触的第二LDD区域的步骤。
在本发明的另一优选方面中，形成源极/漏极区域的步骤是在整个外延层中形成源极/漏极区域的步骤。
在本发明的优选方面中，制造半导体器件的该方法在形成外延层的步骤之前还包括在半导体衬底的表面附近形成与源极/漏极区域接触的LDD区域的步骤。
在本发明的优选方面中，形成栅极绝缘膜的步骤包括在侧壁绝缘膜之下形成栅极绝缘膜的步骤。
在本发明的优选方面中，形成槽的步骤包括如下步骤：在半导体衬底上形成保护绝缘膜；在保护绝缘膜中形成预定开口图案；以及使用保护绝缘膜作为掩模，在半导体衬底中形成槽。形成栅电极的步骤还包括如下步骤：利用电极材料填充槽的内部以及开口图案的内部；去除保护绝缘膜上不必要的电极材料部分；以及去除保护绝缘膜。
在本发明的优选方面中，形成栅电极的步骤包括如下步骤：利用多晶硅膜填充槽的内部；以及通过在多晶硅膜的表面上形成难熔金属膜，并且使难熔金属膜与多晶硅膜反应，在多晶硅膜的表面层部分中形成硅化物层。
附图说明
结合附图，参考下面对本发明的详细描述，本发明的上述和其他目的、特征和优点将变得更加清楚，附图中：
图1A至1C是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成栅极沟槽104的工艺)的示意截面图；
图2是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成氧化硅膜105的工艺)的示意截面图；
图3A至3C是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成栅电极109的工艺)的示意截面图；
图4是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成低杂质浓度N型扩散层110a的工艺)的示意截面图；
图5A和5B是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成侧壁绝缘膜111a的工艺)的示意截面图；
图6是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成硅外延层112的工艺)的示意截面图；
图7A和7B是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成低杂质浓度N型扩散层110b和高杂质浓度N型扩散层113的工艺)的示意截面图；
图8是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成各种类型配线和存储单元电容器的工艺)的示意截面图；
图9是示出了其中整个栅电极109未对准的存储单元晶体管的结构的示意截面图；
图10是示出了其中将整个硅外延层112制成高杂质浓度N型扩散层113的存储单元晶体管结构的示意截面图；
图11是示出了其中栅电极未对准的存储单元晶体管的电流特性的曲线图；
图12是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成栅极沟槽104的工艺)的示意截面图；
图13A和13B是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成多晶硅膜106的工艺)的示意截面图；
图14A至14C是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成硅化物层107a、低杂质浓度N型扩散层110和高杂质浓度N型扩散层113的工艺)的示意截面图；
图15A是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成侧壁绝缘膜111a的工艺)的示意截面图；
图15B是示出了根据本发明第一实施例的DRAM制造工艺(具体地，形成硅外延层112的工艺)的示意截面图；
图16是示出了传统沟槽栅极类型晶体管的结构示例的示意截面图；
图17是示出了传统沟槽栅极类型晶体管的另一结构示例的示意截面图；
图18是示出了其中整个栅电极109未对准的传统存储单元晶体管的结构的示意截面图。
具体实施方式
后文，将参考附图详细描述应用于DRAM存储单元晶体管的本发明优选实施例。
图1至8是示出了根据本发明第一实施例的DRAM制造工艺的示意截面图。
在根据本实施例的DRAM制造工艺中，首先在P型硅衬底101上利用STI方法形成深度为大约250至350nm的元件分隔区域102，此后，在硅衬底101的表面上形成保护绝缘膜，如图1A所示。具体地，通过CVD(化学气相沉积)沉积厚度为大约100至200nm的氮化硅膜103。然后，通过光刻，选择性去除要形成栅电极的预定区域中的氮化硅膜103，在氮化硅膜103中形成开口图案103a，如图1B所示。然后，通过使用氮化硅膜103作为掩模对硅衬底101进行干法刻蚀，形成深度为大约100至200nm的槽(栅极沟槽)104，如图1C所示。
如图2所示，在去除氮化硅膜103之后，通过热氧化，在硅衬底101的整个表面(包括栅极沟槽104的内壁)上形成厚度为大约6至8nm的氧化硅膜105。由此产生这样一种状态：在栅极沟槽104的内壁上形成了栅极绝缘膜105a。这里，优选地，在形成栅极绝缘膜105a之前，通过栅极沟槽104内部的沟道掺杂来调节晶体管的阈值电压Vt。
如图3A所示，然后通过CVD向氧化硅膜105的整个表面(包括栅极沟槽104的内部)上沉积掺杂有磷(P)、砷(As)或其他N型杂质的多晶硅膜(掺杂多晶硅膜)106。然后，通过溅射，在多晶硅膜106的表面上沉积由钨(W)(优选地为其中依次沉积了WSi、WN和W的层状膜)、钴(Co)、钛(Ti)或镍(Ni)构成的难熔金属膜107，此外，通过CVD在其表面上沉积氮化硅膜108。通过利用光刻对氮化硅膜108进行图案化，在栅极沟槽104上形成厚度为大约20nm的栅极盖帽绝缘膜108a，如图3B所示。然后，通过利用栅极盖帽绝缘膜108a作为掩模对多晶硅膜106和难熔金属膜107进行图案化，完成由多晶硅膜106和难熔金属膜107构成的栅电极109，如图3C所示。
如图4所示，然后，经由在硅衬底101表面上形成的氧化硅膜105，通过以10到40keV的注入能量向硅衬底101中离子注入约5×1012至1×1014cm-2的磷(P)，或者以10到60keV的注入能量向硅衬底101中离子注入约5×1012至1×1014cm-2的砷(As)，形成充当晶体管的LDD区域的低杂质浓度N型扩散层110a。
然后，在如图5A所示在衬底的整个表面上沉积新的氮化硅膜111之后，回蚀氮化硅膜111，仅在栅电极109和栅极盖帽绝缘膜108a的侧面部分上保留，如图5B所示，并且形成侧壁绝缘膜111a。还通过回蚀去除硅衬底101表面部分上的氧化硅膜105。
然后，在形成了低杂质浓度N型扩散层110a的区域中，与侧壁绝缘膜111a相邻，通过选择性外延生长(SEG)形成硅外延层112，如图6所示。低杂质浓度N型扩散层110a掺杂了磷(P)或砷(As)，但是这些杂质对于外延生长没有特别的效果。这样，硅外延层112堆积在低杂质浓度N型扩散层110a上。硅外延层112的高度优选地为大约50至100nm。在本实施例中，硅外延层112无杂质(非掺杂)生长，但是也可以掺杂有磷(P)、砷(As)或其他杂质来生长。
接下来，通过热氧化，在硅外延层112表面上形成薄的氧化硅膜112a，如图7A所示。然后，经由氧化硅膜112a，通过以10到40keV的注入能量向硅外延层112中离子注入约5×1012至1×1014cm-2的磷(P)，或者以10到60keV的注入能量向硅外延层112中离子注入约5×1012至1×1014cm-2的砷(As)，形成低杂质浓度N型扩散层110b，如图7B所示。另外，在硅外延层112的上层中，通过以10到40keV的注入能量离子注入约5×1013至1×1015cm-2的砷(As)，并且在800℃到1000℃下退火约1分钟，形成高杂质浓度N型扩散层113，充当存储单元晶体管的源极/漏极区域。
对如此形成的高杂质浓度N型扩散层113进行定位，以对准侧壁绝缘膜111a的侧面，并且如此构造，使得侧壁绝缘膜111a提供高杂质浓度扩散层113和栅极绝缘膜105a之间的绝缘。侧壁绝缘膜111a在其宽度方向的厚度为大约20nm，这相对于栅极绝缘膜105a足够了，并且高杂质浓度扩散层113和栅极绝缘膜105a彼此在垂直方向也足够地分隔。因此，击穿电阻不足的风险极低。在硅外延层112一侧的低杂质浓度N型扩散层110b以及在硅衬底101一侧的低杂质浓度N型扩散层110a具有实质上相同的杂质浓度，由此形成LDD区域110，其中低杂质浓度N型扩散层110b是第一LDD区域，并且低杂质浓度扩散层110a是第二LDD区域。具体地，创建了这样一种结构，其中源极/漏极区域113、LDD区域110、以及沟道区域沿纵向(实质上与硅衬底101的衬底表面方向垂直的方向)排列。
这样完成了本实施例的沟槽栅极类型晶体管。
然后，使用DRAM制造中的常用方法来层叠各种类型的配线和存储单元电容器。具体地，通过在存储单元晶体管上形成层间绝缘膜114来完成具有沟槽栅极类型存储单元晶体管的DRAM，并且形成穿过层间绝缘膜114的接触塞115、位线116、存储单元电容器117、A1配线118以及其他部件，如图8所示。
如上所述，因为根据本实施例，形成充当存储单元晶体管的源极/漏极区域的高杂质浓度扩散层113以便对准侧壁绝缘膜111a，并且与栅极绝缘膜105a充分分隔，所以可以防止结泄漏，并且可以制造具有良好特性的凹沟道晶体管。因此，可以通过使用此产品作为DRAM存储单元晶体管来制造高质量和高密度DRAM。
当在图3B所示的、用于对氮化硅膜108进行图案化并形成栅极盖帽绝缘膜108a的步骤中出现栅极盖帽绝缘膜108a相对于栅极沟槽104的未对准时，整个栅电极109将不会对准，如图9所示。然而，即使在这种情形中，如阈值电压(Vt)和导通电流等晶体管特性也不会出现严重波动，这是因为左右两侧的高杂质浓度扩散层113在垂直方向与栅极绝缘膜105a充分分隔。
在上述实施例中，充当存储单元晶体管的源极/漏极区域的高杂质浓度N型扩散层113形成在硅外延层112的上层中，并且硅外延层112的底层是低杂质浓度N型扩散层110b，如图7B所示。然而，可以将整个硅外延层112制成高杂质浓度N型扩散层113，如图10所示。在这种情形中，如图7A所示，在形成薄的氧化硅膜112a之后，以20到50keV的注入能量向硅外延层112中离子注入约5×1013至5×1015cm-2的磷(P)或砷(As)，并且然后将产品在800℃到1000℃下退火约1分钟，由此将整个硅外延层112制成高杂质浓度N型扩散层113。如此形成的高杂质浓度N型扩散层113也对准侧壁绝缘膜111a，并且形成如此结构：其中高杂质浓度扩散层113和栅电极109通过侧壁绝缘膜111a彼此绝缘。
图11是示出了栅电极未对准时存储单元晶体管的电流特性的曲线图(其中栅电极相对于栅极沟槽偏向左侧，如图9所示)。在图11中，在水平轴上画出了栅极-源极电压(VGS)，并且在垂直轴上画出了栅极-源极电流(IGS)。图11中的实线表示根据本实施例的制造方法所制造的存储单元晶体管的电压-电流特性。实线L1表示当栅电极左侧的源极/漏极区域用作源极时栅极和源极之间的电流特性，并且实线R1表示当栅电极右侧的源极/漏极区域用作源极时栅极和源极之间的电流特性。虚线表示图18所示的传统存储单元晶体管的特性。虚线L2表示当栅电极左侧的源极/漏极区域用作源极时栅极和源极之间的电流特性，并且虚线R2表示当栅电极右侧的源极/漏极区域用作源极时栅极和源极之间的电流特性。
从图11可见，在传统存储单元晶体管中，由虚线L2所表示的左侧的源极与栅电极之间的电流特性不是特别差，但是虚线R2所表示的右侧的源极与栅电极之间的电流特性极差。相反，在本实施例的存储单元晶体管中左右两侧的电流特性之间不存在明显差异，并且明显获得了足够的击穿电阻。
接下来将详细描述本发明的另一优选实施例。
图12至15是示出了根据本发明第二实施例的DRAM制造工艺的示意截面图。第二实施例是这样一个示例，其中形成栅电极，相对于栅极沟槽自匹配(自对准)。当以自对准方式形成栅电极时，在槽与栅电极之间不会出现未对准的情况。因此，栅电极两侧的源极/漏极区域可以与栅极氧化膜相距一定距离，并且通过根据图17所示的传统技术形成侧壁绝缘膜和LDD区域，可以防止栅电极与源极/漏极区域之间击穿电阻减小。然而，因为进一步的小型化需要将侧壁绝缘膜尽可能做薄，如此薄的侧壁绝缘膜可能导致不能充分维持击穿电阻。因此，本发明在不会出现未对准的结构中也是有效的。
在本实施例的DRAM制造工艺中，如图1A至1C所示，首先在P型硅衬底101上利用STI方法形成深度为大约250至350nm的元件分隔区域102，此后通过CVD在硅衬底101的表面上沉积厚度为大约100至200nm的氮化硅膜103。然后，通过光刻，选择性地去除要形成栅电极的预定区域中的氮化硅膜103，在氮化硅膜103中形成开口图案103a。然后，通过使用氮化硅膜103作为掩模对硅衬底101进行干法刻蚀，形成深度为大约100至200nm的槽(栅极沟槽)104。上述工艺与第一实施例中相同。
如图12所示，不是去除氮化硅膜103，而是将氮化硅膜103不做修改地用作掩模，通过热氧化在栅极沟槽104的内壁表面上形成厚度为大约6至8nm的栅极绝缘膜105a。优选地，在形成栅极绝缘膜105a之前，通过栅极沟槽104内部的沟道掺杂调节晶体管的阈值电压Vt。
仍然保留氮化硅膜103，通过CVD向硅衬底101的整个表面(包括栅极沟槽104的内部)上沉积掺杂有磷(P)、砷(As)或其他N型杂质的多晶硅膜(掺杂多晶硅膜)106，如图13a所示。如图13B所示，通过CMP(化学机械抛光)对多晶硅膜106抛光，直至露出氮化硅膜103的顶面，并且使多晶硅膜106留在栅极沟槽104中以及氮化硅膜103的开口图案103a中。此时，因为氮化硅膜103用作针对CMP的屏障，可以可靠地仅去除多晶硅膜106中不需要的部分，并且可以保持足够的表面平坦度。
然后，如图14A所示，通过溅射，在衬底的整个表面上沉积由钨(W)、钴(Co)、钛(Ti)或镍(Ni)构成的难熔金属膜107。然后执行退火，并且难熔金属膜107与多晶硅膜106彼此反应，在多晶硅膜106的表面层部分上形成硅化物层107a，如图14B所示。然后，如图14C所示，通过使用硫酸、盐酸等进行湿法刻蚀，去除没有与多晶硅膜106反应的多余难熔金属膜107，并且通过使用磷酸(H3PO4)去除氮化硅膜103。由此，根据上述工艺，形成了由多晶硅膜106和硅化物层107a构成的栅电极109。用来形成栅极沟槽104的氮化硅膜103被毫无修改地用作掩模来形成栅电极，并且当以相对栅极沟槽104自匹配(自对准)的方式形成栅电极109时，可以防止栅电极109的未对准。
然后，在衬底的整个表面上沉积新的氮化硅膜之后，回蚀氮化硅膜，仅在栅电极109的侧面部分中保留氮化硅膜，并且形成侧壁绝缘膜111a，如图15A所示。随后的步骤与第一实施例中相同，其中在硅衬底101中形成充当LDD区域的低杂质浓度扩散层110a；在形成低杂质浓度N型扩散层110a的区域上形成硅外延层112；分别在硅外延层112的下层和上层中形成低杂质浓度N型扩散层110b和高杂质浓度N型扩散层113；并且完成沟槽栅极类型晶体管，如图15B所示。高杂质浓度N型扩散层113于是形成在对准侧壁绝缘膜111a的位置中，并且获得了这样的结构：高杂质浓度扩散层113和栅电极109彼此通过侧壁绝缘膜111a绝缘。侧壁绝缘膜111a在其宽度方向的厚度为大约20nm，这与栅极绝缘膜105a相比足够厚，并且高杂质浓度扩散层113和栅极绝缘膜105a彼此在垂直方向足够分离。因此，击穿电阻不足的风险极低。
如此完成了本实施例的沟槽栅极类型晶体管。
然后，使用DRAM制造中的常用方法来层叠各种类型的配线和存储单元电容器。具体地，通过在存储单元晶体管上形成层间绝缘膜114、穿过层间绝缘膜114的接触塞115、位线116、存储单元电容器117、Al配线118以及其他部件来完成与图8实质上相同的DRAM。
如上所述，因为根据本实施例，形成充当存储单元晶体管的源极/漏极区域的高杂质浓度扩散层113，从而对准侧壁绝缘膜111a，并且与栅极绝缘膜105a足够分离，所以可以防止结泄漏，并且可以制造具有良好特性的凹沟道晶体管。因此，可以通过使用此产品作为DRAM存储单元晶体管来制造高质量和高密度DRAM。
本实施例的另一特征在于，当将用来形成栅极沟槽104的氮化硅膜103毫无修改地用作形成栅电极的掩模时，可以防止栅电极109的未对准，并且以相对栅极沟槽104自匹配(自对准)的方式形成栅电极109。因此，可以抑制由于栅电极的未对准而引起的如阈值电压(Vt)和导通电流等晶体管特性的波动。
上面描述了本发明的几个优选实施例。然而，本发明不局限于上述实施例，并且在不脱离本发明精神的范围之内，可以做出各种修改，并且这种修改自然包括在本发明的范围中。
例如，在上述实施例中，形成硅衬底中的一个区域以及外延层中的低杂质浓度扩散层，以便形成源极/漏极区域。然而，在本发明中不一定需要形成低杂质浓度扩散层。尤其在第二实施例中，不存在栅电极的未对准，因此为了形成源极/漏极区域，在外延层中形成高杂质浓度扩散层就足够了，而不用形成硅衬底中的一个区域以及外延层中的低杂质浓度扩散层。
在上述实施例中，直接在P型硅衬底表面上形成氮化硅膜作为保护绝缘膜。然而，可以在P型硅衬底表面上形成厚度为大约10至20nm的氧化硅膜作为缓冲层，并且可以经由此氧化硅膜形成氮化硅膜。另外，可以使用多晶硅膜或氮化硅膜之外的其他类型材料作为保护绝缘膜。
在上述实施例中，通过STI方法形成元件分隔区域。然后，本发明不限于这种方法，并且当然可以使用LOCOS方法或其他方法。
在上述实施例中，在使多晶硅膜106仅留在栅极沟槽104中时，通过CMP来抛光多晶硅膜106。然而，还可以通过刻蚀来去除多晶硅膜106。
在上述实施例中，栅电极109也具有多层结构，包括多晶硅膜106、氮化硅膜108以及其他层。然而，栅电极109也可以具有单层结构，例如仅由多晶硅膜106构成。
在上述实施例中还描述了本发明应用于使用P型硅衬底的N沟道MOS晶体管时的示例。然而，本发明不限于这种配置，并且也可以应用于P沟道MOS晶体管。还可以按需形成P阱和N阱。另外，在上述实施例中使用DRAM作为半导体器件的示例，但是本发明不限于这种配置，并且可以应用于具有沟槽栅极类型晶体管的任何半导体器件的制造。然而，就实现晶体管存储单元阵列的小型化而言，本发明在DRAM中具有显著效果。

Claims (9)

1.一种半导体器件，包括：
具有上表面的半导体衬底；
在半导体衬底中形成的槽；
在槽的内壁上形成的栅极绝缘膜；
栅电极，具有在槽中的栅极绝缘膜上形成的第一部分以及从第一部分突出到高于半导体衬底的上表面的高度的第二部分；
侧壁绝缘膜，用于覆盖栅电极的第二部分的侧面；
外延层，形成在半导体衬底的上表面上，与侧壁绝缘膜相邻；以及
其中，外延层包括上层和下层，上层包括源极/漏极区域，并且下层包括第一LDD区域。
2.根据权利要求1所述的半导体器件，还包括，在半导体衬底的上表面附近形成的、与第一LDD区域接触的第二LDD区域。
3.根据权利要求1或2所述的半导体器件，其中，在侧壁绝缘膜之下形成栅极绝缘膜。
4.根据权利要求1所述的半导体器件，其中，沿着与半导体衬底的上表面垂直的方向排列所述源极/漏极区域和第一LDD区域。
5.一种制造半导体器件的方法，包括如下步骤：
在具有上表面的半导体衬底中形成槽；
在槽的内壁上形成栅极绝缘膜；
形成栅电极，所述栅电极具有在槽中的栅极绝缘膜上形成的第一部分以及从第一部分突出到高于半导体衬底的上表面的高度的第二部分；
形成侧壁绝缘膜，用于覆盖栅电极的第二部分的侧面；
在半导体衬底的上表面上形成外延层，以便与侧壁绝缘膜相邻；
在外延层的下层处形成第一LDD区域；以及
在外延层的上层处形成源极/漏极区域。
6.根据权利要求5所述的制造半导体器件的方法，在形成外延层的步骤之前，还包括在半导体衬底的上表面附近形成与第一LDD区域接触的第二LDD区域的步骤。
7.根据权利要求5或6所述的制造半导体器件的方法，其中形成栅极绝缘膜的步骤包括在侧壁绝缘膜之下形成栅极绝缘膜的步骤。
8.根据权利要求5或6所述的制造半导体器件的方法，其中形成槽的步骤包括如下步骤：
在半导体衬底的上表面上形成保护绝缘膜；
在保护绝缘膜中形成预定开口图案；以及
使用保护绝缘膜作为掩模，在半导体衬底中形成槽；
形成栅电极的步骤包括如下步骤：
利用电极材料填充槽的内部以及开口图案的内部；
去除保护绝缘膜上不必要的电极材料部分；以及
去除保护绝缘膜。
9.根据权利要求5或6所述的制造半导体器件的方法，其中形成栅电极的步骤包括如下步骤：
利用多晶硅膜填充槽的内部；以及
通过在多晶硅膜的上表面上形成难熔金属膜，并且使难熔金属膜与多晶硅膜反应，在多晶硅膜中形成硅化物层。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791342B1 (ko) * 2006-08-09 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20080042208A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with esd trench capacitor
US20080042222A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with copper metal connections
US7629646B2 (en) * 2006-08-16 2009-12-08 Force Mos Technology Co., Ltd. Trench MOSFET with terraced gate and manufacturing method thereof
KR100823176B1 (ko) 2007-04-27 2008-04-18 삼성전자주식회사 반도체 장치 및 그 형성 방법
US20080296674A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Transistor, integrated circuit and method of forming an integrated circuit
JP2009170857A (ja) * 2007-09-28 2009-07-30 Elpida Memory Inc 半導体装置及びその製造方法
JP5628471B2 (ja) * 2007-12-10 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
KR101535222B1 (ko) 2008-04-17 2015-07-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR101414076B1 (ko) * 2008-09-10 2014-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2010147392A (ja) * 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびその製造方法
KR101576576B1 (ko) * 2009-02-13 2015-12-10 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US20110303293A1 (en) * 2009-03-17 2011-12-15 Sumitomo Chemical Company, Limited Composition and device using same
TWI396259B (zh) * 2009-08-28 2013-05-11 Inotera Memories Inc 動態隨機存取記憶體之凹溝渠通道之自我對準方法
JP2011129566A (ja) 2009-12-15 2011-06-30 Elpida Memory Inc 半導体装置の製造方法
JP2011129771A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及びその製造方法
JP2011129761A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法
KR101662282B1 (ko) * 2010-01-14 2016-10-05 삼성전자주식회사 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
JP5738094B2 (ja) * 2010-09-14 2015-06-17 セイコーインスツル株式会社 半導体装置の製造方法
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
KR20120060029A (ko) * 2010-12-01 2012-06-11 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
JP2012156451A (ja) * 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2012164776A (ja) * 2011-02-04 2012-08-30 Toshiba Corp 不揮発性半導体記憶装置
JP5731858B2 (ja) 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
US20120235228A1 (en) * 2011-03-16 2012-09-20 Nanya Technology Corp. Transistor structure and method for preparing the same
CN102737997A (zh) * 2011-04-07 2012-10-17 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012238642A (ja) 2011-05-10 2012-12-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2012248686A (ja) 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
JP2013058676A (ja) 2011-09-09 2013-03-28 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2013149686A (ja) 2012-01-17 2013-08-01 Elpida Memory Inc 半導体装置
TWI493724B (zh) 2012-03-01 2015-07-21 E Ink Holdings Inc 半導體元件
JP2014022388A (ja) 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
US8987796B2 (en) 2012-08-17 2015-03-24 Ps4 Luxco S.A.R.L. Semiconductor device having semiconductor pillar
KR101920247B1 (ko) * 2012-09-17 2018-11-20 삼성전자 주식회사 반도체 장치 및 그 제조 방법
TW201423869A (zh) * 2012-12-13 2014-06-16 Anpec Electronics Corp 溝渠式電晶體的製作方法
KR20180063947A (ko) 2016-12-02 2018-06-14 삼성전자주식회사 반도체 메모리 소자
JP7282485B2 (ja) * 2018-05-14 2023-05-29 キオクシア株式会社 半導体装置およびその製造方法
TWI823410B (zh) * 2021-06-02 2023-11-21 新加坡商發明與合作實驗室有限公司 在閘極-汲極重疊區之間有增厚閘極介電層的電晶體結構
CN115954383B (zh) * 2023-03-14 2023-06-02 长鑫存储技术有限公司 一种半导体结构及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03219677A (ja) * 1990-01-24 1991-09-27 Fujitsu Ltd 半導体装置
KR940002400B1 (ko) * 1991-05-15 1994-03-24 금성일렉트론 주식회사 리세스 게이트를 갖는 반도체장치의 제조방법
JP3123140B2 (ja) * 1991-09-20 2001-01-09 日本電気株式会社 電界効果トランジスタ
JPH07142712A (ja) * 1993-06-25 1995-06-02 Toshiba Corp 半導体装置
JPH07131007A (ja) * 1993-11-02 1995-05-19 Tadahiro Omi 半導体装置
US5793090A (en) 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
JPH10200106A (ja) * 1997-01-13 1998-07-31 Sony Corp 半導体装置及びその製造方法
US6180978B1 (en) * 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
JP3209731B2 (ja) * 1998-09-10 2001-09-17 松下電器産業株式会社 半導体装置及びその製造方法
TW428231B (en) 1999-01-16 2001-04-01 United Microelectronics Corp Manufacturing method of self-aligned silicide
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US6498062B2 (en) * 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
JP3640945B2 (ja) 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
KR100641495B1 (ko) 2002-12-30 2006-10-31 동부일렉트로닉스 주식회사 반도체 소자 제조방법
KR100499159B1 (ko) * 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
KR100511045B1 (ko) 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US20060094194A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology

Also Published As

Publication number Publication date
TW200644224A (en) 2006-12-16
US7659571B2 (en) 2010-02-09
CN1874003A (zh) 2006-12-06
TWI324386B (en) 2010-05-01
US20060273388A1 (en) 2006-12-07
JP2006339476A (ja) 2006-12-14

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