TWI823410B - 在閘極-汲極重疊區之間有增厚閘極介電層的電晶體結構 - Google Patents

在閘極-汲極重疊區之間有增厚閘極介電層的電晶體結構 Download PDF

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Abstract

一種電晶體結構，此電晶體結構包括閘極導電區、閘極介電區、通道區和汲極區。閘極導電區位於基材的初始表面之下。閘極介電區圍繞閘極導電區。通道區圍繞閘極介電區。汲極區與閘極導電區在水平方向彼此隔離，其中汲極區包括重摻雜區。其中，閘極介電區包括第一介電部分和第二介電部分，第一介電部分位於閘極導電區與重摻雜區之間，第二介電部分位於閘極導電區與通道區之間。其中，第一介電部分的水平厚度大於第二介電部分的水平厚度。

Description

在閘極-汲極重疊區之間有增厚閘極介電層的電晶體 結構
本發明是有關於一種電晶體結構特別是有關於一種藉由增加閘極-汲極重疊區之間的閘極介電層局部厚度來減少閘極誘發汲極漏電(Gate-Induced-Drain-Leakage，GIDL)現象的電晶體結構。
第1圖係繪示應用於傳統埋入式字元線動態隨機存取記憶體單元(buried word line DRAM cell)10的電晶體100的結構剖面圖。如第1圖所繪示，部分或全部的閘極區101位於P型摻雜-基材110的初始表面110a下方。閘極區101包括閘極導電區、設置在閘極導電區上方的介電閘極上蓋(dielectric gate cap)101b和包圍於或圍繞閘極導電區的閘極氧化層105。閘極導電區可以包括金屬材料101a，例如鎢(W)和氮化鈦(TiN)101c，或者多晶矽材料(未繪示)。具有N+型摻雜區102a的端子102(例如汲極區)和具有N+型摻雜區103a的端子103(例如源極區)分 別位於閘極101的左側和右側。端子102和103還可以分別包括輕摻雜汲極區(n_LDD)102b和103b。
當使用NMOS電晶體(電晶體100)來作為動態隨機存取記憶體單元10的存取電晶體時，通過儲存節點(未示出)將端子103耦合至動態隨機存取記憶體單元10的儲存電容器，並且將端子102耦合至動態隨機存取記憶體單元10的位元線BL。此外，連接在端子102和端子103之間的電晶體(例如NMOS電晶體)100的通道區圍繞著閘極氧化層105。
然而，電晶體(電晶體100)在關閉狀態下會產生較高的漏電流，例如每一個動態隨機存取記憶體單元10超過1皮安培(pico-ampere)的漏電流。而這是不可接受的，因為它會導致儲存的電荷資訊快速洩漏，必需在非常短的更新時間(refresh time)內將資訊恢復(restore)-否則將會丟失已儲存的資訊。目前已周知，在關閉狀態下會產生電流洩漏的現象，包括例如閘極誘發汲極漏電(GIDL)。
例如，當施加高電壓以控制具有薄閘極氧化層105的閘極101時，會在閘極-汲極重疊區域引入高電場，且通過藉由電荷的捕捉狀態(trapping states)和熱發射(thermal emission)輔助的能帶間穿隧(band-to-band tunneling)機制產生閘極誘發汲極漏電，可能嚴重影響電晶體100的性能。
為了使每一個元件的關斷電流(OFF current)滿足接近毫微微安培(超低亳安培，femto-ampere)的超低目標水準，則必須將電晶體的某一些關鍵尺寸參數放寬到製程公差所不能接受的範圍。但這 違背了以微縮電晶體尺寸縮小記憶單元尺寸實現有效的摩爾定律(Effective Moore's Law Economy，EME)的微縮理論(scaling theory)。例如，在一個誇張的實施例中，要求在10奈米的技術下，電晶體的閘汲極長度必須超過100奈米，降低關斷電流，以使每一個元件滿足毫微微安培(fA/cell)的要求，而這樣的要求是不切實際的。
因此，有需要提供一種先進的電晶體結構，以解決習知技術所面臨的問題。
本發明的一實施例提供一種電晶體結構，此電晶體結構包括閘極導電區、閘極介電區、通道區和汲極區。閘極導電區位於基材的初始表面之下。閘極介電區圍繞閘極導電區。通道區圍繞閘極介電區。汲極區與閘極導電區在水平方向彼此隔離，其中汲極區包括重摻雜區。其中，閘極介電區包括第一介電部分和第二介電部分，第一介電部分位於閘極導電區與重摻雜區之間，第二介電部分位於閘極導電區與通道區之間。其中，第一介電部分的水平厚度大於第二介電部分的水平厚度。
在本說明書的一些實施例中，汲極區還包括輕摻雜汲極區，閘極介電區還包括位於閘極導電區和輕摻雜汲極區之間的第三介電部分，其中第一介電部分的水平厚度大於第三介電部分的水平厚度。
在本說明書的一些實施例中，閘極導電區的頂面低於汲極區的頂面。
本發明的另一實施例提供一種電晶體結構，此電晶體結構包括閘極導電區、閘極介電區、通道區和汲極區。閘極導電區位於基材的初始表面之下。閘極介電區圍繞閘極導電區。通道區圍繞閘極介電區。汲極區與閘極導電區隔開，其中汲極區包括重摻雜區。其中，重摻雜區面對閘極導電區的矽質側壁表面並未對齊通道區鄰接於閘極介電層的矽質側壁表面。
在本說明書的一些實施例中，閘極導電區與重摻雜區的矽質側壁表面之間的水平距離大於閘極導電區與通道區的矽質側壁表面之間的水平距離。
本發明的再一實施例提供一種電晶體結構的製造方法，此方法包括下述步驟：分別形成汲極區、第一閘極介電區和閘極導電區，其中閘極導電區被第一閘極介電區包圍，一部分的第一閘極介電區位於閘極導電區和汲極區之間。在汲極區和閘極導電區之間形成一個間隙。以及，形成第二閘極介電區以填充閘極導電區和汲極區之間的間隙。其中，第二閘極介電區的水平厚度大於第一閘極介電區的水平厚度。
在本說明書的一些實施例中，上述間隙的形成包括移除位於汲極區和閘極導電區之間的一部分第一閘極介電區。
在本說明書的一些實施例中，汲極區是一種重摻雜區。
在本說明書的一些實施例中，上述間隙的形成包括：移除位於閘極導電區和汲極區之間的一部分第一閘極介電區，以及移除一部分的汲極區。
在本說明書的一些實施例中，汲極區是一種重摻雜區。
本發明旨在增加閘極-汲極重疊區之間的局部閘極介電層的厚度，以有效地降低特定區域的電場，從而在不影響電晶體元件操作性能的情況下實現降低閘極誘發汲極漏電(GIDL)的目的。通過閘極介電層再生方法(gate dielectric re-growth method)，在閘極-汲極重疊的局部區域增加閘極介電層(第二閘極介電區區)的介電材料厚度，有效降低電場，實現減少閘極誘發汲極漏電(GIDL)的目的。閘極介電層可以由純二氧化矽(SiO2)形成，或者由二氧化矽與氮(N)、氫(H)、氟(F)等元素之一或其任意組合所形成，或者由氮化矽/二氧化矽(SiN/SiO2)所形成。閘極介電層也可以藉由化學氣相沉積(CVD)法沉積而成。
結合對汲極區(源極區)的附加等向性矽蝕刻製程，可以進一步增加位於閘極-汲極重疊區之介電層的局部厚度以實現減少閘極誘發汲極漏電(GIDL)的目的。閘極電極(閘極導電區)可以由多晶矽、多晶矽混合矽化物或鎢/氮化鈦(W/TiN)或鎢/氮化鈦/多晶矽(W/TiN/Poly)或多晶矽/鎢/氮化鈦(PolyW/TiN)或其任意組合形成。
1:儲存節點
2:儲存節點
10:埋入式字元線動態隨機存取記憶體單元
20:埋入式字元線動態隨機存取記憶體單元
21:電晶體
22:電晶體
100:電晶體
101:閘極區
101a:金屬材料
101b:介電閘極上蓋
101c:氮化鈦
102:端子
102a:N+型摻雜區
102b:輕摻雜汲極區
103:端子
103a:N+型摻雜區
103b:輕摻雜汲極區
105:閘極氧化層
110:基材
110a:基材的初始表面
201:半導體基材
201a:初始表面
202:淺溝隔離結構
203:墊氧化物層
204:p型阱
205A:汲極區
205B:汲極區
205k:汲極區之底面
205s1:閘極導電區的矽質側表面
205s2:閘極導電區的矽質斜表面
205s3:源極區的矽質側表面
206:源極區
207:第一閘極介電層
208A:閘極導電區
208B:閘極導電區
209:氮化矽硬罩幕層
209a:開口
209b:開口
210A:閘極凹槽
210B:閘極凹槽
210Ao:閘極凹槽的底壁
210As:閘極凹槽的側壁
210Bs:閘極凹槽的側壁
210Bo:閘極凹槽的底壁
211A:通道區
211B:通道區
211P:多晶矽插塞
211s1:通道區的矽質側表面
211s2:通道區的矽質側表面
212A:間隙
212B:間隙
212C:間隙
212D:間隙
213:閘極-汲極重疊區
214:閘極-源極重疊區
215:摻雜區
227:第二閘極介電區
30:埋入式字元線動態隨機存取記憶體單元
31:電晶體
32:電晶體
301:半導體基材
301a:初始表面
302:淺溝隔離結構
303:墊氧化物層
304:p型阱
305A:汲極區
305B:汲極區
305s1:閘極導電區的矽質側表面
305s2:閘極導電區的矽質斜表面
305s3:源極區的矽質側表面
306:源極區
307:第一閘極介電層
308A:閘極導電區
308B:閘極導電區
309:氮化矽硬罩幕層
309a:開口
309b:開口
310A:閘極凹槽
310B:閘極凹槽
310Ao:閘極凹槽的底壁
310As:閘極凹槽的側壁
310Bs:閘極凹槽的側壁
310Bo:閘極凹槽的底壁
311A:通道區
311B:通道區
311P:多晶矽插塞
311s1:通道區的矽質側表面
311s2:通道區的矽質側表面
312A:間隙
312B:間隙
312C:間隙
312D:間隙
313:閘極-汲極重疊區
314:閘極-源極重疊區
315:摻雜區
316:氮化鈦薄膜
317:鎢
318:薄氧化物間隙壁
319A:氮化矽閘極上蓋
319B:氮化矽閘極上蓋
327:第二閘極介電區
BL:位元線
C2A:切線
C2B:切線
C2C:切線
C2D:切線
C2E:切線
C2F:切線
C2G:切線
C2H:切線
C2I:切線
C3A:切線
C3B:切線
C3C:切線
C3D:切線
C3E:切線
C3F:切線
C3G:切線
C3H:切線
C3I:切線
C3J:切線
C3K:切線
T21:水平厚度
T22:水平厚度
T23:水平厚度
T24:水平厚度
T25:水平厚度
T31:水平厚度
T32:水平厚度
T33:水平厚度
T34:水平厚度
T35:水平厚度
P1:第二閘極介電區位於汲極區之底面上方的水平厚度
P2:第一閘極介電區的水平厚度
P3:第二閘極介電區位於汲極區之底面下方的水平厚度
本發明的技術優勢和精神可以通過以下所述內容並配合所附圖式來理解。在閱讀各種附圖和附圖中所示的較佳實施例的詳細描說明之後，本領域中具有通常知識者當能對本說明書之上述及其他方面有更佳的瞭解。
第1圖係繪示應用於傳統埋入式字元線動態隨機存取記憶體單元的電晶體的結構剖面圖。
第2A(1)圖是根據本發明一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元的NMOS電晶體的半導體基材的部分結構的俯視圖。
第2A(2)圖是沿著第2A(1)圖的切線C2A所作的結構剖面圖。
第2B(1)圖係繪示在半導體基材中形成摻雜區之後的局部結構俯視圖。
第2B(2)圖是沿著第2B(1)圖的切線C2B所繪示的結構剖面圖。
第2C(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。
第2C(2)圖是沿著第2C(1)圖的切線C2C所繪示的結構剖面圖。
第2D(1)圖係繪示分別在閘極凹槽中形成通道區之後的局部結構俯視圖。
第2D(2)圖是沿著第2D(1)圖的切線C2D所繪示的結構剖面圖。
第2E(1)圖係繪示在閘極凹槽中形成閘極介電層之後的局部結構俯視圖。
第2E(2)圖是沿著第2E(1)圖的切線C2E所繪示的結構剖面圖。
第2F(1)圖係繪示分別在閘極凹槽中形成閘極導電區之後的局部結構俯視圖。
第2F(2)圖是沿著第2F(1)圖的切線C2F所繪示的結構剖面圖。
第2G(1)圖係繪示移除位於閘極-汲極重疊區中的一部分閘極介電層之後的部分結構俯視圖。
第2G(2)圖是沿著第2G(1)圖的切線C2G所繪示的結構剖面圖。
第2H(1)圖係繪示移除位於閘極-汲極重疊區的一部分半導體基材之後的局部結構俯視圖。
第2H(2)圖是沿著第2H(1)圖的切線C2H所繪示的結構剖面圖。
第2I(1)圖係繪示形成第二閘極介電區之後的局部結構俯視圖。
第2I(2)圖是沿著第2I(1)圖的切線C2I所繪示的結構剖面圖。
第3A(1)圖是根據本發明另一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元的NMOS電晶體的半導體基材的部分結構的俯視圖。
第3A(2)圖是沿著第3A(1)圖的切線C3A所作的結構剖面圖。
第3B(1)圖係繪示在半導體基材中形成摻雜區之後的局部結構俯視圖。
第3B(2)圖是沿著第3B(1)圖的切線C3B所繪示的結構剖面圖。
第3C(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。
第3C(2)圖是沿著第3C(1)圖的切線C3C所繪示的結構剖面圖。
第3D(1)圖係繪示分別在閘極凹槽中形成通道區之後的局部結構俯視圖。
第3D(2)圖是沿著第3D(1)圖的切線C3D所繪示的結構剖面圖。
第3E(1)圖係繪示在閘極凹槽中形成第一閘極介電層之後的局部結構俯視圖。
第3E(2)圖是沿著第3E(1)圖的切線C3E所繪示的結構剖面圖。
第3F(1)圖係繪示分別在閘極凹槽中形成閘極導電區之後的局部結構俯視圖。
第3F(2)圖是沿著第3F(1)圖的切線C3F所繪示的結構剖面圖。
第3G(1)圖係繪示在閘極凹槽側壁上形成薄氧化物間隙壁(thin oxide spacer)之後的局部結構俯視圖。
第3G(2)圖是沿著第3G(1)圖的切線C3G所繪示的結構剖面圖。
第3H(1)圖係繪示在閘極凹槽中分別形成氮化矽閘極上蓋(nitride gate caps)後的局部結構俯視圖。
第3H(2)圖是沿著第3H(1)圖的切線C3H所繪示的結構剖面圖。
第3I(1)圖係繪示移除薄氧化物間隙壁和移除位於閘極-汲極重疊區的一部分半導體基材之後的局部結構俯視圖。
第3I(2)圖是沿著第3I(1)圖的切線C3I所繪示的結構剖面圖。
第3J(1)圖係繪示移除位於閘極-汲極重疊區中的一部分半導體基材之後的局部結構俯視圖。
第3J(2)圖是沿著第3J(1)圖的切線C3J所繪示的結構剖面圖。
第3K(1)圖係繪示形成第二閘極介電區之後的局部結構俯視圖。
第3K(2)圖是沿著第3K(1)圖的切線C3K所繪示的結構剖面圖。
以下所示的實施例提供了一種可降低閘極誘發汲極漏電(GIDL)電流、具有較小的臨界電壓(threshold voltage)變異和較低通道電阻的電晶體結構。以下將以特定實施例參考說明書所述的結構和佈置更具體地描述本案所請發明內容。
需要注意的是，本說明書較佳實施例的提出，目的僅係用以說明和描述本案的發明內容，並非用以精確詳盡無遺的形式揭露或限定本案的發明內容。此外，需要指出的是，本說明書的實施例仍可以使用說明書中未具體描述的其他特徵、元素、步驟和參數來實現。因此，本說明書的描述和附圖僅為例示說明，而非用以限制本發明的範圍。本發明所屬技術領域中具有通常知識者，可以在不脫離本說明書的精神範圍內，提供各種修改和類似的潤飾。另外，本說明書的圖式並未按照比例繪製，且不同實施例中的相同元件可以採用相同的元件標號來表示。
以下實施例係描述形成用於半導體元件的電晶體結構。在本發明的一些實施例中，是採用應用於動態隨機存取記憶體單元的NMOS電晶體(但不以此為限)作為例示；在另一些實施例中，也可以採用PMOS電晶體(未繪示)，其除了具有與NMOS電晶體相反的摻雜電性或形成材料之外，可以具有類似的結構。
實施例1
根據本發明的一個實施例，形成電晶體結構的方法包括以下步驟：
步驟S21：製備具有初始表面的半導體基材；
步驟S22：分別形成源極區、汲極區、第一閘極介電層及閘極導電區，其中閘極導電區被第一閘極介電層包圍，且有一部分的第一閘極介電層設置於閘極-汲極重疊區中。其中，步驟S22包括下述子步驟：
步驟S221：在半導體基材中形成摻雜區；
步驟S222：利用氮化矽硬罩幕層在半導體基材之中形成至少一個閘極凹槽，並將摻雜區劃分為汲極區和源極區；
步驟S223：在閘極凹槽中形成通道區，其中通道區為半導體基材中的一個摻雜層(可選擇或省略)；
步驟S224：在閘極凹槽中形成第一閘極介電層；以及
步驟S225：在閘極凹槽中形成閘極導電區，使其被第一閘極介電層包圍。
步驟S23：擴大形成於閘極-汲極重疊區之中位於汲極區與閘極導電區之間的間隙距離；其中，步驟S23包括下述子步驟：
步驟S231：移除位於閘極-汲極重疊區中的一部分第一閘極介電層；以及
步驟S232：移除一部分汲極區(或閘極導電區)，以擴大位於閘極-汲極重疊區中的汲極與閘極導電區之間的間隙；以及
步驟S24：形成第二閘極介電區以填充閘導電區和汲極區之間被擴大的間隙，其中第二閘極介電區的水平厚度大於第一閘極介電層的水平厚度；並形成氮化矽(SiN)以填充閘極凹槽的剩餘空間。
請參照步驟S21：製備具有初始表面201a的半導體基材201。第2A(1)圖是根據本發明一實施例所繪示，用於形成NMOS電晶體的半導體基材201的部分結構的俯視圖。第2A(2)圖是沿著第2A(1)圖的切線C2A所作的結構剖面圖。
在本實施例中，半導體基材201可以包括矽質層，例如單晶矽層、多晶矽層或非晶矽層。然後如第2A(1)圖和第2A(2)圖所繪示，在半導體基材201中形成至少一個淺溝隔離結構(STI)202，藉以定義出用於形成NMOS電晶體21和22的主動區(active area)；在淺溝隔離結構202和半導體基材201的初始表面201a上方形成墊氧化物層(pad oxide layer)203。墊氧化物層203可以包括矽氧化物、氮氧化矽或其組合。主動區被淺溝隔離結構202所包圍並且位於p型阱204中。
請參照步驟S22：分別形成源極區、汲極區、第一閘極介電層及閘極導電區。其中，閘極導電區被第一閘極介電層包圍，且有一部分的第一閘極介電層設置於閘極-汲極重疊區中。其中，步驟S22包括下述子步驟：
請參照步驟S221：在半導體基材201中形成摻雜區215。第2B(1)圖係繪示在半導體基材201中形成摻雜區215之後的局部結構俯視圖。第2B(2)圖是沿著第2B(1)圖的切線C2B所繪示的結構剖面圖。
在本說明書的一些實施例中，摻雜區215的形成包括進行至少一個離子注入製程，藉以將多種摻質驅至半導體基材201之中。在本實施例中，摻雜區215包括(N+)重摻雜區和輕摻雜汲極區(n_LDD)(未繪示)。
請參照步驟S222：利用氮化矽硬罩幕層209在半導體基材201之中形成至少一個閘極凹槽(例如，閘極凹槽210A和210B)，並將摻雜區215至少劃分出至少一個汲極區(例如，汲極區205A和205B)和至少一個源極區(例如，源極區206)。第2C(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。第2C(2)圖是沿著第2C(1)圖的切線C2C所繪示的結構剖面圖。
在步驟S222中，在墊氧化物層203上形成具有至少一個開口(例如，開口209a和209b)的圖案化氮化矽硬罩幕層209，並且使用圖案化氮化矽硬罩幕層209作為蝕刻罩幕，進行至 少一次的蝕刻製程，藉以移除一部分的墊氧化物層203和一部分的半導體基材201，進而在主動區中定義出穿透摻雜區215的閘極凹槽210A和210B，並定義出分別鄰接於閘極凹槽210A和210B的汲極區205A和205B和源極區206。
在本實施例中，可以執行單一次光阻圖案化(蝕刻)製程來移除一部分的氮化矽硬罩幕層209、一部分的墊氧化物層203和一部分的半導體基材201，藉以在半導體基材201中定義出閘極凹槽210A和210B，並且定義出分別鄰接於閘極凹槽210A和210B的汲極區205A和205B和源極區206。
請參照步驟S223：在閘極凹槽(例如，閘極凹槽210A)中形成通道區(例如，通道區211A)，其中通道區211A為形成於半導體基材201中的一個摻雜層(可選擇或省略)；第2D(1)圖係繪示分別在閘極凹槽210A和210B中分別形成通道區211A和211B之後的局部結構俯視圖。第2D(2)圖是沿著第2D(1)圖的切線C2D所繪示的結構剖面圖。
在本實施例中，通道區211A和211B的形成包括下述步驟：首先，形成p型摻雜的多晶矽插塞211P以填充閘極凹槽210A和210B。然後，進行熱退火製程以驅使最初摻雜在p型摻雜的多晶矽插塞211P中的p型摻質(例如，硼)穿透閘極凹槽210A和210B的底壁210Ao和210Bo以及其側壁210As和210Bs，藉以在半導體基材201內部形成摻雜層(其具有分別設置在閘極凹槽 210A和210B之中的兩個分開部分，並分別用來作為通道區211A和211B)。
在另一實施例中，通道區211A和211B的形成包括：執行選擇性生長製程(例如，選擇性磊晶生長(SEG)製程或原子層沉積(ALD)製程)，藉以分別在閘極凹槽210A和210B的底壁210Ao和210Bo以及其側壁210As和210Bs上形成p型摻雜的多晶矽層或矽-鍺(Si1-xGex)層(未繪示)。其中，每一個通道區211A和211B，都可以是一種從半導體基材201分別往閘極凹槽210A或閘極凹槽210B內部延伸到的沉積層(未繪示)。
請參照步驟S224：在閘極凹槽210A和210B中形成一閘極介電層(也稱為第一閘極介電層)207。第2E(1)圖係繪示在閘極凹槽210A和210B中形成第一閘極介電層207之後的局部結構俯視圖。第2E(2)圖是沿著第2E(1)圖的切線C2E所繪示的結構剖面圖。
在本實施例中，第一閘極介電層207的形成包括下述步驟：首先，通過刻蝕製程移除填充在閘極凹槽210A和210B中的p型摻雜的多晶矽插塞211P。然後，進行熱氧化製程藉以在閘極凹槽210A和210B的底壁210Ao和210Bo以及其側壁210As和210Bs上生長熱閘極介電材料。
在另外一些實施例中，第一閘極介電層207可以是一種通過沉積製程(例如，低壓化學氣相沉積(LPCVD)製程)形成在閘極凹槽210A和210B的底壁210Ao和210Bo以及其側壁 210As和210Bs上的介電層(例如，包括二氧化矽或高介電係數(high k)介電材料)。
請參照步驟S225：在閘極凹槽210A和210B中形成閘極導電區208A和208B，使其被第一閘極介電層207包圍。第2F(1)圖係繪示分別在閘極凹槽210A和210B中形成閘極導電區208A和208B之後的局部結構俯視圖。第2F(2)圖是沿著第2F(1)圖的切線C2F所繪示的結構剖面圖。
在本實施例中，閘極導電區208A和208B的形成包括下述步驟：首先，進行矽沉積製程(例如，低壓化學氣相沉積製程)藉以在第一閘極介電層207上方形成多晶矽、多晶矽與金屬矽化物的混合物(包括鎢/氮化鈦(W/TiN)或鎢/氮化鈦/多晶矽(W/TiN/Poly)或多晶矽/鎢/氮化鈦(Poly/W/TiN)或其任意組合)或非晶矽(a-Si)材料，並填充閘極凹槽210A和210B。接著，進行回蝕製程，以移除位於閘極凹槽210A和210B頂部上方的一部分多晶矽或非晶矽材料，從而分別在閘極凹槽210A和210B之中形成閘極導電區208A和208B。
其中，閘極導電區208A和208B的頂面可以低於基材201的初始表面201a。閘極導電區208A和208B的頂面低於汲極區205A和205B的頂面，但高於汲極區205A和205B的底面。汲極區205A與閘極導電區208A之間存在有一個閘極-汲極重疊區213；汲極區205B與閘極導電區208B之間存在有另一個閘極-汲極重疊區；源極區206與閘極導電區208A之間存在有一個閘極- 源極重疊區214；且源極區206和閘極導電區208B之間還存在有另一個閘極-源極重疊區。
此時，會有一部分的第一閘極介電層207位於閘極導電區208A和汲極區205A之間的重疊區域(或閘極-汲極重疊區)之中；另一部分的第一閘極介電層207位於閘極導電區208A與源極區206的重疊區(或閘極-源極重疊區)之中。
請參照步驟S23：擴大形成於閘極-汲極重疊區之中位於汲極區與閘極導電區之間的間隙距離(gap)；其中，在汲極區與閘極導電區之間形成間隙(space)的方式，包括下述子步驟S231至S232：
請參照步驟S231：移除位於閘極導電區208A與汲極區205A之間的閘極-汲極重疊區213中的一部分第一閘極介電層207。第2G(1)圖係繪示移除位於閘極-汲極重疊區213中的一部分第一閘極介電層207之後的部分結構俯視圖。第2G(2)圖是沿著第2G(1)圖的切線C2G所繪示的結構剖面圖。
在本實施例中，可以使用濕式浸液(wet dip，包括蝕刻劑氫氟酸(H4F))的蝕刻製程來移除設置在閘極-汲極重疊區213(至少包括閘極導電區208A的頂部與汲極區域205A之間的區域)中的一部分第一閘極介電層207，和移除設置在閘極-源極重疊區(至少包括閘極導電區208A的頂部與源極區206之間的區域)中的另一部分第一閘極介電層207。在本說明書的一些實施例中，濕 式蝕刻製程也可以同時移除與閘極凹槽210A和210B相鄰的一部分墊氧化物層203。
藉此，可以將源極區域206和汲極區域205A、205B的側壁暴露於外。同時，可分別在汲極區205A與閘極導電區210A之間、在汲極區205B與閘極導電區210B之間、在源極區206與閘極導電區210B產生多個間隙(例如，間隙212A、212B、212C及212D)。
請參照步驟S232：移除半導體基材201中設置在閘極-汲極重疊區213(和閘極-源極重疊區214)中的一部分汲極區(或閘極導電區210A)，以擴大位於閘極-汲極重疊區213中的間隙212A。第2H(1)圖係繪示移除位於閘極-汲極重疊區213中的一部分半導體基材201之後的局部結構俯視圖。第2H(2)圖是沿著第2H(1)圖的切線C2H所繪示的結構剖面圖。另外，還可以移除位於閘極-汲極重疊區213中的一部分閘極導電區210A，就像移除一部分汲極區205A一樣，以擴大位於閘極-源極重疊區214中的間隙212B。
在本實施例中，使用濕式浸液(例如，硝酸(HNO3)、氫氟酸(HF)和乙酸(CO3COOH))的蝕刻製程來移除設置在半導體基材201中的一部分汲極區(和一部分的源極區)。特別是移除設置在閘極-汲極重疊區213和閘極-源極重疊區214的一部分半導體基材201，以橫向地擴大間隙212A、212B、212C及212D的體積。
詳言之，如第2H(2)圖所繪示，摻雜區215(或剩餘的汲極區205A)面對閘極導電區208A的矽質側表面205s1並未與鄰接於第一閘極介電層207的通道區211A的矽質側表面211s1對齊。閘極導電區208A與剩餘的汲極區205A的矽質側表面205s1之間的水平距離，可以大於閘極導電區208A與通道區211A的側矽表面211s1之間的水平距離。
源極區206和閘極導電區208A之間的間隙212B的水平距離、源極區206和閘極導電區208B之間的間隙212C的水平距離以及汲極區205B和閘極導電區208B之間的間隙212D的水平距離，也可以通過類似的方式橫向地加以擴大或增加。
請參照步驟S24：形成第二閘極介電區227以填充閘導電區208A和汲極區205A之間(被擴大)的間隙212A，其中第二閘極介電區227位於汲極區205A、205B之底面205k上方(例如，沿著底面205k)的水平厚度P1，大於第一閘極介電層207的水平厚度P2(第一閘極介電層207剩餘部分的水平厚度)；第二閘極介電區227位於汲極區205A、205B之底面205k下方的水平厚度P3，也大於第一閘極介電層207的水平厚度P2。第2I(1)圖係繪示形成第二閘極介電區227之後的局部結構俯視圖；第2I(2)圖是沿著第2I(1)圖的切線C2I所繪示的結構剖面圖。
在本實施例中，第二閘極介電區227的形成包括下述步驟：進行熱氧化製程，藉以在間隙212A、212B、212C和212D之中生長熱氧化矽材料作為第二閘極介電區227。此外，在另一些 實施例中，可以採用沉積製程(例如，低壓化學氣象沉積(LPCVD)製程)直接將介電材料(例如，包括二氧化矽或高介電係數介電材料)沉積到間隙212A、212B、212C和212D之中。第二閘極介電區227可以由純的二氧化矽所構成，或者由二氧化矽與氮(N)、氫(H)、氟(F)等元素之一或其任意組合所構成，或者由氮化矽/二氧化矽(SiN/SiO2)所構成。
如第2I(2)圖所繪示，閘極導電區208A與摻雜區215(或剩餘的汲極區205A)面對閘極導電區208A的矽質側表面205s1之間的水平厚度T21，大於閘極導電區208A與通道區211A的矽質側表面211s1之間的水平厚度T22。閘極導電區208A與面對閘極導電區208A的矽質斜表面205s2之間的水平厚度T23，也大於水平厚度T22，且水平厚度T21大於水平厚度T23。此外，閘極導電區208A與源極區206的矽質側表面205s3之間的水平厚度T24，大於閘極導電區208A與通道區211A的矽質側表面211s2之間的水平厚度T25。換言之，通過閘極介電層再生方法在閘極-汲極重疊區213和閘極-源極重疊區214處所形成的第二閘極介電區227，其厚度都比第一閘極介電層207的厚度還厚。
之後，形成氮化矽(SiN)以填充閘極凹槽201A和210B的剩餘空間。在執行一系列後段製程步驟之後，可以完成埋入式字元線動態隨機存取記憶體單元20(包括NMOS電晶體21和22)的製備。其中，NMOS電晶體21和22的汲極區205A、源極區206和汲極區205B可以分別電性連接至埋入式字元線動態隨機存 取記憶體單元20的儲存節點(storage node-1)、位元線BL和儲存節點2(storage node-2)(未於第2I(2)圖中繪示)。
綜上所述，由於通過閘極介電層再生方法在閘極-汲極重疊區213和閘極-源極重疊區214處所生成的第二閘極介電區227的厚度均大於第一閘極介電層207的厚度。因此，可以有效地降低這些區域的局部電場，以實現降低閘極誘發汲極漏電(GIDL)的目的，而不會影響NMOS電晶體21和22元件的操作性能。
實施例2
根據本發明的另一個實施例，形成電晶體結構的方法包括以下步驟：
步驟S31：製備具有初始表面的半導體基材；
步驟S32：分別形成源極區、汲極區、第一閘極介電層及閘極導電區，其中閘極導電區被第一閘極介電層包圍，且有一部分的第一閘極介電層設置於閘極-汲極重疊區中。其中，步驟S32包括下述子步驟：
步驟S321：在半導體基材中形成摻雜區；
步驟S322：利用氮化矽硬罩幕層在半導體基材之中形成至少一個閘極凹槽，並將摻雜區劃分為汲極區和源極區；
步驟S323：在閘極凹槽中形成通道區，其中通道區為半導體基材中的一個摻雜層(可選擇或省略)；
步驟S324：在閘極凹槽中形成第一閘極介電層；以及
步驟S325：在閘極凹槽中形成閘極導電區，使其被第一閘極介電層包圍。
步驟S33：擴大形成於閘極-汲極重疊區之中位於汲極區與閘極導電區之間的間隙距離；其中，步驟S33包括下述子步驟：
步驟S331：在閘極凹槽的側壁上形成薄氧化物間隙壁，並向上延伸超過初始表面；
步驟S332：在閘極凹槽中形成氮化矽閘極上蓋；
步驟S333：移除薄氧化物間隙壁和位於閘極-汲極重疊區中的一部分第一閘極介電層；以及
步驟S334：移除一部分汲極區(或閘極導電區)，以擴大位於閘極-汲極重疊區中的汲極與閘極導電區之間的間隙；以及
步驟S34：形成第二閘極介電區以填充閘導電區和汲極區之間被擴大的間隙，其中第二閘極介電區的水平厚 度大於第一閘極介電層的水平厚度；並形成氮化矽(SiN)以填充閘極凹槽的剩餘空間。
請參照步驟S31：製備具有初始表面301a的半導體基材301。第3A(1)圖是根據本發明一實施例所繪示，用於形成NMOS電晶體的半導體基材301的部分結構的俯視圖。第3A(2)圖是沿著第3A(1)圖的切線C3A所作的結構剖面圖。
在本實施例中，半導體基材301可以包括矽質層，例如多晶矽層或非晶矽層。然後如第3A(1)圖和第3A(2)圖所繪示，在半導體基材301中形成至少一個淺溝隔離結構(STI)302，藉以定義出用於形成NMOS電晶體31和32的主動區；在淺溝隔離結構302和半導體基材301的初始表面301a上方形成墊氧化物層303。墊氧化物層303可以包括矽氧化物、氮氧化矽或其組合。主動區被淺溝隔離結構302所包圍，並且位於p型阱304中。
請參照步驟S32：分別形成源極區、汲極區、第一閘極介電層及閘極導電區，其中閘極導電區被第一閘極介電層包圍，且有一部分的第一閘極介電層設置於閘極-汲極重疊區中。其中，步驟S32包括下述子步驟：
請參照步驟S321：在半導體基材301中形成摻雜區315。第3B(1)圖係繪示在半導體基材301中形成摻雜區315之後的局部結構俯視圖。第3B(2)圖是沿著第3B(1)圖的切線C3B所繪示的結構剖面圖。
在本說明書的一些實施例中，摻雜區315的形成包括進行至少一個離子注入製程，藉以將多種摻質驅至半導體基材301之中。在本實施例中，摻雜區315包括(N+)重摻雜區和輕摻雜汲極區(n_LDD)(未繪示)。
請參照步驟S322：利用氮化矽硬罩幕層309在半導體基材301之中形成至少一個閘極凹槽(例如，閘極凹槽310A和310B)，並將摻雜區315至少劃分出至少一個汲極區(例如，汲極區305A和305B)和至少一個源極區(例如，源極區306)。第3C(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。第3C(2)圖是沿著第3C(1)圖的切線C3C所繪示的結構剖面圖。
在步驟S322中，在墊氧化物層303上方形成具有至少一個開口(例如，開口309a和309b)的圖案化氮化矽硬罩幕層309，並且使用圖案化氮化矽硬罩幕層309作為蝕刻罩幕，進行至少一次的蝕刻製程，藉以移除一部分的墊氧化物層303和一部分的半導體基材301，進而在主動區中定義出穿透摻雜區315的閘極凹槽310A和310B，並定義出分別鄰接於閘極凹槽310A和310B的汲極區305A和305B及源極區306。
在本實施例中，可以執行單一次光阻圖案化(蝕刻)製程來移除一部分的氮化矽硬罩幕層309、一部分的墊氧化物層303和一部分的半導體基材301，藉以在半導體基材301中定義出 閘極凹槽310A和310B，並且定義出分別鄰接於閘極凹槽310A和310B的汲極區305A和305B及源極區306。
請參照步驟S323：在閘極凹槽(例如，閘極凹槽310A)中形成通道區(例如，通道區311A)，其中通道區311A為形成於半導體基材301中的一個摻雜層(可選擇或省略)；第3D(1)圖係繪示分別在閘極凹槽310A和310B中分別形成通道區311A和311B之後的局部結構俯視圖。第3D(2)圖是沿著第3D(1)圖的切線C3D所繪示的結構剖面圖。
在本實施例中，通道區311A和311B的形成包括下述步驟：首先，形成p型摻雜的多晶矽插塞311P以填充閘極凹槽310A和310B。然後，進行熱退火製程以驅使最初摻雜在p型摻雜的多晶矽插塞311P中的p型摻質(例如，硼)穿透閘極凹槽310A和310B的底壁310Ao和310Bo以及其側壁310As和310Bs，藉以在半導體基材301內部形成摻雜層(其具有分別設置在閘極凹槽310A和310B之中的兩個分開部分，並分別用來作為通道區311A和311B)。
在另一實施例中，通道區311A和311B的形成包括：執行選擇性生長製程(例如，選擇性磊晶生長(SEG)製程或原子層沉積(ALD)製程)，藉以分別在閘極凹槽310A和310B的底壁310Ao和310Bo以及其側壁310As和310Bs上形成p型摻雜的多晶矽層或矽-鍺(Si1-xGex)層(未繪示)。其中，每一個通道區311A 和311B，都可以是一種從半導體基材201分別往閘極凹槽310A或閘極凹槽310B內部延伸到的沉積層(未繪示)。
請參照步驟S324：在閘極凹槽310A和310B中形成閘極介電層(也稱為第一閘極介電層)307。第3E(1)圖係繪示在閘極凹槽310A和310B中形成第一閘極介電層307之後的局部結構俯視圖。第3E(2)圖是沿著第3E(1)圖的切線C3E所繪示的結構剖面圖。
在本實施例中，第一閘極介電層307的形成包括下述步驟：首先，通過刻蝕製程移除填充在閘極凹槽310A和310B中的p型摻雜的多晶矽插塞311P。然後，進行熱氧化製程藉以在閘極凹槽310A和310B的底壁310Ao和310Bo以及其側壁310As和310Bs上生長熱閘極介電材料。
在另外一些實施例中，第一閘極介電層307可以是一種通過沉積製程(例如，低壓化學氣相沉積(LPCVD)製程)形成在閘極凹槽310A和310B的底壁310Ao和310Bo以及其側壁310As和310Bs上的介電層(例如，包括二氧化矽或高介電係數介電材料)。
請參照步驟S325：在閘極凹槽310A和310B中形成閘極導電區308A和310B，使其被第一閘極介電層307包圍。第3F(1)圖係繪示分別在閘極凹槽308A和310B中形成閘極導電區308A和310B之後的局部結構俯視圖。第3F(2)圖是沿著第3F(1)圖的切線C3F所繪示的結構剖面圖。
在本實施例中，閘極導電區308A和308B的形成包括下述步驟：首先，藉由沉積製程(例如，原子層沉積(ALD)製程)在閘極凹槽310A和310B中的第一閘極介電層307上形成氮化鈦(TiN)薄膜316。並在閘極凹槽310A和310B的其餘部分填充鎢317。然後，使用氮化矽硬罩幕層309作為停止層，執行一個平坦化製程(例如，化學機械研磨(CMP)製程)，藉以移除設置在氮化矽硬罩幕層309上方的一部分氮化鈦薄膜316和一部分的鎢317。後續，進行回蝕製程以移除設置在閘極凹槽310A和310B的頂部的一部分氮化鈦薄膜316和一部分鎢317，以使剩餘的氮化鈦薄膜316和鎢317的頂部低於半導體基材301的初始表面301a。
藉此，設置在閘極凹槽310A和310B之中、位於半導體基材301的初始表面301a下方並被第一閘極介電層307包圍的剩餘氮化鈦薄膜316和鎢317，可以被分別組合來作為閘極導電區308A和308B。其中，閘極導電區308A和308B的頂面低於半導體基材301的初始表面301a。閘極導電區308A和308B的頂面低於汲極區305A和305B的頂面，但高於汲極區305A和305B的底面。在汲極區305A和閘極導電區308A之間存在有一個閘極-汲極重疊區313；汲極區305B和閘極導電區308B之間存在有另一個閘極-汲極重疊區；源極區306與閘極導電區308A之間存在有一個閘極-源極重疊區314；且在源極區306和閘極導電區308B之間存在有另一個閘極-源極重疊區。
此時，會有一部分的第一閘極介電層307位於閘極導電區308A與汲極區305A的重疊區域(或閘極-汲極重疊區)之中；另一部分的第一閘極介電層307位於閘極導電區308A與源極區306的重疊區(或閘極-源極重疊區)之中。
請參照步驟S33：擴大形成於閘極-汲極重疊區之中位於汲極區與閘極導電區之間的間隙距離；其中，在汲極區與閘極導電區之間形成間隙的方式，包括下述子步驟S331至S334：
請參照步驟S331：在閘極凹槽310A和310B的側壁上形成薄氧化物間隙壁318，並向上延伸超過初始表面301a。第3G(1)圖係繪示在閘極凹槽側壁310A和310B上形成薄氧化物間隙壁318之後的局部結構俯視圖。第3G(2)圖是沿著第3G(1)圖的切線C3G所繪示的結構剖面圖。
在本實施例中，薄氧化物間隙壁318的形成包括下述步驟：首先，進行沉積製程(例如，低壓化學氣相沉積(LPCVD)製程)藉以形成二氧化矽薄膜(未繪示)覆蓋在氮化矽硬罩幕層309、閘極凹槽310A和310B的側壁以及閘極導電區308A和308B的頂部表面上。
隨後，進行回蝕製程，藉以移除設置在氮化矽硬罩幕層309表面和閘極導電區308A和308B頂部上的一部分二氧化矽薄膜，進而形成設置於閘極凹槽310A和310B的側壁上，並暴露出閘極導電區308A與308B之頂部的薄氧化物間隙壁318。其 中，薄氧化物間隙壁318的上表面低於氮化矽硬罩幕層309的上表面，並且向上延伸超出半導體基材301的初始表面301a。
請參照步驟S332：在閘極凹槽(例如，閘極凹槽310A)中形成氮化矽閘極上蓋(例如，氮化矽閘極上蓋319A)。第3H(1)圖係繪示在閘極凹槽310A和310B中分別形成氮化矽閘極上蓋319A和319B後的局部結構俯視圖。第3H(2)圖是沿著第3H(1)圖的切線C3H所繪示的結構剖面圖。
在本實施例中，氮化矽閘極上蓋319A和319B的形成包括下述步驟：首先，進行沉積製程(例如，低壓化學氣相沉積(LPCVD)製程)藉以在氮化矽硬罩幕層309上沉積氮化矽材料並填充閘極凹槽310A和310B；然後進行回蝕製程，以移除一部分氮化矽材料，直到露出薄氧化物間隙壁318。這樣，可以分別在閘極凹槽310A和310B中形成氮化矽閘極上蓋319A和319B。其中，氮化矽閘極上蓋319A和319B係藉由薄氧化物間隙壁318與氮化矽硬罩幕層309彼此隔離。
請參照步驟S333：移除薄氧化物間隙壁318和位於閘極-汲極重疊區313中的一部分第一閘極介電層307。第3I(1)圖係繪示移除薄氧化物間隙壁318和移除位於閘極-汲極重疊區313中的一部分半導體基材307之後的局部結構俯視圖。第3I(2)圖是沿著第3I(1)圖的切線C3I所繪示的結構剖面圖。
在本實施例中，使用濕式浸液(包括H4F)進行蝕刻製程藉以移除薄氧化物間隙壁318和一部分第一閘極介電層307，尤 其是移除位於閘極-汲極重疊區313(包括汲極區305A和閘極導電區308A頂部之間的區域以及汲極區305B和閘極導電區310B頂部之間的區域)中的一部分第一閘極介電層307和設置在閘極-源極重疊區314(至少包括源區306和閘極導電區308A和308B的頂部之間的區域)中的一部分第一閘極介電層307。在本說明書的一些實施例中，此一蝕刻製程也可以同時移除與閘極凹槽310A和310B相鄰的一部分墊氧化物層303。
藉此，可以將源極區306和汲極區305A和305B的側壁暴露於外。同時，分別在汲極區305A與閘極導電區308A之間、在汲極區305B與閘極導電區308B之間、在源極區306與閘極導電區308A之間以及在源極區306與閘極導電區和308B之間形成多個間隙(例如，間隙312A、312B、312C和312D)。
請參照步驟S334：移除半導體基材301中位於閘極-汲極重疊區313(以及閘極-源極重疊區314)中的一部分汲極區305A(或閘極導電區308A)。第3J(1)圖係繪示移除位於閘極-汲極重疊區313中的一部分半導體基材301之後的局部結構俯視圖。第3J(2)圖是沿著第3J(1)圖的切線C3J所繪示的結構剖面圖。另外，就像移除一部分汲極區305A一樣，移除閘極-汲極重疊區314的一部分閘導電區308B，藉以擴大形成於閘極-汲極重疊區314中，位於閘導電區308B和汲極區305A之間的間隙312B。
在本實施例中，使用濕式浸液(例如，硝酸、氫氟酸和乙酸)的蝕刻製程來移除設置在半導體基材301中的一部分汲極 區(和一部分的源極區)。特別是移除設置在閘極-汲極重疊區313和閘極-源極重疊區314中的一部分半導體基材301，以橫向地增大間隙312A、312B、312C及312D的體積。
詳言之，如第3J(2)圖所繪示，摻雜區315(或剩餘的汲極區305A)面對閘極導電區308A的矽質側表面305s1，並未與鄰接於第一閘極介電層307(第一閘極介電區)的通道區311A的矽質側表面311s1對齊。閘極導電區308A與汲極區305A的矽質側表面305s1之間的水平距離，可以大於閘極導電區308A與通道區311A的側矽表面311s1之間的水平距離。
源極區306和閘極導電區308A之間的間隙312B的水平距離、源極區306和閘極導電區308B之間的間隙312C的水平距離以及汲極區305B和閘極導電區308B之間的間隙312D的水平距離，也可以通過類似的方式橫向地加以擴大或增加。
請參照步驟S34：形成第二閘極介電區327以填充閘導電區308A和汲極區305A之間(被擴大)的間隙312A，其中第二閘極介電區327的水平厚度，大於第一閘極介電層307的水平厚度(第一閘極介電層307剩餘部分的水平厚度)。第3K(1)圖係繪示形成第二閘極介電區327之後的局部結構俯視圖；第3K(2)圖是沿著第3K(1)圖的切線C3K所繪示的結構剖面圖。
在本實施例中，第二閘極介電區327的形成包括下述步驟：進行熱氧化製程，藉以在間隙312A、312B、312C和312D 之中生長熱氧化矽材料作為第二閘極介電區327。此外，在另一些實施例中，可以採用沉積製程(例如，低壓化學氣象沉積製程)直接將介電材料(例如，包括二氧化矽或高介電係數介電材料)沉積到間隙312A、312B、312C和312D之中。第二閘極介電區327可以由純的二氧化矽所構成，或者由二氧化矽與氮、氫、氟等元素之一或其任意組合所構成，或者由氮化矽/二氧化矽所構成。
之後，進行氮化矽沉積製程以填充第二閘極介電區327、氮化物層309和氮化矽閘極上蓋319A(和319B)之間的間隙(未繪示)。
如第3K(2)圖所繪示，閘極導電區308A與摻雜區315(或剩餘的汲極區305A)面對閘極導電區308A的矽質側表面305s1之間的水平厚度T31，大於閘極導電區308A與通道區311A的矽質側表面311s1之間的水平厚度T32。閘極導電區308A與面對閘極導電區308A的矽質斜表面305s2之間的水平厚度T23，也大於水平厚度T32，且水平厚度T31大於水平厚度T33。此外，閘極導電區308A與源極區306的矽質側表面305s3之間的水平厚度T34，大於閘極導電區308A與通道區311A的矽質側表面311s2之間的水平厚度T35。
換言之，通過閘極介電層再生方法在閘極-汲極重疊區313和閘極-源極重疊區314處所形成的第二閘極介電區327，其厚度都比第一閘極介電層307的厚度還厚。在本說明書的一些實施例中，第二閘極介電區327的厚度可以比第一閘極介電層307 的厚度大10%至50%。例如，第二閘極介電區327的厚度可以是第一閘極介電層307厚度的120%。
之後，形成氮化矽(SiN)以填充閘極凹槽301A和310B的剩餘空間。在執行一系列後段製程步驟之後，可以完成埋入式字元線動態隨機存取記憶體單元30(包括NMOS電晶體31和32)的製備。其中，NMOS電晶體31和32的汲極區305A、源極區306和汲極區305B可以分別電性連接至埋入式字元線動態隨機存取記憶體單元30的儲存節點1、位元線BL和儲存節點2(未於第3K(2)圖中繪示)。
綜上所述，由於通過閘極介電層再生方法在閘極-汲極重疊區313和閘極-源極重疊區314處所生成的第二閘極介電區327的厚度均大於第一閘極介電層307的厚度。因此，可以有效地降低這些區域的局部電場，以實現降低閘極誘發汲極漏電(GIDL)的目的，而不會影響NMOS電晶體31和32元件的操作性能。
本發明旨在增加閘極-汲極重疊區的局部閘極介電層的厚度，以有效降低特定區域的電場，從而在不影響電晶體元件工作性能的情況下實現降低閘極誘發汲極漏電(GIDL)的目的。藉由閘極介電層再生方法在，在閘極-汲極重疊區增加閘極介電層(第二閘極介電區)的介電材料厚度，有效降低向下電場，實現降低閘極誘發汲極漏電(GIDL)的目的。加閘極介電層可以由純二氧化矽所構成，或者由二氧化矽與氮、氫、氟等元素之一或其 任意組合構成，或者由氮化矽/二氧化矽所構成。閘極介電層也可以通過化學氣相沉積沉積所形成。
結合對汲極區(源極區)的附加各向異性矽蝕刻，可以進一步增加閘極區到汲極區局部化區域的介電層厚度，以實現降低閘極誘發汲極漏電(GIDL)的目的。閘汲電極(閘極導電區)可以由多晶矽、多晶矽混合矽化物或鎢/氮化鈦或鎢/氮化鈦/多晶矽或多晶矽/鎢/氮化鈦或其任意組合形成。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20:埋入式字元線動態隨機存取記憶體單元
21:電晶體
22:電晶體
201:半導體基材
201a:初始表面
202:淺溝隔離結構
203:墊氧化物層
204:p型阱
205A:汲極區
205B:汲極區
205k:汲極區之底面
205s1:閘極導電區的矽質側表面
205s2:閘極導電區的矽質斜表面
205s3:源極區的矽質側表面
206:源極區
207:第一閘極介電層
208A:閘極導電區
208B:閘極導電區
209:氮化矽硬罩幕層
210A:閘極凹槽
210B:閘極凹槽
211A:通道區
211B:通道區
211s1:通道區的矽質側表面
211s2:通道區的矽質側表面
213:閘極-汲極重疊區
214:閘極-源極重疊區
227:第二閘極介電區
T21:水平厚度
T22:水平厚度
T23:水平厚度
T24:水平厚度
T25:水平厚度
P1:第二閘極介電區位於汲極區之底面上方的水平厚度
P2:第一閘極介電區的水平厚度
P3:第二閘極介電區位於汲極區之底面下方的水平厚度

Claims (10)

  1. 一種電晶體結構，包括：一閘極導電區，位於一基材的一初始表面之下；一閘極介電區，圍繞該閘極導電區；一通道區，圍繞該閘極介電區；以及一汲極區，與該閘極導電區在一水平方向彼此隔離，其中該汲極區包括一重摻雜區；其中，該閘極介電區包括一第一介電部分和一第二介電部分，該第一介電部分位於該閘極導電區與該該汲極區之間，該第二介電部分位於該閘極導電區與該通道區之間；其中，該第一介電部分沿著該汲極區之一底面的一水平厚度大於該第二介電部分的一水平厚度。
  2. 如請求項1所述之電晶體結構，其中該汲極區更包括一輕摻雜汲極區，該閘極介電區還包括位於該閘極導電區和該輕摻雜汲極區之間的一第三介電部分，其中該第一介電部分的該水平厚度大於該第三介電部分的一水平厚度。
  3. 如請求項1所述之電晶體結構，其中該閘極導電區的一頂面低於該汲極區的一頂面。
  4. 一種電晶體結構，包括：一閘極導電區，位於一基材的一初始表面之下； 一閘極介電區，包括一第一介電部分和一第二介電部分，並圍繞該閘極導電區；一通道區，圍繞該閘極介電區；以及一汲極區，與該閘極導電區在一水平方向彼此隔離，其中該汲極區包括一重摻雜區；其中，該重摻雜區面對該閘極導電區的一矽質側壁表面並未對齊該通道區鄰接於該閘極介電層的一矽質側壁表面；該第一介電部分位於該閘極導電區與該汲極區之間，該第二介電部分位於該閘極導電區與該通道區之間；其中該第一介電部分沿著該汲極區之一底面的一水平厚度，大於該第二介電部分的一水平厚度。
  5. 如請求項4所述之電晶體結構，其中該閘極導電區與該重摻雜區的該矽質側壁表面之間的一水平距離大於該閘極導電區與該通道區的一矽質側壁表面之間的一水平距離。
  6. 一種電晶體結構的製造方法，包括：分別形成一汲極區、一第一閘極介電區和一閘極導電區，其中該閘極導電區被該第一閘極介電區包圍；一部分的該第一閘極介電區位於該閘極導電區和該汲極區之間；在該汲極區和該閘極導電區之間形成一間隙；以及 形成一第二閘極介電區，以填充該閘極導電區和該汲極區之間的該間隙，其中該第二閘極介電區的一水平厚度大於該第一閘極介電區的一水平厚度。
  7. 如請求項6所述之電晶體結構的製造方法，其中該間隙的形成包括：移除位於該汲極區和該閘極導電區之間的一部分該第一閘極介電區。
  8. 如請求項7所述之電晶體結構的製造方法，其中該汲極區是一重摻雜區。
  9. 如請求項7所述之電晶體結構的製造方法，其中該間隙的形成包括：移除位於該汲極區和該閘極導電區之間的一部分該第一閘極介電區；以及移除一部分該汲極區。
  10. 如請求項6所述之電晶體結構的製造方法，其中該間隙的形成包括：移除位於該汲極區和該閘極導電區之間的一部分該第一閘極介電區；以及移除一部分該閘極導電區。
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US20190164977A1 (en) * 2017-08-31 2019-05-30 United Microelectronics Corp. Buried word line structure and method of making the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200818468A (en) * 2006-09-08 2008-04-16 Qimonda Ag Transistor, memory cell array and method of manufacturing a transistor
US20190164977A1 (en) * 2017-08-31 2019-05-30 United Microelectronics Corp. Buried word line structure and method of making the same

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