TW202422876A - 具有精確幾何形狀的半導體電晶體及其相關的製造方法 - Google Patents

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Abstract

半導體電晶體包含半導體基底、主動區、淺溝槽隔離區、第一導電區、第二導電區和間隔層。該半導體基底具有原始表面。該主動區在該半導體基底的基礎上形成，且該主動區具有鰭式結構。該淺溝槽隔離區圍繞該主動區，以及該半導體電晶體的閘極結構橫跨該鰭式結構。該第一導電區和該第二導電區位於該主動區之內。該間隔層與該閘極結構的側壁接觸且在該鰭式結構之上。該鰭式結構在該間隔層下方的寬度大於該鰭式結構在該閘極結構下方的寬度，該鰭式結構在沿著實質上平行於該原始表面的方向上具有橫向輪廓，且該橫向輪廓包含在該間隔層下方的圓角。

Description

具有精確幾何形狀的半導體電晶體及其相關的製造方法
本發明是有關於一種半導體電晶體及其製造方法，尤指一種具有精確和控制良好的幾何形狀(例如鰭式結構、鰭片寬度、源極/汲極區和/或連接源極/汲極區的金屬插銷的形狀或尺寸)的半導體電晶體，從而減小該半導體電晶體的面積並防止該半導體電晶體的鰭式結構崩塌。
在20奈米(nm)到5奈米的各種製程節點中，應用最廣泛的半導體金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)是所謂的鰭式場效電晶體(FinFET)或三閘極(tride-gate)場效電晶體，其中該鰭式場效電晶體或該三閘極場效電晶體都是三維場效電晶體，且這種三維場效電晶體可有效實現其面積的微型化並提高其性能，而這正可滿足摩爾定律(Moore’s Law)的要求。另外，表1顯示了在不同製造商(例如製造商A和製造商B)的製程技術中的電晶體密度(單位：百萬電晶體/平方毫米(Mtr/mm 2))。例如在16奈米製程節點中，製造商A的電晶體密度(28.88Mtr/mm 2)可和電晶體密度的理想目標(遵守摩爾定律)匹配。然而在製程節點從16nm擴展到3nm的同時，不同製造商在單位面積上電晶體數量的增加根本無法滿足摩爾定律的要求。例如，在7nm和5nm製程節點中，電晶體密度的理想目標分別是150.88MTr/mm 2和295.73MTr/mm 2，但在製造商A和製造商B最先進的製程能力下，每平方毫米的電晶體的實際數量卻遠低於電晶體數量的理想目標。以下爲表1：
不同製造商的電晶體密度(MTr/mm 2)和遵守摩爾定律的電晶體密度(MTr/mm 2)的理想目標
製程節點 製造商A 製造商B 電晶體密度的理想目標
16nm 28.88 28.88
14nm 33.32 37.72
10nm 52.51 51,92 73.93
7nm 91.2 95.08 150.88
5nm 171.3 295.73
4nm 462.08
3nm 292.21 821.48
來源：https//www.anandtech.com/show/16656/ibm-creats-first-2nm-chip 表1
以該鰭式場效電晶體為例，限制該鰭式場效電晶體的面積縮放效果的原因之一是有關該鰭式場效電晶體的鰭式本體(fin body)的間距(pitch, 也就是鰭片寬度(fin width) + 鰭與鰭之間的空間)的縮放。例如請參照圖1，圖1是說明在現有技術中，14nm技術節點的鰭式場效電晶體的橫截面的示意圖，以及如圖1所示，該鰭式場效電晶體的鰭式本體具有奇怪的尖銳形狀：該鰭式本體的頂部面積較小(約2至 3nm)，該鰭式本體的中間的寬度較寬(約5至 8nm)，以及該鰭式本體的底部的寬度更寬(約9.6至 13nm)且與該鰭式場效電晶體的閘極的底部平齊。另外，在兩個相鄰鰭式場效電晶體之間的淺溝槽隔離(Shallow Trench Isolation, STI)的底部的間距(pitch)也很寬，其中該淺溝槽隔離通常爲氧化物材料。因此，如圖1所示，該鰭式場效電晶體的鰭式結構的垂直輪廓從較小的頂部區逐漸變化到該淺溝槽隔離的非常寬的底部。另外，根據不同的製造商/工廠能力，該淺溝槽隔離(Shallow Trench Isolation, STI)的底部的間距(pitch)可以達到約48nm，約爲3.5 F，其中 F 代表各製造商宣布的製程節點的最小特徵尺寸。因此，現有技術顯露了一些缺點：
(1)       影響該鰭式場效電晶體性能和品質的最重要參數無疑是該鰭式本體的寬度，但正如圖1所示，該鰭式本體的寬度的變化很大難以精確控制；
(2)       如圖1所示，該鰭式本體的“山丘”的形狀很難保持一致，也很難將其變化降至最低；
(3)       由於該鰭式本體的“山丘”，導致在兩個相鄰鰭式場效電晶體之間的淺溝槽隔離的寬度和深度都很難最佳化；
(4)       因爲該淺溝槽隔離的底部的間距(pitch)至少大於3F至5F，所以不利於該鰭式場效電晶體的面積的縮放；
(5)       該鰭式場效電晶體的性能和漏電的關鍵參數受該鰭式本體的“山丘”的形狀和尺寸影響，所以很難將該鰭式場效電晶體的性能和漏電的變化最小化；及
(6)              因為該鰭式場效電晶體的尺寸縮小使得該鰭式本體變得越來越窄，所以該鰭式本體變得很容易彎曲或崩塌；或由於必須在更大和更複雜的晶圓上製造越來越多的鰭式場效電晶體，所以這種鰭式本體的“山丘”的數量正在顯著增加。
然而現有技術並沒有很好的技術來解決上述問題，所以如何解決上述問題以符合摩爾定律中的單位面積上數量更多的電晶體以及每一電晶體的成本更低的要求已經成為一個挑戰。
本發明的一實施例提供一種半導體電晶體。該半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區(shallow trench isolation region)、一第一導電區、一第二導電區和一間隔層。該半導體基底具有一原始表面(original surface)。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區，以及該半導體電晶體的閘極結構橫跨該鰭式結構。該第一導電區和該第二導電區位於該主動區之內。該間隔層與該閘極結構的側壁接觸且在該鰭式結構之上。該鰭式結構在該間隔層下方的寬度大於該鰭式結構在該閘極結構下方的寬度，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向輪廓(lateral profile)，以及該鰭式結構的橫向輪廓包含在該間隔層下方的一圓角(rounded corner)。
在本發明的一實施例中，該第一導電區受到該淺溝槽隔離區的限制，且該第一導電區的寬度大於該鰭式結構在該閘極結構下方的寬度。
在本發明的一實施例中，該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直輪廓(perpendicular profile)，以及該垂直輪廓包含在該鰭式本體和該鰭式基底之間的階梯狀變化(step-like transition)或非漸進式變化(non-gradual transition)。
在本發明的一實施例中，該鰭式結構的橫向輪廓在該閘極結構下方的該鰭式結構與該圓角之間還提供另一階梯狀變化或另一非漸進式變化。
在本發明的一實施例中，該第一導電區與該鰭式結構的第一端接觸，該第二導電區與該鰭式結構的第二端接觸，且該第一導電區和該第二導電區獨立於鰭式結構。
在本發明的一實施例中，在該淺溝槽隔離區上方的閘極結構的底部低於該第一導電區的底部和/或該第二導電區的底部。
在本發明的一實施例中，該第一導電區或該第二導電區的至少兩邊與一含金屬區(metal-containing region)接觸。
本發明的另一實施例提供一種半導體電晶體。該半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區(shallow trench isolation region)、一閘極結構、一第一導電區、一第二導電區、一溝槽和一內部間隔層。該半導體基底具有一原始表面。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區。該閘極結構橫跨該鰭式結構並覆蓋該淺溝槽隔離區的第一部分。該第一導電區和該第二導電區位於該主動區之內。該溝槽沿著該閘極結構的縱向方向。該內部間隔層填充並接觸該閘極結構的一側壁，其中該內部間隔層的寬度受到該溝槽的限制。該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式本體被該閘極結構覆蓋，以及該內部間隔層至少覆蓋該鰭式本體的側壁。
在本發明的一實施例中，該內部間隔層還覆蓋該鰭式基底的部分側壁。
在本發明的一實施例中，該內部間隔層是一複合間隔層，該複合間隔層包含一氧化物子間隔層和一碳矽化物(SiCOH)子間隔層，且該碳矽化物(SiCOH)子間隔層圍繞該氧化物子間隔層的側壁和頂部。
在本發明的一實施例中，該第一導電區或該第二導電區的至少兩邊與一含金屬區接觸。
在本發明的一實施例中，該淺溝槽隔離區被該閘極結構覆蓋的第一部分的頂部低於該淺溝槽隔離區未被該閘極結構覆蓋的其他部分的頂部。
在本發明的一實施例中，該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直輪廓，以及該垂直輪廓提供一第一階梯狀變化或一第一非漸進式變化。
在本發明的一實施例中，該第一階梯狀變化或該第一非漸進式變化介於該鰭式本體和該鰭式基底之間。
在本發明的一實施例中，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向輪廓，以及該橫向輪廓提供一第二階梯狀變化或一第二非漸進式變化。
在本發明的一實施例中，該第二階梯狀變化或該第二非漸進式變化介於該閘極結構與該第一導電區之間。
在本發明的一實施例中，該鰭式結構的橫向輪廓還提供介於該閘極結構與該第二導電區之間的第三階梯狀變化或第三非漸進式變化。
在本發明的一實施例中，該第一導電區和/或該第二導電區受到該淺溝槽隔離區的限制。
在本發明的一實施例中，位於該淺溝槽隔離區的第一部分上方的該閘極結構的底部低於該第一導電區的底部和/或該第二導電區的底部。
在本發明的一實施例中，該第一導電區和該第二導電區獨立於該鰭式結構且不在該淺溝槽隔離區之上。
本發明的另一實施例提供一種半導體電晶體。該半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區、一閘極結構、一第一導電區、一第二導電區和一內部間隔層。該半導體基底具有一原始表面。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區。該閘極結構橫跨該鰭式結構並覆蓋該淺溝槽隔離區的第一部分。該第一導電區和該第二導電區位於該主動區之內。該內部間隔層接觸該閘極結構的一側壁。該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式本體被該閘極結構覆蓋，以及該內部間隔層至少覆蓋該鰭式本體的側壁。該該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直輪廓，且該垂直輪廓提供一第一階梯狀變化或一第一非漸進式變化。
在本發明的一實施例中，該內部間隔層還覆蓋該鰭式基底的部分側壁。
在本發明的一實施例中，該內部間隔層是一複合間隔層，該複合間隔層包含一氧化物子間隔層和一碳矽化物(SiCOH)子間隔層，且該碳矽化物(SiCOH)子間隔層圍繞該氧化物子間隔層的側壁和頂部。
在本發明的一實施例中，該第一導電區或該第二導電區的至少兩邊與一含金屬區接觸。
在本發明的一實施例中，該淺溝槽隔離區被該閘極結構覆蓋的第一部分的頂部低於該淺溝槽隔離區未被該閘極結構覆蓋的其他部分的頂部。
在本發明的一實施例中，該第一階梯狀變化或該第一非漸進式變化介於該鰭式本體和該鰭式基底之間。
在本發明的一實施例中，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向輪廓，其中該橫向輪廓提供一第二階梯狀變化或一第二非漸進式變化。
在本發明的一實施例中，該第一導電區和/或該第二導電區受到該淺溝槽隔離區限制。
在本發明的一實施例中，位於該淺溝槽隔離區的第一部分上方的該閘極結構的底部低於該第一導電區的底部和/或該第二導電區的底部。
在本發明的一實施例中，該第一導電區和該第二導電區獨立於該鰭式結構且不在該淺溝槽隔離區之上。
本發明的另一實施例提供一種半導體電晶體的製造方法。該製造方法包含在一半導體基底的基礎上，形成一鰭式結構，其中該鰭式結構包含一鰭式本體和一鰭式基底；在該鰭式結構上方形成一閘極結構；在該鰭式結構上方形成一閘極間隔層；及控制該鰭式本體在該閘極結構中的寬度以使該鰭式本體在該閘極結構中和該閘極間隔層外的寬度窄於該鰭式本體在該閘極間隔層下方的寬度，其中該鰭式結構在沿著實質上平行於該半導體基底的原始表面的方向上具有一橫向輪廓，以及該鰭式結構的橫向輪廓包含在該閘極間隔層下方的一圓角。
在本發明的一實施例中，形成該鰭式結構的步驟包含通過一襯墊覆蓋層定義該鰭式結構；在該襯墊覆蓋層的基礎上，利用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式本體；形成一側壁間隔層(side spacer layer)以覆蓋該鰭式本體的側壁；及在該襯墊覆蓋層和該側壁間隔層的基礎上，利用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式基底。
在本發明的一實施例中，形成該閘極結構的步驟包含形成一淺溝槽隔離區以圍繞該鰭式結構，其中該淺溝槽隔離區的頂部高於該半導體基底的原始表面；通過一圖案化光阻(patterned photo-resistance)來定義該閘極結構；及向下蝕刻在該閘極結構中該淺溝槽隔離區的部分和該襯墊覆蓋層的部分。
在本發明的一實施例中，在該鰭式結構上方形成該閘極間隔層的步驟包含形成覆蓋該閘極結構的側壁的一多晶矽間隔層；形成一氮化鈦層和一鎢材料以填充該閘極結構的其餘部分；移除該多晶矽間隔層以在該閘極結構中形成溝槽；向下蝕刻該溝槽內的淺溝槽隔離區；形成該閘極間隔層以填充該溝槽；及移除該氮化鈦層和該鎢材料。
在本發明的一實施例中，控制該鰭式本體在該閘極結構中的寬度的步驟包含向下蝕刻在該閘極結構中的淺溝槽隔離區；移除在該閘極結構內的側壁間隔層以露出鰭式本體的側壁；及橫向蝕刻該鰭式本體以使該鰭式本體在該閘極結構中和該閘極間隔層外的寬度窄於該鰭式本體在該閘極間隔層下方的寬度。
在本發明的一實施例中，該製造方法另包含移除在該閘極結構內的襯墊覆蓋層以露出該鰭式本體的頂部；在該鰭式本體的頂部和側壁上形成一等效氧化物厚度(Equivalent oxide Thickness, EOT)間隔層；形成該閘極結構以覆蓋該鰭式本體的頂部和側壁以及該鰭式基底的側壁；其中該閘極結構包含閘極介電層和一閘極導電層，且該閘極導電層覆蓋該定義的閘極結構內的鰭式本體、鰭式基底和淺溝槽隔離區。
在本發明的一實施例中，該製造方法另包含移除該定義的閘極結構外的襯墊覆蓋層以露出該半導體基底的原始表面的第一部分；在該原始表面的第一部分的基礎上，蝕刻該半導體基底以形成一第一溝槽；及在該第一溝槽的基礎上，形成一第一導電結構。
在本發明的一實施例中，形成該第一導電結構的步驟包含在該第一溝槽的表面的基礎上，形成一覆蓋氧化層；蝕刻該覆蓋氧化層的部分以形成該半導體基底的暴露側壁；在該半導體基底的暴露側壁的基礎上，形成一摻雜半導體結構，其中該摻雜半導體結構被該淺溝槽隔離區限制；及形成一金屬結構以填充該第一溝槽並接觸該摻雜半導體結構。
在本發明的一實施例中，該摻雜半導體結構包含一輕摻雜半導體區和一重摻雜半導體區。
本發明公開了一種新的製造方法及其發明原理改善或消除上述問題以實現新的三維場效電晶體(例如，鰭式場效電晶體(FinFET)或三閘極(tride-gate)場效電晶體)的結構，其中該三維場效電晶體具有更小的鰭片間距(fin pitch)和更精確的鰭片寬度(fin width)，從而減小該三維場效電晶體的平面面積以致於更接近摩爾定律中單位面積上數量更多的電晶體以及每一電晶體成本更低的要求。該新的鰭式場效電晶體(FinFET)或三閘極(tride-gate)場效電晶體被命名為：矩形體鰭式場效電晶體(RB-FinFET)或矩形體三閘極場效電晶體(RB- tride-gate FET)，其可以通過圖2A所述的製造方法來實現。該製造方法的詳細步驟如下：
步驟10：     開始；
步驟20：     在一半導體基底的基礎上，形成具有一鰭式本體(fin body)和一鰭式基底(fin base)的鰭式結構；
步驟30：     在該鰭式結構之上定義一閘極區；
步驟40：     在該閘極區中薄型化該鰭式結構；
步驟50：     在該閘極區形成一閘極結構；
步驟60：     形成一源極區和一汲極區；
步驟70：     結束。
請參考圖2B、圖3和圖4。步驟20可包含：
步驟102：   通過一覆蓋層(如圖3所示的具有一襯墊氧化層204和一襯墊氮化層206的複合層)定義一主動區；
步驟104：   在該覆蓋層的基礎上，使用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式結構的鰭式本體(圖3)；
步驟106：   形成一間隔層(例如具有一氧化間隔層-1 208和一氮化間隔層-1 210的複合層)以覆蓋該鰭式本體的側壁(圖3)；
步驟108：   在該覆蓋層和該間隔層的基礎上，使用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式結構的鰭式基底(圖4)。
然後請參考圖2C、圖5、圖6、圖7、圖8，圖9，圖10。步驟30可包含：
步驟110：   形成一淺溝槽隔離(shallow trench isolation, STI)區212以圍繞該鰭式結構(圖5)；
步驟112：   通過包含一氧化層-2 602和一光阻層604的圖案化光阻(patterned photo-resistance)來定義橫跨該主動區和淺溝槽隔離區212的一閘極區(圖6)；
步驟114：   移除光阻層604，形成一間隔層702，以及在該閘極區內沉積一氮化鈦層704和一厚的鎢層706(圖7)；
步驟116：   移除間隔層702以形成一溝槽802並向下蝕刻溝槽802內的淺溝槽隔離區212，以及移除氧化層-2 602(圖8)。
步驟118：   移除溝槽802中較薄的襯墊氮化層，沉積一薄的碳矽化物(SiCOH)層902，沉積一薄的氧化層904，然後使用化學機械研磨(chemical mechanical polishing, CMP)技術拋光碳矽化物(SiCOH)層902、氧化層904、淺溝槽隔離區212以及氮化鈦層704/鎢層706(圖9)；
步驟120：   向下蝕刻氧化層904(或複合深側壁間隔層(也就是碳矽化物層902和氧化層904))的頂部，沉積一碳矽化物層1202，然後使用化學機械研磨(chemical mechanical polishing, CMP)技術拋光碳矽化物層1202，然後移除氮化鈦層704/鎢層706 (圖10)。
接著請參考圖2D、圖11、圖12，步驟40可包含：
步驟122：   向下蝕刻該閘極區內的淺溝槽隔離區212，蝕刻掉該閘極區內的氧化間隔層-1 208/氮化間隔層-1 210以露出該鰭式本體的側壁，以及橫向蝕刻該鰭式本體到一目標寬度(圖11)；
步驟124：   各向同性蝕刻內應力深間隔層(Inner Stress Deep Spacer)中的碳矽化物層902的部分，並移除該閘極區內較薄的襯墊氮化層和襯墊氧化層204(圖12)。
接著請參考圖2E和圖13，步驟50可包含：
步驟126：   在該閘極區內的該較薄的鰭式本體上方形成一閘極介電層1302(圖13)；
步驟128：   在閘極介電層1302上方形成一閘極導電層1304(圖13)；
步驟130：   在閘極導電層1304上方形成一閘極覆蓋層1306(圖13)。
最後請參考圖2F、圖14、圖15、圖16、圖17，步驟60可包含：
步驟132：   移除該閘極結構外部的覆蓋層(圖14)；
步驟134：   在p型井202的原始矽表面OSS的暴露部分的基礎上，蝕刻該半導體基板以形成兩個溝槽1502(圖15)；
步驟136：   以熱生成方式長出一氧化物-3層1504(圖15)；
步驟138：   形成一氮化層1602(圖16)；
步驟140：   蝕刻掉氧化物-3層1504的部分(圖16)；
步驟142：   形成n型輕摻雜汲極(lightly doped drain, LDD)1702，形成n+摻雜源極區1704和n+摻雜汲極區1706，並在溝槽1502中形成包括一氮化鈦層1708和一鎢插銷1710的金屬接觸(圖17)。
前述製造方法的詳細說明如下：從良好設計的一摻雜p型井202開始，其中p型井202是設置在一p型基底200中(但在本發明的另一實施例中，是從p型基底200開始，而不是由p型井202開始)。另外，本發明的一實施例中，p型基底200的摻雜濃度接近5x10^15摻雜物/cm^3，以及施加於p型基底200的電壓(通常是一地電位，即0V)可被提供給該鰭式結構電晶體的鰭式本體的大部分區域。
在步驟102中，如圖3(a)所示，在原始矽表面OSS上熱生長襯墊氧化層204，然後沉積襯墊氮化層206在襯墊氧化層204之上。然後利用一光刻技術(photolithographic technique)定義該主動區，其中該鰭式結構電晶體的鰭式本體將形成在該主動區中。
在步驟104中，如圖3(a)所示，在襯墊氮化層206的基礎上，該第一蝕刻製程包含利用各向異性蝕刻技術(anisotropic etching technique)將襯墊氮化層206和襯墊氧化層204從該主動區中移除以及然後利用該各向異性蝕刻技術(例如反應離子蝕刻(Reactive Ion Etching, RIE))移除或挖掘矽以在p型井202中形成深度約爲50nm的溝槽。在本發明的一實施例中，在F=5nm的製程節點中，襯墊氮化層206在該主動區上沿Y方向的寬度約爲9nm以及兩個主動區之間的空間爲9nm，導致間距(pitch, 也就是鰭片寬度+鰭與鰭之間的空間)爲18nm=3.6F。而在本發明的另一實施例中，在 F=12nm的製程節點中，襯墊氮化層206沿Y方向的寬度可以是12nm，兩個主動區之間的空間是10nm，導致該間距爲24nm =2F。另外，列出上述尺寸僅是用於說明本發明，也就是本發明並不受限於上述尺寸。
然後，在步驟106中，如圖3(a)所示，沿著曝露的矽側壁進行熱氧化以在該鰭式本體外垂直地形成薄的氧化間隔層-1 208，並在氧化間隔層-1 208外垂直地形成氮化間隔層-1 210，其中氧化間隔層-1 208和氮化間隔層-1 210可以保護該鰭式本體的結構。值得注意的是在本發明的一實施例中，氧化間隔層-1 208非常薄，所以幾乎不會影響該鰭片寬度(fin width)。另外，圖3(b)是對應圖3(a)的俯視圖，其中圖3(a)是沿著圖3(b)所示的X方向的切割綫的橫截面圖以及圖3(c)是沿著圖3(b)所示的Y方向的切割綫的橫截面圖。
然後，在步驟108中，如圖4(a)所示，在作爲光罩的襯墊氮化層206和氮化間隔層-1 210的基礎上，利用該各向異性蝕刻技術(也就是該第二蝕刻製程)再次移除p型井202的矽(例如100nm深度的矽)以形成更深的溝槽，如此，從原始矽表面OSS的頂部算起，該更深的溝槽的深度約爲150~200nm。另外，圖4(b)是對應圖4(a)的俯視圖，其中圖4(a)是沿著圖4(b)所示的X方向的切割綫的橫截面圖以及圖4(c)是沿著圖4(b)所示的Y方向的切割綫的橫截面圖。如圖4(c)所示，由於氧化間隔層-1 208和氮化間隔層-1 210的存在，該鰭式結構的垂直剖面(沿著實質上垂直於原始矽表面OSS的方向(Z軸))在該第一蝕刻製程所形成的該鰭式結構的部分和該第二蝕刻製程所形成的該鰭式結構的另一部分之間具有階梯狀變化(階梯狀變化)。另外，在本發明的另一實施例中，有可能的是在該第一蝕刻製程所形成的該鰭式結構的部分和該第二蝕刻製程所形成的該鰭式結構的另一部分之間具有非漸進式變化(非漸進式變化)。
在步驟110中，如圖5(a)所示，沉積一層厚度足以填滿該更深的溝槽的氧化層。接著使用化學機械研磨(chemical mechanical polishing, CMP)技術移除襯墊氮化層206表面上額外沉積的氧化層以形成淺溝槽隔離(shallow trench isolation, STI)區212，其中淺溝槽隔離區212也稱為淺溝槽隔離區-1(STI region-1)或簡稱淺溝槽隔離-1(STI-1)，以及淺溝槽隔離區212的頂部高於原始矽表面OSS和襯墊氮化層206的頂部平齊。另外，圖5(b)是對應圖5(a)的俯視圖，其中圖5(a)是沿著圖5(b)所示的X方向的切割綫的橫截面圖以及圖5(c)是沿著圖5(b)所示的Y方向的切割綫的橫截面圖。
因此，通過氧化間隔層-1 208、氮化間隔層-1 210和淺溝槽隔離區212，由圖4(c)所示的該第一蝕刻製程和該第二蝕刻製程形成的該鰭式結構得到了很好的保護。在傳統的鰭式場效電晶體中，因為鰭式結構僅由一個蝕刻製程形成，該鰭式結構的鰭式本體具有漸進式變化的尖銳形狀的垂直輪廓(其中具有漸進式變化的尖銳形狀的垂直輪廓可參照圖1所示的鰭式本體)，所以該鰭式本體的寬度難以控制，以及該鰭式本體很容易崩塌。然而根據本發明的多個蝕刻製程(也就是該第一蝕刻製程和該第二蝕刻製程)和保護製程，本發明可以防止該鰭式結構在蝕刻製程中崩塌，以及該鰭式結構的形狀可以是矩形或其他更理想的形狀，特別是該鰭式結構通過該第一蝕刻製程所形成的部分。
下面將介紹如何形成具有窄的鰭式本體的矩形體(rectangular body, RB)結構。在步驟112中，如圖6(a)所示，沉積氧化層-2 602，然後利用光刻技術定義出未被光阻層604保護的閘極區。然後利用光阻層604作為保護光罩蝕刻掉在該閘極區內的氧化層-2 602，以及將在該閘極區內的襯墊氮化物206薄型化(稱為較薄的襯墊氮化層)。另外，在該閘極區內的淺溝槽隔離區212也被蝕刻直到在該閘極區內的被蝕刻的淺溝槽隔離區212的底部的深度至該較薄的襯墊氮化層的頂部的深度(其中被蝕刻的淺溝槽隔離區212被命名為較薄的淺溝槽隔離區-1)。另外，圖6(b)是對應圖6(a)的俯視圖，其中圖6(a)是沿著圖6(b)所示的X方向的切割綫的橫截面圖以及圖6(c)是沿著圖6(b)所示的Y方向的切割綫的橫截面圖。
然後在步驟114中，如圖7(a)所示，移除光阻層604。由於襯墊氮化層206/淺溝槽隔離區212的原始高度與較薄的襯墊氮化層和較薄的淺溝槽隔離區-1之間存在高度差，所以可在襯墊氮化層206的兩邊形成間隔層702(例如厚度為7~8nm的本質非晶矽(或多晶矽)間隔層)，也就是在該閘極區內沉積一薄層本質非晶矽，然後利用該各向異性蝕刻技術蝕刻該本質非晶矽，從而形成間隔層702)。然後在該較薄的襯墊氮化層的頂部沉積足夠厚的氮化鈦層704和鎢(W)層706，然後使用該化學機械研磨技術拋光氮化鈦層704和鎢層706直到露出間隔層702。另外，圖7(b)是對應圖7(a)的俯視圖，其中圖7(a)是沿著圖7(b)所示的X方向的切割綫的橫截面圖。
然後在步驟116中，如圖8(a)所示，利用該各向異性蝕刻技術移除間隔層702，從而在氮化鈦層704和襯墊氮化層206之間形成溝槽802，其中沿著閘極縱向方向(可參考圖6(b)所示的Y方向的切割綫方向)，溝槽802的底部分別位於該主動區中較薄的淺溝槽隔離區-1上和該主動區中較薄的襯墊氮化層上。此後利用該各向異性蝕刻技術來移除溝槽802內(但在該主動區之外)的淺溝槽隔離區212至一深度更深的距離(例如～60nm深)，其中該深度更深的距離比該鰭式本體的深度更深。另外，氧化層-2 602也可以在步驟116中被移除。另外，圖8(b)是對應圖8(a)的俯視圖，其中圖8(a)是沿著圖8(b)所示的X方向的切割綫的橫截面圖以及圖8(c)是沿著圖8(b)所示的X1方向的切割綫的橫截面圖。
然後在步驟118中，如圖9(a)所示，移除溝槽802中較薄的襯墊氮化層，直到露出襯墊氧化層204，其中襯墊氧化層204位於原始矽表面OSS的上方。然後沉積碳矽化物層902於溝槽802的兩個邊緣，但碳矽化物層902的厚度不足以掩蓋溝槽802(例如，碳矽化物層902的厚度約爲2奈米，所以留下一個寬度約爲4奈米的空腔)。
然後如圖9(a)所示，沉積氧化層904以完全填滿該空腔。之後使用該化學機械研磨技術在襯墊氮化層206、淺溝槽隔離區212和氮化鈦層704/鎢層706的頂部打磨碳矽化物層902/氧化層904。碳矽化物層902和氧化層904(例如，2nm 碳矽化物層+中間4nm 氧化層+2nm 碳矽化物層)在原始矽表面OSS的下方形成一個複合深側壁間隔層以向下圍繞該鰭式本體的深度且位於原始矽表面OSS和溝槽802內深鰭形狀的襯墊氧化層204的頂部。該複合深側壁間隔層可提供應力，所以可稱為內應力深間隔層(Inner Stress Deep Spacer)。另外，圖9(b)是對應圖9(a)的俯視圖，其中圖9(a)是沿著圖9(b)所示的X方向的切割綫的橫截面圖以及圖9(c)是沿著圖9(b)所示的X1方向的切割綫的橫截面圖。
隨後在步驟120中，如圖10(a)所示，利用該各向異性蝕刻技術蝕刻掉氧化層904(或該複合深側壁間隔層)的頂部部分(例如約5nm厚)以在該複合深側壁間隔層上留下一個頂溝槽。然後，沉積碳矽化物層1202(例如2nm厚)以完全填滿該複合深側壁間隔層上的頂溝槽。然後，使用該化學機械研磨技術移除碳矽化物層1202的頂部，直到氮化鈦層704/鎢層706的頂部、碳矽化物層1202頂部和襯墊氮化層206成爲一個平面。
然後，移除氮化鈦層704/W層706，使得從俯視圖(如圖10(b)所示)看的曝露區域中顯示了在該閘極區內的薄的襯墊氮化層、在該閘極區內的圍繞氧化區(也就是較低的淺溝槽隔離區212)以及帶有碳矽化物蓋(也就是碳矽化物層1202)的該內應力深間隔層。
實施例 1 ：具有薄型化的鰭片
然後，在步驟122中，如圖11(a) 所示，向下蝕刻該閘極區內圍繞氧化區(也就是較低的淺溝槽隔離區212)直到其頂部低於原始矽表面OSS約60nm。如此，被氧化物間隔-1 208/氮化物間隔-1 210覆蓋的鰭式本體就會顯露出來，而該鰭式基底的部分也會顯露出來。
然後，如圖11(c)所示，蝕刻掉該閘極區內的氧化間隔層-1 208/氮化間隔層-1 210以露出該鰭式本體的側壁。利用橫向蝕刻技術移除兩個內應力深間隔層之間的該鰭式本體/該鰭式基底暴露的矽以薄型化該鰭式本體至一目標寬度(例如，每邊橫向移除約3nm的矽以使該鰭式本體在該閘極區內的剩餘橫向寬度縮小至約6奈米；但在其他主動區(在該閘極區外)，在襯墊氮化層206/襯墊氧化層204下方的該鰭式本體的寬度仍為約12nm)。因此，即使在該閘極區中的該鰭式本體被削薄，橫向延伸至該主動區的兩端的餘下的鰭式本體仍受到氧化間隔層-1 208、氮化間隔層-1 210 和淺溝槽隔離區212的保護，而該鰭式基底也是如此，從而有效防止該薄型化的鰭式本體坍塌。另外，圖11(b)是對應圖11(a)的俯視圖，其中圖11(a)是沿著圖11(b)所示的X1方向的切割綫的橫截面圖以及圖11(c)是沿著圖11(b)所示的Y方向的切割綫的橫截面圖。另外，沿著圖11(b)所示的X方向的切割綫的橫截面圖可參照圖10(a)。
然後，在步驟124中，如圖12(a)所示，對該內應力深間隔層的碳矽化物層902進行約1~2nm的各向同性蝕刻以露出其下的矽。這裡值得注意的是該內應力深間隔層的碳矽化物層902的下方和周圍的矽可能會被移除，並最終形成一個圓角(例如由於鰭片薄型化效應，所以該圓角約為2nm=3nm的66%)，這大約是碳矽化物層902的厚度(如圖12(b)中圓圈A所示。此外，如圖12(b)中圓圈B所示，該鰭式結構的橫向輪廓(沿著X方向)在該圓角後進一步形成一階梯狀變化或一非漸進式變化。然後，移除較薄的襯墊氮化層，並移除在窄的鰭式結構(例如，該窄的鰭式結構的寬度約為6nm)上方的襯墊氧化層204。另外，圖12(b)是對應圖12(a)的俯視圖，其中圖12(a)是沿著圖12(b)所示的X方向的切割綫的橫截面圖，圖12(c)是沿著圖12(b)所示的Y1方向的切割綫的橫截面圖，圖12(d)是沿著圖12(b)所示的Y2方向的切割綫的橫截面圖，以及圖12(c)對應該閘極區和圖12(d)對應該源極區/該汲極區。
然後，在該鰭式結構的頂部和側壁形成約1.2nm的等效氧化層(equivalent oxide thickness, EOT)，其中該等效氧化層可例如為高介電材料。另外，在上述圓角區也形成等效氧化層，其深度與較薄的鰭式本體曝露的深度相同。因此，位元於該窄的鰭式結構的兩邊上的通道區具有一個小的圓形延伸，其可延伸至在該複合深側壁間隔層下方的較寬的鰭式區域。從該等效氧化層至該窄的鰭式結構的通道和本體，矽本體都是p型基底直到形成n型輕摻雜汲極(Lightly doped drain, LDD)為止。因此，在該閘極區和該汲極/源極區之間不會形成薄的等效氧化層，也不會形成額外的閘極到汲極/源極電容。因此，通過正確設計將該n型輕摻雜汲極的邊緣形成到該閘極區就可以減少該閘極和該汲極/源極區之間的欠重疊或重疊問題。
然後，在步驟126中，如圖13(a)所示，在該閘極區形成閘極介電層1302(例如高介電值(Hi-k)閘極介電材料或氧化物閘極介電材料)。之後，在步驟128中，如圖13(a)所示，沉積閘極導電層(例如N+多晶矽)1304，然後利用該化學機械研磨技術蝕回閘極導電層1304。在步驟130中，如圖13(a)所示，沉積閘極覆蓋層1306的一氮化層13062和一硬光罩-氧化物層(HM_Oxide)13064，然後利用該化學機械研磨技術拋光硬光罩-氧化物層層13064和氮化層13062以使硬光罩-氧化物層層13064的頂部與襯墊氮化層206的頂部對齊，其中閘極介電層1302、閘極導電層1304和閘極覆蓋層1306作為該閘極結構。另外，圖13(b)是對應圖13(a)的俯視圖，其中圖13(a)是沿著圖13(b)所示的X方向的切割綫的橫截面圖，以及圖13(c)是沿著圖13(b)所示的Y方向的切割綫的橫截面圖。
接下來介紹形成該源極區/該汲極區的例子。在步驟132中，如圖14(a)所示，移除該閘極結構外的覆蓋層(襯墊氮化層206和襯墊氧化層204)以露出原始矽表面OSS，以及淺溝槽隔離區212和硬光罩-氧化物層13064的部分也可一併移除。這裡值得注意的是淺溝槽隔離區212的頂部(沿著圖14(b)所示的X方向)高於原始矽表面OSS，所以較高的淺溝槽隔離區212有助於通過後面描述的選擇性生長(selective growth)來限制該源極區/該汲極區的形成。另外，圖14(b)是對應圖14(a)的俯視圖，其中圖14(a)是沿著圖14(b)所示的X方向的切割綫的橫截面圖。
然後，在步驟134中，如圖15(a)所示，蝕刻掉一些暴露的矽以爲該源極區/該汲極區創建例如約80nm深的溝槽1502。
然後，在步驟136中，如圖15(a)所示，首先使用一熱氧化製程(thermal oxidation process，稱為氧化物-3製程)長出氧化物-3層1504(包含穿透該鰭式結構電晶體的鰭式本體的垂直側壁的氧化物-3V層15042(假設具有陡峭的結晶方向＜110＞)，以及長出位於溝槽1502底部的頂部上的氧化物-3B層15044，其中因為該氧化物-3製程可在溝槽1502的所有側壁上長出少量的氧化層(也就是氧化物-3層1504)，所以該源極區/該汲極區的寬度不會真正受到該氧化物-3製程的影響。如圖15(a)所示，氧化物-3V層15042和氧化物-3B層15044的厚度在圖15(a)和後續圖中的厚度僅是用以說明本發明，且氧化物-3V層15042和氧化物-3B層15044的幾何形狀與那些圖中所示的淺溝槽隔離區212的尺寸並不成比例。例如，氧化物-3V層15042和氧化物-3B層15044的厚度約為10~20nm，但淺溝槽隔離區212的垂直高度可能約為150~200nm。但非常重要的是在設計該氧化物-3製程時，在精確控制的熱氧化溫度、時間和生長速度的情況下，氧化物-3V層15042的厚度可以得到非常精確的控制。由於在定義明確的矽表面上進行該熱氧化製程會造成氧化-3V層15042厚度的40%被移除，所以在該鰭式結構電晶體的鰭式本體的垂直壁上曝露的矽表面＜110＞的厚度和氧化物-3V層15042其餘60%的厚度會被視為該鰭式結構電晶體的鰭式本體的垂直壁外的附加物。另外，圖15(b)是對應圖15(a)的俯視圖，其中圖15(a)是沿著圖15(b)所示的X方向的切割綫的橫截面圖。
然後，在步驟138中，如圖16(a)所示，在氧化物-3B層15044的頂部上使用化學氣相沉積(chemical vapor deposition, CVD)沉積氮化物，並蝕刻回該氮化物以形成氮化層1602。(在本發明的另一實施例中，可以選擇在氮化層1602的頂部進一步沉積鎢並蝕回以形成鎢層，然後在該鎢層上方沉積氮化鈦(TiN)並蝕回以形成氮化鈦層，其中該氮化鈦層的頂部低於原始矽表面OSS約20~40nm) 。
然後，在步驟140中，如圖16(a)所示，進行蝕刻製程，蝕刻氧化物-3層1504，特別是氧化物-3V層15042以露出具有陡峭的結晶方向＜110＞的矽側壁，其中露出的具有陡峭的結晶方向＜110＞的矽側壁在沿著Y方向的寬度約為9nm，其大於該閘極下方的鰭式本體的寬度(約6nm)。另外，圖16(b)是對應圖16(a)的俯視圖，其中圖16(a)是沿著圖16(b)所示的X方向的切割綫的橫截面圖。
之後，在步驟142中，如圖17(a)所示，採用選擇性生長技術(例如選擇性外延生長(selective epitaxy growth, SEG)技術)從露出的具有陡峭的結晶方向＜110＞的矽側壁中分別形成n型輕摻雜汲極(lightly doped drain, LDD)1702、n+摻雜源極區1704和n+摻雜汲極區1706，其中可對長出的n型n型輕摻雜汲極1702和/或n+摻雜源極區1704和n+摻雜汲極區1706進行退火處理以使n型輕摻雜汲極1702與p型井202的p型基底材料之間的介面接近較窄的通道區。 這裡值得一提的是在形成該通道區、n+摻雜源極區1704和n+摻雜汲極區1706時，不需要進行離子佈植也不需要高溫和長時間的熱退火來消除在形成上述區域時因重擊而造成的損壞。另外，由於淺溝槽隔離區212的頂表面高於原始矽表面OSS，所以選擇性生長的n型輕摻雜汲極1702、n+摻雜源極區1704和n+摻雜汲極區1706不僅會受限於較高的淺溝槽隔離區212(而不會生長在淺溝槽隔離區212之上)，且具有良好生長的陡峭的結晶方向＜110＞的結構。
最後，沉積氮化鈦層1708，然後沉積鎢插銷1710以填充對應於該源極區/該汲極區(n+摻雜源極區1704和n+摻雜汲極區1706)的溝槽1502，以形成金屬接觸。如此，該金屬接觸與n+摻雜汲極區1706自對準，而不須使用額外的光刻製程來形成接觸孔。到目前為止n+源極摻雜區1704和n+汲極摻雜區1706的高度約為40〜50nm，且n+源極摻雜區1704和n+汲極摻雜區1706至少有兩個側面(頂部和一個最橫向的側壁)被氮化鈦層1708和鎢插銷1710圍繞，所以接觸電阻大大降低。另外，由於對應於該閘極區的淺溝槽隔離區212是從原始矽表面OSS的頂部向下蝕刻約60〜80nm，所以該閘極結構的底部(位於對應該閘極結構的淺溝槽隔離區212上方，可參考圖11(b)所示的Y方向)可低於n+摻雜源極區1704和n+摻雜汲極區1706的底部約10～20nm，從而也可以降低該鰭式結構場效電晶體的關閉電流(OFF current, Ioff)。 另外，圖17(b)是對應圖17(a)的俯視圖，其中圖17(a)是沿著圖17(b)所示的X方向的切割綫的橫截面圖，圖17(c)是沿著圖17(b)所示的Y1方向的切割綫的橫截面圖，圖17(d)是沿著圖17(b)所示的Y2方向的切割綫的橫截面圖，以及圖17(c)對應該閘極區和圖17(d) 對應n+汲極摻雜區1706。另外，很明顯地對應該閘極區的鰭式本體具有較窄的寬度(例如6nm，如圖17(c)所示)，而對應n+摻雜源極區1704(n+摻雜汲極區1706)的鰭式本體具有較寬的寬度(例如12nm，如圖17(d)所示)。由於對應n+源極摻雜區1704(n+汲極區1706)的鰭式本體的寬度比對應該閘極區的鰭式本體的寬度寬，所以n+源極摻雜區1704(n+汲極區1706)的電阻可以控制在可接受的範圍內，且越寬的n+摻雜源極區1704(n+摻雜汲極區1706)也有利於該金屬接觸。
雖然在上述實施例中，在形成n+摻雜源極區1704/n+摻雜汲極區1706之前首先形成該閘極結構，但是本發明領域具有熟知技藝者知曉「後閘極(gate-Last)」製程可以在本發明中毫無困難地執行，所以在此不再贅述。
實施例 2 ：不具有薄型化的鰭片
上述製程(尤其是形成該內應力深間隔層製程)可應用於不具有薄型化的鰭式結構。接著請參照上述圖10，向下蝕刻該閘極區內的淺溝槽隔離區212直到其頂部低於原始矽表面OSS約60nm左右(如圖18(a)所示)以使被氧化間隔層-1 208/氮化間隔層-1 210所覆蓋的該鰭式本體露出來，從而也露出鰭式基底的部分。然後蝕刻掉氧化間隔層-1 208/氮化間隔層-1 210以露出該鰭式本體的側壁(如圖18(c)所示)。另外，圖18(b)是對應圖18(a)的俯視圖，其中圖18(a)是沿著圖18(b)所示的X方向的切割綫的橫截面圖，以及圖18(c)是沿著圖18(b)所示的Y方向的切割綫的橫截面圖。另外，沿著圖18(b)所示的X方向的切割綫的橫截面圖可參照圖10(a)，所以在此不再贅述。
然後，如圖19(b)所示，去除窄的鰭式結構(例如，該鰭式結構的寬度約6nm)的頂部上方的較薄的襯墊氮化物層和襯墊氧化層204。另外，圖19(b)是對應圖19(a)的俯視圖，其中圖19(a)是沿著圖19(b)所示的Y1方向的切割綫的橫截面圖，以及圖19(c)是沿著圖19(b)所示的Y2方向的切割綫的橫截面圖。另外，沿著圖19(b)所示的X方向的切割綫的橫截面圖可參照圖12(a)，所以在此不再贅述。
之後，如圖20(a)所示，在定義的閘極區中形成一閘極介電層2002(例如高介電值(Hi-k)閘極介電材料或氧化物閘極介電材料)，以及沉積一閘極導電層(例如N+多晶矽)2004，然後利用該化學機械研磨技術蝕回閘極導電層2004。之後，沉積一閘極覆蓋層2006的一氮化層20062和一硬光罩-氧化物(HM_Oxide)層20064，然後利用該化學機械研磨技術拋光硬光罩-氧化物層層20064和氮化層20062以使硬光罩-氧化物層層13064的頂部與襯墊氮化層206的頂部對齊。另外，圖20(b)是對應圖20(a)的俯視圖，其中圖20(a)是沿著圖20(b)所示的X方向的切割綫的橫截面圖，以及圖20(c)是沿著圖20(b)所示的Y方向的切割綫的橫截面圖。之後用於形成該源極區/該汲極區的製程可參照圖14、圖15、圖16、圖17，所以在此不再贅述。
總結而言，本發明公開了一種具有精確寬度和堅固的鰭式本體的3D場效電晶體的結構。當該3D場效電晶體的鰭式本體的尺寸因縮放而變窄時，該鰭式本體仍然可以是堅固且不易彎曲的。另外，因為該3D場效電晶體的源極區/汲極區在形成過程中受到良好限制，所以該3D場效電晶體的鰭片間距(fin pitch)可以更小從而減少該3D場效電晶體的面積，使其更接近摩爾定律的要求(即單位面積內電晶體數量更多和單位電晶體成本更低)。由於該源極區/汲極區至少三邊被鎢層包圍，所以源極區/汲極區與金屬插銷的接觸電阻也較低。另外，該鰭式結構的垂直剖面(沿著Z方向)具有階梯狀變化，以及該鰭式本體可以是矩形。因為對應該通道區或閘極區的鰭式本體的寬度可通過上述鰭式本體薄型化製程控制，所以對應該通道區的鰭式本體(作為該3D場效電晶體的通道)具有較窄的寬度(例如6nm)，而對應該源極區/汲極區的鰭式本體(作爲該源極區/汲極區)具有較寬的寬度(例如9nm)。因此，該鰭式本體的橫向輪廓(沿著X方向)也具有階梯狀變化。
綜上所述，相較於傳統的鰭式場效電晶體結構，本發明的鰭式場效電晶體的結構具有以下優點：
(1)該內應力深間隔層是形成或填充在該溝槽，所以該內應力深間隔層的寬度是受到該溝槽寬度的限制。
(2)該傳統的鰭式場效電晶體結構的鰭式本體的形狀和尺寸都難以控制。然而，本發明的鰭式場效電晶體對應該閘極結構的鰭式本體的尺寸和形狀卻可以很好地控制，以及對應該閘極結構的鰭式本體的深度也很容易通過如圖4(c)所示的橫向蝕刻製程(該第一次蝕刻製程)來控制(例如，即使技術節點大於10nm，該鰭式本體的寬度也可以很容易地控制在3~6nm範圍內)。因此，對應該閘極結構的鰭式本體在Y方向的輪廓可以是矩形的形狀，以及對應該閘極結構的鰭式本體在X方向的輪廓上有介於該薄型化鰭式本體和該源極區/汲極區之間的圓角。
(3)該傳統的鰭式場效電晶體結構的鰭式結構很容易崩塌，尤其是當技術節點降至10奈米或更低時。然而，在本發明中，該鰭式本體和該鰭式基底是通過個別的蝕刻製程形成或定義的，所以即使對應該閘極結構的鰭式本體變薄，但橫向延伸至該主動區兩端的剩餘的鰭式本體仍然受到該氧化間隔層-1、該氮化間隔層-1、和該淺溝槽隔離區的保護而幾乎不會崩塌。另外，該鰭式本體下方的鰭式基底完全被該淺溝槽隔離區包圍，所以該鰭式基底也是一個堅固的基底。
(4)該傳統的鰭式場效電晶體(無論是離子佈植還是選擇性生長)的源/汲極的晶體結構和尺寸都難以控制，但另一方面在本發明中，n型輕摻雜汲極和該源極區/汲極區僅根據＜110＞的晶體結構進行選擇性生長。另外，因為該淺溝槽隔離區的頂部高於該原始矽表面，所以選擇性生長的n型輕摻雜汲極和該源極區/汲極區可能會受到較高的該淺溝槽隔離區的限制或約束，而不會在該淺溝槽隔離區上生長。
(5)在本發明中，由於該鰭式本體在該源極區/該汲極區內的寬度比該鰭式本體在該閘極區內的寬度還寬，所以該源極區/該汲極區的電阻可以控制在可接受的範圍內，且更寬的該源極區/該汲極區也有利於該金屬接觸。
(6)該閘極和該源極區/該汲極區之間沒有形成額外的閘源極(閘汲極)電容。通過正確設計將該n型輕摻雜汲極的邊緣形成到該閘極區就可以減少該閘極和該汲極/源極區之間的欠重疊或重疊問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
＜110＞:結晶方向 200:p型基底 202:p型井 204:襯墊氧化層 206:襯墊氮化層 208:氧化間隔層-1 210:氮化間隔層-1 212:淺溝槽隔離區 602:氧化層-2 604:光阻層 702:間隔層 704、1708:氮化鈦層 706:鎢層 802、1502:溝槽 902、1202:碳矽化物層 904:氧化層 1302、2002:閘極介電層 1304、2004:閘極導電層 1306、2006:閘極覆蓋層 13062、1602、20062:氮化層 13064、20064:硬光罩-氧化物層 1504:氧化物-3層 15042:氧化物-3V層 15044:氧化物-3B層 1702:n型輕摻雜汲極 1704:n+摻雜源極區 1706:n+摻雜汲極區 1710:鎢插銷 A、B:圓圈 OSS:原始矽表面 STI:淺溝槽隔離 10-70、102-142:步驟
圖1是說明在現有技術中，14nm技術節點的鰭式場效電晶體的橫截面的示意圖。 圖2A是本發明的一實施例所公開的一種半導體電晶體的製造方法的流程圖。圖2B、圖2C、圖2D、圖2E、圖2F是說明圖2A的流程圖。 圖3、圖4是說明在半導體基底的基礎上，形成具有鰭式本體(fin body)和鰭式基底(fin base)的鰭式結構的示意圖。 圖5、圖6、圖7、圖8，圖9，圖10是說明在該鰭式結構之上定義閘極區的示意圖。 圖11、圖12是說明在該閘極區中薄型化該鰭式結構的示意圖。 圖13是說明在該閘極區形成閘極結構的示意圖。 圖14、圖15、圖16、圖17是說明形成源極區和汲極區的示意圖。 圖18、圖19、圖20是說明是本發明的另一實施例所公開的一種不具有薄型化的鰭式結構半導體電晶體的示意圖。
200:p型基底
202:p型井
210:氮化間隔層-1
212:淺溝槽隔離區
904:氧化層
1202:碳矽化物層
1302:閘極介電層
1304:閘極導電層
1306:閘極覆蓋層
13062、1602:氮化層
13064:硬光罩-氧化物層
1504:氧化物-3層
1702:n型輕摻雜汲極
1704:n+摻雜源極區
1706:n+摻雜汲極區
1708:氮化鈦層
1710:鎢插銷

Claims (39)

  1. 一種半導體電晶體，包含： 一半導體基底，具有一原始表面(original surface)； 一主動區，在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構； 一淺溝槽隔離區(shallow trench isolation region)，圍繞該主動區，以及該半導體電晶體的閘極結構橫跨該鰭式結構； 一第一導電區和一第二導電區，位於該主動區之內；及 一間隔層，與該閘極結構的側壁接觸且在該鰭式結構之上； 其中該鰭式結構在該間隔層下方的寬度大於該鰭式結構在該閘極結構下方的寬度，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向輪廓(lateral profile)，以及該鰭式結構的橫向輪廓包含在該間隔層下方的一圓角(rounded corner)。
  2. 如請求項1所述的半導體電晶體，其中該第一導電區受到該淺溝槽隔離區的限制，且該第一導電區的寬度大於該鰭式結構在該閘極結構下方的寬度。
  3. 如請求項1所述的半導體電晶體，其中該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直輪廓(perpendicular profile)，以及該垂直輪廓包含在該鰭式本體和該鰭式基底之間的階梯狀變化(step-like transition)或非漸進式變化(non-gradual transition)。
  4. 如請求項3所述的半導體電晶體，其中該鰭式結構的橫向輪廓在該閘極結構下方的該鰭式結構與該圓角之間還提供另一階梯狀變化或另一非漸進式變化。
  5. 如請求項1所述的半導體電晶體，其中該第一導電區與該鰭式結構的第一端接觸，該第二導電區與該鰭式結構的第二端接觸，且該第一導電區和該第二導電區獨立於鰭式結構。
  6. 如請求項1所述的半導體電晶體，其中在該淺溝槽隔離區上方的閘極結構的底部低於該第一導電區的底部和/或該第二導電區的底部。
  7. 如請求項1所述的半導體電晶體，其中該第一導電區或該第二導電區的至少兩邊與一含金屬區(metal-containing region)接觸。
  8. 一種半導體電晶體，包含： 一半導體基底，具有一原始表面； 一主動區，在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構； 一淺溝槽隔離區，圍繞該主動區； 一閘極結構，橫跨該鰭式結構並覆蓋該淺溝槽隔離區的第一部分； 一第一導電區和一第二導電區，位於該主動區之內； 一溝槽，沿著該閘極結構的縱向方向；及 一內部間隔層，填充並接觸該閘極結構的一側壁，其中該內部間隔層的寬度受到該溝槽的限制； 其中該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式本體被該閘極結構覆蓋，以及該內部間隔層至少覆蓋該鰭式本體的側壁。
  9. 如請求項8所述的半導體電晶體，其中該內部間隔層還覆蓋該鰭式基底的部分側壁。
  10. 如請求項8所述的半導體電晶體，其中該內部間隔層是一複合間隔層，該複合間隔層包含一氧化物子間隔層和一碳矽化物(SiCOH)子間隔層，且該碳矽化物(SiCOH)子間隔層圍繞該氧化物子間隔層的側壁和頂部。
  11. 如請求項8所述的半導體電晶體，其中該第一導電區或該第二導電區的至少兩邊與一含金屬區接觸。
  12. 如請求項8所述的半導體電晶體，其中該淺溝槽隔離區被該閘極結構覆蓋的第一部分的頂部低於該淺溝槽隔離區未被該閘極結構覆蓋的其他部分的頂部。
  13. 如請求項8所述的半導體電晶體，其中該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直輪廓，以及該垂直輪廓提供一第一階梯狀變化或一第一非漸進式變化。
  14. 如請求項13所述的半導體電晶體，其中該第一階梯狀變化或該第一非漸進式變化介於該鰭式本體和該鰭式基底之間。
  15. 如請求項13所述的半導體電晶體，其中該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向輪廓，以及該橫向輪廓提供一第二階梯狀變化或一第二非漸進式變化。
  16. 如請求項15所述的半導體電晶體，其中該第二階梯狀變化或該第二非漸進式變化介於該閘極結構與該第一導電區之間。
  17. 如請求項16所述的半導體電晶體，其中該鰭式結構的橫向輪廓還提供介於該閘極結構與該第二導電區之間的第三階梯狀變化或第三非漸進式變化。
  18. 依請求項8所述的半導體電晶體，其中該第一導電區和/或該第二導電區受到該淺溝槽隔離區的限制。
  19. 如請求項8所述的半導體電晶體，其中位於該淺溝槽隔離區的第一部分上方的該閘極結構的底部低於該第一導電區的底部和/或該第二導電區的底部。
  20. 如請求項8所述的半導體電晶體，其中該第一導電區和該第二導電區獨立於該鰭式結構且不在該淺溝槽隔離區之上。
  21. 一種半導體電晶體，包含： 一半導體基底，具有一原始表面； 一主動區，在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構； 一淺溝槽隔離區，圍繞該主動區； 一閘極結構，橫跨該鰭式結構並覆蓋該淺溝槽隔離區的第一部分； 一第一導電區和一第二導電區，位於該主動區之內；及 一內部間隔層，接觸該閘極結構的一側壁； 其中該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式本體被該閘極結構覆蓋，以及該內部間隔層至少覆蓋該鰭式本體的側壁； 其中該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直輪廓，且該垂直輪廓提供一第一階梯狀變化或一第一非漸進式變化。
  22. 如請求項21所述的半導體電晶體，其中該內部間隔層還覆蓋該鰭式基底的部分側壁。
  23. 如請求項21所述的半導體電晶體，其中該內部間隔層是一複合間隔層，該複合間隔層包含一氧化物子間隔層和一碳矽化物(SiCOH)子間隔層，且該碳矽化物(SiCOH)子間隔層圍繞該氧化物子間隔層的側壁和頂部。
  24. 如請求項21所述的半導體電晶體，其中該第一導電區或該第二導電區的至少兩邊與一含金屬區接觸。
  25. 如請求項21所述的半導體電晶體，其中該淺溝槽隔離區被該閘極結構覆蓋的第一部分的頂部低於該淺溝槽隔離區未被該閘極結構覆蓋的其他部分的頂部。
  26. 如請求項21所述的半導體電晶體，其中該第一階梯狀變化或該第一非漸進式變化介於該鰭式本體和該鰭式基底之間。
  27. 如請求項21所述的半導體電晶體，其中該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向輪廓，其中該橫向輪廓提供一第二階梯狀變化或一第二非漸進式變化。
  28. 依據請求項21所述的半導體電晶體，其中該第一導電區和/或該第二導電區受到該淺溝槽隔離區限制。
  29. 如請求項21所述的半導體電晶體，其中位於該淺溝槽隔離區的第一部分上方的該閘極結構的底部低於該第一導電區的底部和/或該第二導電區的底部。
  30. 如請求項21所述的半導體電晶體，其中該第一導電區和該第二導電區獨立於該鰭式結構且不在該淺溝槽隔離區之上。
  31. 一種半導體電晶體的製造方法，包含： 在一半導體基底的基礎上，形成一鰭式結構，其中該鰭式結構包含一鰭式本體和一鰭式基底； 在該鰭式結構上方形成一閘極結構； 在該鰭式結構上方形成一閘極間隔層；及 控制該鰭式本體在該閘極結構中的寬度以使該鰭式本體在該閘極結構中和該閘極間隔層外的寬度窄於該鰭式本體在該閘極間隔層下方的寬度，其中該鰭式結構在沿著實質上平行於該半導體基底的原始表面的方向上具有一橫向輪廓，以及該鰭式結構的橫向輪廓包含在該閘極間隔層下方的一圓角。
  32. 如請求項31所述的製造方法，其中形成該鰭式結構的步驟包含： 通過一襯墊覆蓋層定義該鰭式結構； 在該襯墊覆蓋層的基礎上，利用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式本體； 形成一側壁間隔層(side spacer layer)以覆蓋該鰭式本體的側壁；及 在該襯墊覆蓋層和該側壁間隔層的基礎上，利用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式基底。
  33. 如請求項 32所述的製造方法，其中形成該閘極結構的步驟包含： 形成一淺溝槽隔離區以圍繞該鰭式結構，其中該淺溝槽隔離區的頂部高於該半導體基底的原始表面； 通過一圖案化光阻(patterned photo-resistance)來定義該閘極結構；及 向下蝕刻在該閘極結構中該淺溝槽隔離區的部分和該襯墊覆蓋層的部分。
  34. 如請求項33所述的製造方法，其中在該鰭式結構上方形成該閘極間隔層的步驟包含： 形成覆蓋該閘極結構的側壁的一多晶矽間隔層； 形成一氮化鈦層和一鎢材料以填充該閘極結構的其餘部分； 移除該多晶矽間隔層以在該閘極結構中形成溝槽； 向下蝕刻該溝槽內的淺溝槽隔離區； 形成該閘極間隔層以填充該溝槽；及 移除該氮化鈦層和該鎢材料。
  35. 如請求項34所述的製造方法，其中控制該鰭式本體在該閘極結構中的寬度的步驟包含： 向下蝕刻在該閘極結構中的淺溝槽隔離區； 移除在該閘極結構內的側壁間隔層以露出鰭式本體的側壁；及 橫向蝕刻該鰭式本體以使該鰭式本體在該閘極結構中和該閘極間隔層外的寬度窄於該鰭式本體在該閘極間隔層下方的寬度。
  36. 如請求項35所述的製造方法，另包含： 移除在該閘極結構內的襯墊覆蓋層以露出該鰭式本體的頂部； 在該鰭式本體的頂部和側壁上形成一等效氧化物厚度(Equivalent oxide Thickness, EOT)間隔層；及 形成該閘極結構以覆蓋該鰭式本體的頂部和側壁以及該鰭式基底的側壁； 其中該閘極結構包含閘極介電層和一閘極導電層，且該閘極導電層覆蓋該定義的閘極結構內的鰭式本體、鰭式基底和淺溝槽隔離區。
  37. 如請求項36所述的製造方法，另包含： 移除該定義的閘極結構外的襯墊覆蓋層以露出該半導體基底的原始表面的第一部分； 在該原始表面的第一部分的基礎上，蝕刻該半導體基底以形成一第一溝槽；及 在該第一溝槽的基礎上，形成一第一導電結構。
  38. 如請求項37所述的製造方法，其中形成該第一導電結構的步驟包含： 在該第一溝槽的表面的基礎上，形成一覆蓋氧化層； 蝕刻該覆蓋氧化層的部分以形成該半導體基底的暴露側壁； 在該半導體基底的暴露側壁的基礎上，形成一摻雜半導體結構，其中該摻雜半導體結構被該淺溝槽隔離區限制；及 形成一金屬結構以填充該第一溝槽並接觸該摻雜半導體結構。
  39. 如請求項38所述的製造方法，其中該摻雜半導體結構包含一輕摻雜半導體區和一重摻雜半導體區。
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