TW202418590A

TW202418590A - 具有精確幾何形狀的三維電晶體的結構

Info

Publication number: TW202418590A
Application number: TW112139579A
Authority: TW
Inventors: 盧超群
Original assignee: 新加坡商發明創新暨合作實驗室有限公司
Priority date: 2022-10-17
Filing date: 2023-10-17
Publication date: 2024-05-01

Abstract

一種半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區、一閘極結構、一第一導電結構、一第二導電結構和一間隔層。該半導體基底具有一原始表面。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區。該閘極結構跨越該鰭式結構。該間隔層與該閘極結構的側壁接觸且在該鰭式結構的之上。該在該間隔層下方的鰭式結構的寬度大於在該閘極結構下方的鰭式結構的寬度。

Description

具有精確幾何形狀的三維電晶體的結構

本發明是有關於一種電晶體結構，尤指一種具有精確和控制良好的幾何形狀(例如鰭式結構、鰭片寬度、源極/汲極區和/或連接源極/汲極區的金屬插銷的形狀或尺寸)的三維電晶體的結構，從而減小該三維電晶體的面積並防止該三維電晶體的鰭式結構崩塌。

在20奈米(nm)到5奈米的各種製程節點中，應用最廣泛的半導體金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)是所謂的鰭式場效電晶體(FinFET)或三閘極(tride-gate)場效電晶體，其中該鰭式場效電晶體或該三閘極場效電晶體都是三維場效電晶體，且這種三維場效電晶體可有效實現其面積的微型化並提高其性能，而這正可滿足摩爾定律(Moore’s Law)的要求。另外，表1顯示了在不同製造商(例如製造商A和製造商B)的製程技術中的電晶體密度(單位：百萬電晶體/平方毫米(Mtr/mm ²))。例如在16奈米製程節點中，製造商A的電晶體密度(28.88Mtr/mm ²)可和電晶體密度的理想目標(遵守摩爾定律)匹配。然而在製程節點從16nm擴展到3nm的同時，不同製造商在單位面積上電晶體數量的增加根本無法滿足摩爾定律的要求。例如，在7nm和5nm製程節點中，電晶體密度的理想目標分別是150.88MTr/mm ²和295.73MTr/mm ²，但在製造商A和製造商B最先進的製程能力下，每平方毫米的電晶體的實際數量卻遠低於電晶體數量的理想目標。以下爲表1：

不同製造商的電晶體密度(MTr/mm ²)和遵守摩爾定律的電晶體密度(MTr/mm ²)的理想目標
製程節點	製造商A	製造商B	電晶體密度的理想目標
16nm	28.88		28.88
14nm		33.32	37.72
10nm	52.51	51,92	73.93
7nm	91.2	95.08	150.88
5nm	171.3		295.73
4nm			462.08
3nm	292.21		821.48

來源：https//www.anandtech.com/show/16656/ibm-creats-first-2nm-chip 表1

以該鰭式場效電晶體為例，限制該鰭式場效電晶體的面積縮放效果的原因之一是有關該鰭式場效電晶體的鰭式本體(fin body)的間距(pitch, 也就是鰭片寬度(fin width) + 鰭與鰭之間的空間)的縮放。例如請參照圖1，圖1是說明在現有技術中，14nm技術節點的鰭式場效電晶體的橫截面的示意圖，以及如圖1所示，該鰭式場效電晶體的鰭式本體具有奇怪的尖銳形狀：該鰭式本體的頂部面積較小(約2至 3nm)，該鰭式本體的中間的寬度較寬(約5至 8nm)，以及該鰭式本體的底部的寬度更寬(約9.6至 13nm)且與該鰭式場效電晶體的閘極的底部平齊。另外，在兩個相鄰鰭式場效電晶體之間的淺溝槽隔離(Shallow Trench Isolation, STI)的底部的間距(pitch)也很寬，其中該淺溝槽隔離通常爲氧化物材料。另外，根據不同的製造商/工廠能力，該淺溝槽隔離(Shallow Trench Isolation, STI)的底部的間距(pitch)可以達到約48nm，約爲3.5 F，其中 F 代表各製造商宣布的製程節點的最小特徵尺寸。因此，現有技術顯露了一些缺點：

(1)影響該鰭式場效電晶體性能和品質的最重要參數無疑是該鰭式本體的寬度，但正如圖1所示，該鰭式本體的寬度的變化很大難以精確控制；

(2)如圖1所示，該鰭式本體的“山丘”的形狀很難保持一致，也很難將其變化降至最低；

(3)由於該鰭式本體的“山丘”，導致在兩個相鄰鰭式場效電晶體之間的淺溝槽隔離的寬度和深度都很難最佳化；

(4)因爲該淺溝槽隔離的底部的間距(pitch)至少大於3F至5F，所以不利於該鰭式場效電晶體的面積的縮放；

(5)該鰭式場效電晶體的性能和漏電的關鍵參數受該鰭式本體的“山丘”的形狀和尺寸影響，所以很難將該鰭式場效電晶體的性能和漏電的變化最小化；及

(6)因為該鰭式場效電晶體的尺寸縮放使得該鰭式本體變得越來越窄，所以該鰭式本體變得很容易彎曲或崩塌；或由於必須在更大和更複雜的晶圓上製造越來越多的鰭式場效電晶體，所以這種鰭式本體的“山丘”的數量正在顯著增加。

因此，如何解決上述問題以符合摩爾定律提出的單位面積具有更多電晶體和單位電晶體成本更低的要求已變成一項挑戰。

本發明的一實施例提供一種半導體電晶體。該半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區(shallow trench isolation region)、一閘極結構、一第一導電結構、一第二導電結構和一間隔層。該半導體基底具有一原始表面(original surface)。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區。該閘極結構跨越該鰭式結構。該間隔層與該閘極結構的側壁接觸且在該鰭式結構的之上。該在該間隔層下方的鰭式結構的寬度大於在該閘極結構下方的鰭式結構的寬度。

在本發明的一實施例中，該第一導電結構受到該淺溝槽隔離區的限制，且該第一導電結構的寬度大於在該閘極結構下方的鰭式結構的寬度。

在本發明的一實施例中，該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直剖面(perpendicular profile)，以及該垂直剖面包含在該鰭式本體和該鰭式基底之間的階梯狀變化(step-like transition)。

在本發明的一實施例中，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向剖面(lateral profile)，且該橫向剖面包含另一個階梯狀變化。

在本發明的一實施例中，該第一導電結構與該鰭式結構的第一端接觸，該第二導電結構與該鰭式結構的第二端接觸，且該第一導電結構和該第二導電結構獨立於該鰭式結構。

在本發明的一實施例中，在該淺溝槽隔離區上方的閘極結構的底部低於該第一導電結構的底部和/或該第二導電結構的底部。

在本發明的一實施例中，該第一導電結構或該第二導電結構的至少兩邊與一含金屬區(metal-containing region)接觸。

本發明的另一實施例提供一種半導體電晶體。該半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區和一閘極結構。該半導體基底具有一原始表面。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區。該閘極結構跨越該鰭式結構並覆蓋該淺溝槽隔離區的第一部分。該鰭式結構包含被該閘極結構覆蓋的鰭式本體和未被該閘極結構覆蓋的鰭式基底的部分，且該鰭式本體和該鰭式基底之間爲階梯狀變化或非漸進式變化(non-gradual transition)。

在本發明的一實施例中，該半導體電晶體另包含一第一導電結構和一第二導電結構，其中該第一導電結構和該第二導電結構位於該主動區內，以及該第一導電結構和該第二導電結構獨立於鰭式結構和不在該淺溝槽隔離區之上。

在本發明的一實施例中，該第一導電結構或該第二導電結構的至少兩邊與一含金屬區接觸。

本發明的另一實施例提供一種半導體電晶體。該半導體電晶體包含一半導體基底、一主動區、一淺溝槽隔離區和一閘極結構。該半導體基底具有一原始表面。該主動區在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構。該淺溝槽隔離區圍繞該主動區。該閘極結構跨越該鰭式結構，其中該半導體電晶體的第一導電結構和第二導電結構位於該主動區內。該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直剖面，且該垂直剖面包含一第一非漸進式變化或一第一階梯狀變化。

在本發明的一實施例中，該鰭式結構包含被該閘極結構覆蓋的鰭式本體和未被該閘極結構覆蓋的鰭式基底部分，且該第一非漸進式變化或該第一階梯狀變化位於該鰭式本體和該鰭式基底之間。

在本發明的一實施例中，該閘極結構覆蓋的淺溝槽隔離區的一部分的頂面低於未被該閘極結構覆蓋的淺溝槽隔離區的其他部分的頂面。

在本發明的一實施例中，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向剖面，且該橫向剖面包含一第二非漸進式變化或一第二階梯狀變化。

在本發明的一實施例中，該第二非漸進式變化或該第二階梯狀變化是在該閘極結構和該第一導電結構之間。

在本發明的一實施例中，該橫向剖面另包含一第三非漸進式變化或一第三階梯狀變化，且該第三非漸進式變化或該第三階梯狀變化位於該閘極結構與該第二導電結構之間。

在本發明的一實施例中，該第一導電結構和/或該第二導電結構受到該淺溝槽隔離區的限制。

在本發明的一實施例中，該第一導電結構的至少兩邊與一含金屬區接觸。

在本發明的一實施例中，該閘極結構覆蓋的鰭式結構的垂直剖面包含兩個非漸進式變化或兩個階梯狀變化。

本發明的另一實施例提供一種半導體裝置的製造方法。該製造方法包含在一半導體基底的基礎上，通過多重蝕刻製程形成一鰭式結構，其中該鰭式結構包含一鰭式本體和一鰭式基底；在該鰭式結構上形成一閘極結構；及控制該閘極結構中該鰭式本體的寬度以使該閘極結構中的鰭式本體的寬度窄於該閘極結構外的鰭式本體的寬度。

在本發明的一實施例中，通過該多重蝕刻製程形成該鰭式結構的步驟包含通過一襯墊覆蓋層定義該鰭式結構；在該襯墊覆蓋層的基礎上，使用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式本體；形成一間隔層以覆蓋該鰭式本體的側壁；以及在該襯墊覆蓋層和該間隔層的基礎上，使用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式基底。

在本發明的一實施例中，該鰭式本體的深度小於該鰭式基底的深度。

在本發明的一實施例中，在該鰭式結構上形成該閘極結構的步驟包含形成環繞該鰭式結構的淺溝槽隔離區，其中該淺溝槽隔離區的頂面高於該半導體基底的原始表面；通過一圖案化光阻(patterned photo-resistance)定義該閘極結構；在該閘極結構內蝕刻掉該淺溝槽隔離區以露出該鰭式基底的部分側壁；及在該閘極結構中去除覆蓋該鰭式基體的側壁的間隔層。

在本發明的一實施例中，控制該鰭式本體的寬度的步驟包含蝕刻該鰭式本體的側壁和該鰭式基底的部分側壁。

在本發明的一實施例中，該製造方法另包含在該閘極結構中去除該襯墊覆蓋層；及在該閘極結構中形成一閘極以覆蓋該鰭式本體的側壁和該鰭式基底的部分側壁；其中該閘極包含一閘極導電層，且該閘極導電層在該鰭式本體、該鰭式基底和在該閘極結構內的該淺溝槽隔離區之上。

在本發明的一實施例中，該製造方法另包含移除該閘極結構外的襯墊覆蓋層以及形成覆蓋該閘極的一側壁的間隔層以顯示該半導體基底的原始表面的第一部分；在該原始表面的第一部分的基礎上，蝕刻該半導體基底以形成一第一溝槽；及在該第一溝槽的基礎上，形成該半導體裝置的第一導電結構。

在本發明的一實施例中，形成該第一導電結構的步驟包含在該第一溝槽的表面的基礎上，形成一覆蓋氧化層；蝕刻該覆蓋氧化層的部分以形成該半導體基底的一曝露的側壁；基於該曝露的側壁形成一摻雜半導體結構，其中該摻雜半導體結構被該淺溝槽隔離區限制；及形成一金屬結構以填充該第一溝槽並接觸該摻雜半導體結構。

在本發明的一實施例中，該摻雜半導體結構包含一輕摻雜半導體區和一重摻雜半導體區。

本發明的另一實施例提供一種半導體裝置的製造方法。該製造方法包含在一半導體基底的基礎上，沿著實質上垂直於該半導體基底的原始表面的方向上形成具有一垂直剖面的鰭式結構；及在該鰭式結構之上形成一閘極結構，其中該垂直剖面具有兩個階梯狀變化或兩個非漸進式變化。

在本發明的一實施例中，該鰭式結構包含一鰭式本體和一鰭式基底，且一個階梯狀變化或一非漸進式變化位於該鰭式本體和該鰭式基底之間。

在本發明的一實施例中，形成該鰭式結構的步驟包含通過一襯墊覆蓋層定義該鰭式結構；基於該襯墊覆蓋層，使用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式本體；形成一間隔層以覆蓋該鰭式本體的側壁；及在該襯墊覆蓋層和該間隔層的基礎上，使用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式基底。

本發明的另一實施例提供一種半導體裝置的製造方法。該製造方法包含在一半導體基底的基礎上，形成一鰭式結構；在該鰭式結構上形成一閘極結構；及在該閘極結構中形塑(shaping)該鰭式結構；其中在該閘極結構內的鰭式結構具有沿著實質上垂直於該半導體基底的原始表面的方向上的第一垂直剖面，且該第一垂直剖面包含兩個階梯狀變化或兩個非漸進式變化；其中在該閘極結構外的鰭式結構具有沿著實質上垂直於該半導體基底的原始表面的方向上的第二垂直剖面，且該第二垂直剖面包含一個階梯狀變化或一個非漸進式變化。

在本發明的一實施例中，該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向剖面，且該橫向剖面在該閘極結構內的鰭式結構和在該閘極結構外的鰭式結構之間具有一個階梯狀變化或一個非漸進式變化。

請參照圖2A，圖2A是本發明的一實施例所公開的一種鰭式結構電晶體(例如，鰭式場效電晶體(FinFET)或三閘極(Tride-gate)的製造方法的流程圖，其中該鰭式結構電晶體具有精確和控制良好的幾何形狀(例如具有更小的鰭片間距(fin pitch)和更精確/良好控制的鰭片寬度(fin width)的鰭式結構電晶體)，從而減少該鰭式結構電晶體的面積並防止該鰭式結構電晶體的鰭式結構的崩塌。之後本發明所公開的該鰭式結構電晶體稱爲矩形體鰭式場效電晶體(RB-FinFET)或矩形體三閘極場效電晶體(RB-Tri-gate FET)。該製造方法的詳細步驟如下：

步驟10：開始；

步驟20：基於一半導體基底，形成具有一鰭式本體(fin body)和一鰭式基底(fin base)的鰭式結構；

步驟30：在該鰭式結構之上定義一閘極區，並在該閘極區中使該鰭式結構變薄；

步驟40：在該閘極區中形成一閘極結構；以及

步驟50：形成源極區和汲極區；

步驟60：結束。

請參照圖2B、圖3、圖3-1、圖4、圖4-1、圖4-2，步驟20包含：

步驟102：通過一覆蓋層(例如為具有一氧化層和一氮化層的一複合層)定義一主動區；

步驟104：在該覆蓋層的基礎上，使用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式結構的鰭式本體；

步驟106：形成一間隔層(例如具有一氧化層和一氮化層的一複合層)以覆蓋該鰭式本體的側壁；

步驟108：在該覆蓋層和該間隔層的基礎上，使用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式結構的鰭式基底。

然後請參照圖2C、圖5、圖5-1、圖6、圖6-1、圖7、圖7-1、圖8、圖8-1，步驟30包含：

步驟110：形成圍繞該鰭式結構的淺溝槽隔離(shallow trench isolation, STI)區，其中該淺溝槽隔離區的頂面高於該半導體基底的原始矽表面；

步驟112：通過一圖案化光阻在該主動區和該淺溝槽隔離區之間形成該閘極結構；

步驟114：蝕刻該閘極結構內的淺溝槽隔離區以露出該鰭式基底的側壁；

步驟116：移除覆蓋該鰭式本體的間隔層以露出該鰭式本體的側壁。

步驟118：在該閘極結構中變薄該鰭式本體和該鰭式基底；

步驟120：移除該覆蓋層，然後去除該圖案化光阻。

接著請參照圖2D、圖9、圖9-1，步驟40包含：

步驟122：在該閘極區中變薄的該鰭式本體之上形成一閘極介電層；

步驟124：在該閘極介電層之上形成一閘極導電層；

步驟126：在該閘極導電層之上形成一閘極帽層。

最後請參照圖2E、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖17-1、圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27，步驟50 包含：

步驟128：移除該閘極結構外的覆蓋層，形成覆蓋該閘極結構的側壁的間隔層，以及露出該半導體基底的原始矽表面的部分；

步驟130：在該原始矽表面的露出部分的基礎上，蝕刻該半導體基底以形成兩個凹槽；

步驟132：在該兩個凹槽中分別形成該源極區和該汲極區。

前述製造方法的詳細說明如下：從良好設計的一摻雜p型井202開始，其中p型井202是設置在一p型基底200中(但在本發明的另一實施例中，是從p型基底200開始，而不是由p型井202開始)。另外，本發明的一實施例中，p型基底200的摻雜濃度接近5x10^15摻雜物/cm^3，以及施加於p型基底200的電壓(通常是一地電位，即0V)可被提供給該鰭式結構電晶體的鰭式本體的大部分區域。

在步驟102中，如圖3(a)所示，在矽晶圓上生長一層熱氧化物以在原始矽表面(original silicon surface)OSS上形成一襯墊氧化層204，然後沉積一層襯墊氮化層206。利用一光刻技術定義該主動區，其中該鰭式結構電晶體的鰭式本體將形成在該主動區中。之後使用各向異性蝕刻技術(anisotropic etching technique)將襯墊氮化層206和襯墊氧化層204從該主動區中去除。然後，在步驟104中，使用該各向異性蝕刻技術(例如反應離子蝕刻(Reactive Ion Etching, RIE))去除或挖掘矽以在該矽晶圓上形成深度約爲50nm的溝槽。在本發明的一實施例中，在F=5nm的製程節點中，襯墊氮化層206在該主動區上沿Y方向的寬度約爲9nm以及兩個主動區之間的空間爲9nm，導致間距(pitch, 也就是鰭片寬度 + 鰭與鰭之間的空間)爲18nm=3.6F。而在本發明的另一實施例中，在 F=10nm的製程節點中，襯墊氮化層206沿Y方向的寬度可以是10nm，兩個主動區之間的空間是10nm，導致該間距爲20nm =2F。另外，列出上述尺寸僅是用於說明本發明，也就是本發明並不受限於上述尺寸。

然後，在步驟106中，如圖3(a)所示，沿著曝露的矽側壁進行熱氧化以在該鰭式本體外垂直地形成薄的一氧化間隔層208，並在氧化間隔層208外垂直地形成一氮化間隔層210。另外，圖3(a)是沿著圖3(b)中所示的X方向的切割線的橫截面圖。如圖3-1(a)所示，氧化間隔層208和氮化間隔層210可以保護該鰭式本體的結構。值得注意的是在本發明的一實施例中，氧化間隔層208 非常薄，所以幾乎不會影響該鰭片寬度。另外，在本發明的另一實施例中，氧化間隔層208和氮化間隔層210可以形成一個堅固牆(solid wall)來夾住該主動區或該鰭式結構，尤其是該鰭式結構的側壁。另外，圖3-1(a)是沿著圖3-1(b)中所示的Y方向的切割線的橫截面圖。

在步驟108中，如圖4(a)所示，在作爲光罩的襯墊氮化層206和氮化間隔層210的基礎上，使用該各向異性蝕刻技術再次去除或挖掘矽(例如100nm深度的矽)以形成更深的溝槽，如此，從原始矽表面OSS的頂部算起，該更深的溝槽的深度約爲150~200nm。另外，圖4(a)是沿著圖4(b)中所示的X方向的切割線的橫截面圖。如圖4-1(a)所示，由於氧化間隔層208和氮化間隔層210的存在，該鰭式結構的垂直剖面(沿著實質上垂直於原始矽表面的方向(Z軸))在該第一蝕刻製程所形成的該鰭式結構的部分和該第二蝕刻製程所形成的該鰭式結構的另一部分之間具有階梯狀變化(step-like transition)。另外，在本發明的另一實施例中，有可能的是在該第一蝕刻製程所形成的該鰭式結構的部分和該第二蝕刻製程所形成的該鰭式結構的另一部分之間具有非階梯狀變化。另外，圖4-1(a)是沿著圖4-1(b)中所示的Y方向的切割線的橫截面圖。

當然，經過該第一蝕刻製程和該第二蝕刻製程後的鰭式結構的形狀並不受限於圖4(a)和圖4-1(a)所示的結構，其他所需的形狀也可以通過現有的蝕刻製程來實現。例如，圖4-2(a)是本發明的其他實施例所公開的另一種鰭式結構在沿圖4-2(b)中所示的Y方向的切割線的截面圖，其中由該第一蝕刻製程所形成的鰭式結構爲梯形或類似梯形。

另外，在步驟110中，如圖5(a)所示，在襯墊氮化層206的頂部之上沉積一層厚度足以填滿溝槽的氧化層。接著使用化學機械研磨(chemical mechanical polishing, CMP)技術去除襯墊氮化層206表面上額外沉積的氧化層以形成淺溝槽隔離(shallow trench isolation, STI)區212。另外，圖5(a)是沿著圖5(b)中所示的X方向的切割線的橫截面圖。另外，如圖5-1(a)所示，淺溝槽隔離區212可夾住該鰭式結構以防止該鰭式結構在後續製程中崩塌。另外，圖5-1(a)是沿著圖5-1(b)中所示的X方向的切割線的橫截面圖。

因此，通過氧化間隔層208、氮化間隔層210和凸起的淺溝槽隔離區212，由圖4-1(a)所示的該第一蝕刻製程和該第二蝕刻製程形成的該鰭式結構得到了很好的保護。在傳統的鰭式場效電晶體中，因為鰭式結構僅由一個蝕刻製程形成，該鰭式結構的鰭式本體具有漸進式變化的尖銳形狀的垂直輪廓(其中具有漸進式變化的尖銳形狀的垂直輪廓可參照圖1所示的鰭式本體)，所以該鰭式本體的寬度難以控制，以及該鰭式本體很容易崩塌。然而根據本發明的多個蝕刻製程和保護製程，本發明可以防止該鰭式結構在蝕刻製程中崩塌，以及該鰭式結構的形狀可以是矩形或其他更理想的形狀，特別是該鰭式結構通過該第一蝕刻製程所形成的部分。

下面將介紹如何形成該鰭式本體的矩形體(rectangular body, RB)結構。在步驟112中，使用光刻技術定義未受光阻層保護的該閘極區。當然，可以在該光阻層下沉積一層底部防反射塗層(bottom antireflective coating (BARC) layer，未繪示於圖6(a))以減少光反射並提高光刻曝光時的精度。然後在步驟114中，使用襯墊氮化層206和氮化間隔層210的側壁作爲保護光罩，在距離原始矽表面OSS的頂部約60nm的閘極區中，對曝露的淺溝槽隔離區212進行各向異性蝕刻以露出該鰭式基底的側壁的部分。這裏值得注意的是由於後續形成的該閘極結構可比源極區和汲極區更深，所以需要對曝露的淺溝槽隔離區212進行一些過蝕刻(over-etching)。

之後，在步驟116中，如圖6(a)所示，移除對應該閘極區且圍繞該鰭狀本體的氧化間隔層208和氮化間隔層210以曝露該鰭狀本體對應該閘極區的側壁。另外，圖6(a)是沿著圖6(b)中所示的X方向的切割線的橫截面圖。同樣地，在步驟116中，如圖6-1(a)所示，即使對應該閘極區的鰭式本體被曝露出來，該鰭式本體橫向延伸到該主動區兩端的剩餘部分仍然受到氧化間隔層208、氮化間隔層210和淺溝槽隔離區212的保護，而該鰭式基底也是如此。另外，如圖4-1(a)所示，該鰭式本體的深度由該第一道蝕刻製程決定，以及該鰭式基底的深度由該第二道蝕刻製程決定。另外，圖6-1(a)是沿著圖6-1(b)中所示的X方向的切割線的橫截面圖。

然後，在步驟118中，如圖7(a)所示使用變薄技術(thinning technique)或形塑(shaping)技術(例如結合各向同性蝕刻(isotropic etching)和各向異性蝕刻(anisotropic etching)的良好設計的乾蝕刻技術)精確變薄對應該閘極區的該鰭式本體(和該鰭式基底)的寬度。例如，該鰭式本體的原始寬度爲10~12nm，在對應該閘極區中變薄的該鰭式本體的寬度可為6nm。另外，圖7(a)是沿著圖7(b)所示的X方向的切割線的橫截面圖。因此，對應該閘極區中剩餘的該鰭式本體寬度約爲6nm。在本發明的一實施例中，該鰭式本體可通過良好設計的乾法蝕刻技術而為一個周圍具有筆直的側壁且輪廓分明的矩形體(因此，RB-FinFET中的RB指的就是矩形體(rectangular body))。另外，當然在本發明的另一實施例中，該鰭式本體也可通過其他良好設計的乾蝕刻技術變薄成其他優選形狀，此時該鰭式結構的垂直剖面上如圖7-1(a)所示的破折角A或破折角B可以不是階梯變化，但仍是非漸進式變化。另外，圖7-1(a)是沿著圖7-1(b)所示的Y方向的切割線的橫截面圖。

接著在步驟120中，如圖8(a)所示，去除曝露的襯墊氮化層206以及該閘極區中的氮化間隔層210，然後去除該光阻層。另外，圖8(b)為沿著圖8(a)中所示的X方向的切割線的橫截面圖。另外，圖8-1(b)為沿著圖8-1(a)中所示的Y1方向(對應該閘極區)的切割線的橫截面圖，以及圖8-1(c)為沿著圖8-1(a)中所示的Y2方向(對應該源極區/該汲極區)的切割線的橫截面圖。如圖8-1(b)和圖8-1(c)所示，在該鰭式本體和該鰭式基底之間有一個階梯狀變化或非漸進式變化。這裡值得注意的是在該閘極區中，該鰭式結構的垂直剖面可能存在兩個階梯狀變化(step-like transition)或非漸進式變化(non-gradual transition)。

另外，如圖8-1(c)所示，在前述良好設計的乾法蝕刻技術中，對應該源極區和該汲極區的鰭式本體的寬度保持不變而不會被消耗。這裏值得注意的是如圖8-1(b)和圖8-1(c)所示，在對應該源極區和該汲極區的鰭式結構的垂直剖面中有一個階梯狀變化或非漸進式變化，而在對應該閘極區中的鰭式結構的垂直剖面中有兩個階梯狀變化或非漸進式變化。

按照本發明前述的製程和結構，該鰭式本體有兩個獨立的部分：一個部分是對應一通道區(或該閘極區)的窄本體，其中該窄本體具有較窄的寬度(例如6nm，如圖8-1(b)所示的對應該通道區的鰭式本體)；另一個部分是對應該源極區/該汲極區的寬本體(例如10~12nm，如圖8-1(c)所示的對應該源極區/該汲極區的鰭式本體)，其中對應該通道區(或該閘極區)的鰭式本體的寬度是由良好設計的乾法蝕刻技術所控制。因此，如圖8-1(a)所示，在該閘極區和該源極區/該汲極區之間，該鰭式結構的橫向輪廓(沿著實質上平行於原始矽表面OSS的方向(X軸))具有階梯狀變化或非漸進式變化。另外，如圖8-1(b)所示，在該鰭式本體的部分和該鰭式基底之間，該鰭式結構的垂直剖面(沿著實質上垂直於原始矽表面 OSS的方向(Z軸))具有階梯狀變化或非漸進式變化。同理，在步驟120中，即使對應該閘極區的鰭式本體被露出且變薄，但橫向延伸至該主動區兩端的剩餘的鰭式本體(也就是對應該源極區/該汲極區的鰭式本體)仍然受到氧化間隔層208、氮化間隔層210和淺溝槽隔離區212的保護(該鰭式基底也是如此)，所以對應該閘極區的鰭式本體幾乎不會崩塌。

接下來介紹用於在該閘極區形成該閘極結構的例子。在步驟122中，如圖9(a)所示，在該閘極區中變薄的該鰭式本體之上形成該閘極介電層(例如高介電值(Hi-k)閘極介電材料216或氧化物介電材料)。在步驟124中，如圖9(a)所示，沉積作爲該閘極導電層的N+多晶矽218(或其他導電材料，如鎢)，然後使用該化學機械研磨技術對N+多晶矽層218進行蝕回(etch back)。接著在步驟126中，如圖9(a)所示，沉積該閘極帽層，其中該閘極帽層可例如為包含一氮化帽層220和一硬光罩-氧化物層(HM_Oxide)222的複合結構)。然後對硬光罩-氧化物層222和氮化帽層220使用該化學機械研磨技術以使硬光罩-氧化物層222的頂部與襯墊氮化層206平齊，另外，圖9(a)是沿著圖9(b)中所示的X方向的切割線的橫截面圖，以及圖9-1(a)是沿著圖9-1(b)中所示的Y方向的切割線的橫截面圖。

接下來介紹用於形成該源極區/該汲極區的例子。在步驟128中，如圖10(a)所示，蝕刻襯墊氮化層206和襯墊氧化層204以露出該閘極結構(包含高介電值(Hi-k)閘極介電材料216、N+多晶矽218、氮化帽層220和硬光罩-氧化物層222)外的原始矽表面OSS，以及也去除一些淺溝槽隔離區212和硬光罩-氧化物層222。這裡值得注意的是淺溝槽隔離區212的頂部高於原始矽表面OSS，這種較高的淺溝槽隔離區212有助於通過後面描述的選擇性生長來限制該源極區/該汲極區的形成。另外，圖10(a)是沿著圖10(b)中所示的X方向的切割線的橫截面圖。然後如圖11(a)所示，在該閘極結構的邊緣和淺溝槽隔離區212的邊緣形成氧化物-2間隔層224和氮化物-2間隔層226。這裏值得注意的是如圖8-1(a)所示，在氧化物-2間隔層224和氮化物-2間隔層226下方(位於該源極區/該汲極區內)的鰭式本體的寬度(約9nm)將大於該閘極結構下方的鰭式本體的寬度(約6nm)。另外，圖11(a)是沿著圖11(b)中所示的X方向的切割線的橫截面圖。另外，在步驟130中，如圖12(a)所示，蝕刻掉一些曝露的矽區域以爲該源極區/該汲極區創建例如約80nm深的溝槽228，其中圖12(a)是沿著圖12(b)中所示的X方向的切割線的橫截面圖。

在步驟132中，如圖13(a)所示，首先使用一熱氧化製程(thermal oxidation process，稱為氧化物-3製程)長出穿透該鰭式結構電晶體的鰭式本體的垂直壁的氧化物-3V層230(假設具有陡峭的結晶方向＜110＞)，以及長出位於溝槽228底部的頂面上的氧化物-3B層232，其中因為該氧化物-3製程可在溝槽228的所有側壁上長出薄的氧化層(也就是氧化物-3V層230和氧化物-3B層232)，所以該源極區/該汲極區的寬度不會真正受到該熱氧化製程的影響。另外，氧化物-3V層230和氧化物-3B層232出現在圖13(a)和後續圖中的厚度僅是用以說明本發明，且氧化物-3V層230和氧化物-3B層232的幾何形狀與那些圖中所示的淺溝槽隔離區212的尺寸並不成比例。例如，氧化物-3V層230和氧化物-3B層232的厚度約為20~30nm，但是淺溝槽隔離區212的垂直高度約為150~200nm。但非常重要的是在設計該氧化物-3製程時，在精確控制的熱氧化溫度、時間和生長速度的情況下，氧化物-3V層230的厚度可以得到非常精確的控制。由於在定義明確的矽表面上的該熱氧化製程會造成氧化-3V層230厚度的40%被移除，所以在該鰭式結構電晶體的本體的垂直壁上曝露的矽表面＜110＞的厚度和氧化物-3V層230其餘60%的厚度會被視為該鰭式結構電晶體的鰭式本體的垂直壁外的附加物。另外，圖13(a)是沿著圖13(b)中所示的X方向的切割線的橫截面圖。

然後如圖14(a)所示，在氧化物-3B層232的頂面上使用化學氣相沉積(chemical vapor deposition, CVD)沉積氮化物，並蝕刻回該氮化物以形成氮化層234。(在本發明的另一實施例中，可以選擇在氮化層234的頂部進一步沉積鎢並蝕回以形成鎢層，然後在該鎢層上方沉積氮化鈦(TiN)並蝕回以形成氮化鈦層，其中該氮化鈦層的頂部低於原始矽表面OSS約20~40nm)。另外，圖14(a)是沿著圖14(b)中所示的X方向的切割線的橫截面圖。然後如圖15(a)所示，進行蝕刻製程蝕刻氧化物-3V層230以露出具有陡峭的結晶方向＜110＞的矽側壁。如圖15(a)所示，在該源極區/該汲極區下方有帶L型隔離層的部分隔離區(partial isolation with L-shape isolators, PILI)，且該帶 L型隔離層的部分隔離區包含：(1)L形氧化物-3層，其中該L形氧化物-3層包含靠近該露出的矽側壁的氧化物-3V層230(該露出的矽側壁位於該閘極結構之下)和氧化物-3B層232；(2)氮化層234。另外，圖15(a)是沿著圖15(b)中所示的X方向的切割線的橫截面圖。

這裏值得注意的是在本發明的一實施例中，沿著Y方向具有陡峭的結晶方向＜110＞的矽的寬度可約爲10~12nm，其大於該閘極結構下方的該鰭式本體的寬度(約6nm)。

之後如圖16(a)所示，使用選擇性生長技術(例如選擇性外延生長(selective epitaxy growth))從具有陡峭的結晶方向＜110＞的矽側壁中形成n型輕摻雜汲極(lightly doped drain, LDD)236，以及之後形成n+摻雜源極區/汲極區238，其中可對生長出的n型輕摻雜汲極236和/或n+摻雜源極區/汲極區238進行退火處理以使n型輕摻雜汲極236與p型井202之間的界面接近較窄的通道區。這裡值得一提的是在形成該通道區、該汲極區和該源極區時，不需要進行離子佈植，也不需要高溫和長時間的熱退火來消除在形成上述區域時因重擊而造成的損壞。另外，因為淺溝槽隔離區212的頂部高於原始矽表面OSS，所以選擇性生長的n型輕摻雜汲極236和n+摻雜源極區/汲極區238不僅會受限於較高的淺溝槽隔離區212(而不會生長在淺溝槽隔離區212之上)，且具有良好生長的陡峭的結晶方向＜110＞的結構。另外，圖16(a)是沿著圖16(b)中所示的X方向的切割線的橫截面圖。

最後如圖17(a)所示，沉積氮化鈦層240和鎢層242以填充溝槽228。到目前爲止n+摻雜源極區/汲極區238的高度約爲40~50nm，而且n+摻雜源極區/汲極區238至少有兩面(頂面和一側壁)被氮化鈦層240和鎢層242圍繞，所以接觸電阻大大降低。另外，鎢層242不僅填滿了原始矽表面OSS下方的溝槽，也填滿了被淺溝槽隔離區212圍繞的原始矽表面OSS上方的溝槽。

另外，因爲對應該閘極結構的淺溝槽隔離區212從原始矽表面OSS的頂部向下蝕刻了約60至80奈米，所以該閘極結構的底部(位於對應該閘極結構的淺溝槽隔離區212上方，可參照圖9-1(b)所示的Y方向)可能比n+摻雜源極區/汲極區238的底部低約10至20奈米，從而也可以降低該鰭式結構場效電晶體的關閉電流(OFF current, Ioff)。另外，請參照圖17-1，圖17-1(a)是沿著圖17-1(b)中所示的Y1方向(對應該閘極結構)的切割線的橫截面圖，以及圖17-1(c)是沿著圖17-1(b)中所示的Y2方向(對應n+摻雜源極區/汲極區238)的切割線的橫截面圖。如圖17-1(a)和圖17-1(c)所示，很明顯地對應該閘極結構的該鰭式本體的寬度較窄(如圖17-1(a)所示的6nm)，而對應n+摻雜源極區/汲極區238的該鰭式本體的寬度較寬(如圖17-1(c)所示的10~12nm)。因為對應n+摻雜源極區/汲極區238的該鰭式本體的寬度比對應該閘極結構的該鰭式本體的寬度大，所以n+摻雜源極區/汲極區238的電阻可以控制在可接受的範圍內，而且較寬的n+摻雜源極區/汲極區238也有助於金屬接觸。

在上述實施例中，如圖11(a)所示，環繞淺溝槽隔離區212側壁的氧化物-2間隔層224和氮化物-2間隔層226可能會占用如圖10(a)所示曝露的矽的部分，且可能會減小圖12(a)中所創建的溝槽228的面積。因此，下面將介紹本發明用於形成該源極區/該汲極區的另一實施例以避免上述問題。

同理，在步驟128中，如圖18(a)所示，蝕刻襯墊氮化層206和襯墊氧化層204以露出該閘極結構(包含高介電值(Hi-k)閘極介電材料216、N+多晶矽218、氮化帽層220和硬光罩-氧化物層222)外的原始矽表面OSS，而淺溝槽隔離區212的大部分也將被去除。如此，淺溝槽隔離區212的頂部只比原始矽表面OSS高一點。這種較高的淺溝槽隔離區212可以是一個柵欄，但仍然有助於通過後面描述的選擇性生長來限制或約束該源極區/該汲極區的形成。另外，圖18(a)是沿著圖18(b)中所示的X方向的切割線的橫截面圖。然後如圖19(a)所示，在該閘極結構的邊緣形成氧化物-2間隔層224和氮化物-2間隔層226，但將淺溝槽隔離區212和原始矽表面OSS上的氧化物-2間隔層224和氮化物-2間隔層226全部去除。另外，圖19(a)是沿著圖19(b)中所示的X方向的切割線的橫截面圖。另外，圖20是說明在該閘極結構的邊緣形成間隔層的模擬結果，其中該閘極結構的高度爲40nm(包含N+多晶矽218為10nm、氮化帽層220為10nm和硬光罩-氧化物層222為20nm)，圍繞n+摻雜源極區/汲極區238的淺溝槽隔離區的高度爲10nm。圖20(a)是形成1nm氧化間隔層2002和7nm氮化間隔層時沿著圖20(c)中所示的a-a’切割線的橫截面圖，以及圖20(b)是形成1nm氧化間隔層和7nm氮化間隔層時沿著圖20(c)中所示的b-b’切割線的橫截面圖。在蝕刻並移除氧化間隔層和氮化間隔層後，如圖20(b)所示，可以看到該閘極結構的側壁上仍留有約30nm高的氧化間隔層和氮化間隔層。因此，圍繞該源極區/該汲極區的較高的淺溝槽隔離區212(比原始矽表面OSS高8~10nm)有助於防止在較高的淺溝槽隔離區212的邊緣出現氧化間隔層和氮化間隔層。

另外，如圖19(a)所示，除了氧化物-2間隔層224和氮化物-2間隔層226下方的矽外，大部分露出的矽仍未被阻擋，所以如圖21(a)所示，蝕刻掉圖19(a)中的未被阻擋的矽爲該源極區和該汲極區創建溝槽228，其中溝槽228例如約80nm深。另外，圖21(a)是沿著圖21(b)中所示的X方向的切割線的橫截面圖。

之後如圖22(a)所示，在溝槽228中生長氧化物-3V層230和氧化物-3B層232。同樣，在精確控制的熱氧化溫度、時間和生長速度的情況下，氧化物-3V層230的厚度可以得到非常精確的控制。另外，圖22(a)是沿著圖22(b)中所示的X方向的切割線的橫截面圖。之後如圖23(a)所示，使用該化學氣相沉積沉積氮化物然後回蝕以在氧化物-3B層232的頂部形成氮化層234。另外，圖23(a)是沿著圖23(b)中所示的X方向的切割線的橫截面圖。然後如圖24(a)所示，進行蝕刻製程蝕蝕刻刻溝槽228中生長的熱氧化物(特別是氧化物-3V層230)以露出具有陡峭的結晶方向＜110＞的矽側壁。因此，露出的具有陡峭的結晶方向＜110＞的矽側壁的邊緣可被良好的控制以使其和該閘極結構的邊緣對齊，或使其位於該閘極結構之下，或使其位於覆蓋該閘極結構側壁的間隔層(即氧化物-2間隔層224和氮化物-2間隔層226)之下。另外，圖24(a)是沿著圖24(b)中所示的X方向的切割線的橫截面圖。

之後如圖25(a)所示，使用選擇性生長技術(例如選擇性外延生長)從具有陡峭的結晶方向＜110＞的矽側壁中形成n型輕摻雜汲極236，以及之後形成n+摻雜源極區/汲極區238，其中可對生長出的n型輕摻雜汲極236和/或n+摻雜源極區/汲極區238進行退火處理。另外，因為淺溝槽隔離區212的頂部仍然高於原始矽表面OSS，所以選擇性生長的n型輕摻雜汲極236和n+摻雜源極區/汲極區238會受限於較高的淺溝槽隔離區212。另外，圖25(a)是沿著圖25(b)中所示的X方向的切割線的橫截面圖。最後如圖26(a)所示，先沉積氮化鈦層240，然後沉積鎢層242以填充溝槽228。然而在本發明的另一實施例中，如圖27(a)所示，可能只有該汲極區和該源極區中的其中之一有帶L型隔離層的部分隔離區(partial isolation with L-shape isolators, PILI)，而另一個沒有帶L型隔離層的部分隔離區(所以其氮化鈦層240和n+摻雜源極區/汲極區238直接與p型井202接觸，且p型井202可以提供供電電壓VDD、接地電壓ground或其他優選電壓。另外，圖26(a)是沿著圖26(b)中所示的X方向的切割線的橫截面圖，以及圖27(a)是沿著圖27(b)中所示的X方向的切割線的橫截面圖。

雖然在前述實施例中，該閘極結構是形成在n+摻雜源極區/汲極區238形成之前，但本發明領域具有熟知技藝者應當知曉“閘極-最後(Gate-Last)”製程在本發明中可以毫無困難地執行，所以在此不再贅述。

總結而言，本發明公開了一種具有精確幾何形狀的三維電晶體(也就是該鰭式結構電晶體)的結構。當該鰭式結構電晶體的鰭式本體的尺寸因縮放而變窄時，該鰭式本體仍然可以是堅固且不易彎曲的。另外，因為該鰭式結構電晶體的源極區/汲極區在形成過程中受到良好限制，所以該鰭式結構電晶體的鰭片間距(fin pitch)可以更小從而減少該鰭式結構電晶體的面積，使得該鰭式結構電晶體更接近摩爾定律的要求(即單位面積內電晶體數量更多和單位電晶體成本更低)。由於該源極區/汲極區至少有三面被鎢層所包圍，所以該源極區/汲極區與金屬插銷之間的接觸電阻也更低。另外，該鰭式結構電晶體的鰭式結構的垂直剖面(Z方向)具有階梯狀變化或非階梯狀變化，以及該鰭式本體可以是矩形或其他所需的形狀。另外，因為對應該鰭式結構電晶體的通道區(或對應該鰭式結構電晶體的閘極結構)的鰭式本體的寬度由上述鰭式變薄製程控制，所以對應該通道區的鰭式本體(作為該鰭式結構電晶體的通道)的寬度較窄(例如6nm)，而對應該源極區/汲極區的鰭式本體(作爲該源極區/汲極區)的寬度較寬(例如9nm)。因此，該鰭式本體的橫向剖面(X方向)也具有階梯狀變化或非漸進式變化。

綜上所述，相較於傳統的鰭式場效電晶體結構，本發明的鰭式場效電晶體的結構具有以下優點：

(1)該傳統的鰭式場效電晶體結構的鰭式本體的形狀和尺寸難以控制。然而，本發明的鰭式場效電晶體對應該閘極結構的鰭式本體的尺寸和形狀却可以很好地控制(例如，即使技術節點爲9~12nm，該鰭式本體的寬度也可以很容易地控制在3~6nm範圍內)，以及對應該閘極結構的鰭式本體的深度也很容易通過如圖4-1(a)所示的該第一次蝕刻製程來控制。因此，對應該閘極結構的鰭式本體可以是類似矩形的形狀，也可以是其他更理想的形狀。

(2)該傳統的鰭式場效電晶體結構的鰭式結構很容易崩塌，尤其是當技術節點降至10奈米或更低時。然而，在本發明中，該鰭式本體和該鰭式基底是通過單獨的蝕刻製程形成或定義的，所以即使對應該閘極結構的鰭式本體變薄，但橫向延伸至該主動區兩端的剩餘的鰭式本體仍然受到氧化間隔層、氮化間隔層和淺溝槽隔離區的保護而幾乎不會崩塌。另外，該鰭式本體下方的鰭式基底完全被淺溝槽隔離區包圍，所以該鰭式基底也是一個堅固的基底。

(3)該傳統的鰭式場效電晶體(無論是離子佈植還是選擇性生長)的源/汲極的晶體結構和尺寸都難以控制。另一方面，在本發明中，n型輕摻雜汲極和該源極區/汲極區僅根據＜110＞的晶體結構進行選擇性生長。另外，因為該淺溝槽隔離區的頂部高於該原始矽表面，所以選擇性生長的n型輕摻雜汲極和該源極區/汲極區可能會受到較高的該淺溝槽隔離區的限制或約束，而不會在該淺溝槽隔離區上生長。在本發明中，由於對應該源極區/汲極區的鰭式本體的寬度大於對應該閘極結構的鰭式本體的寬度，所以該源極區/汲極區的電阻可控制在可接受的範圍內，而且較寬的該源極區/汲極區也有助於金屬接觸。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

＜110＞:結晶方向 200:p型基底 202:p型井 204:襯墊氧化層 206:襯墊氮化層 208:氧化間隔層 210:氮化間隔層 212:淺溝槽隔離區 216:高介電值閘極介電材料 218:N+多晶矽 220:氮化帽層 222:硬光罩-氧化物層 224:氧化物-2間隔層 226:氮化物-2間隔層 228:溝槽 230:氧化物-3V層 232:氧化物-3B層 234:氮化層 236:n型輕摻雜汲極 238:n+摻雜源極區/汲極區 240:氮化鈦層 242:鎢層 A、B:破折角 OSS:原始矽表面 10-60、102-132:步驟

圖1是說明在現有技術中，14nm技術節點的鰭式場效電晶體的橫截面的示意圖。圖2A是本發明的一實施例所公開的一種鰭式結構電晶體的製造方法的流程圖。圖2B、圖2C、圖2D、圖2E是說明圖2A的流程圖。圖3是說明形成襯墊氧化層、沉積襯墊氮化層、通過第一蝕刻製程形成溝槽以及形成氧化間隔層和氮化間隔層的示意圖。圖3-1是說明沿著Y方向的切割線對應圖3的橫截面圖。圖4是說明通過第二蝕刻製程進一步去除矽的示意圖。圖4-1是說明沿著Y方向的切割線對應圖4的橫截面圖。圖4-2是本發明的另一實施例所公開的沿著Y方向的切割線對應圖4的橫截面圖。圖5是說明形成淺溝槽隔離(shallow trench isolation, STI)區的示意圖。圖5-1是說明沿著Y方向的切割線對應圖5的橫截面圖。圖6是說明移除對應該閘極區且圍繞該鰭狀本體的氧化間隔層和氮化間隔層以曝露該鰭狀本體對應該閘極區的側壁的示意圖。圖6-1是說明沿著Y方向的切割線對應圖6的橫截面圖。圖7是說明變薄或形塑(shaping)對應該閘極區的該鰭式本體和該鰭式基底的示意圖。圖7-1是說明沿著Y方向的切割線對應圖7的橫截面圖。圖8是說明去除對應該閘極區的襯墊氮化層和襯墊氧化層的示意圖。圖8-1是說明沿著Y方向的切割線對應圖8的橫截面圖。圖9是說明形成該閘極介電層和該閘極導電層，以及沉積該閘極帽層的示意圖。圖9-1是說明沿著Y方向的切割線對應圖9的橫截面圖。圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖17-1是說明形成該源極區/汲極區的示意圖。圖18、圖19、圖21、圖22、圖23、圖24、圖25、圖26是根據本發明的另一實施例說明形成該源極區/汲極區的示意圖。圖20是說明在該閘極結構的邊緣形成間隔層的模擬結果的示意圖。圖27是根據本發明的另一實施例所公開的該源極區/汲極區的示意圖。

200:p型基底

202:p型井

204:襯墊氧化層

206:襯墊氮化層

208:氧化間隔層

210:氮化間隔層

Claims

一種半導體電晶體，包含：一半導體基底，具有一原始表面(original surface)；一主動區，在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構；一淺溝槽隔離區(shallow trench isolation region)，圍繞該主動區；一閘極結構，跨越該鰭式結構；一第一導電結構和一第二導電結構；及一間隔層，與該閘極結構的側壁接觸且在該鰭式結構的之上；其中在該間隔層下方的鰭式結構的寬度大於在該閘極結構下方的鰭式結構的寬度。
如請求項1所述的半導體電晶體，其中該第一導電結構受到該淺溝槽隔離區的限制，且該第一導電結構的寬度大於在該閘極結構下方的鰭式結構的寬度。
如請求項1所述的半導體電晶體，其中該鰭式結構包含一鰭式本體和一鰭式基底，該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直剖面(perpendicular profile)，以及該垂直剖面包含在該鰭式本體和該鰭式基底之間的階梯狀變化(step-like transition)。
如請求項3所述的半導體電晶體，其中該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向剖面(lateral profile)，且該橫向剖面包含另一個階梯狀變化。
如請求項1所述的半導體電晶體，其中該第一導電結構與該鰭式結構的第一端接觸，該第二導電結構與該鰭式結構的第二端接觸，且該第一導電結構和該第二導電結構獨立於該鰭式結構。
如請求項1所述的半導體電晶體，其中在該淺溝槽隔離區上方的閘極結構的底部低於該第一導電結構的底部和/或該第二導電結構的底部。
如請求項1所述的半導體電晶體，其中該第一導電結構或該第二導電結構的至少兩邊與一含金屬區(metal-containing region)接觸。
一種半導體電晶體，包含：一半導體基底，具有一原始表面；一主動區，在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構；一淺溝槽隔離區，圍繞該主動區；及一閘極結構，跨越該鰭式結構並覆蓋該淺溝槽隔離區的第一部分；其中該鰭式結構包含被該閘極結構覆蓋的鰭式本體和未被該閘極結構覆蓋的鰭式基底的部分，且該鰭式本體和該鰭式基底之間爲階梯狀變化或非漸進式變化(non-gradual transition)。
如請求項8所述的半導體電晶體，另包含一第一導電結構和一第二導電結構，其中該第一導電結構和該第二導電結構位於該主動區內，以及該第一導電結構和該第二導電結構獨立於鰭式結構和不在該淺溝槽隔離區之上。
如請求項8所述的半導體電晶體，其中該第一導電結構或該第二導電結構的至少兩邊與一含金屬區接觸。
一種半導體電晶體，包含：一半導體基底，具有一原始表面；一主動區，在該半導體基底的基礎上形成，其中該主動區具有一鰭式結構；一淺溝槽隔離區，圍繞該主動區；及一閘極結構，跨越該鰭式結構，其中該半導體電晶體的第一導電結構和第二導電結構位於該主動區內；其中該鰭式結構在沿著實質上垂直於該原始表面的方向上具有一垂直剖面，且該垂直剖面包含一第一非漸進式變化或一第一階梯狀變化。
如請求項11所述的半導體電晶體，其中該鰭式結構包含被該閘極結構覆蓋的鰭式本體和未被該閘極結構覆蓋的鰭式基底部分，且該第一非漸進式變化或該第一階梯狀變化位於該鰭式本體和該鰭式基底之間。
如請求項11所述的半導體電晶體，其中該閘極結構覆蓋的淺溝槽隔離區的一部分的頂面低於未被該閘極結構覆蓋的淺溝槽隔離區的其他部分的頂面。
如請求項11所述的半導體電晶體，其中該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向剖面，且該橫向剖面包含一第二非漸進式變化或一第二階梯狀變化。
如請求項14所述的半導體電晶體，其中該第二非漸進式變化或該第二階梯狀變化是在該閘極結構和該第一導電結構之間。
如請求項15所述的半導體電晶體，其中該橫向剖面另包含一第三非漸進式變化或一第三階梯狀變化，且該第三非漸進式變化或該第三階梯狀變化位於該閘極結構與該第二導電結構之間。
如請求項11所述的半導體電晶體，其中該第一導電結構和/或該第二導電結構受到該淺溝槽隔離區的限制。
如請求項17所述的半導體電晶體，其中該第一導電結構與該鰭式結構的第一端接觸，該第二導電結構與該鰭式結構的第二端接觸，且該第一導電結構和該第二導電結構獨立於該鰭式結構。
如請求項11所述的半導體電晶體，其中在該淺溝槽隔離區上方的閘極結構的底部低於該第一導電結構的底部和/或該第二導電結構的底部。
如請求項11所述的半導體電晶體，其中該第一導電結構的至少兩邊與一含金屬區接觸。
如請求項11所述的半導體電晶體，其中該閘極結構覆蓋的鰭式結構的垂直剖面包含兩個非漸進式變化或兩個階梯狀變化。
一種半導體裝置的製造方法，包含：在一半導體基底的基礎上，通過多重蝕刻製程形成一鰭式結構，其中該鰭式結構包含一鰭式本體和一鰭式基底；在該鰭式結構上形成一閘極結構；及控制該閘極結構中該鰭式本體的寬度以使該閘極結構中的鰭式本體的寬度窄於該閘極結構外的鰭式本體的寬度。
如請求項22所述的製造方法，其中通過該多重蝕刻製程形成該鰭式結構的步驟包含：通過一襯墊覆蓋層定義該鰭式結構；在該襯墊覆蓋層的基礎上，使用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式本體；形成一間隔層以覆蓋該鰭式本體的側壁；以及在該襯墊覆蓋層和該間隔層的基礎上，使用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式基底。
如請求項23所述的製造方法，其中該鰭式本體的深度小於該鰭式基底的深度。
如請求項23該的製造方法，其中在該鰭式結構上形成該閘極結構的步驟包含：形成環繞該鰭式結構的淺溝槽隔離區，其中該淺溝槽隔離區的頂面高於該半導體基底的原始表面；通過一圖案化光阻(patterned photo-resistance)定義該閘極結構；在該閘極結構內蝕刻掉該淺溝槽隔離區以露出該鰭式基底的部分側壁；及在該閘極結構中去除覆蓋該鰭式基體的側壁的間隔層。
如請求項25所述的製造方法，其中控制該鰭式本體的寬度的步驟包含：蝕刻該鰭式本體的側壁和該鰭式基底的部分側壁。
如請求項26所述的製造方法，另包含：在該閘極結構中去除該襯墊覆蓋層；及在該閘極結構中形成一閘極以覆蓋該鰭式本體的側壁和該鰭式基底的部分側壁；其中該閘極包含一閘極導電層，且該閘極導電層在該鰭式本體、該鰭式基底和在該閘極結構內的該淺溝槽隔離區之上。
如請求項27所述的製造方法，另包含：移除該閘極結構外的襯墊覆蓋層以及形成覆蓋該閘極的一側壁的間隔層以顯示該半導體基底的原始表面的第一部分；在該原始表面的第一部分的基礎上，蝕刻該半導體基底以形成一第一溝槽；及在該第一溝槽的基礎上，形成該半導體裝置的第一導電結構。
如請求項28所述的製造方法，其中形成該第一導電結構的步驟包含：在該第一溝槽的表面的基礎上，形成一覆蓋氧化層；蝕刻該覆蓋氧化層的部分以形成該半導體基底的一曝露的側壁；基於該曝露的側壁形成一摻雜半導體結構，其中該摻雜半導體結構被該淺溝槽隔離區限制；及形成一金屬結構以填充該第一溝槽並接觸該摻雜半導體結構。
如請求項29所述的製造方法，其中該摻雜半導體結構包含一輕摻雜半導體區和一重摻雜半導體區。
一種半導體裝置的製造方法，包含：在一半導體基底的基礎上，沿著實質上垂直於該半導體基底的原始表面的方向上形成具有一垂直剖面的鰭式結構；及在該鰭式結構之上形成一閘極結構，其中該垂直剖面具有兩個階梯狀變化或兩個非漸進式變化。
如請求項31所述的製造方法，其中該鰭式結構包含一鰭式本體和一鰭式基底，且一個階梯狀變化或一非漸進式變化位於該鰭式本體和該鰭式基底之間。
如請求項32所述的製造方法，其中形成該鰭式結構的步驟包含：通過一襯墊覆蓋層定義該鰭式結構；基於該襯墊覆蓋層，使用一第一蝕刻製程蝕刻該半導體基底以形成該鰭式本體；形成一間隔層以覆蓋該鰭式本體的側壁；及在該襯墊覆蓋層和該間隔層的基礎上，使用一第二蝕刻製程進一步蝕刻該半導體基底以形成該鰭式基底。
一種半導體裝置的製造方法，包含：在一半導體基底的基礎上，形成一鰭式結構；在該鰭式結構上形成一閘極結構；及在該閘極結構中形塑(shaping)該鰭式結構；其中在該閘極結構內的鰭式結構具有沿著實質上垂直於該半導體基底的原始表面的方向上的第一垂直剖面，且該第一垂直剖面包含兩個階梯狀變化或兩個非漸進式變化；其中在該閘極結構外的鰭式結構具有沿著實質上垂直於該半導體基底的原始表面的方向上的第二垂直剖面，且該第二垂直剖面包含一個階梯狀變化或一個非漸進式變化。
如請求項34所述的製造方法，其中該鰭式結構在沿著實質上平行於該原始表面的方向上具有一橫向剖面，且該橫向剖面在該閘極結構內的鰭式結構和在該閘極結構外的鰭式結構之間具有一個階梯狀變化或一個非漸進式變化。