JPH07142712A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07142712A JPH07142712A JP15541393A JP15541393A JPH07142712A JP H07142712 A JPH07142712 A JP H07142712A JP 15541393 A JP15541393 A JP 15541393A JP 15541393 A JP15541393 A JP 15541393A JP H07142712 A JPH07142712 A JP H07142712A
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- junction
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Abstract
(57)【要約】
【目的】 本発明は、短チャネル効果の少ないＭＯＳＦ
ＥＴを提供することを目的とする。 【構成】 本発明は、チャネル不純物層２と半導体基板
１との境界に形成されるＰＮ接合の深さを浅くして、Ｐ
Ｎ接合の空乏層によってチャネル領域を空乏化し、チャ
ネル領域の電荷量に対するゲートの制御性を良くするよ
うに構成されてなる。
ＥＴを提供することを目的とする。 【構成】 本発明は、チャネル不純物層２と半導体基板
１との境界に形成されるＰＮ接合の深さを浅くして、Ｐ
Ｎ接合の空乏層によってチャネル領域を空乏化し、チャ
ネル領域の電荷量に対するゲートの制御性を良くするよ
うに構成されてなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にＭＯＳトランジスタの構造に関する。
にＭＯＳトランジスタの構造に関する。
【０００２】
【従来の技術】図１２は従来の半導体装置、Ｐ型埋め込
みチャネルＭＯＳＦＥＴの構造を示す断面図である。
みチャネルＭＯＳＦＥＴの構造を示す断面図である。
【０００３】図１２において、Ｎ型シリコン基板１０１
上にゲート酸化膜１０４が形成され、ゲート酸化膜１０
４上にゲート電極１０５が形成されている。ゲート電極
１０５直下のチャネル領域にはＰ型のチャネル不純物層
１０２が形成され、ゲート電極１０５の両側にＰ+ のソ
ース・ドレイン領域１０６が形成されている。
上にゲート酸化膜１０４が形成され、ゲート酸化膜１０
４上にゲート電極１０５が形成されている。ゲート電極
１０５直下のチャネル領域にはＰ型のチャネル不純物層
１０２が形成され、ゲート電極１０５の両側にＰ+ のソ
ース・ドレイン領域１０６が形成されている。
【０００４】上記構成の埋め込みチャネルＭＯＳＦＥＴ
では、チャネル不純物層１０２がシリコン基板１０１の
深い領域まで延在するために、電流が流れるチャネルの
位置が基板表面よりも深くなる。従って、ゲ−ト電圧の
影響が弱い。また、チャネル不純物層１０２とＰ+ のソ
ース・ドレイン領域１０６と連続したＰ型領域が形成さ
れる。このため、チャネル領域に存在する電荷量は主に
ソース・ドレイン領域１０６に印加される電位とシリコ
ン基板１０１に印加される電位によって決まり、ゲート
電極１０５に印加される電位による制御性が損なわれて
いる。即ち、チャネル領域に存在する電荷量はソース・
ドレイン領域１０６の電位の影響を受け易く、短チャネ
ル効果が顕著になる。また、同じ理由でＳファクター
（ドレイン電流を一桁増加させるために必要なゲ−ト電
圧）が大きくなる問題がある。
では、チャネル不純物層１０２がシリコン基板１０１の
深い領域まで延在するために、電流が流れるチャネルの
位置が基板表面よりも深くなる。従って、ゲ−ト電圧の
影響が弱い。また、チャネル不純物層１０２とＰ+ のソ
ース・ドレイン領域１０６と連続したＰ型領域が形成さ
れる。このため、チャネル領域に存在する電荷量は主に
ソース・ドレイン領域１０６に印加される電位とシリコ
ン基板１０１に印加される電位によって決まり、ゲート
電極１０５に印加される電位による制御性が損なわれて
いる。即ち、チャネル領域に存在する電荷量はソース・
ドレイン領域１０６の電位の影響を受け易く、短チャネ
ル効果が顕著になる。また、同じ理由でＳファクター
（ドレイン電流を一桁増加させるために必要なゲ−ト電
圧）が大きくなる問題がある。
【０００５】
【発明が解決しようとする課題】この発明は、上記のよ
うな事情を考慮してなされたものであり、その目的は、
短チャネル効果が抑制され、Ｓファクターが小さく、さ
らに製造ばらつきの影響が小さい高性能なＭＯＳ構造の
半導体装置を提供することにある。
うな事情を考慮してなされたものであり、その目的は、
短チャネル効果が抑制され、Ｓファクターが小さく、さ
らに製造ばらつきの影響が小さい高性能なＭＯＳ構造の
半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１導電型の半導体基板表
面に第２導電型のチャネル不純物層を備えるＭＯＳ型の
半導体装置において、臨界ＰＮ接合深さＷｓを、ゲート
電極にしきい電圧が印加され、かつ、半導体基板に基板
電圧が印加された状態において、第２導電型のチャネル
不純物層と第１導電型の半導体基板との境界であるＰＮ
接合に形成される空乏層の一方の端がゲート絶縁膜とチ
ャネル不純物層の界面に接するときのＰＮ接合の深さで
定義したとき、チャネル不純物層と半導体基板との境界
であるＰＮ接合の深さＸｊｐを臨界ＰＮ接合深さＷｓ以
下として構成される。
に、請求項１記載の発明は、第１導電型の半導体基板表
面に第２導電型のチャネル不純物層を備えるＭＯＳ型の
半導体装置において、臨界ＰＮ接合深さＷｓを、ゲート
電極にしきい電圧が印加され、かつ、半導体基板に基板
電圧が印加された状態において、第２導電型のチャネル
不純物層と第１導電型の半導体基板との境界であるＰＮ
接合に形成される空乏層の一方の端がゲート絶縁膜とチ
ャネル不純物層の界面に接するときのＰＮ接合の深さで
定義したとき、チャネル不純物層と半導体基板との境界
であるＰＮ接合の深さＸｊｐを臨界ＰＮ接合深さＷｓ以
下として構成される。
【０００７】請求項２記載の発明は、第１導電型の半導
体基板と、前記半導体基板上にゲート絶縁膜を挟んで形
成されたゲート電極と、前記ゲート電極の両側でかつ前
記半導体基板表面に形成された第２導電型のソース・ド
レイン領域と、前記ゲート電極下でかつ前記半導体基板
表面に形成された第２導電型の埋め込みチャネル領域と
を備えたＭＯＳ型の半導体装置において、前記ソ−ス・
ドレイン領域と前記半導体基板との接合の位置が前記埋
め込みチャネル領域と前記半導体基板との接合の位置よ
りも浅くして構成される。
体基板と、前記半導体基板上にゲート絶縁膜を挟んで形
成されたゲート電極と、前記ゲート電極の両側でかつ前
記半導体基板表面に形成された第２導電型のソース・ド
レイン領域と、前記ゲート電極下でかつ前記半導体基板
表面に形成された第２導電型の埋め込みチャネル領域と
を備えたＭＯＳ型の半導体装置において、前記ソ−ス・
ドレイン領域と前記半導体基板との接合の位置が前記埋
め込みチャネル領域と前記半導体基板との接合の位置よ
りも浅くして構成される。
【０００８】
【作用】請求項１記載の発明による半導体装置では、チ
ャネル不純物層と半導体基板の間に形成されるＰＮ接合
の深さＸｊｐと臨界ＰＮ接合深さＷｓとは、次式の関係
を満たすようにする。
ャネル不純物層と半導体基板の間に形成されるＰＮ接合
の深さＸｊｐと臨界ＰＮ接合深さＷｓとは、次式の関係
を満たすようにする。
【０００９】Ｘｊｐ≦Ｗｓ Ｘｊｐが上記の関係になっているために、ゲート電極に
しきい電圧が印加され、なおかつ半導体基板に基板電圧
が印加された状態では、チャネルＰＮ接合に形成される
空乏層によってチャネル不純物層が完全に空乏化され
る。すなわち、チャネル不純物層があるものの、電流は
ゲ−ト酸化膜と半導体基板の界面を流れる。したがっ
て、ゲ−ト電極とチャネル間のキャパシタンスは表面チ
ャネルＭＯＳＦＥＴと同じくゲ−ト酸化膜のキャパシタ
ンスである。
しきい電圧が印加され、なおかつ半導体基板に基板電圧
が印加された状態では、チャネルＰＮ接合に形成される
空乏層によってチャネル不純物層が完全に空乏化され
る。すなわち、チャネル不純物層があるものの、電流は
ゲ−ト酸化膜と半導体基板の界面を流れる。したがっ
て、ゲ−ト電極とチャネル間のキャパシタンスは表面チ
ャネルＭＯＳＦＥＴと同じくゲ−ト酸化膜のキャパシタ
ンスである。
【００１０】なお、ゲ−ト電圧がチャネルのキャリア量
を良く制御するほど、Ｓファクタ−は小さくなり、ま
た、短チャネル効果は抑制される。さらに、ゲ−ト電極
とチャネル間のキャパシタンスが大きいほど、また、チ
ャネルと基板間のキャパシタンスが小さいほど、ゲ−ト
電圧がチャネルのキャリア量を制御する能力のゲ−ト制
御性が良くなる。
を良く制御するほど、Ｓファクタ−は小さくなり、ま
た、短チャネル効果は抑制される。さらに、ゲ−ト電極
とチャネル間のキャパシタンスが大きいほど、また、チ
ャネルと基板間のキャパシタンスが小さいほど、ゲ−ト
電圧がチャネルのキャリア量を制御する能力のゲ−ト制
御性が良くなる。
【００１１】請求項２記載の発明の半導体装置では、埋
め込みチャネルと基板との接合の位置よりもソース・ド
レインと基板との接合の位置を浅く形成することによ
り、ソース・ドレインに起因したチャネル領域電荷のチ
ャージ・シェア（charge share）が減る。このため、埋
め込みチャネル型ＭＯＳＦＥＴにおいて短チャネル効果
を抑制することができる。
め込みチャネルと基板との接合の位置よりもソース・ド
レインと基板との接合の位置を浅く形成することによ
り、ソース・ドレインに起因したチャネル領域電荷のチ
ャージ・シェア（charge share）が減る。このため、埋
め込みチャネル型ＭＯＳＦＥＴにおいて短チャネル効果
を抑制することができる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１は請求項１記載の発明の一実施例に係
るＰチャネル型ＭＯＳトランジスタの構造を示す断面図
である。
るＰチャネル型ＭＯＳトランジスタの構造を示す断面図
である。
【００１４】図１に示す構造では、チャネル不純物層の
深さＸｊｐが臨界ＰＮ接合深さＷｓに等しく、また、ソ
ース・ドレイン領域の深さＸｊはＷｓより浅く形成され
ている。すなわち、ソ−ス・ドレイン領域の深さがチャ
ネル領域の深さより浅くなっている。
深さＸｊｐが臨界ＰＮ接合深さＷｓに等しく、また、ソ
ース・ドレイン領域の深さＸｊはＷｓより浅く形成され
ている。すなわち、ソ−ス・ドレイン領域の深さがチャ
ネル領域の深さより浅くなっている。
【００１５】図２に請求項１記載の発明の一実施例に係
るＰチャネル型ＭＯＳトランジスタと従来技術によるＰ
チャネル型ＭＯＳトランジスタのゲート長の変化による
しきい電圧の変化量を示す。
るＰチャネル型ＭＯＳトランジスタと従来技術によるＰ
チャネル型ＭＯＳトランジスタのゲート長の変化による
しきい電圧の変化量を示す。
【００１６】図２において、構造２は請求項１に記載さ
れる発明の一実施例で、チャネル不純物層の深さＸｊｐ
が臨界ＰＮ接合深さに等しい。ソース・ドレイン領域の
ＰＮ接合深さＸｊは従来技術と同様、チャネル領域のＰ
Ｎ接合深さよりも深くなっている。
れる発明の一実施例で、チャネル不純物層の深さＸｊｐ
が臨界ＰＮ接合深さに等しい。ソース・ドレイン領域の
ＰＮ接合深さＸｊは従来技術と同様、チャネル領域のＰ
Ｎ接合深さよりも深くなっている。
【００１７】構造１は、チャネル不純物層の深さＸｊｐ
が臨界ＰＮ接合深さＷｓに等しく、また、ソース・ドレ
イン領域のＰＮ接合深さＸｊが臨界ＰＮ接合深さＷｓよ
りも浅くなっているものである。
が臨界ＰＮ接合深さＷｓに等しく、また、ソース・ドレ
イン領域のＰＮ接合深さＸｊが臨界ＰＮ接合深さＷｓよ
りも浅くなっているものである。
【００１８】構造３は、従来技術による表面チャネル型
ＰＭＯＳトランジスタである。また、構造４は従来技術
による埋め込みチャネル型ＰＭＯＳトランジスタであ
る。
ＰＭＯＳトランジスタである。また、構造４は従来技術
による埋め込みチャネル型ＰＭＯＳトランジスタであ
る。
【００１９】従来技術の範囲では、埋め込みチャネル型
ＰＭＯＳトランジスタは表面チャネル型ＭＯＳトランジ
スタよりも短チャネル効果が顕著になる。ところが、本
発明による埋め込みチャネルＭＯＳトランジスタでは表
面チャネル型ＭＯＳトランジスタよりも短チャネル効果
が抑制されている。また、ソース・ドレイン領域のＰＮ
接合深さＸｊをチャネル不純物層の深さＸｊｐよりも浅
くすることによって、短チャネル効果がさらに抑制され
ている。
ＰＭＯＳトランジスタは表面チャネル型ＭＯＳトランジ
スタよりも短チャネル効果が顕著になる。ところが、本
発明による埋め込みチャネルＭＯＳトランジスタでは表
面チャネル型ＭＯＳトランジスタよりも短チャネル効果
が抑制されている。また、ソース・ドレイン領域のＰＮ
接合深さＸｊをチャネル不純物層の深さＸｊｐよりも浅
くすることによって、短チャネル効果がさらに抑制され
ている。
【００２０】図３はＳファクタ−のＸｊｐ依存性を示す
図である。
図である。
【００２１】なお、図３におけるＳファクタ−の計算は
空乏近似を用いて行った。
空乏近似を用いて行った。
【００２２】図３において、Ｘｊｐ≦Ｗｓを満たす埋め
込みチャネルＭＯＳＦＥＴのＳファクタ−が表面チャネ
ルＭＯＳＦＥＴよりも小さいのは、ゲ−ト電極とチャネ
ルの間のキャパシタンスが両者で同じで、しかも、チャ
ネルと基板電極の間のキャパシタンスは、表面ＭＯＳＦ
ＥＴよりも埋め込みチャネルＭＯＳＦＥＴのほうが小さ
いからである。
込みチャネルＭＯＳＦＥＴのＳファクタ−が表面チャネ
ルＭＯＳＦＥＴよりも小さいのは、ゲ−ト電極とチャネ
ルの間のキャパシタンスが両者で同じで、しかも、チャ
ネルと基板電極の間のキャパシタンスは、表面ＭＯＳＦ
ＥＴよりも埋め込みチャネルＭＯＳＦＥＴのほうが小さ
いからである。
【００２３】一方、Ｘｊｐ≦Ｗｓを満たさないと、ゲ−
ト電圧がしきい値電圧と等しい場合に、電流が界面より
も奥を流れる。このため、ゲ−ト電極とチャネルの間の
キャパシタンスが小さくなる。したがって、ゲ−ト制御
性が悪くなり、Ｓファクタ−が大きくなる。また、図３
から明らかなように、Ｘｊｐ≦Ｗｓを満たさないと、製
造プロセス条件のバラツキによってＸｊｐバラツキを起
こした場合に、Ｓファクタ−のバラツキが大きくなる。
ト電圧がしきい値電圧と等しい場合に、電流が界面より
も奥を流れる。このため、ゲ−ト電極とチャネルの間の
キャパシタンスが小さくなる。したがって、ゲ−ト制御
性が悪くなり、Ｓファクタ−が大きくなる。また、図３
から明らかなように、Ｘｊｐ≦Ｗｓを満たさないと、製
造プロセス条件のバラツキによってＸｊｐバラツキを起
こした場合に、Ｓファクタ−のバラツキが大きくなる。
【００２４】以上の説明は、Ｓファクタ−について行っ
たが、短チャネル効果もゲ−ト制御性が良いほど抑制さ
れるので、同様となる。
たが、短チャネル効果もゲ−ト制御性が良いほど抑制さ
れるので、同様となる。
【００２５】また、Ｘｊｐ≦Ｗｓを満たす場合には、チ
ャネルと半導体基板との間のキャパシタンスが小さいの
で、チャネルＰＮ接合深さ、チャネル不純物層の不純物
濃度、半導体基板の不純物濃度の変化によってキャパシ
タンスが変化してもしきい値電圧の変化量が小さい。ま
た、ゲ−ト絶縁膜中の電界が弱くなるために、ゲ−ト絶
縁膜厚が変化してもチャネル領域の電荷量の変化が小さ
い。これにより、製造プロセス条件のバラツキに対して
強いデバイスとなる。
ャネルと半導体基板との間のキャパシタンスが小さいの
で、チャネルＰＮ接合深さ、チャネル不純物層の不純物
濃度、半導体基板の不純物濃度の変化によってキャパシ
タンスが変化してもしきい値電圧の変化量が小さい。ま
た、ゲ−ト絶縁膜中の電界が弱くなるために、ゲ−ト絶
縁膜厚が変化してもチャネル領域の電荷量の変化が小さ
い。これにより、製造プロセス条件のバラツキに対して
強いデバイスとなる。
【００２６】図４は請求項１記載の発明の一実施例に係
るＰチャネル型ＭＯＳトランジスタの製造工程を示す断
面図である。
るＰチャネル型ＭＯＳトランジスタの製造工程を示す断
面図である。
【００２７】図４において、まず、Ｎ型半導体基板１に
周知のＬＯＣＯＳ法で素子分離領域に酸化膜７を形成し
た後、図４（ａ）に示すように、酸化を行い例えば１０
nmの熱酸化膜９を形成した後、燐を例えば加速電圧１６
０KeV 、注入ドーズ量１×１０12cm-2で、また、ボロン
を例えば加速電圧２０KeV 、注入ドーズ量５×１０12cm
-2でイオン注入し、Ｐ型の埋め込みチャネル領域２を形
成する。次に、該酸化工程で形成された酸化膜９を希弗
酸でエッチング除去する。次に、酸化しゲート酸化膜４
を例えば１０nm形成した後、燐をドープした多結晶シリ
コン膜５を全面に例えば０．５μｍ堆積し、ＣＶＤ酸化
膜１８を例えば０．１μｍ堆積する。
周知のＬＯＣＯＳ法で素子分離領域に酸化膜７を形成し
た後、図４（ａ）に示すように、酸化を行い例えば１０
nmの熱酸化膜９を形成した後、燐を例えば加速電圧１６
０KeV 、注入ドーズ量１×１０12cm-2で、また、ボロン
を例えば加速電圧２０KeV 、注入ドーズ量５×１０12cm
-2でイオン注入し、Ｐ型の埋め込みチャネル領域２を形
成する。次に、該酸化工程で形成された酸化膜９を希弗
酸でエッチング除去する。次に、酸化しゲート酸化膜４
を例えば１０nm形成した後、燐をドープした多結晶シリ
コン膜５を全面に例えば０．５μｍ堆積し、ＣＶＤ酸化
膜１８を例えば０．１μｍ堆積する。
【００２８】次に、図４（ｂ）に示すように、周知のパ
ターニング技術によりゲート電極となる多結晶シリコン
領域５を形成する。次に図４（ｃ）に示すように、全面
にＣＶＤ酸化膜を例えば０．７μｍ堆積した後ＲＩＥ法
でエッチングし、図４（ｄ）に示すように、前記ゲート
電極５の側壁に酸化膜１２を残置させる。次に、低温で
エピタキシャル成長を行いソース・ドレイン領域１３を
形成する。
ターニング技術によりゲート電極となる多結晶シリコン
領域５を形成する。次に図４（ｃ）に示すように、全面
にＣＶＤ酸化膜を例えば０．７μｍ堆積した後ＲＩＥ法
でエッチングし、図４（ｄ）に示すように、前記ゲート
電極５の側壁に酸化膜１２を残置させる。次に、低温で
エピタキシャル成長を行いソース・ドレイン領域１３を
形成する。
【００２９】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、Ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、Ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００３０】次に、請求項２記載の発明の一実施例に係
るＰチャネルの埋め込みＭＯＳトランジスタについて説
明する。
るＰチャネルの埋め込みＭＯＳトランジスタについて説
明する。
【００３１】このトランジスタの特徴とするところは、
図１に示すような埋め込み型のＭＯＳトランジスタにお
いて、ソ−ス・ドレイン領域３と半導体基板１との接合
の位置が埋め込みチャネル領域２と半導体基板１との接
合の位置よりも浅く形成したことにある。
図１に示すような埋め込み型のＭＯＳトランジスタにお
いて、ソ−ス・ドレイン領域３と半導体基板１との接合
の位置が埋め込みチャネル領域２と半導体基板１との接
合の位置よりも浅く形成したことにある。
【００３２】図５は請求項２記載の発明の一実施例に係
わるＰチャネルの埋め込みチャネル型ＭＯＳＦＥＴの製
造工程を示す断面図である。
わるＰチャネルの埋め込みチャネル型ＭＯＳＦＥＴの製
造工程を示す断面図である。
【００３３】まず、ｎ型半導体基板２１に周知のＬＯＣ
ＯＳ法で素子分離領域に酸化膜２７を形成した後、例え
ば厚さ０．８μｍで不純物を添加していない多結晶シリ
コン膜を全面に堆積し、図５（ａ）に示すように、周知
のパターニング技術によりソース・ドレインとなる領域
に前記多結晶シリコン領域２８を形成する。
ＯＳ法で素子分離領域に酸化膜２７を形成した後、例え
ば厚さ０．８μｍで不純物を添加していない多結晶シリ
コン膜を全面に堆積し、図５（ａ）に示すように、周知
のパターニング技術によりソース・ドレインとなる領域
に前記多結晶シリコン領域２８を形成する。
【００３４】次に、図５（ｂ）に示すように、酸化を行
い例えば１０nmの熱酸化膜２９を形成した後、燐を例え
ば加速電圧１６０KeV 、注入ドーズ量１×１０12cm
-2で、また、ボロンを例えば加速電圧２０KeV 、注入ド
ーズ量５×１０12cm-2でイオン注入し、ｐ型の埋め込み
チャネル領域２２を形成する。次に、該酸化工程で形成
された酸化膜２９を希弗酸でエッチング除去する。
い例えば１０nmの熱酸化膜２９を形成した後、燐を例え
ば加速電圧１６０KeV 、注入ドーズ量１×１０12cm
-2で、また、ボロンを例えば加速電圧２０KeV 、注入ド
ーズ量５×１０12cm-2でイオン注入し、ｐ型の埋め込み
チャネル領域２２を形成する。次に、該酸化工程で形成
された酸化膜２９を希弗酸でエッチング除去する。
【００３５】次に、前記埋め込みチャネル領域２２と前
記多結晶シリコン領域２８を酸化しゲート酸化膜２４を
例えば１０nm形成した後、燐をドープした多結晶シリコ
ン膜を全面に例えば０．５μｍ堆積し、図５（ｃ）に示
すように、周知のパターニング技術によりゲート電極２
５を形成した後、前記ソース・ドレインとなる多結晶シ
リコン領域２８にボロンを例えば加速電圧３０KeV 、注
入ドーズ量５×１０12cm-2でイオン注入する。
記多結晶シリコン領域２８を酸化しゲート酸化膜２４を
例えば１０nm形成した後、燐をドープした多結晶シリコ
ン膜を全面に例えば０．５μｍ堆積し、図５（ｃ）に示
すように、周知のパターニング技術によりゲート電極２
５を形成した後、前記ソース・ドレインとなる多結晶シ
リコン領域２８にボロンを例えば加速電圧３０KeV 、注
入ドーズ量５×１０12cm-2でイオン注入する。
【００３６】次に、窒素雰囲気で例えば８００℃のアニ
ールを行い前記ソース・ドレインとなる多結晶シリコン
領域２８にイオン注入されたボロンを前記半導体基板２
１へ拡散させ、前記シリコン基板１にソース・ドレイン
領域２３を形成する。
ールを行い前記ソース・ドレインとなる多結晶シリコン
領域２８にイオン注入されたボロンを前記半導体基板２
１へ拡散させ、前記シリコン基板１にソース・ドレイン
領域２３を形成する。
【００３７】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００３８】このようにして製造された埋め込みチャネ
ル型ＭＯＳＦＥＴは、埋め込みチャネル２２と基板２１
との接合の位置に比べてソース・ドレイン２３と基板２
１との深さ方向での接合の位置が浅く形成される。これ
により、図２に示したように、ソ−ス・ドレイン浅くし
た構造ではチャネルに及ぼすドレイン電圧の影響を弱め
られ、ソ−ス・ドレインが浅くなっていない構造２の通
常のＭＯＳＦＥＴに比べて短チャネル効果を抑制するこ
とができる。
ル型ＭＯＳＦＥＴは、埋め込みチャネル２２と基板２１
との接合の位置に比べてソース・ドレイン２３と基板２
１との深さ方向での接合の位置が浅く形成される。これ
により、図２に示したように、ソ−ス・ドレイン浅くし
た構造ではチャネルに及ぼすドレイン電圧の影響を弱め
られ、ソ−ス・ドレインが浅くなっていない構造２の通
常のＭＯＳＦＥＴに比べて短チャネル効果を抑制するこ
とができる。
【００３９】図６は請求項２記載の発明の一実施例の埋
め込みチャネル型ＭＯＳＦＥＴにおけるチャネル長が４
μｍのしきい値電圧Ｖthを基準にした場合のしきい値電
圧の変化量ΔＶthの絶対値のチャネル依存性を示す図で
ある。
め込みチャネル型ＭＯＳＦＥＴにおけるチャネル長が４
μｍのしきい値電圧Ｖthを基準にした場合のしきい値電
圧の変化量ΔＶthの絶対値のチャネル依存性を示す図で
ある。
【００４０】図６から明らかなように、上記実施例の構
造（図２の構造）は、ソ−ス・ドレインの接合深さがチ
ャネル領域の接合深さより深い構造（図２の構造２）に
比べてしきい値電圧の変化量のチャネル長依存性は緩和
されており、短チャネル効果を抑制することができる。
この抑制効果は、前述したＸｊｐがＷｓ以下となる場合
でも以下とならない場合でも同様に達成できる。
造（図２の構造）は、ソ−ス・ドレインの接合深さがチ
ャネル領域の接合深さより深い構造（図２の構造２）に
比べてしきい値電圧の変化量のチャネル長依存性は緩和
されており、短チャネル効果を抑制することができる。
この抑制効果は、前述したＸｊｐがＷｓ以下となる場合
でも以下とならない場合でも同様に達成できる。
【００４１】図７は請求項２記載の発明の一実施例に係
わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。
わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。
【００４２】まず、ｎ型半導体基板２１に周知のＬＯＣ
ＯＳ法で素子分離領域に酸化膜２７を形成した後、シリ
コン窒化膜３０を例えば０．５μｍ堆積する。
ＯＳ法で素子分離領域に酸化膜２７を形成した後、シリ
コン窒化膜３０を例えば０．５μｍ堆積する。
【００４３】次に、図７（ａ）に示すように、前記シリ
コン窒化膜３０をパターニングする。次に、図７（ｂ）
に示すように、例えば９００℃のウェット酸化を４０分
行いチャネル領域に０．１μｍの酸化膜３１を形成す
る。次に該酸化膜３１を希弗酸でエッチング除去し、さ
らに前記シリコン窒化膜３０をＣＤＥでエッチング除去
する。
コン窒化膜３０をパターニングする。次に、図７（ｂ）
に示すように、例えば９００℃のウェット酸化を４０分
行いチャネル領域に０．１μｍの酸化膜３１を形成す
る。次に該酸化膜３１を希弗酸でエッチング除去し、さ
らに前記シリコン窒化膜３０をＣＤＥでエッチング除去
する。
【００４４】次に図７（ｃ）に示すように、酸化を行い
例えば１０nmの熱酸化膜２９を形成した後、燐を例えば
加速電圧１６０KeV 、注入ドーズ量１×１０12cm-2で、
また、ボロンを例えば加速電圧２０KeV 、注入ドーズ量
５×１０12cm-2でイオン注入し、ｐ型の埋め込みチャネ
ル領域２２を形成する。次に、該酸化工程で形成された
酸化膜２９を希弗酸でエッチング除去する。次に、酸化
しゲート酸化膜２４を例えば１０nm形成した後、燐をド
ープした多結晶シリコン膜２５を全面に例えば０．５μ
ｍ堆積し、ＣＶＤ酸化膜３８を例えば０．１μｍ堆積す
る。
例えば１０nmの熱酸化膜２９を形成した後、燐を例えば
加速電圧１６０KeV 、注入ドーズ量１×１０12cm-2で、
また、ボロンを例えば加速電圧２０KeV 、注入ドーズ量
５×１０12cm-2でイオン注入し、ｐ型の埋め込みチャネ
ル領域２２を形成する。次に、該酸化工程で形成された
酸化膜２９を希弗酸でエッチング除去する。次に、酸化
しゲート酸化膜２４を例えば１０nm形成した後、燐をド
ープした多結晶シリコン膜２５を全面に例えば０．５μ
ｍ堆積し、ＣＶＤ酸化膜３８を例えば０．１μｍ堆積す
る。
【００４５】次に、図７（ｄ）に示すように、周知のパ
ターニング技術によりゲート電極となる多結晶シリコン
領域２５を形成する。次に、全面にＣＶＤ酸化膜を例え
ば０．７μｍ堆積した後ＲＩＥでエッチングし、前記ゲ
ート電極２５の側壁に酸化膜３２を残置させる。次に、
低温でエピタキシャル成長を行いソース・ドレイン領域
３３を形成する。
ターニング技術によりゲート電極となる多結晶シリコン
領域２５を形成する。次に、全面にＣＶＤ酸化膜を例え
ば０．７μｍ堆積した後ＲＩＥでエッチングし、前記ゲ
ート電極２５の側壁に酸化膜３２を残置させる。次に、
低温でエピタキシャル成長を行いソース・ドレイン領域
３３を形成する。
【００４６】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００４７】このようにして形成された埋め込みチャネ
ル型ＭＯＳＦＥＴでも、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、図５に示す実施例で得
られた効果と同様に、通常のＭＯＳＦＥＴに比べて短チ
ャネル効果を抑制することができる。
ル型ＭＯＳＦＥＴでも、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、図５に示す実施例で得
られた効果と同様に、通常のＭＯＳＦＥＴに比べて短チ
ャネル効果を抑制することができる。
【００４８】図８は請求項２記載の発明の一実施例に係
わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。
わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。
【００４９】まず、ｎ型半導体基板２１に周知のＬＯＣ
ＯＳ法で素子分離領域に酸化膜２７を形成した後、例え
ば厚さ０．８μｍで不純物を添加していない多結晶シリ
コン膜を全面に堆積し、図８（ａ）に示すように、周知
のパターニング技術によりソース・ドレインとなる領域
に前記多結晶シリコン領域２８を形成する。
ＯＳ法で素子分離領域に酸化膜２７を形成した後、例え
ば厚さ０．８μｍで不純物を添加していない多結晶シリ
コン膜を全面に堆積し、図８（ａ）に示すように、周知
のパターニング技術によりソース・ドレインとなる領域
に前記多結晶シリコン領域２８を形成する。
【００５０】次に、図８（ｂ）に示すように、例えば９
００℃のウェット酸化を４０分行いチャネル領域に０．
１μｍの酸化膜３４を形成する。なお、このとき前記多
結晶シリコン領域２８も酸化される。次に、該酸化工程
で形成された酸化膜３４を希弗酸でエッチング除去す
る。
００℃のウェット酸化を４０分行いチャネル領域に０．
１μｍの酸化膜３４を形成する。なお、このとき前記多
結晶シリコン領域２８も酸化される。次に、該酸化工程
で形成された酸化膜３４を希弗酸でエッチング除去す
る。
【００５１】以下、図５に示した製造工程と同様に、図
８（ｃ）に示すように、熱酸化膜２９を形成し、燐とボ
ロンをイオン注入しｐ型の埋め込みチャネル領域２２を
形成し、前記酸化膜２９をエッチング除去し、ゲート酸
化膜２４を形成した後、図８（ｄ）に示すように、ゲー
ト電極２５を形成し、前記ソース・ドレインとなる多結
晶シリコン領域２８にボロンをイオン注入し、アニール
を行い前記シリコン基板２１にソース・ドレイン領域２
３を形成する。
８（ｃ）に示すように、熱酸化膜２９を形成し、燐とボ
ロンをイオン注入しｐ型の埋め込みチャネル領域２２を
形成し、前記酸化膜２９をエッチング除去し、ゲート酸
化膜２４を形成した後、図８（ｄ）に示すように、ゲー
ト電極２５を形成し、前記ソース・ドレインとなる多結
晶シリコン領域２８にボロンをイオン注入し、アニール
を行い前記シリコン基板２１にソース・ドレイン領域２
３を形成する。
【００５２】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００５３】このようにして形成された埋め込みチャネ
ル型ＭＯＳＦＥＴでは、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を前述した製造方法よりもさらに浅く形
成でき、前述した製造方法で得られた効果以上に、短チ
ャネル効果を抑制することができる。
ル型ＭＯＳＦＥＴでは、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を前述した製造方法よりもさらに浅く形
成でき、前述した製造方法で得られた効果以上に、短チ
ャネル効果を抑制することができる。
【００５４】図９は請求項２記載の発明の一実施例に係
わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。
わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。
【００５５】図７に示した製造方法では、チャネル領域
を酸化することにより埋め込みチャネルと基板との接合
の位置に比べてソース・ドレインと基板との深さ方向で
の接合の位置を浅く形成したが、この製造方法では、チ
ャネル領域をＲＩＥでエッチングすることにより、同様
の効果を得る。
を酸化することにより埋め込みチャネルと基板との接合
の位置に比べてソース・ドレインと基板との深さ方向で
の接合の位置を浅く形成したが、この製造方法では、チ
ャネル領域をＲＩＥでエッチングすることにより、同様
の効果を得る。
【００５６】まず、ｎ型半導体基板２１に周知のＬＯＣ
ＯＳ法で素子分離領域に酸化膜２７を形成した後、図９
（ａ）に示すように、ＲＩＥのエッチングのマスクとし
てレジスト膜３５をパターニングする。
ＯＳ法で素子分離領域に酸化膜２７を形成した後、図９
（ａ）に示すように、ＲＩＥのエッチングのマスクとし
てレジスト膜３５をパターニングする。
【００５７】次に、図９（ｂ）に示すように、該レジス
ト膜３５をマスクとしてシリコン基板２１をＲＩＥでエ
ッチングし、チャネル領域に例えば深さ０．０５μｍの
溝３６を形成する。次に、前記レジスト膜３５を除去
し、図７に示した実施例と同様に、図９（ｃ）に示すよ
うに、熱酸化膜２９を形成し、燐とボロンをイオン注入
しｐ型の埋め込みチャネル領域２２を形成し、前記酸化
膜２９をエッチング除去し、ゲート酸化膜２４を形成し
た後、図９（ｄ）に示すように、燐をドープした多結晶
シリコンのゲート電極２５とＣＶＤ酸化膜３８を形成
し、前記ゲート電極２５の側壁に酸化膜３２を残置さ
せ、低温でエピタキシャル成長を行いソース・ドレイン
領域３３を形成する。
ト膜３５をマスクとしてシリコン基板２１をＲＩＥでエ
ッチングし、チャネル領域に例えば深さ０．０５μｍの
溝３６を形成する。次に、前記レジスト膜３５を除去
し、図７に示した実施例と同様に、図９（ｃ）に示すよ
うに、熱酸化膜２９を形成し、燐とボロンをイオン注入
しｐ型の埋め込みチャネル領域２２を形成し、前記酸化
膜２９をエッチング除去し、ゲート酸化膜２４を形成し
た後、図９（ｄ）に示すように、燐をドープした多結晶
シリコンのゲート電極２５とＣＶＤ酸化膜３８を形成
し、前記ゲート電極２５の側壁に酸化膜３２を残置さ
せ、低温でエピタキシャル成長を行いソース・ドレイン
領域３３を形成する。
【００５８】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００５９】このようにして形成された埋め込みチャネ
ル型ＭＯＳＦＥＴでも、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、図５に示す実施例で得
られた効果と同様に、通常のＭＯＳＦＥＴに比べて短チ
ャネル効果を抑制することができる。
ル型ＭＯＳＦＥＴでも、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、図５に示す実施例で得
られた効果と同様に、通常のＭＯＳＦＥＴに比べて短チ
ャネル効果を抑制することができる。
【００６０】図１０は請求項２記載の発明の一実施例に
係わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示
す断面図である。
係わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示
す断面図である。
【００６１】まず、ｎ型半導体基板２１に周知のＬＯＣ
ＯＳ法で素子分離領域に酸化膜２７を形成し、例えば厚
さ０．８μｍで不純物を添加していない多結晶シリコン
膜２８を全面に堆積し、図１０（ａ）に示すように、Ｒ
ＩＥのエッチングのマスクとしてレジスト膜３５をパタ
ーニングする。
ＯＳ法で素子分離領域に酸化膜２７を形成し、例えば厚
さ０．８μｍで不純物を添加していない多結晶シリコン
膜２８を全面に堆積し、図１０（ａ）に示すように、Ｒ
ＩＥのエッチングのマスクとしてレジスト膜３５をパタ
ーニングする。
【００６２】次に、図１０（ｂ）に示すように、該レジ
スト膜３５をマスクとして前記多結晶シリコン膜２８と
前記シリコン基板２１をＲＩＥでエッチングし、チャネ
ル領域に例えば深さ０．０５μｍの溝３６を形成する。
以下、図５に示した実施例と同様に、図１０（ｃ）に示
すように、熱酸化膜２９を形成し、燐とボロンをイオン
注入してｐ型の埋め込みチャネル領域２２を形成し、前
記酸化膜２９をエッチング除去し、ゲート酸化膜２４を
形成した後、図１０（ｄ）に示すように、ゲート電極２
５を形成し、前記ソース・ドレインとなる多結晶シリコ
ン領域２８にボロンをイオン注入し、アニールを行い前
記シリコン基板２１にソース・ドレイン領域２３を形成
する。
スト膜３５をマスクとして前記多結晶シリコン膜２８と
前記シリコン基板２１をＲＩＥでエッチングし、チャネ
ル領域に例えば深さ０．０５μｍの溝３６を形成する。
以下、図５に示した実施例と同様に、図１０（ｃ）に示
すように、熱酸化膜２９を形成し、燐とボロンをイオン
注入してｐ型の埋め込みチャネル領域２２を形成し、前
記酸化膜２９をエッチング除去し、ゲート酸化膜２４を
形成した後、図１０（ｄ）に示すように、ゲート電極２
５を形成し、前記ソース・ドレインとなる多結晶シリコ
ン領域２８にボロンをイオン注入し、アニールを行い前
記シリコン基板２１にソース・ドレイン領域２３を形成
する。
【００６３】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００６４】このようにして形成された埋め込みチャネ
ル型ＭＯＳＦＥＴでは、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、短チャネル効果を抑制
することができる。
ル型ＭＯＳＦＥＴでは、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、短チャネル効果を抑制
することができる。
【００６５】図１１は請求項２記載の発明の一実施例に
係わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示
す断面図である。
係わる埋め込みチャネル型ＭＯＳＦＥＴの製造工程を示
す断面図である。
【００６６】まず、ｎ型半導体基板２１に周知のＬＯＣ
ＯＳ法で素子分離領域に酸化膜２７を形成した後、図１
１（ａ）に示すように、酸化を行い例えば１０nmの熱酸
化膜２９を形成した後、燐を例えば加速電圧１６０KeV
、注入ドーズ量１×１０12cm-2で、また、ボロンを例
えば加速電圧２０KeV 、注入ドーズ量５×１０12cm-2で
イオン注入し、ｐ型の埋め込みチャネル領域２２を形成
する。次に、該酸化工程で形成された酸化膜２９を希弗
酸でエッチング除去する。次に、酸化しゲート酸化膜２
４を例えば１０nm形成した後、燐をドープした多結晶シ
リコン膜２５を全面に例えば０．５μｍ堆積し、ＣＶＤ
酸化膜３８を例えば０．１μｍ堆積する。
ＯＳ法で素子分離領域に酸化膜２７を形成した後、図１
１（ａ）に示すように、酸化を行い例えば１０nmの熱酸
化膜２９を形成した後、燐を例えば加速電圧１６０KeV
、注入ドーズ量１×１０12cm-2で、また、ボロンを例
えば加速電圧２０KeV 、注入ドーズ量５×１０12cm-2で
イオン注入し、ｐ型の埋め込みチャネル領域２２を形成
する。次に、該酸化工程で形成された酸化膜２９を希弗
酸でエッチング除去する。次に、酸化しゲート酸化膜２
４を例えば１０nm形成した後、燐をドープした多結晶シ
リコン膜２５を全面に例えば０．５μｍ堆積し、ＣＶＤ
酸化膜３８を例えば０．１μｍ堆積する。
【００６７】次に、図１１（ｂ）に示すように、周知の
パターニング技術によりゲート電極となる多結晶シリコ
ン領域２５を形成する。次に、全面にＣＶＤ酸化膜を例
えば０．７μｍ堆積した後ＲＩＥでエッチングし、前記
ゲート電極２５の側壁に酸化膜３２を残置させる。
パターニング技術によりゲート電極となる多結晶シリコ
ン領域２５を形成する。次に、全面にＣＶＤ酸化膜を例
えば０．７μｍ堆積した後ＲＩＥでエッチングし、前記
ゲート電極２５の側壁に酸化膜３２を残置させる。
【００６８】次に、図１１（ｃ）に示すように、燐を加
速電圧１００KeV 、注入ドーズ量１×１０12cm-2でイオ
ン注入し、基板から所望の深さにｎ型のポケット領域３
７を形成する。
速電圧１００KeV 、注入ドーズ量１×１０12cm-2でイオ
ン注入し、基板から所望の深さにｎ型のポケット領域３
７を形成する。
【００６９】次に、図１１（ｄ）に示すように、低温で
エピタキシャル成長を行いソース・ドレイン領域３３を
形成する。
エピタキシャル成長を行いソース・ドレイン領域３３を
形成する。
【００７０】以下、通常の工程に従い全面にＣＶＤ酸化
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
膜を堆積して保護膜を形成した後、コンタクトホールを
開孔しアルミ電極を形成し、ｐチャネルの埋め込みチャ
ネル型ＭＯＳＦＥＴを形成する。
【００７１】このようにして形成された埋め込みチャネ
ル型ＭＯＳＦＥＴでも、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、通常の埋め込みチャネ
ル型ＭＯＳＦＥＴに比べて短チャネル効果を抑制するこ
とができる。
ル型ＭＯＳＦＥＴでも、埋め込みチャネルと基板との接
合の位置に比べてソース・ドレインと基板との深さ方向
での接合の位置を浅く形成でき、通常の埋め込みチャネ
ル型ＭＯＳＦＥＴに比べて短チャネル効果を抑制するこ
とができる。
【００７２】本発明は、上記実施例に何ら限定されるも
のでなく発明の要旨を逸脱しない範囲で適宜変更しても
よい。
のでなく発明の要旨を逸脱しない範囲で適宜変更しても
よい。
【００７３】また、基板がｐ型の場合は基板と逆導電型
のｎ型のソース・ドレインおよび埋め込みチャネル領域
を形成すればよい。
のｎ型のソース・ドレインおよび埋め込みチャネル領域
を形成すればよい。
【００７４】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、チャネル不純物層と半導体基板との境界に
形成されるＰＮ接合の深さを臨界ＰＮ接合深さ以下にす
ることによって、短チャネル効果が抑制され、Ｓファク
ターが小さく、電気特性が構造のばらつきに依存しない
半導体装置を提供できる。
明によれば、チャネル不純物層と半導体基板との境界に
形成されるＰＮ接合の深さを臨界ＰＮ接合深さ以下にす
ることによって、短チャネル効果が抑制され、Ｓファク
ターが小さく、電気特性が構造のばらつきに依存しない
半導体装置を提供できる。
【００７５】また、請求項２記載の発明によれば、ソー
ス・ドレイン領域と半導体基板の境界に形成されるＰＮ
接合の位置を埋め込みチャネル領域と半導体基板との接
合の位置よりも浅くすることによって、短チャネル効果
が抑制され、Ｓファクターが小さい半導体装置を提供で
きる。
ス・ドレイン領域と半導体基板の境界に形成されるＰＮ
接合の位置を埋め込みチャネル領域と半導体基板との接
合の位置よりも浅くすることによって、短チャネル効果
が抑制され、Ｓファクターが小さい半導体装置を提供で
きる。
【図１】請求項１記載の発明の一実施例に係わる半導体
装置の断面図である。
装置の断面図である。
【図２】請求項１記載の発明の効果を示すゲート長−し
きい値電圧変化量依存性を示す図である。
きい値電圧変化量依存性を示す図である。
【図３】Ｓファクタ−のＸｊｐ依存性を示す図である。
【図４】請求項１記載の発明の半導体装置における製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図５】請求項２記載の発明の半導体装置における製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図６】請求項２記載の発明の一実施例に係わる半導体
装置及び従来構造のしきい値電圧の変化の絶対値のチャ
ネル依存性を示す図である。
装置及び従来構造のしきい値電圧の変化の絶対値のチャ
ネル依存性を示す図である。
【図７】請求項２記載の発明の半導体装置における製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図８】請求項２記載の発明の半導体装置における製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図９】請求項２記載の発明の半導体装置における製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１０】請求項２記載の発明の半導体装置における製
造工程を示す工程断面図である。
造工程を示す工程断面図である。
【図１１】請求項２記載の発明の半導体装置における製
造工程を示す工程断面図である。
造工程を示す工程断面図である。
【図１２】従来技術を示す半導体装置の断面図である。
１，６，２１ シリコン基板 ２，２２ 埋め込みチャネル層 ３，２３ 浅いソース・ドレイン拡散層 ４，２４ ゲート酸化膜 ５，２５ ゲート電極 １３，２６ ソース・ドレイン拡散層 ７，２７ 素子分離酸化膜 ２８ 多結晶シリコン・ソース・ドレイン領域 ９，１８，２９，３１，３４，３８ 酸化膜 ３０ シリコン窒化膜 １２，３２ ゲート側壁酸化膜 ３３ エピタキシャル・ソース・ドレイン領域 ３５ ＲＩＥのエッチングのマスク用レジスト膜 ３６ 凹型の溝 ３７ ポケット領域
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上にゲート絶縁膜を挟んで形成されたゲ
ート電極と、 前記ゲート電極の両側でかつ前記半導体基板表面に形成
された第２導電型のソース・ドレイン領域と、 前記ゲート電極下でかつ前記半導体基板表面に形成され
た第２導電型のチャネル不純物層とを備えたＭＯＳ型の
半導体装置において、 臨界ＰＮ接合深さを、前記ゲート電極にしきい電圧が印
加され、かつ、前記半導体基板に基板電圧が印加された
状態において、前記第２導電型のチャネル不純物層と前
記第１導電型の半導体基板との境界であるＰＮ接合に形
成される空乏層の一方の端が前記ゲート絶縁膜と前記チ
ャネル不純物層の界面に接するときの前記ＰＮ接合の深
さで定義したとき、 前記チャネル不純物層と前記半導体基板との境界である
ＰＮ接合の深さが臨界ＰＮ接合深さ以下であることを特
徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板上にゲート絶縁膜を挟んで形成されたゲ
ート電極と、 前記ゲート電極の両側でかつ前記半導体基板表面に形成
された第２導電型のソース・ドレイン領域と、 前記ゲート電極下でかつ前記半導体基板表面に形成され
た第２導電型の埋め込みチャネル領域とを備えたＭＯＳ
型の半導体装置において、 前記ソ−ス・ドレイン領域と前記半導体基板との接合の
位置が前記埋め込みチャネル領域と前記半導体基板との
接合の位置よりも浅いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15541393A JPH07142712A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15541393A JPH07142712A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142712A true JPH07142712A (ja) | 1995-06-02 |
Family
ID=15605456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15541393A Pending JPH07142712A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1993
- 1993-06-25 JP JP15541393A patent/JPH07142712A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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