CN100472737C - 具有自对准的源区和阱区的碳化硅功率器件及其制备方法 - Google Patents

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Abstract

过连续地蚀刻掩模层以提供用于形成第一导电类型的源区、与第一导电类型相反的第二导电类型的掩埋碳化硅区域、和在第一导电类型的碳化硅层中的第二导电类型阱区的窗口，提供了碳化硅半导体器件和碳化硅半导体器件的制备方法。利用该掩模层的第一窗口形成该源区和该掩埋的碳化硅区域。然后，利用该掩模层的第二窗口形成该阱区，通过随后蚀刻具有该第一窗口的该掩模层提供该第二窗口。

Description

具有自对准的源区和阱区的碳化硅功率器件及其制备方法
技术领域
本发明涉及功率器件的制备方法，尤其是涉及碳化硅功率器件的制备方法。
发明背景
功率器件被广泛地使用来运载大电流和支持高电压。现代的功率器件一般由单晶硅半导体材料制备。一种广泛使用的功率器件是功率金属氧化物半导体场效应晶体管(MOSFET)。在功率MOSFET中，控制信号提供给通过中间绝缘体与半导体表面分开的栅电极，该中间绝缘体可以是，但不限于二氧化硅。经由多数载流子的输送发生电流导通，而不存在在双极晶体管工作中所使用的少数载流子注入。功率MOSFET可以提供优良的安全工作区，且在单位单元结构中可以是平行的。
如本领域技术人员众所周知的，功率MOSFET可包括横向结构或垂直结构。在横向结构中，漏极端子、栅极端子和源极端子位于衬底的同一表面上。相反，在垂直结构中，源极和漏极位于衬底的相对表面上。
在功率器件方面的最近研制成果还包括了对于功率器件使用碳化硅(SiC)器件的研究。碳化硅相对硅具有宽的带隙、低的介电常数、高的击穿场强、高的热导率和高的饱和电子漂移速度。这些特性允许碳化硅功率器件在比常规的硅基功率器件高的温度、高的功率电平和/或低的比开态电阻下工作。在由IEEE Transactions on ElectronDevices中1993年第40卷第645-655页中Bhatnagar等人的标题为“Comparison of 6H-SiC，3C-Sic and Si for Power Devices”的公开物中得到了关于硅器件的碳化硅器件优越性的理论分析。在Palmour的标题为“Power MOSFET in Silicon Carbide”且转让给本发明受让人的美国专利5,506,421中描述了在碳化硅中制备的功率MOSFET。
在文献中已描述了许多的碳化硅功率MOSFET结构。例如参见美国专利No.5,506,421；IEEE Electron Device Letters，1997年12月第18卷第12期第586-588页，A.K.Agarwal，J.B.Casady，L.B.Rowland，W.F.Valek，M.H.White和C.D.Brandt，＂1.1kV4H-SiCPower UMOSFET′s＂；Materials Science Forum，1998年第264-268卷第989-992页，A.K.Agarwal，J.B.Casady，L.B.Rowland，W.F.Valek和C.D.Brandt，＂1400V 4H-SiC Power MOSFETs＂；IEEE ElectronDevice Letters，1998年12月第19卷第12期第487-489页，J.Tan，J.A.Cooper，Jr.，和M.R.Melloch，＂High-VoltageAccumulation-Layer UMOSFETs in 4H-SiC＂；IEEE Electron DeviceLetters，1997年3月第18卷第3期第93-95页，J.N.Shenoy，J.A.Cooper和M.R.Melloch，＂High-Voltage Double-ImplantedPower MOSFET′s in 6H-SiC，＂；IEEE Device Research Conference，Ft.Collins，CO，1997年6月23-25日，J.B.Casady，A.K.Agarwal，L.B.Rowland，W.F.Valek和C.D.Brandt，＂900V DMOS和1100V UMOS4H-SiC Power FETs，＂；Material sScience Forum，2000年第338-342卷第1295-1298页，R.
Figure C200480010960D0011111427QIETU
，P Friedrichs，D.Peters，H.Mitlehner，B.Weis和D.Stephani，＂Rugged Power MOSFETs in6H-SiC with Blocking Capability up to 1800V，＂；ElectronicMaterials Conference，Santa Barbara，CA，1999年6月30日-7月2日，V.R.Vathulya和M.H.White，＂Characterization of ChannelMobility on Implanted SiC to determine Polytype suitabilityfor the Power DIMOS structure，＂；Materials Science Forum，2000年第338-342卷第1275-1278页，A.V.Suvorov，L.A.Lipkin，G.M.Johnson，R.Singh和J.W.Palmour，＂4H-SiC Self-AlignedImplant-Diffused Structure for Power DMOSFETs，＂；IEEEElectron Device Letters，1997年12月第18卷第12期第589-591页，P.M.Shenoy和B.J.Baliga，＂The Planar 6H-SiC ACCUFET：A NewHigh-Voltage Power MOSFET Structure，＂；Matericals ScienceForum，2000年第338-342卷第1271-1274页，Ranbir Singh，Sei-HyungRyu和John W.Palmour，＂High Temperature，High Current，4H-SiCAccu-DMOSFET，＂；Materials Science Forum，2000年第338-342卷第1287-1290页，Y.Wang，C.Weitzel和M.Bhatnagar，＂Accumulation-Mode SiC Power MOSFET Design Issues，＂；Materials Science Forum，2000年第338-342卷第1307-1310页，A.K.Agarwal，N.S.Saks，S.S.Mani，V.S.Hegde和P.A.Sanger，＂Investigation of Lateral RESURF，6H-SiC MOSFETs＂；以及IEEEElectron Device Letters，1997年3月第18卷第3期第93-95页，Shenoy等人的＂High-Voltage Double-Implanted Power MOSFET′s in6H-SiC＂。
一种广泛使用的硅功率MOSFET是利用双扩散工艺制备的双扩散MOSFET(DMOSFET)。常规的硅中的DMOSFET 510示于图1中。在这些器件中，p基区514和n+源区516经由掩模中的共用开口在衬底512中扩散。比n+源区516深地驱动p基区514。在p基区514和n+源区516之间的横向扩散的差形成表面沟道区。栅氧化物518提供在衬底512上，且栅极接触520提供在栅氧化物518上。源极接触522提供在n+源区516之间的衬底512上。漏极接触524提供在与源极接触522相对的衬底512上。可在由1996年PWS Publishing Company公布的B.J.Baliga的标题为“Power Semiconductor Devices”和具体地第7章标题为“PowerMOSFET”的文本中发现包括DMOSFET的功率MOSFET的概述，其公开内容通过参考并入这里。已制备了碳化硅中的DMOSFET结构，然而，由于碳化硅中的掺杂剂低扩散，所以已在制备碳化硅中的DMOSFET时使用了其它技术，如双注入。因此，在此使用的术语“DMOSFET”指的是与在基区或阱区中具有基区或阱区和源区的图1的相似的结构，不考虑在制备该结构时所使用的方法。
尽管碳化硅的潜在优点，但制备包括功率MOSFET的碳化硅功率器件还是很困难的。例如，如上所述，一般利用双扩散工艺在硅中制备DMOSFET，其中比n+源极深地驱动p基区。不幸地，在碳化硅中，常规的p型和n型掺杂剂的扩散系数相比硅小，所以利用可接受的扩散次数和温度获得p基区和n+源区的所需深度也很困难。离子注入也可用于注入p基区和n+源极。例如，参见，IEEE Electron Device Letters，1997年3月第18卷第3期第93-95页，Shenoy等人的“High-VoltageDouble-Impanted Power MOSFET′s in 6H-SiC”。
发明内容
通过连续地图案化，例如通过蚀刻，掩模层以在第一导电类型的碳化硅层中提供用于形成第一导电类型的源区、与第一导电类型相反的第二导电类型的掩埋碳化硅区域和第二导电类型的阱区的窗口，本发明的实施例提供了碳化硅半导体器件和碳化硅半导体器件的制备方法。利用该掩模层的第一窗口形成该源区和该掩埋的碳化硅区域。然后，利用该掩模层的第二窗口形成该阱区，通过随后加宽该第一窗口提供该第二窗口。
在本发明的具体实施例中，第一导电类型是n型碳化硅，第二导电类型是p型碳化硅。在这种实施例中，该掩埋的碳化硅区域是掩埋的p型碳化硅区域，且该阱区是p阱区。
在本发明的另一实施例中，通过在该第一n型碳化硅层的第一表面上形成该掩模层且图案化该掩模层以提供第一注入掩模，提供了连续地图案化掩模层、形成该源区和该掩埋的p型碳化硅区域以及形成该p阱区，该第一注入掩模具有对应于该碳化硅功率器件源区的至少一个窗口。然后，利用该第一注入掩模在该第一n型碳化硅层中注入n型掺杂剂以提供n型源区。该n型源区延伸到该第一n型碳化硅层的第一表面且具有比该第一n型碳化硅层高的载流子浓度。还利用该第一注入掩模在该第一n型碳化硅层中注入p型掺杂剂，以提供与该n型源区相邻的掩埋的p型区域。该掩埋的p型区域设置在比该n型源区的深度大的该第一n型碳化硅层中的深度处。然后例如通过各向同性地蚀刻，增大该第一注入掩模以提供第二注入掩模。该第二注入掩模使对应于该p阱区，且对应于该第一注入掩模的该至少一个窗口的至少一个窗口加宽。然后利用该第二注入掩模在该第一n型碳化硅层中注入p型掺杂剂以提供该p阱区，该p阱区延伸到该p型掩埋区。
在本发明另外的实施例中，连续地图案化掩模层，以在该第一n型碳化硅层中提供用于形成源区、掩埋的p型碳化硅区域、p阱区和阈值调节区的窗口。在这种实施例中，利用该掩模层的第三窗口形成该阈值调节区，通过随后增大该掩模层的第二窗口来提供该第三窗口。
在本发明的其它实施例中，通过在第一n型碳化硅层上形成该掩模层且图案化该掩模层以提供第一注入掩模，提供了连续地蚀刻掩模层、形成该源区和该掩埋的p型碳化硅区域以及形成该p阱区。该第一注入掩模具有对应于该碳化硅功率器件的源区的至少一个窗口。然后利用该第一注入掩模在第一n型碳化硅层中注入N型掺杂剂以提供n型源区。该n型源区延伸到该第一n型碳化硅层的第一表面，且具有比该第一n型碳化硅层高的载流子浓度。还利用该第一注入掩模在该第一n型碳化硅层中注入P型掺杂剂，以提供与n型源区相邻的掩埋p型区。利用比用于在该第一n型碳化硅层中注入n型掺杂剂的注入能量高的注入能量来注入p型掺杂剂。然后例如通过各向同性地蚀刻增大该第一注入掩模的第一窗口，以提供第二注入掩模。该第二注入掩模使对应于p阱区且对应于该第一注入掩模的至少一个窗口的至少一个窗口加宽。利用该第二注入掩模在该第一n型碳化硅层中注入P型掺杂剂以提供p阱区。利用注入能量注入p型掺杂剂，以便该p阱区延伸到p型掩埋区。
在另外的实施例中，通过利用该第二注入掩模在该第一n型碳化硅层中注入p型掺杂剂，提供了利用该第二注入掩模在该第一n型碳化硅层中注入p型掺杂剂以提供该p阱区，以提供比掩埋的p型碳化硅层的载流子浓度小的p阱区的载流子浓度。
在本发明另外的实施例中，利用该第二注入掩模在该第一n型碳化硅层中注入p型掺杂剂以提供该p阱区之后是，例如，通过各向同性地蚀刻该第二注入掩模，增大该第二注入掩模的该至少一个窗口，以提供第三注入掩模。该第三注入掩模使对应于阈值调节区且对应于该第二注入掩模的该至少一个窗口的至少一个窗口被加宽了。然后利用该第三注入掩模在该第一n型碳化硅层中注入N型掺杂剂以提供阈值调节区。此外，可通过利用该第三注入掩模在该第一n型碳化硅层中将n型掺杂剂注入到该第一n型碳化硅层中约0.1μm至约0.5μm的深度，来利用该第三注入掩模在该第一n型碳化硅层中注入n型掺杂剂以提供该阈值调节区。
另外，可移除该第三注入掩模，且可形成第四注入掩模。图案化该第四注入掩模，以提供暴露出与该源区相邻的第一n型碳化硅层的第一表面的窗口。利用该第四注入掩模注入P型掺杂剂，以提供p型碳化硅插塞区域(plug region)。该插塞区域延伸到第一n型碳化硅层中，以接触该p型掩埋区。在第一n型碳化硅层的第一表面上形成栅氧化物。在栅氧化物上形成栅极接触。在该源区和该插塞区域上形成源极接触，且在与该第一表面相对的该第一n型碳化硅层上形成漏极接触。还可在与该第一表面相对的该第一n型碳化硅层的表面上形成第二n型碳化硅层。该第二n型碳化硅层具有比该第一n型碳化硅层的载流子浓度高的载流子浓度。
在本发明另外的实施例中，利用该第三注入掩模在该第一n型碳化硅层中注入n型掺杂剂以提供阈值调节区之后是，移除该第三注入掩模，以及在该第一n型碳化硅层的第一表面上形成n型碳化硅外延层。在这种实施例中，在形成n型碳化硅外延层之前是，形成第四注入掩模，图案化该第四注入掩模以提供暴露出与该源区相邻的该n型碳化硅外延层部分的窗口，利用该第四注入掩模注入p型掺杂剂以提供p型碳化硅插塞区域，该插塞区域延伸到该第一n型碳化硅层中以接触该p型掩埋区并且激活该注入的掺杂剂。形成n型碳化硅外延层之后是，在n型碳化硅外延层上形成栅氧化物，在栅氧化物上形成栅极接触，在该源区和该插塞区域上形成源极接触，以及在与该第一表面相对的该第一n型碳化硅层上形成漏极接触。
在本发明的具体实施例中，利用该第二注入掩模在该第一n型碳化硅层中注入p型掺杂剂以提供p阱区之后是，移除该第二注入掩模，以及在该第一n型碳化硅层的第一表面上形成n型碳化硅外延层。在这种实施例中，在形成n型碳化硅外延层之前的步骤是，形成第三注入掩模，图案化该第三注入掩模以提供暴露出与该源区相邻的该n型碳化硅外延层部分的窗口，利用该第三注入掩模注入p型掺杂剂以提供p型碳化硅插塞区域，该插塞区域延伸到该第一n型碳化硅层中以接触该p型掩埋区，以及激活该注入的掺杂剂。在形成n型碳化硅外延层之后的步骤是，在n型碳化硅外延层上形成栅氧化物，在该栅氧化物上形成栅极接触，在该源区和该插塞区域上形成源极接触，以及在与该第一表面相对的该第一n型碳化硅层上形成漏极接触。可在与该第一表面相对的该第一n型碳化硅层的表面上形成第二n型碳化硅层，该第二n型碳化硅层具有比该第一n型碳化硅层的载流子浓度高的载流子浓度。
在本发明的其它实施例中，碳化硅功率半导体器件包括具有第一导电类型的第一碳化硅层，和在该第一碳化硅层中且具有该第一导电类型的源区。该源区具有比该第一碳化硅层的载流子浓度高的载流子浓度且延伸到该第一碳化硅层的第一表面。由第二导电类型的碳化硅制成的掩埋区提供在与该源区底部部分相邻的该第一碳化硅层中且在比该源区深度大的该第一碳化硅层的深度处。由第二导电类型的碳化硅制成的阱区提供在与该源区外部部分相邻的该第一碳化硅层中且朝着该第一碳化硅层的第一表面延伸。该阱区具有比该掩埋区的载流子浓度低的载流子浓度。由第二导电类型的碳化硅制成的插塞区域与该阱区相对的源区内部部分相邻提供且延伸到该第一碳化硅层第一面上。栅氧化物位于该第一碳化硅层、该阱区和该源区上，且栅极接触位于该栅氧化物上。源极接触位于该插塞区域和该源极区域上，且漏极接触位于与该第一碳化硅层第一表面相对的该第一碳化硅层上。
在本发明另外的实施例中，碳化硅功率半导体器件包括具有第一导电类型的第一碳化硅层，和在该第一碳化硅层中且具有该第一导电类型的源区。该源区具有比该第一碳化硅层的载流子浓度高的载流子浓度且延伸到该第一碳化硅层的第一表面，该源区具有第一导电类型的掺杂剂和具有与第一导电类型相反的第二导电类型的掺杂剂。由第二导电类型的碳化硅制成的掩埋区提供在与该源区底部部分相邻的该第一碳化硅层中且在比该源区深度大的该第一碳化硅层的深度处。由第二导电类型的碳化硅制成的阱区提供在与该源区外部部分相邻的该第一碳化硅层中，且朝着该第一碳化硅层的第一表面延伸。由第二导电类型的碳化硅制成的插塞区域邻近与该阱区相对的源区内部部分且延伸到该第一碳化硅层第一面。栅氧化物位于该第一碳化硅层、该阱区和该源区上，且栅极接触位于该栅氧化物上。源极接触位于该插塞区域和该源区上，且漏极接触位于与该第一碳化硅层第一表面相对的该第一碳化硅层上。
在根据本发明的碳化硅功率半导体器件的具体实施例中，该源区具有第一导电类型的掺杂剂和与第一导电类型相反的第二导电类型的掺杂剂。此外，该第一导电类型可以是n型，该第二导电类型可以是p型。
在本发明另外的实施例中，由第一导电类型的碳化硅制成的阈值调节区提供在该第一碳化硅层中且自该源区延伸。该阈值调节区设置在该阱区和该第一层碳化硅的第一面之间。该阈值调节区可延伸到该第一层碳化硅中约0.01μm至约0.5μm的深度，且具有约1015至约1019cm-3的载流子浓度。
在本发明另外的实施例中，第一碳化硅外延层还可提供在该栅氧化物和该第一碳化硅外延层之间的该第一碳化硅层的第一面上。该第一碳化硅外延层可具有约0.05μm至约1μm的厚度以及约1015至约1017cm-3的载流子浓度。如果提供了阈值调节区和该第一外延层，则该阈值调节区可延伸到该第一层碳化硅中约0.01μm至约0.5μm的深度，且具有约1015至约1019cm-3的载流子浓度，且该第一碳化硅外延层可具有约0.05μm至约1μm的厚度以及约1014至约1016cm-3的载流子浓度。
在本发明另外的实施例中，由第一导电类型的碳化硅制成的第二层设置在第一层碳化硅和该漏极接触之间。该第二层的碳化硅具有比该第一层的碳化硅高的载流子浓度。此外，该第二半导体层可以是碳化硅衬底，且该第一半导体层可以是在该碳化硅衬底上的外延层。
附图说明
图1是常规的DMOSFET的截面图；
图2A-2M是示出根据本发明实施例的MOSFET的制备方法的截面图；
图3A-3G是示出根据本发明另外实施例的MOSFET的制备方法的截面图；和
图4A-4E是示出根据本发明实施例的MOSFET的制备方法的截面图。
具体实施方式
现在在下文将参考附图更全面地描述本发明，其中示出了本发明的优选实施例。然而，本发明可具体化成许多不同的形式，且不应当构造成局限于在此提出的实施例；而且，提供这些实施例以便该公开将是完全且彻底的，且将本发明的范围全面地传达给本领域技术人员。如图所示，为了说明性目的夸大了层或区域的尺寸，由此提供其以说明本发明的一般结构。自始自终相似的附图标记指的是相似的元件。将理解的是，当元件如层、区域或衬底称作为在另一元件“上”时，它可以直接在另一元件上或者也可存在中间元件。相反，当元件称作为“直接在另一元件上”时，则不存在中间元件。此外，如其中所使用的，n+或p+层或区域指的是具有比相邻的或其它n型或p型层或区域高的载流子浓度的层或区域，而n-或p-层或区域指的是具有比相邻的或其它n型或p型层或区域低的载流子浓度的层或区域。
现在参考图2A-2M，现在将描述根据本发明的碳化硅功率MOSFET的制备方法。如图2A所示，在第二n型碳化硅层10例如n+SiC衬底上提供第一n型碳化硅层12，如n-SiC外延层。可选地，第一n型碳化硅层12可以是n型SiC衬底，第二n型碳化硅层10可以是注入的或外延层。SiC衬底和外延层的形成方法对于本领域技术人员来说是公知的，因此，在此将不再进一步描述。在本发明的具体实施例中，掺杂第一n型碳化硅层12以提供约1014至约5×1016cm-3的载流子浓度，且可具有约6至约200μm的厚度。第二n型碳化硅层可以是如由美国北卡罗来纳州达勒姆的Cree公司提供的SiC衬底。
如图2B所示，在第一n型碳化硅层12上形成掩模层200。掩模层200可以是氧化层，如二氧化硅层，且可通过沉积或热氧化提供。掩模层200可以是足够厚以提供在此描述的连续掩模。在本发明的具体实施例中，掩模层200可以是约1.5至约4μm厚。
如图2C所示，图案化掩模层200以提供第一掩模205。第一掩模205可以通过蚀刻掩模层200以对第一n型碳化硅层12开出窗口206而形成.窗口206限定了根据本发明实施例的MOSFET的(多个)源区。通过第一掩模205的窗口206进行注入n型和p型掺杂剂，如图2D所示。在本发明的具体实施例中，窗口206为约0.5μm至约10μm宽，且窗口206的相应部分隔开约1μm至约10μm。
注入n型掺杂剂以提供n+源区14。合适的掺杂剂例如包括氮和磷。在某些实施例中，注入n型掺杂剂以提供约5×1019cm-3的载流子浓度。可用约10至约360keV的一种或多种注入能量注入n型掺杂剂，以便提供从第一n型碳化硅层12的第一表面延伸到第一n型碳化硅层12中约0.1μm至约0.5μm深度的n+源区14。在本发明的某些实施例中，在室温进行n型注入，然而，还可利用更高的温度。作为注入横向蔓延(straggle)的结果，n+源区14可以比窗口206略宽。因此，例如，n+源区14可以为约1μm到约12μm宽且具有约0.1μm到约0.5μm的厚度。
注入p型掺杂剂以提供第一掩埋的p区域16。合适的掺杂剂例如包括铝和硼。在某些实施例中，注入p型掺杂剂以提供约1019cm-3或更多的载流子浓度。可用约180至约360keV的注入能量注入p型掺杂剂，以便在第一n型碳化硅层12中约0.5μm到约1.2μm的深度处提供第一掩埋的p区域16。在本发明的某些实施例中，在室温进行p型注入，然而，也可以利用更高的温度。作为由使用高的注入能量得到的更多注入横向蔓延的结果，第一掩埋的p区域16可以比窗口206和n+源区14略宽。因此，例如，第一掩埋的p区域16可以比n+源区14宽约0.1至约0.2μm，且具有约1.2μm到约12.2μm的总宽度和约0.5μm至约1.2μm的厚度。在本发明另外的实施例中，在注入n型掺杂剂之前注入p型掺杂剂。
如图2E所示，增大窗口206以提供窗口211。例如，可在第一掩模205上进行各向同性蚀刻如缓冲的HF蚀刻，以加宽窗口206和提供具有窗口211的第二注入掩模210。还可使用用于加宽窗口206的其它技术，如干法蚀刻技术。在本发明的某些实施例中，第一掩模205的蚀刻提供了比窗口206在每侧上宽约0.5至约1.5μm的窗口211。因此，第一掩模205的蚀刻可移除约0.5到约1.5μm的第一掩模205以提供第二掩模210。第二掩模210可具有至少约1.2μm的所得到的(resulting)厚度。窗口211限定了根据本发明实施例的MOSFET的(多个)p阱区18。通过第二掩模210的窗口211进行p型掺杂剂的注入，如图2F所示。因此，通过使用蚀刻以提供第二注入窗口的单一掩模层来自对准掩埋的p区域16、源区14和p阱区18。此外，通过n+源极注入和p阱注入来限定MOS栅极长度。因此，将由p型注入的横向蚀刻和任一注入蔓延形成p阱区18来确定该器件的MOS栅极长度。
如图2F所示，注入p型掺杂剂以提供p阱区18。合适的掺杂剂例如包括铝和硼。在某些实施例中，注入p型掺杂剂以提供约1016至约1017cm-3的载流子浓度。p型掺杂剂的浓度随着深度可以是均匀的或非均匀的。例如，在本发明的某些实施例中，在p阱区18中的p型掺杂剂的浓度随着深度而增加。此外，p型掺杂剂的浓度应当足够小，以便不显著地改变n+源区14的导电性。因此，n+源区14将具有其中注入的p型和n型杂质，然而，n型杂质将支配n+源区14的导电性。
可用在约30至约360keV范围变化的一种或多种注入能量注入p型掺杂剂，以便在第一n型碳化硅层12中从第一n型碳化硅层12的第一表面到约0.5μm至约1.2μm的深度处提供p阱区18。在本发明的某些实施例中，在室温进行p型注入，然而，还可利用更高的温度。如上所述，作为由使用较高的注入能量得到的注入横向蔓延的结果，p阱区18可以比窗口211略宽。因此，例如，p阱区18可延伸过窗口211的边缘约0.2至约0.3μm，且具有约0.7至约1.8μm的总宽度。
如图2G所示，增大窗口211以提供窗口216。例如，在第一掩模210上进行第二各向同性蚀刻，如第二缓冲的HF蚀刻，以加宽窗口211和提供具有窗口216的第三注入掩模215。在本发明的某些实施例中，第二掩模210的蚀刻提供了比窗口211在每侧上宽约0.3至约0.5μm的窗口216。因此，第二掩模211的蚀刻可移除约0.3至约0.5μm的第二掩模210，以提供第三掩模215。第三掩模215可具有至少约0.6μm的所得到厚度。窗口216限定了根据本发明实施例的MOSFET的(多个)阈值调节区20。通过第三掩模215的窗口216进行n型掺杂剂的注入，如图2H所示。因此，通过使用蚀刻以提供第一注入窗口、随后蚀刻第一注入窗口以提供第二注入窗口、同样随后蚀刻第二注入窗口以提供第三注入窗口的单个掩模层，来自对准掩埋的p区域16、源区14、p阱区18和沟道阈值调节区20。
图2H示出了提供阈值调节区20的n型掺杂剂的注入(沟道注入)。合适的n型掺杂剂包括例如氮和磷。在某些实施例中，注入n型掺杂剂以提供约1015至约1019cm-3的载流子浓度。可用约10至约360keV的注入能量注入n型掺杂剂，以便在第一n型碳化硅层12中提供从第一n型碳化硅层12的第一表面延伸到约0.01μm至约0.5μm深度的阈值调节区20。在本发明的某些实施例中，在室温进行n型注入，然而，还可利用更高的温度。阈值调节区20可为约2μm到约15μm宽。
如图2I所示，在形成阈值调节区20之后，移除第三掩模215，并且通过形成第二掩模层和图案化第二掩模层来形成第四注入掩模220。第四注入掩模具有位于部分n+源区14之间的窗口211，以提供其提供与p型掩埋区16欧姆接触的p+插塞注入。
如图2J所示，利用第四注入掩模220的窗口221注入p型掺杂剂来提供p+插塞区域22。合适的p型掺杂剂例如包括铝和硼。在某些实施例中，注入p型掺杂剂以提供约5×1018至约1×1021cm-3的载流子浓度。p型掺杂剂的浓度随着深度可以是均匀的或非均匀的。可用从约10至约360keV范围变化的一种或多种注入能量注入p型掺杂剂，以便在第一n型碳化硅层12中提供从第一n型碳化硅层12的第一表面到约0.5μm至约1.2μm的深度延伸的p+插塞区域22。如图2J所示，p+插塞区域22延伸到足够的深度以接触p型阱区16。在本发明的某些实施例中，在室温进行p型注入，然而，还可利用更高的温度。作为注入横向蔓延的结果，p+插塞区域22可比窗口221略宽。因此，例如，p+插塞区域22可延伸过窗口221的边缘约0.2μm至约0.4μm，且具有约1μm至约20μm的总宽度。
如图2K所示，移除第四注入掩模，并且通过使得到的结构退火来激活该注入。在本发明的某些实施例中，在比约1400℃高的温度下进行退火。在激活退火之后，在第一n型碳化硅层12的第一表面上形成氧化层24′，如图2K所示。任选地，可用电介质层如SiO2或Si3N4覆盖该结构，以在退火期间保护该结构。可选地，在形成之后使栅氧化物退火以改善SiC/SiO2界面的实施例中，可通过这种退火提供这种杂质的激活。
可通过沉积、热生长或其组合形成氧化层24′。在具体实施例中，氧化层24′具有约200至约
Figure C200480010960D00211
的厚度。氧化层24′可以是单层或多层。在本发明的具体实施例中，氧化层24′提供为氮氧化物，和/或者可以是其它氧化物。氮氧化物可以是任一合适的栅氧化物，然而，在某些实施例中，使用了SiO2、氧氮化物或ONO。形成氧化层24′或ONO栅电介质的初始氧化物之后可在N2O或NO中退火，以便减小在SiC/氧化物界面处的缺陷密度。在具体实施例中，通过热生长或沉积形成氧化层24′，然后在提供约11至约45秒N2O的初始滞留时间、大于约1100℃的温度下和约2至约8SLM流速的N2O环境中退火。在共同转让的标题为“METHOD OF N2O ANNEALING AN OXIDE LAYER ON A SILICON CARBIDELAYER”的美国专利申请序列号No.09/834,283、2001年5月30日申请的标题为“Method of N2O Growth of an oxide layer on SiliconCarbide Layer”的美国临时申请序列号No.60/237,822、2001年10月1日申请的标题为“METHOD OF N2O GROWTH OF AN OXIDE ON A SILICONCARBIDE LAYER”的美国专利申请序列号No.09/968,391和/或2001年10月26日申请的标题为“METHOD OF FABRICATING AN OXIDE LAYER ONA SILICON CARBIDE LAYER UTILIZING AN ANNEAL IN A HYDROGENENVIRONMENT”的美国专利申请序列号No.10/045,542中描述了在碳化硅上的氧化层的这种形成和退火，所述公开内容如在此提出的那样并入这里作为参考。
另外，还可利用如在IEEE Electron Device Letters的2000年6月第21卷第6期第298-300页中J.P.Xu、P.T.Lai、C.L.Chan、B.Li和Y.C.Cheng的“Improved Performance and Reliability of N20-Grown Oxyn itride on 6H-SiC”中描述的N2O生长氧化物。还可利用如在Materials Science Forum中1998年第264卷第853-856页的L.A.Lipkin和J.W.Palmour的“Low interface state density oxideson p-type SiC”中所描述的技术。可选地，对于热生长的氧化物，可提供热生长的SiO2层的随后NO退火，以减小界面俘获密度，如在IEEEDevice Research Conference，Denver，CO 2000年6月19-21日M.K.Das、L.A.Lipkin、J.W.Palmour、G.Y.Chung、J.R.Williams、K.McDonald和L.C.Feldman的“High Mobility 4H-SiC InversionMode MOSFETs Using Thermally Grown，NO Annealed SiO2”；IEEEElectron Device Letters接受待公开的G.Y.Chung、C.C.Tin、J.R.Williams、K.McDonald、R.A.Weller、S.T.Pantelides、L.C.Feldman、M.K.Das和J.W.Palmour的“Improved InversionChannel Mobility for 4H-SiC MOSFETs Following HighTemperature Anneals in Nitric Oxide”；以及Applied PhysicsLetters中2000年3月第76卷第13期第1713-1715页的G.Y.Chung、C.C.Tin、J.R.Williams、K.McDonald、M.Di Ventra、S.T.Pantelides、L.C.Feldman和R.A.Weller的“Effect of nitricoxide annealing on the interface trap densities near the bandedges in the 4H polytype of silicon carbide”。可如在2001年6月11日申请的标题为“HIGH VOLTAGE，HIGH TEMPERATURE CAPACITORSTRUCTURES AND METHODS OF FABRICATION”的美国专利申请序列No.09/878,442所述提供氧氮化物，如在此提出的那样将其公开并入这里作为参考。
图2L示出了栅极接触26的形成。栅极接触26可以是用磷或硼掺杂的p型多晶硅且利用低压化学气相沉积(LPCVD)沉积，和/或可以是其它合适的接触材料，如钨或钼，且可利用本领域技术人员公知的技术形成和图案化。可选地，可共同形成和图案化图2L的氧化层24′和栅极接触26，以提供用于源极接触28的开口和提供栅氧化物24，如图2M所示。
如图2M所示，图案化氧化层24′以提供栅氧化物24。在氧化层24′中开出窗口以暴露出p+插塞区域22和部分阈值调节区20。在窗口中沉积接触金属以提供欧姆源极接触28。还在与第一n型碳化硅层12相对的第二n型层10的面上沉积接触金属，以提供漏极接触30。在本发明的具体实施例中，源极接触28和/或漏极接触30的接触金属由镍(Ni)、钛(Ti)、铂(Pt)或铝(Al)、铬(Cr)、它们的组合如Ti/Ni、Al/Ni或Cr/Ni叠层、它们的合金如NiCr和/或其它合适的接触材料形成，且可在约600℃至约1100℃例如825℃的温度下退火，以便提供欧姆接触。源极和漏极接触28和30可具有约150至约
Figure C200480010960D0023112759QIETU
的厚度。源极接触28和/或漏极接触30可通过蒸发沉积、溅射或本领域技术人员公知的其它的这种技术形成。
如图2M所示，根据本发明某些实施例的半导体器件包括具有第一导电类型的第一碳化硅层12。源区14提供在第一碳化硅层12中且具有第一导电类型。源区14具有比第一碳化硅层12的载流子浓度高的载流子浓度，且延伸到第一碳化硅层12的第一表面。源区14可具有第一导电类型的掺杂剂和与第一导电类型相反的第二导电类型的掺杂剂。由第二导电类型的碳化硅制成的掩埋区16提供在与源区14的底部部分相邻的第一碳化硅层12中和比源区14的深度大的第一碳化硅层12中的深度处。由第二导电类型的碳化硅制成的阱区18提供在与源区14的外部部分相邻的第一碳化硅层中，且向第一碳化硅层12的第一表面延伸。阱区18具有比掩埋区16的载流子浓度低的载流子浓度。由第二导电类型的碳化硅制成的插塞区域22与阱区18相对的源区14的内部部分相邻，且延伸到第一碳化硅层12的第一面。栅氧化物24位于第一碳化硅层12、阱区18和源区14上。栅极接触26位于栅氧化物24上。源极接触28位于插塞区域22和源区14上。漏极接触30位于与第一碳化硅层12的第一表面相对的第一碳化硅层12上。
如图2M进一步所示，由第一导电类型的碳化硅制成的阈值调节区20提供在第一碳化硅层12中且自源区14延伸。阈值调节区20设置在阱区18和第一层碳化硅12的第一面之间。
现在参考图3A-3G，现在将描述根据本发明再一实施例的碳化硅功率MOSFET的制备方法。图3A-3G所示的本发明的实施例具有n型外延层，而不是图2A-2M中所示实施例的阈值调节区20。在如图3A-3G所示MOSFET的制备中的初始步骤与图1A-2E所示的相同。然而，在图2E所示的注入之后，移除了第二注入掩模210。
如图3A所示，在移除第二注入掩模之后，通过参考第四注入掩模220如上所述形成第二掩模层和图案化该第二掩模层来形成第三注入掩模220′。第三注入掩模220′具有位于部分n+源区14之间的窗口221′，以提供用于提供对p型掩埋区16欧姆接触的p+插塞注入。如图3B所示，利用第三注入掩模220′的窗口221′注入p型掺杂剂，以提供参考图3B如上所述的p+插塞区域22。
如图3C所示，如上所述在移除第三掩模220′和激活注入剂之后，在第一n型碳化硅层12的第一表面上形成n型碳化硅沟道外延层50′。沟道外延层50′中的电荷与上述的阈值调节区20的接近。在本发明的具体实施例中，沟道外延层50′具有约1015至约1017cm-3的载流子浓度，且具有约0.05μm至约1μm的厚度。
如图3D所示，在沟道外延层50′上形成氧化层54′。可参考氧化层24′如上所述形成氧化层54′。
图3E示出了栅极接触26的形成。可参考图2L如上所述形成栅极接触26。图3F示出了沟道外延层50′和氧化层54′的图案化以提供沟道区50和栅氧化物54。在氧化层54′和沟道外延层50′中开出窗口，以暴露出p+插塞区域22和部分n+源区14。如图3G所示，在窗口中沉积接触金属以提供欧姆源极接触28。还在与第一n型碳化硅层12相对的第二n型层10的面上沉积接触金属，以提供漏极接触30。因此，如图3G所示，图2M的碳化硅半导体器件可具有沟道区50取代阈值调节区20。
现在参考图4A-4E，现在将描述根据本发明第四实施例的碳化硅功率MOSFET的制备方法。图4A-4E中所述本发明的实施例具有图2A-2M和3A-3G中所述实施例的n型外延层和阈值调节区20。如图4A-4E中所述的MOSFET制备中的初始步骤与图2A-2J中的相同。然而，在形成氧化层24′之前和图2K中所述之后且在注入激活之后，如图4A所示形成n型碳化硅外延层60′。如图4A所示，在如上所述激活的注入剂之后，在第一n型碳化硅层12的第一表面上形成n型碳化硅沟道外延层60′。沟道外延层60′中的电荷可少于，且在一些实施例中比上述的阈值调节区20少很多。在本发明的具体实施例中，沟道外延层60′具有约1014至约1016cm-3的载流子浓度，且具有约0.05μm至约1μm的厚度。
如图4B所示，在沟道外延层60′上形成氧化层64′。可参考氧化层24′如上所述形成氧化层64′。
图4C示出了栅极接触26的形成。可参考图2L如上所述形成栅极接触26。图4D示出了沟道外延层64′和氧化层60′的图案化以提供沟道区60和栅氧化物64。在氧化层64′和沟道外延层60′中开出窗口，以暴露出p+插塞区域22和部分阈值调节区20。如图4E所示，在窗口中沉积接触金属以提供欧姆源极接触28。还在与第一n型碳化硅层12相对的第二n型层10的面上沉积接触金属，以提供漏极接触30。因此，如图3G所示，图2M的碳化硅半导体器件可具有阈值调节区20和沟道区60。
虽然图2M、3G和4E示出了本发明的实施例为分立器件，本领域技术人员将意识到，图2M、3G和4E可考虑具有多个单元的器件的单位单元。因此，例如，通过沿着器件的中心轴(如图2M、3G和4E中的垂直轴所示的)划分该器件以及绕图2M、3G和4E中所示器件外围的轴(图2M、3G和4E中所示器件的垂直轴)旋转该划分的器件，可将另外的单位单元并入到图2M、3G和4E所示的器件中。于是，本发明的实施例包括如图2M、3G和4E所示的那些器件以及具有结合图2M、3G和4E中所示注入区的多个单位单元的器件。
虽然已参考操作的具体顺序描述了本发明的实施例，但如本领域技术人员将意识到的，可重新排序在该顺序内的某些操作同时由本发明的教导得到益处。例如，在本发明的具体实施例中，可在图案化沟道外延层50′之后进行形成氧化层54′。于是，本发明不应当解释为限定于在此所描述操作的确切顺序。
此外，已参考n型SiC层和p型碳化硅阱以及掩埋层描述了本发明的实施例。然而，本发明的实施例还可提供具有在此描述的制备方法的相应改进的互补结构。
如上所述，由于通过蚀刻形成源区和阱区的掩模限定栅极长度，所以本发明的实施例能够制备很小的栅极长度。因此，由于MOS沟道电阻可以是器件中的主要电阻，所以可提供得到的SiC MOSFET的相对低的总开态电阻。此外，通过使用掩模可除去光刻步骤，由此，潜在地减小了相比常规制备工艺的处理时间和成本。
此外，在结合外延沟道层的本发明的实施例中，如果通过热氧化形成栅氧化物，则不会氧化n+源区。于是，得到的结构不具有由在n+注入区上生长氧化物得到的多孔的、不太可靠的氧化物。这种实施例还可从n+源区穿过MOS栅极区域到漏极区域提供连续的沟道。
在各图和说明书中，已公开了本发明典型的优选实施例，虽然采用了具体术语，但仅仅是广义地使用它们且不用于限制的目的，在以下权利要求中提出本发明的范围。

Claims (26)

1.一种碳化硅功率器件的制备方法，包括：
连续地图案化单个掩模层，以提供用于形成第一导电类型的源区和与第一导电类型相反的第二导电类型的掩埋碳化硅区域的第一窗口、以及用于形成在第一导电类型的碳化硅层中的第二导电类型阱区的第二窗口。
2.如权利要求1的方法，进一步包括：
利用该单个掩模层的第一窗口形成该源区和该掩埋的碳化硅区域；以及然后
利用该掩模层的第二窗口形成该阱区，通过随后图案化具有第一窗口的单个掩模层来提供该第二窗口。
3.如权利要求1的方法，其中第一导电类型是n型碳化硅，第二导电类型是p型碳化硅，且其中该掩埋的碳化硅区域包括掩埋的p型碳化硅区域，该阱区包括p阱区。
4.如权利要求3的方法，其中连续地图案化单个掩模层、形成该源区和该掩埋的p型碳化硅区域以及形成该p阱区包括：
在该第一导电类型的碳化硅层的第一表面上形成该单个掩模层；
图案化该单个掩模层以提供第一注入掩模，该第一注入掩模具有对应于该碳化硅功率器件源区的至少一个窗口；然后
利用具有该至少一个窗口的该第一注入掩模，在该第一导电类型的碳化硅层中注入n型掺杂剂以提供n型源区，该n型源区延伸到该第一导电类型的碳化硅层的第一表面且具有比该第一导电类型的碳化硅层高的载流子浓度；
利用具有该至少一个窗口的该第一注入掩模，在该第一导电类型的碳化硅层中注入p型掺杂剂，以提供与该n型源区相邻的掩埋p型区域，该掩埋的p型区域设置在比该n型源区深度大的该第一导电类型的碳化硅层中的深度处；然后
蚀刻该第一注入掩模以提供第二注入掩模，该第二注入掩模具有对应于该p阱区且对应于通过该蚀刻加宽的该第一注入掩模的该至少一个窗口的至少一个窗口；以及然后
利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂以提供该p阱区，该p阱区延伸到该p型掩埋区。
5.如权利要求3的方法，其中连续地图案化单个掩模层以提供用于形成源区、掩埋的p型碳化硅区域和p阱区的第一和第二窗口，包括连续地图案化单个掩模层以提供用于形成源区、掩埋的p型碳化硅区域、在该第一导电类型的碳化硅层中的p阱区和阈值调节区的窗口，该方法进一步包括利用该掩模层的第三窗口形成该阈值调节区，通过随后蚀刻具有该第二窗口的该掩模层提供该第三窗口。
6.如权利要求3的方法，其中连续地图案化单个掩模层、形成该源区和该掩埋的p型碳化硅区域以及形成该p阱区包括：
在第一导电类型的碳化硅层上形成该单个掩模层；
图案化该单个掩模层以提供第一注入掩模，该第一注入掩模具有对应于该碳化硅功率器件源区的至少一个窗口；然后
利用具有该至少一个窗口的该第一注入掩模，在该第一导电类型的碳化硅层中注入n型掺杂剂以提供n型源区，该n型源区延伸到该第一导电类型的碳化硅层的第一表面且具有比该第一导电类型的碳化硅层高的载流子浓度；
利用具有该至少一个窗口的该第一注入掩模，在该第一导电类型的碳化硅层中注入p型掺杂剂以提供与该n型源区相邻的掩埋p型区域，利用比用于利用该第一注入掩模在该第一导电类型的碳化硅层中注入该n型掺杂剂以提供n型源区的注入能量高的注入能量来注入该p型掺杂剂；然后
蚀刻该第一注入掩模以提供第二注入掩模，该第二注入掩模具有对应于该p阱区且对应于通过该蚀刻加宽的该第一注入掩模的该至少一个窗口的至少一个窗口；以及然后
利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂以提供该p阱区，利用注入能量注入该p型掺杂剂，以便该p阱区延伸到该p型掩埋区。
7.如权利要求6的方法，其中利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂以提供该p型阱区包括利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂，以提供比该掩埋的p型碳化硅层的载流子浓度少的p阱区的载流子浓度。
8.如权利要求6的方法，其中利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂以提供该p阱区之后是：
蚀刻该第二注入掩模以提供第三注入掩模，该第三注入掩模具有对应于阈值调节区且对应于通过该蚀刻加宽的该第二注入掩模的该至少一个窗口的至少一个窗口；以及然后
利用该第三注入掩模在该第一导电类型的碳化硅层中注入n型掺杂剂，以提供该阈值调节区。
9.如权利要求8的方法，其中利用该第三注入掩模在该第一导电类型的碳化硅层中注入n型掺杂剂以提供该阈值调节区包括利用该第三注入掩模在该第一导电类型的碳化硅层中将n型掺杂剂注入到该第一导电类型的碳化硅层中0.01至0.5μm的深度。
10.如权利要求8的方法，进一步包括：
移除该第三注入掩模；
形成第四注入掩模，图案化该第四注入掩模以在该源区内部提供暴露出该第一导电类型的碳化硅层第一表面的窗口；
利用该第四注入掩模注入p型掺杂剂以提供p型碳化硅插塞区域，该插塞区域延伸到该第一导电类型的碳化硅层中以接触该p型掩埋区；
在该第一导电类型的碳化硅层的第一表面上形成栅氧化物；
在该栅氧化物上形成栅极接触；
在该源区和该插塞区域上形成源极接触；以及
在与该第一表面相对的该第一导电类型的碳化硅层上形成漏极接触。
11.如权利要求10的方法，进一步包括在与该第一表面相对的该第一导电类型的碳化硅层的表面上形成第二n型碳化硅层，该第二n型碳化硅层具有比该第一导电类型的碳化硅层的载流子浓度高的载流子浓度。
12.一种碳化硅功率器件的制备方法，包括：
连续地图案化单个掩模层，以提供用于形成第一导电类型的源区、与第一导电类型相反的第二导电类型的掩埋碳化硅区域、和在第一导电类型的碳化硅层中的第二导电类型阱区的窗口；
其中第一导电类型是n型碳化硅，第二导电类型是p型碳化硅，且其中该掩埋的碳化硅区域包括掩埋的p型碳化硅区域，该阱区包括p阱区；
其中连续地图案化掩模层、形成该源区和该掩埋的p型碳化硅区域以及形成该p阱区包括：
在该第一导电类型的碳化硅层上形成该掩模层；
图案化该掩模层以提供第一注入掩模，该第一注入掩模具有对应于该碳化硅功率器件源区的至少一个窗口；然后
利用该第一注入掩模在该第一导电类型的碳化硅层中注入n型掺杂剂以提供n型源区，该n型源区延伸到该第一导电类型的碳化硅层的第一表面且具有比该第一导电类型的碳化硅层高的载流子浓度；
利用该第一注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂，以提供与该n型源区相邻的掩埋p型区域，利用比用于利用该第一注入掩模在该第一导电类型的碳化硅层中注入该n型掺杂剂以提供n型源区的注入能量高的注入能量来注入该p型掺杂剂；然后
蚀刻该第一注入掩模以提供第二注入掩模，该第二注入掩模具有对应于该p阱区且对应于通过该蚀刻加宽的该第一注入掩模的该至少一个窗口的至少一个窗口；以及然后
利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂以提供该p阱区，利用注入能量注入该p型掺杂剂，使得该p阱区延伸到该p型掩埋区；
蚀刻该第二注入掩模以提供第三注入掩模，该第三注入掩模具有对应于阈值调节区且对应于通过蚀刻加宽的该第二注入掩模的该至少一个窗口的至少一个窗口；然后
利用该第三注入掩模在该第一导电类型的碳化硅层中注入n型掺杂剂，以提供该阈值调节区；然后
移除该第三注入掩模；以及
在该第一导电类型的碳化硅层的第一表面上形成n型碳化硅外延层。
13.如权利要求12的方法，其中在形成n型碳化硅外延层之前的步骤是：
形成该第四注入掩模，图案化该第四注入掩模以在该源区内部提供暴露出该n型碳化硅外延层一部分的窗口；
利用该第四注入掩模注入p型掺杂剂以提供p型碳化硅插塞区域，该插塞区域延伸到该第一导电类型的碳化硅层中以接触该p型掩埋区；以及
激活该注入的掺杂剂；以及
其中形成n型碳化硅外延层之后的步骤是：
在n型碳化硅外延层上形成栅氧化物；
在该栅氧化物上形成栅极接触；
在该源区和该插塞区域上形成源极接触；以及
在与该第一表面相对的该第一导电类型的碳化硅层上形成漏极接触。
14.如权利要求13的方法，进一步包括在与该第一表面相对的该第一导电类型的碳化硅层的表面上形成第二n型碳化硅层，该第二n型碳化硅层具有比该第一导电类型的碳化硅层的载流子浓度高的载流子浓度。
15.一种碳化硅功率器件的制备方法，包括：
连续地图案化单个掩模层，以提供用于形成第一导电类型的源区和与第一导电类型相反的第二导电类型的掩埋碳化硅区域的第一窗口、以及用于形成在第一导电类型的碳化硅层中的第二导电类型阱区的第二窗口；
其中第一导电类型是n型碳化硅，第二导电类型是p型碳化硅，且其中该掩埋的碳化硅区域包括掩埋的p型碳化硅区，该阱区包括p阱区；
其中连续地图案化掩模层、形成该源区和该掩埋的p型碳化硅区域以及形成该p阱区包括：
在该第一导电类型的碳化硅层上形成该掩模层；
图案化该掩模层以提供第一注入掩模，该第一注入掩模具有对应于该碳化硅功率器件源区的至少一个窗口；然后
利用该第一注入掩模在该第一导电类型的碳化硅层中注入n型掺杂剂以提供n型源区，该n型源区延伸到该第一导电类型的碳化硅层的第一表面且具有比该第一导电类型的碳化硅层高的载流子浓度；
利用该第一注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂，以提供与该n型源区相邻的掩埋p型区域，利用比用于利用该第一注入掩模在该第一导电类型的碳化硅层中注入该n型掺杂剂以提供n型源区的注入能量高的注入能量来注入该p型掺杂剂；然后
蚀刻该第一注入掩模以提供第二注入掩模，该第二注入掩模具有对应于该p阱区且对应于通过该蚀刻加宽的该第一注入掩模的该至少一个窗口的至少一个窗口；以及然后
利用该第二注入掩模在该第一导电类型的碳化硅层中注入p型掺杂剂以提供该p阱区，利用注入能量注入该p型掺杂剂，使得该p阱区延伸到该p型掩埋区；然后
移除该第二注入掩模；以及
在该第一导电类型的碳化硅层的第一表面上形成n型碳化硅外延层。
16.如权利要求15的方法，其中在形成n型碳化硅外延层之前的步骤是：
形成第三注入掩模，图案化该第三注入掩模以在该源区内部提供暴露出该n型碳化硅外延层一部分的窗口；
利用该第三注入掩模注入p型掺杂剂以提供p型碳化硅插塞区域，该插塞区域延伸到该第一导电类型的碳化硅层中以接触该p型掩埋区；和
激活该注入的掺杂剂；以及
其中形成n型碳化硅外延层之后的步骤是：
在n型碳化硅外延层上形成栅氧化物；
在该栅氧化物上形成栅极接触；
在该源区和该插塞区域上形成源极接触；以及
在与该第一表面相对的该第一导电类型的碳化硅层上形成漏极接触。
17.如权利要求16的方法，进一步包括在与该第一表面相对的该第一导电类型的碳化硅层的表面上形成第二n型碳化硅层，该第二n型碳化硅层具有比该第一导电类型的碳化硅层的载流子浓度高的载流子浓度。
18.一种碳化硅功率半导体器件，包括：
具有第一导电类型的第一碳化硅层；
在该第一碳化硅层中且具有该第一导电类型的源区，该源区具有比该第一碳化硅层的载流子浓度高的载流子浓度且延伸到该第一碳化硅层的第一表面；
由第二导电类型的碳化硅制成的掩埋区，位于与该源区底部部分相邻的该第一碳化硅层中且在比该源区深度大的该第一碳化硅层中的深度处；
由第二导电类型的碳化硅制成的阱区，位于该源区第一侧上的该第一碳化硅层中且朝着该第一碳化硅层的第一表面延伸，该阱区具有比该掩埋区的载流子浓度低的载流子浓度；
由第二导电类型的碳化硅制成的插塞区域，位于与该源区第一侧相对的该源区第二侧上且延伸到该第一碳化硅层第一面；
由第一导电类型的碳化硅制成的阈值调节区，位于该第一碳化硅层中且在该源区和该阱区的共面表面上延伸，并设置在该阱区和该第一层碳化硅的第一面之间；
在该第一碳化硅层、该阱区和该源区上的栅氧化物；
在该栅氧化物上的栅极接触；
在该插塞区域和该源区上的源极接触；以及
在与该第一碳化硅层的第一表面相对的该第一碳化硅层上的漏极接触。
19.如权利要求18的碳化硅功率半导体器件，其中该源区具有第一导电类型的掺杂剂和与第一导电类型相反的第二导电类型的掺杂剂。
20.如权利要求18的碳化硅功率半导体器件，其中该第一导电类型是n型，该第二导电类型是p型。
21.如权利要求18的碳化硅功率半导体器件，其中该阈值调节区延伸到该第一层碳化硅中0.01μm至0.5μm的深度，且具有1015至1019cm-3的载流子浓度。
22.如权利要求18的碳化硅功率半导体器件，进一步包括由第一导电类型的碳化硅制成的第二层，设置在第一层的碳化硅和该漏极接触之间，该第二层的碳化硅具有比该第一层的碳化硅高的载流子浓度。
23.一种碳化硅功率半导体器件，包括：
具有第一导电类型的第一碳化硅层；
在该第一碳化硅层中且具有该第一导电类型的源区，该源区具有比该第一碳化硅层的载流子浓度高的载流子浓度且延伸到该第一碳化硅层的第一表面；
由第二导电类型的碳化硅制成的掩埋区，位于与该源区底部部分相邻的该第一碳化硅层中且在比该源区深度大的该第一碳化硅层中的深度处；
由第二导电类型的碳化硅制成的阱区，位于该源区第一侧上的该第一碳化硅层中且朝着该第一碳化硅层的第一表面延伸，该阱区具有比该掩埋区的载流子浓度低的载流子浓度；
由第二导电类型的碳化硅制成的插塞区域，位于与该源区第一侧相对的该源区第二侧上且延伸到该第一碳化硅层的第一面上；
在该第一碳化硅层、该阱区和该源区上的栅氧化物；
第一碳化硅外延层，位于栅氧化物和该第一碳化硅层之间的该第一碳化硅层的第一面上；
在该栅氧化物上的栅极接触；
在该插塞区域和该源区上的源极接触；以及
在与该第一碳化硅层第一表面相对的该第一碳化硅层上的漏极接触。
24.如权利要求23的碳化硅功率半导体器件，其中该第一碳化硅层具有6μm至200μm的厚度以及1×1014至5×1016cm-3的载流子浓度。
25.如权利要求23的碳化硅功率半导体器件，进一步包括由第一导电类型的碳化硅制成的阈值调节区，位于该第一碳化硅层中且自该源区延伸，该阈值调节区设置在该阱区和该第一层碳化硅的第一面之间。
26.如权利要求25的碳化硅功率半导体器件，其中该阈值调节区延伸到该第一碳化硅层中0.01μm至0.5μm的深度，且具有1015至1019cm-3的载流子浓度，且其中该第一碳化硅层具有6μm至200μm的厚度以及1×1014至5×1016cm-3的载流子浓度。
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