WO2017187486A1 - 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 Download PDF

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Definitions

  • the thin film transistor has a structure in which a gate electrode, an insulating layer, a semiconductor layer (channel layer), a source electrode, and a drain electrode are formed on a substrate.
  • the bottom-gate thin film transistor is characterized in that the gate electrode is formed on the substrate side of the channel layer.
  • the display device of the present application includes a plurality of display elements and the above-described thin film transistor of the present application that selects or drives a display element to be displayed.
  • the gate insulating film 3 is formed on the substrate 1 so as to cover the gate electrode 2.
  • the gate insulating film 3 may be an organic insulating film or an inorganic insulating film.
  • TEOS Tetraethyl orthosilicate
  • SiO 2 , SiO 2 / SiN, SiN, SiON, or the like can be used.
  • the second amorphous silicon layer 43 is formed on the upper side of the first amorphous silicon layer 41 and the polysilicon layer 42 with a thickness of about 500 to 900 mm.
  • the n + silicon layer 44 is a semiconductor layer having a high impurity concentration such as phosphorus or arsenic, and is formed on the second amorphous silicon layer 43.
  • a source electrode 6 and a drain electrode 7 having a required pattern are formed apart from each other.
  • the source electrode 6 and the drain electrode 7 can be formed using a material such as a metal such as Al, Mo, Cr, Ta, Cu, or Ti, an alloy mainly containing these metals, or a metal oxide. .
  • FIG. 4 is a schematic cross-sectional view illustrating the method for manufacturing the thin film transistor according to the first embodiment.
  • a metal such as Al, Mo, Cr, Ta, Cu, Ti, an alloy mainly containing these metals, or a metal oxide is formed by sputtering.
  • a gate electrode 2 is patterned by photolithography using a photomask, photolithography using a photomask, dry etching of the metal film, stripping of the resist, and cleaning.
  • dehydrogenation is performed so that the hydrogen concentration in the first amorphous silicon layer 41 is 2% or less, and the laser is applied from above the etch stopper layer 5A to the inside of the region defined by the gate electrode 2 in plan view.
  • Annealing treatment is performed by irradiating light (for example, an energy beam such as excimer laser). By this annealing process, a part of the amorphous silicon in the first amorphous silicon layer 41 is changed to polycrystalline silicon, and a polysilicon layer 42 is formed in the same layer as the first amorphous silicon layer 41.
  • FIG. 4B shows a state in which the polysilicon layer 42 is formed.

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Abstract

　特性のばらつきが少ない薄膜トランジスタ、表示装置、薄膜トランジスタの製造方法の提供。　基板上に形成されたゲート電極と、ゲート電極を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜の上側に形成され、平面視でゲート電極により画定される領域の内側に位置するポリシリコン層を含む半導体層と、ポリシリコン層の上側に位置するエッチストッパ層と、半導体層上で離隔して設けられたソース電極及びドレイン電極とを備え、ポリシリコン層は、エッチストッパ層により覆われていない第１及び第２の領域を有し、ソース電極の一部は第１の領域の上方に存在し、ドレイン電極の一部は第２の領域の上方に存在する。

Description

薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
　本発明は、ボトムゲート型の薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方向に関する。
　薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、例えば、液晶ディスプレイや有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示装置において、各画素のスイッチング素子として広く用いられている。
　薄膜トランジスタは、ゲート電極、絶縁層、半導体層（チャネル層）、ソース電極及びドレイン電極を基板上に形成した構成を備える。このうち、ボトムゲート型の薄膜トランジスタは、ゲート電極がチャネル層よりも基板側に形成されていることを特徴としている。
特許４１０９２６６号公報
　ところで、ボトムゲート型の薄膜トランジスタをチャネルエッチ型の薄膜トランジスタとして製造する場合、製造工程においてチャネル層のエッチングを行うため、チャネル層の残膜コントロールが困難となり、製造された薄膜トランジスタの特性のばらつきが比較的大きいという問題点を有している。
　本発明は、斯かる事情に鑑みてなされたものであり、特性のばらつきが少ない薄膜トランジスタ、薄膜トランジスタを用いた表示装置、薄膜トランジスタの製造方法を提供することを目的とする。
　本願の薄膜トランジスタは、基板上に形成されたゲート電極と、該ゲート電極を覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜の上側に形成され、平面視で前記ゲート電極により画定される領域の内側に位置するポリシリコン層を含む半導体層と、前記ポリシリコン層の上側に位置するエッチストッパ層と、前記半導体層上で離隔して設けられたソース電極及びドレイン電極とを備え、前記ポリシリコン層は、前記エッチストッパ層により覆われていない第１及び第２の領域を有し、前記ソース電極の一部は前記第１の領域の上方に存在し、前記ドレイン電極の一部は前記第２の領域の上方に存在する。
　本願の表示装置は、複数の表示素子と、表示すべき表示素子を選択又は駆動する上述した本願の薄膜トランジスタとを備える。
　本願の一観点に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成し、該ゲート電極を覆うようにゲート絶縁膜を形成し、該ゲート絶縁膜の上側にアモルファスシリコン層を含む半導体層を形成し、該半導体層の上側にエッチストッパ層を形成し、該エッチストッパ層の上側から前記アモルファスシリコン層の一部にエネルギビームを照射して、平面視で前記ゲート電極により画定される領域の内側にポリシリコン層を形成し、前記ポリシリコン層が前記エッチストッパ層により覆われていない第１及び第２の領域を有するように、前記エッチストッパ層の一部を除去し、ソース電極及びドレイン電極の一方の一部が前記第１の領域の上方に位置し、他方の一部が前記第２の領域の上方に位置するように、前記ソース電極及びドレイン電極を前記半導体層上に離隔して形成する方法である。
　本願の別の観点に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成し、該ゲート電極を覆うようにゲート絶縁膜を形成し、該ゲート絶縁膜の上側にアモルファスシリコン層を含む半導体層を形成し、前記アモルファスシリコン層の一部にエネルギビームを照射して、平面視で前記ゲート電極により画定される領域の内側にポリシリコン層を形成し、該半導体層の上側にエッチストッパ層を形成し、前記ポリシリコン層が前記エッチストッパ層により覆われていない第１及び第２の領域を有するように、前記エッチストッパ層の一部を除去し、ソース電極及びドレイン電極の一方の一部が前記第１の領域の上方に位置し、他方の一部が前記第２の領域の上方に位置するように、前記ソース電極及びドレイン電極を前記半導体層上に離隔して形成する方法である。
　本願によれば、チャネル層の残膜量をコントロールすることができ、特性のばらつきを少なくすることができる。
実施の形態１に係る薄膜トランジスタの構成を説明する模式的断面図である。 実施の形態１に係る薄膜トランジスタの要部構成を説明する模式的平面図である。 薄膜トランジスタの特性を示すグラフである。 実施の形態１に係る薄膜トランジスタの製造方法を説明する模式的断面図である。 実施の形態２に係る薄膜トランジスタの構成を説明する模式的断面図である。 実施の形態２に係る薄膜トランジスタの要部構成を説明する模式的平面図である。 実施の形態３に係る薄膜トランジスタの製造方法を説明する模式的断面図である。 実施の形態３に係る薄膜トランジスタの製造方法を説明する模式的断面図である。 実施の形態４に係る表示装置の構成を説明するブロック図である。 各画素の構成例を説明する回路図である。
　本発明の実施の形態を図面に基づいて具体的に説明する。
　（実施の形態１）
　図１は実施の形態１に係る薄膜トランジスタの構成を説明する模式的断面図であり、図２はその要部構成を説明する模式的平面図である。実施の形態１に係る薄膜トランジスタは、ゲート電極２、ゲート絶縁膜３、半導体層（チャネル層）４、エッチストッパ層５Ａ、ソース電極６、及びドレイン電極７を備える。なお、図２の平面図では、簡略化のために、ゲート電極２、ポリシリコン層４２、エッチストッパ層５Ａ、ソース電極６及びドレイン電極７の位置関係を示し、薄膜トランジスタのその他の構成については省略して示している。
　ゲート電極２は、基板１の表面にパターン形成された電極であり、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。ここで、基板１としては、例えばガラス基板などの絶縁性を有する基板が用いられる。
　ゲート絶縁膜３は、基板１上でゲート電極２を覆うように形成される。ゲート絶縁膜３は、有機物質の絶縁膜であってもよく、無機物質の絶縁膜であってもよい。有機物質の絶縁膜では、例えばＴＥＯＳ（Tetraethyl orthosilicate，オルトケイ酸テトラエチル）を用いることができる。また、無機物質の絶縁膜では、ＳｉＯ2 、ＳｉＯ2 ／ＳｉＮ、ＳｉＮ、ＳｉＯＮなどを用いることができる。
　半導体層４は、第１アモルファスシリコン層４１、ポリシリコン層４２、第２アモルファスシリコン層４３、及びｎ+ シリコン層４４により構成されている。第１アモルファスシリコン層４１は、ゲート絶縁膜３の上側に２５０Å以上の厚みで形成されている。また、ポリシリコン層４２は、第１アモルファスシリコン層４１と同様にゲート絶縁膜３の上側に形成されており、第１アモルファスシリコン層４１と同一レイヤ内に存在する。ここで、ポリシリコン層４２は、多結晶シリコン、多結晶よりも比較的結晶粒径の小さい微結晶シリコン、又は単結晶シリコンを含む。本実施の形態では、平面視において、ゲート電極２により画定される領域（ゲート電極２の外縁により画定される領域であり、図２に示す例では矩形状の領域）の内側にポリシリコン層４２が存在している。
　第２アモルファスシリコン層４３は、第１アモルファスシリコン層４１及びポリシリコン層４２の上側に５００～９００Å程度の厚みで形成されている。また、ｎ+ シリコン層４４は、リンやヒ素などの不純物濃度が高い半導体層であり、第２アモルファスシリコン層４３の上側に形成されている。
　ポリシリコン層４２の上側には島状のエッチストッパ層５Ａが形成されている。このエッチストッパ層５Ａは、例えばＳｉＯ2 などの材料を用いて形成することができる。本実施の形態では、ポリシリコン層４２は、エッチストッパ層５Ａの外側にはみ出しており、エッチストッパ層５Ａにより覆われていない領域４２１，４２２を有している。すなわち、ポリシリコン層４２は、平面視において、エッチストッパ層５Ａにより画定される領域（エッチストッパ層５Ａの外縁により画定される領域）の外側に領域４２１，４２２を有する。ここで、エッチストッパ層５Ａに対する領域４２１，４２２のはみ出し幅Ｄ１，Ｄ２は、それぞれ３μｍ以上であることが好ましい。なお、はみ出し幅Ｄ１，Ｄ２が共に３μｍ以上であれば、Ｄ１≠Ｄ２であってもよい。また、はみ出し幅Ｄ１，Ｄ２は３μｍ未満であってもよく、この場合、Ｄ１＝Ｄ２であることが好ましい。
　半導体層４（ｎ+ シリコン層４４）の上側には、所要のパターンを有するソース電極６及びドレイン電極７が互いに離隔して形成されている。ソース電極６及びドレイン電極７は、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。
　本実施の形態では、ポリシリコン層４２のエッチストッパ層５Ａにより覆われていない一方の領域４２１（第１の領域）の上方にソース電極６が存在し、他方の領域４２２（第２の領域）の上方にドレイン電極７が存在する。換言すれば、ソース電極６の一部は領域４２１の上方に存在し、ドレイン電極７の一部は領域４２２の上方に存在する。
　図３は薄膜トランジスタの特性を示すグラフである。図３に示すグラフは、エッチストッパ層５Ａに対するポリシリコン層４２のはみ出し幅Ｄ１，Ｄ２と、薄膜トランジスタのオン状態においてソース電極６及びドレイン電極７の間に流れる電流の電流値との関係を示している。なお、ソース電極６側のはみ出し幅Ｄ１及びドレイン電極７側のはみ出し幅Ｄ２は同一としている。図３に示すグラフの横軸は、片側のはみ出し幅Ｄ１（Ｄ２）を表し、縦軸は、オン状態におけるソース電極６及びドレイン電極７の間の電流値を表している。
　図３に示すグラフから、ポリシリコン層４２がエッチストッパ層５Ａの外側に略はみ出していない場合、すなわちポリシリコン層４２のはみ出し量Ｄ１，Ｄ２が共に略０に等しい場合、ソース電極６及びドレイン電極７の間に殆ど電流が流れないことが分かる。
　一方、ポリシリコン層４２がエッチストッパ層５Ａの外側にはみ出した場合、すなわちポリシリコン層４２のはみ出し幅がＤ１，Ｄ２が共に有限長である場合、オン状態においてソース電極６及びドレイン電極７の間には電流が流れる。
　ここで、ポリシリコン層４２のはみ出し幅Ｄ１，Ｄ２が共に３μｍ未満のとき、オン状態においてソース電極６及びドレイン電極７の間に流れる電流の電流値は、はみ出し幅Ｄ１，Ｄ２に比例する。よって、はみ出し幅Ｄ１，Ｄ２が共に３μｍ未満のとき、両側のはみ出し幅Ｄ１，Ｄ２が互いに異なる場合には、ソース電極６から半導体層４を通じてドレイン電極７へ流れる電流の電流値と、ドレイン電極７からソース電極６へ流れる電流の電流値とが相違することになり、薄膜トランジスタの特性にばらつきが発生する要因となり得る。よって、ポリシリコン層４２のはみ出し幅Ｄ１，Ｄ２を共に３μｍ未満とする場合には、両側のはみ出し幅Ｄ１，Ｄ２は同一であることが好ましい。
　ポリシリコン層４２のはみ出し幅Ｄ１，Ｄ２が共に３μｍ以上のとき、ソース電極６及びドレイン電極７の間に流れる電流の電流値は、はみ出し幅Ｄ１，Ｄ２に依存せずに概ね一定となる。よって、ポリシリコン層４２のはみ出し幅Ｄ１，Ｄ２を共に３μｍ以上とする場合には、両側のはみ出し幅Ｄ１，Ｄ２は同一でなくてもよい。
　図４は実施の形態１に係る薄膜トランジスタの製造方法を説明する模式的断面図である。まず、ガラス基板等の絶縁性を有する基板１の表面に、スパッタリング法により、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、ゲート電極２をパターン形成する。
　次いで、ＣＶＤ（Chemical Vapor Deposition）法により、例えばＳｉＯ2 、ＳｉＮ等の材料を用いて成膜することにより、基板１上でゲート電極２を覆うようにゲート絶縁膜３を形成する。
　次いで、ＣＶＤ法により、５００～７００Å程度の厚みを有するアモルファスシリコンの膜を成膜し、ゲート絶縁膜３の上層に第１アモルファスシリコン層４１を形成する。また、ＣＶＤ法により、５００～１０００Å程度の厚みを有するＳｉＯ2 の膜を成膜し、第１アモルファスシリコン層４１の上層にエッチストッパ層５Ａを形成する。図４Ａはエッチストッパ層５Ａを形成した状態を示している。
　次に、第１アモルファスシリコン層４１における水素濃度が２％以下となるように脱水素化を行うと共に、エッチストッパ層５Ａの上側から、平面視でゲート電極２により画定される領域の内側にレーザ光（例えばエキシマレーザなどのエネルギビーム）を照射してアニール処理を行う。このアニール処理により、第１アモルファスシリコン層４１内のアモルファスシリコンの一部は多結晶シリコンに変化し、第１アモルファスシリコン層４１と同一レイヤ内にポリシリコン層４２が形成される。図４Ｂはポリシリコン層４２を形成した状態を示している。
　次に、フォトマスクを用いたフォトリソグラフィ、エッチストッパ層５Ａのドライエッチング、レジストの剥離、及び洗浄を行うことにより、エッチストッパ層５Ａを島状に形成する。このとき、第１アモルファスシリコン層４１の厚みが２５０Å以上であり、かつ、ポリシリコン層４２がエッチストッパ層５Ａにより覆われていない領域を有するように（本実施の形態では、ポリシリコン層４２がエッチストッパ層５Ａの外側にはみ出るように）、フォトマスクを用いたフォトリソグラフィ、及び第１アモルファスシリコン層４１へのドライエッチングを行う。図４Ｃは島状のエッチストッパ層５Ａを形成した状態を示している。
　次に、ＣＶＤ法を用いて、５００～９００Å程度の厚みを有するアモルファスシリコンの膜を成膜し、第２アモルファスシリコン層４３を形成する。また、ＣＶＤ法を用いて、リンやヒ素などの不純物濃度が高いアモルファスシリコンの膜を成膜し、第２アモルファスシリコン層４３の上層にｎ+ シリコン層４４を形成する。
　次いで、スパッタリング法により、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、半導体層４の上層にソース電極６及びドレイン電極７をパターン形成する。このとき、半導体層４の上層でソース電極６及びドレイン電極７は互いに離隔し、かつ、ポリシリコン層４２のエッチストッパ層５Ａにより覆われていない一方の領域４２１の上方にソース電極６、他方の領域４２２の上方にドレイン電極７が存在するように、フォトマスクを用いたフォトリソグラフィ、及び金属膜のドライエッチングを行う。図４Ｄはソース電極６及びドレイン電極７を形成した状態を示している。
　なお、実施の形態１に係る薄膜トランジスタを液晶表示装置におけるスイッチング素子として用いる場合、ソース電極６及びドレイン電極７の上層には、パッシベーション膜、有機膜及び画素電極が順次形成される。
　パッシベーション膜は、例えばＳｉＮ等を用いたＣＶＤ法により、ソース電極６及びドレイン電極７の上層に形成される。また、パッシベーション膜の上層には、アクリル系の樹脂からなるＪＡＳ等の有機膜が形成される。その後、フォトリソグラフィ、ドライエッチング、レジストの剥離、及び洗浄によりパターニングされてドレイン電極７に対するコンタクトホールが設けられる。また、有機膜の上層には、スパッタリング法によりＩＴＯ膜（ITO : Indium Tin Oxide）が形成され、パターニングすることにより画素電極が形成される。
　以上のように、実施の形態１では、ポリシリコン層４２の上層にエッチストッパ層５Ａを設けているので、ソース電極６及びドレイン電極７のパターニングの際に行われるエッチング等により、ポリシリコン層４２の膜厚が減少することが防止される。すなわち、実施の形態１では、チャネル部の膜厚コントロールが可能であり、特性が安定する残膜領域が狭いＬＴＰＳ（Low Temperature Poly-Silicon）プロセスを用いる場合であっても、特性のばらつきが少ない薄膜トランジスタを製造することができる。
　（実施の形態２）
　実施の形態１では、ポリシリコン層４２の上層に島状のエッチストッパ層５Ａを設けた構成について説明したが、エッチストッパ層は、必ずしも島状である必要はない。
　実施の形態２では、ポリシリコン層４２の上層にコンタクトホール構造を有するエッチストッパ層を設けた構成について説明する。
　図５は実施の形態２に係る薄膜トランジスタの構成を説明する模式的断面図であり、図６はその要部構成を説明する模式的平面図である。実施の形態２に係る薄膜トランジスタは、ゲート電極２、ゲート絶縁膜３、半導体層（チャネル層）４、エッチストッパ層５Ｂ、ソース電極６、及びドレイン電極７を備える。なお、図６の平面図では、簡略化のために、ゲート電極２、ポリシリコン層４２、エッチストッパ層５Ｂ、ソース電極６及びドレイン電極７の位置関係を示し、薄膜トランジスタのその他の構成については省略して示している。
　基板１は、例えばガラス基板である。ゲート電極２は、基板１の表面にパターン形成された電極であり、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。
　ゲート絶縁膜３は、基板１上でゲート電極２を覆うように形成される。ゲート絶縁膜３は、有機物質の絶縁膜であってもよく、無機物質の絶縁膜であってもよい。有機物質の絶縁膜では、例えばＴＥＯＳを用いることができる。また、無機物質の絶縁膜では、ＳｉＯ2 、ＳｉＯ2 ／ＳｉＮ、ＳｉＮ、ＳｉＯＮなどを用いることができる。
　半導体層４は、第１アモルファスシリコン層４１、ポリシリコン層４２、第２アモルファスシリコン層４３、及びｎ+ シリコン層４４により構成されている。第１アモルファスシリコン層４１は、ゲート絶縁膜３の上側に２５０Å以上の厚みで形成されている。また、ポリシリコン層４２は、第１アモルファスシリコン層４１と同様にゲート絶縁膜３の上側に形成されており、第１アモルファスシリコン層４１と同一レイヤ内に存在する。ここで、ポリシリコン層４２は、多結晶シリコン、多結晶よりも比較的結晶粒径の小さい微結晶シリコン、又は単結晶シリコンを含む。本実施の形態では、平面視において、ゲート電極２により画定される領域（図６に示す例では矩形状の領域）の内側にポリシリコン層４２が存在している。ポリシリコン層４２は、実施の形態１と同様に、平面視でゲート電極２により画定される領域の内側にレーザ光（例えばエキシマレーザなどのエネルギビーム）を照射し、第１アモルファスシリコン層４１を部分的にアニール処理することにより形成される。
　第２アモルファスシリコン層４３は、第１アモルファスシリコン層４１及びポリシリコン層４２の上側に５００～９００Å程度の厚みで形成されている。また、ｎ+ シリコン層４４は、リンやヒ素などの不純物濃度が高い半導体層であり、第２アモルファスシリコン層４３の上側に形成されている。
　ポリシリコン層４２の上側にはコンタクトホール５１，５２を有するエッチストッパ層５Ｂが形成されている。このエッチストッパ層５Ｂは、例えばＳｉＯ2 などの材料を用いたＣＶＤ法により形成され、エッチストッパ層５Ｂのコンタクトホール５１，５２は、フォトマスクを用いたフォトリソグラフィ、エッチストッパ層５Ｂのドライエッチング等により形成される。
　エッチストッパ層５Ｂの直下には、ポリシリコン層４２が存在する。エッチストッパ層５Ｂにはコンタクトホール５１，５２が設けられているため、ポリシリコン層４２は、エッチストッパ層５Ｂにより覆われていない領域４２３，４２４を有する。すなわち、ポリシリコン層４２は、平面視において、エッチストッパ層５Ｂにより画定される領域（エッチストッパ層５Ｂの外縁により画定される領域）の内側に領域４２３，４２４を有する。ここで、ソース電極６及びドレイン電極７が離隔している方向における領域４２３，４２４の幅Ｄ３，Ｄ４は、それぞれ３μｍ以上であることが好ましい。なお、幅Ｄ３，Ｄ４が共に３μｍ以上であれば、Ｄ３≠Ｄ４であってもよい。また、幅Ｄ３，Ｄ４は３μｍ未満であってもよく、この場合、Ｄ３＝Ｄ４であることが好ましい。
　半導体層４（ｎ+ シリコン層４４）の上側には、所要のパターンを有するソース電極６及びドレイン電極７が互いに離隔して形成されている。ソース電極６及びドレイン電極７は、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。
　本実施の形態では、ポリシリコン層４２のエッチストッパ層５Ｂにより覆われていない一方の領域４２３（第１の領域）の上方にソース電極６が存在し、他方の領域４２４（第２の領域）の上方にドレイン電極７が存在する。換言すれば、ソース電極６の一部は領域４２３の上方に存在し、ドレイン電極７の一部は領域４２４の上方に存在する。
　なお、実施の形態２に係る薄膜トランジスタの製造方法は、実施の形態１と同様である。実施の形態２では、ポリシリコン層４２の上層にエッチストッパ層５Ｂを設けているので、ソース電極６及びドレイン電極７のパターニングの際に行われるエッチング等により、ポリシリコン層４２の膜厚が減少することが防止される。すなわち、チャネル部の膜厚コントロールが可能であり、特性が安定する残膜領域が狭いＬＴＰＳプロセスを用いる場合であっても、特性のばらつきが少ない薄膜トランジスタを製造することができる。
　（実施の形態３）
　実施の形態１では、エッチストッパ層５Ａを形成した後に、第１アモルファスシリコン層４１に対して部分的にレーザ光を照射することにより、ポリシリコン層４２を形成する構成としたが、第１アモルファスシリコン層４１にレーザ光を照射するタイミングは、エッチストッパ層５Ａを形成する前であってもよい。
　実施の形態３では、エッチストッパ層５Ａを形成する前に、第１アモルファスシリコン層４１に対して部分的にレーザ光を照射して、ポリシリコン層４２を形成する方法について説明する。
　図７及び図８は実施の形態３に係る薄膜トランジスタの製造方法を説明する模式的断面図である。まず、ガラス基板等の絶縁性を有する基板１の表面に、スパッタリング法により、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、ゲート電極２をパターン形成する。
　次いで、ＣＶＤ法により、例えばＳｉＯ2 、ＳｉＮ等の材料を用いて成膜することにより、基板１上でゲート電極２を覆うようにゲート絶縁膜３を形成する。また、ＣＶＤ法により、５００～７００Å程度の厚みを有するアモルファスシリコンの膜を成膜し、ゲート絶縁膜３の上層に第１アモルファスシリコン層４１を形成する。図７Ａは、基板１にゲート電極２、ゲート絶縁膜３、及び第１アモルファスシリコン層４１を形成した状態を示している。
　次いで、第１アモルファスシリコン層４１における水素濃度が２％以下となるように脱水素化を行うと共に、平面視でゲート電極２により画定される領域の内側にレーザ光（例えばエキシマレーザなどのエネルギビーム）を照射してアニール処理を行う。このアニール処理により、第１アモルファスシリコン層４１内のアモルファスシリコンの一部は多結晶シリコンに変化し、第１アモルファスシリコン層４１と同一レイヤ内にポリシリコン層４２が形成される。図７Ｂはポリシリコン層４２を形成した状態を示している。
　次いで、ＣＶＤ法により、５００～１０００Å程度の厚みを有するＳｉＯ2 の膜を成膜し、第１アモルファスシリコン層４１及びポリシリコン層４２の上層にエッチストッパ層５Ａを形成する。図７Ｃはエッチストッパ層５Ａを形成した状態を示している。
　次いで、フォトマスクを用いたフォトリソグラフィ、エッチストッパ層５Ａのドライエッチング、レジストの剥離、及び洗浄を行うことにより、エッチストッパ層５Ａを島状に形成する。このとき、第１アモルファスシリコン層４１の厚みが２５０Å以上であり、かつ、ポリシリコン層４２がエッチストッパ層５Ａにより覆われていない領域を有するように（本実施の形態では、ポリシリコン層４２がエッチストッパ層５Ａの外側にはみ出るように）、フォトマスクを用いたフォトリソグラフィ、及び第１アモルファスシリコン層４１へのドライエッチングを行う。図７Ｄは島状のエッチストッパ層５Ａを形成した状態を示している。
　次いで、ＣＶＤ法を用いて、５００～９００Å程度の厚みを有するアモルファスシリコンの膜を成膜し、第２アモルファスシリコン層４３を形成する。また、ＣＶＤ法を用いて、リンやヒ素などの不純物濃度が高いアモルファスシリコンの膜を成膜し、第２アモルファスシリコン層４３の上層にｎ+ シリコン層４４を形成する。
　次いで、スパッタリング法により、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、半導体層４の上層にソース電極６及びドレイン電極７をパターン形成する。このとき、半導体層４の上層でソース電極６及びドレイン電極７は互いに離隔し、かつ、ポリシリコン層４２のエッチストッパ層５Ａにより覆われていない一方の領域４２１の上方にソース電極６、他方の領域４２２の上方にドレイン電極７が存在するように、フォトマスクを用いたフォトリソグラフィ、及び金属膜のドライエッチングを行う。図８はソース電極６及びドレイン電極７を形成した状態を示している。
　上述の手順で形成した薄膜トランジスタを液晶表示装置におけるスイッチング素子として用いる場合、ソース電極６及びドレイン電極７の上層に、パッシベーション膜、有機膜及び画素電極を順次形成する。
　なお、本実施の形態では、フォトマスクを用いたフォトリソグラフィ、エッチストッパ層５Ａのドライエッチング、レジストの剥離、及び洗浄を行うことにより、エッチストッパ層５Ａを島状に形成する構成としたが、実施の形態２と同様に、コンタクトホール構造を有するエッチストッパ層５Ｂを形成する構成としてもよい。
　また、本実施の形態では、第１アモルファスシリコン層４１及びポリシリコン層４２の上層にＳｉＯ2 の膜を成膜することにより、エッチストッパ層５Ａを形成する構成としたが、第１アモルファスシリコン層４１及びポリシリコン層４２の上層に感光性ＳＯＧ（Spin On Glass）を塗布し、フォトマスクを用いたフォトリソグラフィを行うことにより、島状のエッチストッパ層５Ａ又はコンタクトホール構造を有するエッチストッパ層５Ｂを形成する構成としてもよい。この場合、エッチストッパ層５Ａ，５Ｂに対するエッチングが不要となるため、コンタクト部の膜厚コントロールがより容易となる。
　（実施の形態４）
　実施の形態４では、本実施の形態に係る薄膜トランジスタを用いた表示装置の構成について説明する。
　図９は実施の形態４に係る表示装置の構成を説明するブロック図である。図９に示す表示装置は、液晶表示装置の一例を示したものであり、例えば、液晶表示パネル１００、ゲートドライバ１０１、ソースドライバ１０２、電源回路１０３、画像メモリ１０４、及び制御回路１０５を備える。
　制御回路１０５は、外部から入力される同期信号に同期して、ゲートドライバ１０１、ソースドライバ１０２、電源回路１０３、及び画像メモリ１０４をそれぞれ制御するための制御信号を出力する。
　画像メモリ１０４は、表示対象の映像データを一時的に記憶し、制御回路１０５から入力されるメモリ制御信号に従い、映像データをソースドライバ１０２へ出力する。なお、画像メモリ１０４は、制御回路１０５に内蔵され、制御回路１０５の内部処理を経てソースドライバ１０２へ映像データを出力する構成であってもよい。
　電源回路１０３は、制御回路１０５から入力される電源制御信号に基づき、ゲートドライバ１０１用の駆動電圧、及びソースドライバ１０２用の駆動電圧等を生成し、それぞれゲートドライバ１０１及びソースドライバ１０２へ供給する。
　ゲートドライバ１０１は、制御回路１０５から入力されるゲートドライバ制御信号に基づき、液晶表示パネル１００にマトリクス状に配置されている各画素１０が備えるスイッチング素子１１（図１０を参照）をオン／オフするための走査信号を生成し、生成した走査信号をゲートドライバに接続された各ゲートラインへ順次印加する。
　ソースドライバ１０２は、制御回路１０５から入力されるソースドライバ制御信号に基づき、画像メモリ１０４から入力される映像データに応じたデータ信号を生成し、生成したデータ信号をソースドライバ１０２のそれぞれに接続された各ソースラインへ順次印加する。ソースドライバ１０２よりソースラインを通じて供給されるデータ信号は、対応するスイッチング素子１１がオンである場合に、各画素１０に書き込まれる。
　なお、本実施の形態では、ゲートドライバ１０１及びソースドライバ１０２を液晶表示パネル１００の外部に設けた構成について説明したが、液晶表示パネル１００の周縁にゲートドライバ１０１及びソースドライバ１０２を実装する構成としてもよい。
　図１０は各画素１０の構成例を説明する回路図である。各画素１０は、スイッチング素子１１と、画素電極１２とを備える。スイッチング素子１１は、例えば実施の形態１～３に示す薄膜トランジスタであり、そのソース電極６はソースラインに接続され、ドレイン電極７は画素電極１２に接続されている。また、スイッチング素子１１のゲート電極２はゲートラインに接続されている。スイッチング素子１１は、ゲートラインに供給される走査信号に応じてオン／オフの状態が切り替わり、画素電極１２をソースラインから電気的に切り離したり、画素電極１２をソースラインに電気的に接続したりすることが可能である。
　液晶表示パネル１００は、画素電極１２に対向した対向電極１３を備える。画素電極１２と対向電極１３との間には液晶物質が封入され、これにより液晶容量Ｃ１が形成されている。対向電極１３は、図に示していない共通電圧発生回路に接続されており、この共通電圧発生回路によって共通電圧Ｖｃｏｍが印加されることにより、例えば固定電位に維持される。
　各画素１０は、液晶容量Ｃ１に対して並列に接続された保持容量Ｃ２を備え、画素電極１２に電圧が印加される際に、この保持容量Ｃ２に対しても電荷がチャージされるように構成されている。このため、ソースラインを通じてデータ電圧が印加されていない期間であっても、保持容量Ｃ２が保持している電位によって画素１０の電圧値を保持することが可能である。
　液晶表示装置の制御回路１０５は、ゲートドライバ１０１及びソースドライバ１０２等を通じて、画素電極１２と対向電極１３との間に印加される電圧の大きさを制御して、各画素１０における液晶物質の透過率を制御することにより、液晶物質を透過する光の光量を調整して映像表示を行う。
　各画素１０が備えるスイッチング素子１１として、実施の形態１～３に示す薄膜トランジスタを採用することにより、薄膜トランジスタ間の特性のばらつきを抑えることができるので、液晶表示パネル１００における表示品質を良好に保つことができる。
　なお、実施の形態４では、表示装置の一例として液晶表示装置を示したが、有機ＥＬ表示装置に用いられる画素選択用のスイッチング素子、又は画素駆動用のスイッチング素子として実施の形態１～３に示す薄膜トランジスタを採用した構成としてもよい。
　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　半導体層
　５Ａ，５Ｂ　エッチストッパ層
　６　ソース電極
　７　ドレイン電極
　５１，５２　コンタクトホール
　４２１，４２２　領域
　４２３，４２４　領域

Claims (8)

  1. 　基板上に形成されたゲート電極と、
    　該ゲート電極を覆うように形成されたゲート絶縁膜と、
    　該ゲート絶縁膜の上側に形成され、平面視で前記ゲート電極により画定される領域の内側に位置するポリシリコン層を含む半導体層と、
    　前記ポリシリコン層の上側に位置するエッチストッパ層と、
    　前記半導体層上で離隔して設けられたソース電極及びドレイン電極と
    　を備え、
    　前記ポリシリコン層は、前記エッチストッパ層により覆われていない第１及び第２の領域を有し、前記ソース電極の一部は前記第１の領域の上方に存在し、前記ドレイン電極の一部は前記第２の領域の上方に存在する
    　薄膜トランジスタ。
  2. 　前記ポリシリコン層は、平面視で前記エッチストッパ層により画定される領域の外側に前記第１及び第２の領域を有する
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記ポリシリコン層は、平面視で前記エッチストッパ層により画定される領域の内側に前記第１及び第２の領域を有する
    　請求項１に記載の薄膜トランジスタ。
  4. 　前記第１及び第２の領域は、前記ソース電極及び前記ドレイン電極の離隔方向に３μｍ以上の幅を有する
    　請求項２又は請求項３に記載の薄膜トランジスタ。
  5. 　前記半導体層は、前記ポリシリコン層と同一の層内にアモルファスシリコン層を備える
    　請求項１から請求項４の何れか１つに記載の薄膜トランジスタ。
  6. 　複数の表示素子と、
    　表示すべき表示素子を選択又は駆動する請求項１から請求項５の何れか１つに記載の薄膜トランジスタと
    　を備える表示装置。
  7. 　基板上にゲート電極を形成し、
    　該ゲート電極を覆うようにゲート絶縁膜を形成し、
    　該ゲート絶縁膜の上側にアモルファスシリコン層を含む半導体層を形成し、
    　該半導体層の上側にエッチストッパ層を形成し、
    　該エッチストッパ層の上側から前記アモルファスシリコン層の一部にエネルギビームを照射して、平面視で前記ゲート電極により画定される領域の内側にポリシリコン層を形成し、
    　前記ポリシリコン層が前記エッチストッパ層により覆われていない第１及び第２の領域を有するように、前記エッチストッパ層の一部を除去し、
    　ソース電極及びドレイン電極の一方の一部が前記第１の領域の上方に位置し、他方の一部が前記第２の領域の上方に位置するように、前記ソース電極及びドレイン電極を前記半導体層上に離隔して形成する
    　薄膜トランジスタの製造方法。
  8. 　基板上にゲート電極を形成し、
    　該ゲート電極を覆うようにゲート絶縁膜を形成し、
    　該ゲート絶縁膜の上側にアモルファスシリコン層を含む半導体層を形成し、
    　前記アモルファスシリコン層の一部にエネルギビームを照射して、平面視で前記ゲート電極により画定される領域の内側にポリシリコン層を形成し、
    　該半導体層の上側にエッチストッパ層を形成し、
    　前記ポリシリコン層が前記エッチストッパ層により覆われていない第１及び第２の領域を有するように、前記エッチストッパ層の一部を除去し、
    　ソース電極及びドレイン電極の一方の一部が前記第１の領域の上方に位置し、他方の一部が前記第２の領域の上方に位置するように、前記ソース電極及びドレイン電極を前記半導体層上に離隔して形成する
    　薄膜トランジスタの製造方法。
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