CN112236867A - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

薄膜晶体管(101)包括支承于基板(1)的栅电极(2)、覆盖栅电极的栅极绝缘层(3)、配置于栅极绝缘层上且包含多晶硅区域(4p)的半导体层，多晶硅区域(4p)具有：半导体层(4)，其包括第一区域(Rs)、第二区域(Rd)、以及位于第一区域与第二区域之间的沟道区域(Rc)；源电极(8s)，其与第一区域电连接；以及漏电极(8d)，其与第二区域电连接，在沟道区域上还具有以与沟道区域直接接触的方式配置的由本征的半导体构成的至少一个i型半导体岛(10)，i型半导体岛具有比多晶硅区域大的带隙，在从基板的法线方向观察时，至少一个岛型半导体岛(10)不与第一区域及第与区域(Rd)中的至少一个重叠。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种薄膜晶体管及其制造方法。
背景技术
薄膜晶体管(Thin Film Transistor，以下称为“TFT”)例如在液晶显示装置、有机EL显示装置等显示装置的有源矩阵基板中用作开关元件。在本说明书中，这种TFT称为“像素用TFT”。作为像素用TFT，以往广泛使用以非晶硅膜(以下简称为“a-Si膜”)作为活性层的非晶硅TFT、以多晶硅(多晶硅)膜(以下简称为“poly-Si膜”)作为活性层的多晶硅TFT等。一般地，由于poly-Si膜的场效应迁移率比a-Si膜的场效应迁移率更高，因此，多晶硅TFT具有与非晶质硅TFT相比高的电流驱动力(即，导通电流大)。
将在活性层的基板侧配置有栅电极的TFT称为“底栅型TFT”，将在活性层的上方(基板的相反侧)配置有栅电极的TFT称为“顶栅型TFT”。若形成底栅型TFT作为像素用TFT，则有时比形成顶栅型TFT在成本方面更有利。
作为底栅型TFT，已知有沟道蚀刻型TFT(以下称为“CE型TFT”)和蚀刻阻挡型TFT(以下称为“ES型TFT”)。在CE型TFT中，在活性层上直接形成导电膜，对该导电膜进行图案化，从而得到源电极和漏电极(源/漏分离)。相对于此，在ES型TFT中，以用作为蚀刻阻挡发挥作用的绝缘层(以下，称为“保护绝缘层”)覆盖活性层的沟道部分的状态下进行源极-漏极分离工序。
多晶硅TFT通常为顶栅型，但也提出了底栅型的多晶硅TFT。例如在专利文献1中，公开了底栅型(ES型)的多晶硅TFT。
现有技术文献
专利文献
专利文献1：特开平6-151856号公报
发明内容
本发明所要解决的技术问题
伴随着显示装置的大型化、高精细化，要求进一步提高TFT的沟道迁移率而提高导通特性。
本发明的一实施方式是鉴于上述情况而完成的，其目的在于提供能够具有高导通特性的底栅型的薄膜晶体管及其制造方法。
用于解决技术问题的技术方案
本发明的一实施方式的薄膜晶体管包括：基板；栅电极，由所述基板支承；栅极绝缘层，覆盖所述栅电极；半导体层，配置于所述栅极绝缘层上，且包含多晶硅区域，所述多晶硅区域包括：第一区域；第二区域；以及沟道区域，位于所述第一区域和所述第二区域之间；源电极，电连接于所述第一区域；漏电极，电连接于所述第二区域；在所述沟道区域上还具有以与所述沟道区域直接接触的方式配置的、由本征半导体构成的至少一个i型半导体岛，所述至少一个i型半导体岛具有比上述多晶硅区域大的带隙，从所述基板的法线方向观察时，所述至少一个i型半导体岛与所述第一区域及所述第二区域的至少一个不重叠。
在某个实施方式中，所述至少一个i型半导体岛包含离散地配置的多个i型半导体岛。
在某个实施方式中，所述多个i型半导体岛的大小彼此不同。
在某个实施方式中，所述多个i型半导体岛以预定的图案配置。
在某个实施方式中，从所述基板的法线方向观察时，所述沟道区域中的与所述至少一个i型半导体岛相接的部分的合计面积为所述沟道区域整体的面积的20％以上且90％以下。
在某个实施方式中，所述薄膜晶体管为蚀刻阻挡型，还具有保护绝缘层，配置于所述半导体层与所述源电极及所述漏电极之间，并覆盖所述沟道区域，所述保护绝缘层与所述沟道区域及所述至少一个i型半导体岛直接接触。
在某个实施方式中，所述源电极经由第一接触层与所述半导体层的所述第一区域连接，所述漏电极经由第二接触层与所述半导体层的所述第二区域连接，所述第一与第二接触层分别包含由n+型非晶硅构成的n+型a-Si层，所述n+型a-Si层以与所述半导体层接触的方式配置在所述半导体层以及所述保护绝缘层上。
在某个实施方式中，所述薄膜晶体管是沟道蚀刻型，还具有无机绝缘层，覆盖所述半导体层、所述源电极以及所述漏电极，所述无机绝缘层与所述沟道区域及所述至少一个i型半导体岛直接接触。
在某个实施方式中，所述源电极经由第一接触层与所述半导体层的所述第一区域连接，所述漏电极经由第二接触层与所述半导体层的所述第二区域连接，所述第一与第二接触层分别具有层叠构造，所述层叠构造包括：i型a-Si层，以与所述半导体层接触的方式配置，由本征的非晶硅构成；以及n+型a-Si层，配置在所述i型a-Si层上，由n+型非晶硅构成。
在某个实施方式中，在从所述基板的法线方向观察时，所述半导体层还包括配置于所述多晶硅区域的外侧的非晶硅区域。
在某个实施方式中，所述至少一个i型半导体岛是由本征非晶硅构成的至少一个的i型a-Si岛。
本发明一实施方式的显示装置，具备上述任一项所述的薄膜晶体管，具备具有多个像素的显示区域，所述薄膜晶体管配置于所述多个像素的每一个中。
本发明一实施方式的薄膜晶体管的制造方法，所述薄膜晶体管支承于基板，包含：在所述基板上，形成包括栅电极、覆盖所述栅电极的栅极绝缘层以及包含多晶硅区域的半导体层的工序；在所述半导体层上以与所述半导体层的成为沟道区域的部分接触的方式形成由本征半导体构成的至少一个i型半导体岛的工序，所述至少一个i型半导体岛具有比所述多晶硅区域大的带隙；形成保护绝缘层的工序，所述保护绝缘层覆盖所述半导体层的成为所述沟道区域的部分以及所述至少一个i型半导体岛，并且使位于所述半导体层的成为所述沟道区域的部分的两侧的第一区域以及第二区域露出；以覆盖所述半导体层及所述保护绝缘层的方式依次形成接触层形成用硅膜和导电膜的工序；源极/漏极分离工序，将所述保护绝缘层作为蚀刻阻挡层，通过进行所述接触层形成用硅膜和所述导电膜的图案化，从所述接触层形成用硅膜形成与所述第一区域相接的第一接触层以及与所述第二区域相接的第二接触层，从所述导电膜形成与所述第一接触层相接的源电极以及与所述第二接触层相接的漏电极。
在某个实施方式中，在形成所述至少一个i型半导体岛的工序中，利用CVD法成膜的初期生长阶段，形成所述至少一个i型半导体岛。
在某个实施方式中，在形成所述至少一个i型半导体岛的工序中，在所述半导体层上形成由本征半导体构成的i型半导体膜，通过进行所述i型半导体膜的图案化，形成所述至少一个i型半导体岛。
在某个实施方式中，所述接触层形成用硅膜为n+型非晶硅膜。
在某个实施方式中，所述至少一个i型半导体岛是由本征非晶硅构成的至少一个i型a-Si岛。
本发明一实施方式的薄膜晶体管的制造方法，所述薄膜晶体管支承于基板，在所述基板上，形成包括栅电极、覆盖所述栅电极的栅极绝缘层以及包含多晶硅区域的半导体层的工序；在所述半导体层上以与所述半导体层接触的方式依次形成由本征非晶硅构成的i型a-Si膜、由n+型非晶硅构成的n+型a-Si膜以及导电膜的工序；源极-漏极分离工序，通过进行所述i型a-Si膜、所述n+型a-Si膜和所述导电膜的图案化，由所述i型a-Si膜和所述n+型a-Si膜形成与所述半导体层的一部分接触的第一接触层以及与所述半导体层的另一部分接触的第二接触层，由所述导电膜形成与所述第一接触层接触的源电极以及与所述第二接触层接触的漏电极，在所述源极-漏极分离工序中，以所述i型a-Si膜在成为所述半导体层的沟道区域的部分上呈岛状残留的条件进行所述图案化。
本发明一实施方式的显示装置的制造方法，所述显示装置具备权利要求1-11中任一项所述的薄膜晶体管，所述显示装置具备具有多个像素的显示区域，所述薄膜晶体管配置于所述显示区域的所述多个像素的每一个中，所述制造方法包括：形成所述薄膜晶体管的所述半导体层的半导体层形成工序，所述半导体层形成工序包括结晶化工序，所述结晶化工序是仅对形成在所述栅极绝缘层上的由非晶硅构成的半导体膜的一部分照射激光而使其结晶化的结晶化工序，在所述半导体膜的所述一部分形成所述多晶硅区域，将所述半导体膜中未被所述激光照射的部分保持为非晶质。
有益效果
根据本发明的一个实施方式，提供能够具有高导通特性的底栅型的薄膜晶体管及其制造方法。
附图说明
图1的(a)以及(b)分别是第一实施方式的TFT101的示意性俯视图以及截面图，(c)是TFT101的沟道部分的放大截面图，(d)是表示i型a-Si岛的配置例的放大俯视图。
图2的(a)为示出TFT101的沟道部分的其它示例的放大截面图，(b)～(d)分别为示出i型a-Si岛的配置例的放大俯视图。
图3的(a)～(g)分别是用于说明TFT101的制造方法的一例的示意性工序截面图。
图4的(a)与(b)分别为第二实施方式的TFT102的示意性俯视图及截面图，(c)为TFT102的沟道部分的放大截面图。
图5的(a)～(d)分别是用于说明TFT102的制造方法的一例的示意性工序截面图。
图6的(a)是示意性地示出实施例的薄膜晶体管的放大截面图，(b)～(d)分别是示意性示出比较例1～3的薄膜晶体管的放大截面图。
图7是示出实施例和比较例的薄膜晶体管的V-I特性的图。
图8的(a)以及(b)分别是示出i型a-Si层与poly-Si层的结界面附近的能带结构的图。
图9的(a)以及(b)分别是示出测量所使用的含异质结TFT801以及含同质结TFT802的示意性截面图。
图10是表示含异质结TFT801和含同质结TFT802的C-V特性的图。
图11是示出poly-Si层与n+型-Si层的结界面附近的能带结构的图。
具体实施方式
本发明人为了提高TFT的沟道迁移率，研究了各种结构，结果发现在具有多晶硅层(poly-Si层)与本征非晶硅层(i型a-Si层)结合的界面的TFT中，得到高的沟道迁移率。如后所述，认为这是由poly-Si层和i型a-Si层形成异质结，与高电子迁移率晶体管(HEMT)同样地生成二维电子气体(以下，“2DEG”)。
2DEG是指在将带隙能量不同的两种半导体结合时，在其界面(界面附近10nm左右厚度的区域)生成的电子的层(电子二维分布的状态)。2DEG已知由GaAs系、InP系、GaN系、SiGe系等化合物半导体生成，但尚未得知在Poly-Si层与带隙能量比poly-Si大的其它半导体层(例如i型a-Si层)的结合界面产生2DEG。
在本说明书中，将带隙能量不同的两个半导体层的结合(例如i型a-Si层与poly-Si层的结合)称为“半导体异质结”，将带隙能量相同程度的两个半导体层的结合(例如i型a-Si层与n+型a-Si层的结合)称为“半导体同质结”。
图8的(a)和(b)是用于说明半导体异质结的界面附近的能带结构的一例的示意图。在此，表示在底栅型的多晶硅TFT中，通过在无掺杂的Poly-Si层(活性层)上配置i型a-Si层而形成的半导体异质结。另外，图8的(a)示出未施加栅极电压的状态，图8的(b)示出对栅电极(未图示)施加了正电压的状态的能带结构。
poly-Si层的带隙能量Eg1为约1.1eV，i型a-Si层的带隙能量Eg2为约1.88eV。在Poly-Si层侧形成耗尽层。在图8的(a)中，用箭头91表示电子的流动，用箭头92表示空穴的流动。如图所示，认为通过在i型a-Si层与poly-Si层的界面形成量子阱qw，电子积聚，从而生成2DEG。
当向栅电极(未示出)施加正电压时，如图8的(b)中虚线所示，能带因电场而弯曲。结果，例如，在半导体异质结界面中，导体下端的能量水平Ec低于费米能级Ef(Ec<Ef)。由此，量子阱qw中的电子密度变高，高密度的电子层(2DEG)有助于电子传导。
生成2DEG的区域(以下称为“2DEG区域”)具有比poly-Si层高的迁移率。因此，通过在TFT的沟道部分形成半导体异质结，产生高迁移率的2DEG区域，能够提高TFT的沟道迁移率。在本说明书中，将TFT的活性层中的成为沟道的部分的迁移率称为“沟道迁移率”，与活性层的材料自身的迁移率区分开。
另外，为了2DEG区域有助于TFT的沟道迁移率的提高，半导体异质结的poly-Si层需要比i型a-Si层更靠近栅电极侧。另外，为了在半导体异质结的界面生成量子阱qw，优选使用不包含赋予导电型的杂质的(无掺杂)多晶硅层作为poly-Si层。此外，poly-Si层及i型a-Si层的结合前的费米能级具有通过结合而形成上述量子阱qw的关系即可，在满足该关系的范围内，poly-Si层也可以包含杂质。
此外，在上述中，以i型a-Si层与poly-Si层的结合界面为例进行了说明，但由a-Si以外的本征半导体构成的层(i型半导体层)与poly-Si层的结合界面也可能产生同样的2DEG区域。i型半导体层只要具有在与Poly-Si层的结合界面附近形成上述量子阱qw的费米能级(结合前的费米能级)即可，也可以是由本征的氧化物半导体(例如In-Ga-Zn-O系半导体)等宽带隙半导体构成的层。
接着，为了确认在半导体异质结的界面产生2DEG，对本发明人进行的电容测量进行说明。
图9的(a)以及(b)分别是示出电容测量所使用的ES型的TFT801、802的示意性截面图。TFT801称为在栅极-源极/漏极间具有半导体异质结的TFT(称为“含异质结的TFT”)，TFT802是在栅极一源极/漏极间具有半导体同质结的TFT(称为“含同质结的TFT”)。
含有异质结的TFT801包括：形成于基板上的栅电极2；覆盖栅电极2的栅极绝缘层3；形成于栅极绝缘层3上的半导体层(活性层)4；覆盖半导体层4的沟道区域的保护绝缘层(蚀刻阻挡层)5；以及源电极8s和漏电极8d。半导体层4是多晶硅层(poly-Si层)。在半导体层4、保护绝缘层5与源电极8s之间、以及半导体层4、保护绝缘层5与漏电极8d之间，分别依次配置有由本征非晶硅构成的i型a-Si层6以及由n+型非晶硅构成的n+型a-Si层7作为接触层。i型a-Si层6与半导体层4直接接触。作为poly-Si层的半导体层4与i型a-Si层6的结g1为半导体异质结。
另一方面，含同质结的TFT802除了使用非晶硅层(a-Si层)作为半导体层4、仅使用n+型a-Si层7作为接触层这一点以外，具有与含异质结的TFT801同样的构成。作为a-Si层的半导体层4与n+型a-Si层7的结合g2为半导体同质结。
对于含异质结TFT801和含同质结TFT802，使用TFT监视器，在栅极-源极间施加交流(10kHz)，进行栅极-源极间的电容C的测定。
图10是示出含异质结TFT801和含同质结TFT802的C-V特性的图，纵轴是电容C，横轴是栅极电压Vg。
由图10可知，含异质结TFT801的电容变化小于含同质结TFT802。这表示载流子浓度(电子)的差。一般而言，已知载流子浓度越高，半导体越接近金属，因此电容变化越小。考虑到在含异质结的TFT801中，在形成于结g1的界面的量子阱qw中滞留电子而产生2DEG，载流子浓度相比于含同质结的TFT802增加了分布于2DEG的电子的量。由此，确认到在半导体异质结的界面形成有2DEG。此外，如果对栅极电压Vg施加正电压，则在含异质结TFT801中，由于滞留于结g1的界面的量子阱qw的电子向半导体层4侧溢出，因此认为其载流子浓度成为与含同质结TFT802相同的程度。
以下，参照附图具体说明本发明的实施方式。
(第一实施方式)
本发明第一实施方式的薄膜晶体管(TFT)是蚀刻阻挡(ES)型的多晶硅TFT。本实施方式的TFT可以应用于例如有源矩阵基板等的电路基板，液晶显示装置、有机EL显示装置等的各种显示装置、图像传感器以及电子设备等。
图1的(a)是本实施方式的薄膜晶体管(TFT)101的示意性的俯视图，图1的(b)是沿着I-I’线的TFT101的剖视图。图1的(c)是TFT101的沟道部分的放大截面图。
TFT101被玻璃基板等基板1支承，且具备栅电极2、覆盖栅电极2的栅极绝缘层3、配置于栅极绝缘层3上的半导体层(活性层)4、与半导体层4电连接的源电极8s及漏电极8d。在半导体层4与源电极8s、漏电极8d之间，以与半导体层4的一部分接触的方式配置有保护绝缘层(也称为蚀刻阻挡层)5。
半导体层4是作为TFT101的活性层发挥功能的层，包含多晶硅区域(poly-Si区域)4p。如图所示，半导体层4也可以包含poly-Si区域4p和主要含有非晶硅的非晶硅区域(a-Si区域)4a。或者，半导体层4整体也可以是poly-Si区域4p。
poly-Si区域4p具有第一区域Rs及第二区域Rd、以及位于第一区域Rs及第二区域Rd之间并形成TFT101的沟道的沟道区域Rc。沟道区域Rc被配置为隔着栅极绝缘层3与栅电极2重叠。第一区域Rs与源电极8s电连接，第二区域Rd与漏电极8d电连接。
保护绝缘层5以覆盖沟道区域Rc的方式配置在半导体层4的一部分上。在本示例中，保护绝缘层5在沟道区域Rc上形成为岛状，第一区域Rs及第二区域Rd未被保护绝缘层5覆盖。另外，保护绝缘层5也可以不是岛状。在该情况下，也可以在保护绝缘层5具有露出半导体层4的第一区域Rs及第二区域Rd的开口部。
也可以在半导体层4以及保护绝缘层5与源电极8s之间设有第一接触层Cs，在半导体层4以及保护绝缘层5与漏电极8d之间设有第二接触层Cd。源电极8s经由第一接触层Cs与半导体层4的第一区域Rs电连接。漏电极8d经由第二接触层Cd与半导体层4的第二区域Rd电连接。
第一接触层Cs及第二接触层Cd包括含杂质硅层(既可以是a-Si层，也可以是poly-Si层)，含杂质硅层含有赋予导电型的杂质。第一接触层Cs及第二接触层Cd中的含杂质硅层相互分离地配置。在本示例中，含杂质硅层是添加有赋予n型的杂质的n+型a-Si层7。第一接触层Cs中的n+型a-Si层7可以与第一区域Rs直接接触，第二接触层Cd中的n+型a-Si层7可以与第二区域Rd直接接触。
在本实施方式中，如图1(c)所示，在沟道区域Rc与保护绝缘层5之间，以与沟道区域Rc的表面直接接触的方式配置有至少一个i型a-Si岛10。i型a-Si岛10由实质上不含杂质(即本征的)非晶硅构成。i型a-Si岛10的厚度也可以比保护绝缘层5的厚度小。可以在沟道区域Rc的一部分上配置一个i型a-Si岛10，也可以在沟道区域Rc上离散地配置有多个i型a-Si岛10。这里所说的"离散地配置"是指多个i型a-Si岛10相互隔开间隔地配置即可，既可以无规地分布，也可以按照规定的图案规则地排列。
一个或各i型a-Si岛10配置成当从基板1的法线方向观察时，不与第一区域Rs及第二区域Rd中的至少一个重叠。即，i型a-Si岛10不以连接与第一区域Rs及第二区域Rd的方式配置。i型a-Si岛10的沿着沟道长度方向的宽度小于TFT101的沟道长度。i型a-Si岛10也可以仅与第一区域Rs及第二区域Rd中的一个重叠。
图1的(d)是例示沟道区域Rc中的i型a-Si岛10的放大俯视图。在本示例中，在沟道区域Rc随机配置有尺寸(大小)彼此不同的多个i型a-Si岛10。
在i型a-Si岛10与半导体层4的poly-Si区域4p的结界面，参照图8形成产生前述的二维电子气体(2DEG)的2DEG区域9。2DEG区域9例如是具有poly-Si的2倍以上的迁移率的高迁移率区域。在本示例中，多个岛状的2DEG区域9与多个i型a-Si岛10对应地隔开间隔地形成。2DEG区域9的尺寸、形状、配置等可以通过i型a-Si岛10的尺寸、形状、配置来控制。在本实施方式中，i型a-Si岛10没有形成为连接第1区域Rs和第2区域Rd，因此能抑制源电极8s和漏电极8d经由2DEG区域9成为导通状态。
在沟道区域Rc中，poly-Si区域4p中至少与i型a-Si岛10接触的部分优选为无掺杂(即未主动添加n型杂质而形成)的多晶硅区域。由此，能够更可靠地在Poly-Si区域4p与i型a-Si岛10的结界面形成2DEG区域9。
第一接触层Cs及第二接触层Cd可以具有单层结构，也可以具有层叠结构。虽未图示，但第一接触层Cs及第二接触层Cd也可以具有以i型a-Si层为下层、以n+型a-Si层7为上层的层叠构造。
在图1所示的示例中，第一接触层Cs及第二接触层Cd的含杂质的硅层(此处为n+型a-Si层7)分别以与半导体层4的第一区域Rs及第二区域Rd接触的方式配置。根据该结构，由n+型a-Si层与poly-Si层的结界面附近的能带结构(参照图11)可知，在第一区域Rs及第二区域Rd与n+型a-Si层7的结部分难以滞留电子，难以生成2DEG，因此能够抑制起因于2DEG的栅极诱导漏极泄漏(GIDL：Gate-Induced Drain Leakage current)的产生。
在本实施方式的TFT101中，在沟道区域Rc配置有至少一个迁移率比poly-Si区域4p高的2DEG区域9。因此，能够提高TFT101的沟道迁移率，能够提高导通电流。此外，2DEG区域9没有配置成连接源极-漏极间。因此，能够抑制因2DEG区域9而起截止泄漏电流增大，从而源极-漏极间成为导通状态的情况，能够确保截止特性。这样，根据本实施方式，由于能够在维持截止特性的同时提高导通特性，因此能够提高导通截止比。
而且，在本实施方式中，由于能够利用2DEG区域9控制TFT101的沟道迁移率，因此能够抑制poly-Si区域4p的结晶粒径的偏差引起的特性偏差。因此，能够提高TFT101的可靠性。
从基板1的法线方向观察时，沟道区域Rc中与i型a-Si岛10接触的部分(形成有2DEG区域9的部分)的合计面积相对于沟道区域Rc整体的面积的比例AR例如可以为20％以上且90％以下。如果为20％以上，则能够更有效地提高沟道迁移率。比例AR也可以为50％以上。另一方面，如果比例AR为90％以下，则能够更可靠地抑制截止泄漏电流的增大。
在图1所示的例子中，尺寸(大小)彼此不同的多个i型a-Si岛10随机配置。另外，在作为像素用TFT形成TFT101的情况下，也可以在多个像素用TFT之间，i型a-Si岛10的尺寸、形状、数量、配置等相互不同。这样的i型a-Si岛10的结构例如通过利用基于CVD(ChemicalVapor Deposition：化学气相沉积)法的初始生长阶段形成i型a-Si岛10而得到。在这种情况下，所述面积比例AR可以通过控制生长时间等条件来调整。
或者，也可以在沟道区域Rc中以规定的图案配置一个或多个i型a-Si岛10。这样的结构通过在半导体层4上形成a-Si膜并对a-Si膜进行图案化而得到。在该情况下，上述的面积比例AR可通过设计在图案化中使用的光掩模的图案来调整。
例如，如图2的(a)和(b)所示，多个(在此为两个)i型a-Si岛10也可以沿着沟道长度方向以规定的间隔排列。或者，如图2的(c)所示，一个i型a-Si岛10也可以在沟道区域Rc的中央部与第一区域Rs和/或第二区域Rd隔开间隔地配置。i型a-Si岛10也可以与第一区域Rs或第二区域Rd部分地重叠。例如，如图2的(d)所示，与第一区域Rs局部重叠的i型a-Si岛10和与第二区域Rd局部重叠的i型a-Si岛10也可以隔开间隔地配置。也可以在这两个i型a-Si岛10之间进一步配置其他i型a-Si岛10。
本实施方式的TFT101例如可以优选用于显示装置等的有源矩阵基板。有源矩阵基板(或显示装置)具有包含多个像素的显示区域和显示区域以外的非显示区域(也称为周边区域)。在各像素中设置有像素用TFT作为开关元件。在周边区域中，栅极驱动器等驱动电路也可以形成为单片。驱动电路包含多个TFT(称为“电路用TFT”)。TFT101能够用作像素用TFT和/或电路TFT。
上述的有源矩阵基板适用于液晶显示装置。例如，准备设置有对置电极以及彩色滤光片层的对置基板，隔着密封材料贴合上述有源矩阵基板以及对置基板，向该些基板间注入液晶，由此得到液晶显示装置。
另外，不限于液晶显示装置，通过被施加电压而使光学性质调制或发光的材料作为显示介质层，能够得到各种显示装置。例如本实施方式的有源矩阵基板也适用于使用了有机或无机荧光材料作为显示介质层的有机EL显示装置或无机EL显示装置等显示装置中。并且，也可以优选用作X射线传感器、存储元件等中使用的有源矩阵基板。
<TFT101的制造方法>
接着，说明TFT101的制造方法的一例。
图3的(a)～图3的(g)是用于说明TFT101的制造方法的一例的示意性工序截面图。
首先，如图3的(a)所示，在基板1上依次形成栅电极2、栅极绝缘层3以及活性层用a-Si膜40。
作为基板1，可以使用例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等具有绝缘性表面的基板。
栅电极2是通过在基板1上形成栅极用导电膜并对其进行图案化而形成。在此，例如，通过溅射法在基板上形成栅极用导电膜(厚度：例如约500nm)，使用公知的光刻工艺进行金属膜的图案化。栅极导电膜的蚀刻例如使用湿法蚀刻。
栅电极2的材料可以是钼(Mo)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(Al)、钛(Ti)等单质金属、使该些金属含有氮、氧或其他金属的材料、或者铟锡氧化物(ITO)等透明导电材料。
栅极绝缘层3通过例如等离子体CVD法形成在形成有栅电极2的基板1上。作为栅极绝缘层(厚度：例如约0.4μm)3，例如可以形成氧化硅(SiO2)层、氮化硅(SiNx)层、或SiO2层与SiNx层的层叠膜。
活性层用a-Si膜40可以使用例如氢气(H2)以及硅烷气体(SiH4)，通过CVD法形成。活性层用a-Si膜40也可以是实质上不含n型杂质的非掺杂非晶硅膜。非掺杂非晶硅膜是指不主动地添加n型杂质(例如使用不含n型杂质的原料气体)而形成的a-Si膜。此外，活性层用a-Si膜40还可以以比较低的浓度包含n型杂质。活性层用a-Si膜40的厚度可以是20nm以上且70nm以下(例如50nm)。
接着，如图3的(b)所示，在活性层用a-Si膜40中，至少对作为TFT的沟道区域的部分照射激光30。作为激光30，能够应用XeCl准分子激光(波长308nm)等紫外线激光、YAG激光的二次谐波(波长532nm)等波长为550nm以下的固体激光。通过照射激光30，活性层用a-Si膜40中的由激光30照射的区域被加热而熔融凝固，形成poly-Si区域4p。由此，得到包含poly-Si区域4p的半导体层4。在Poly-Si区域4p中，晶粒朝向半导体层4的上表面以柱状生长。
基于激光30的结晶化方法也没有特别的限定。例如，也可以通过将来自激光光源的激光30经由微透镜阵列而仅将激光30聚光于活性层用a-Si膜40的一部分，从而使活性层用a-Si膜40部分结晶化。在本说明书中，将该结晶化方法称为“部分激光退火”。若使用部分激光退火，则与使线状的激光遍及a-Si膜的整个面扫描的以往的激光退火相比，能够大幅缩短结晶化所需的时间，因此能够提高量产性。
微透镜阵列具有二维或一维排列的微透镜。在基板1上形成多个TFT的情况下，激光30被微透镜阵列聚光，仅向活性层用a-Si膜40中的相互分离的多个规定区域(照射区域)入射。各照射区域与成为TFT的沟道区域的部分相对应地配置。照射区域的位置、数量、形状、尺寸等可以通过微透镜阵列(并不限定于小于1mm的透镜)的尺寸、排列间距、配置于微透镜阵列的光源侧的掩模的开口位置等来控制。由此，活性层用a-Si膜40中的激光30照射的区域被加热而熔融凝固，成为poly-Si区域4p。未被激光照射的区域保留为a-Si区域4a的状态。当从基板1的法线方向观察时，a-Si区域4a例如配置在poly-Si区域4p的外侧。
对于部分激光退火的更具体的方法、用于部分激光退火的装置的结构(包括微透镜阵列、掩模的结构)，作为参考，在本申请说明书中援引国际公开第2011/055618号、国际公开第2011/132559号、国际公开第2016/157351号、国际公开第2016/170571号的公开内容的全部。
接着，如图3的(c)所示，在半导体层4上相互分离地形成多个i型a-Si岛10。由此，虽然未图示，但在i型a-Si岛10与poly-Si区域4p的结界面附近形成2DEG区域。
多个i型a-Si岛10可以利用经由CVD法的非掺杂a-Si膜(称为“2DEG形成用a-Si膜”)的初期生长阶段形成。例如，也可以控制沉积时间等成膜条件，使2DEG形成用a-Si膜以岛状沉积，由此形成i型a-Si岛10。i型a-Si岛10的厚度(例如2nm以上且5nm以下)可以通过2DEG形成用a-Si膜的沉积时间等成膜条件来控制。沉积时间没有特别限制，例如也可以为0.2秒以上且1.0秒以下。如果为1.0秒以下，则能够更可靠地使2DEG形成用a-Si膜呈岛状地沉积。若为0.2秒以上，则能够更有效地在i型a-Si岛10与poly-Si区域4p之间形成2DEG区域9。在利用CVD法的初始生长阶段形成i型a-Si岛10的情况下，i型a-Si岛10的尺寸、形成位置、1个沟道区域Rc内的数量等变为随机。因此，2DEG区域9也随机形成(参照图1)。根据该方法，不需要另外进行用于形成i型a-Si岛10的图案化工序，因此能够降低制造成本和制造工序数量。
此外，根据上述方法，有时在成为半导体层4的第一区域Rs或第二区域Rd的部分上、半导体层4的a-Si区域4a上也形成i型a-Si岛。
i型a-Si岛10的形成方法不限定于利用CVD法的初始生长阶段的方法。例如，也可以通过形成2DEG形成用a-Si膜(厚度：例如2nm以上且30nm以下)并进行图案化而形成i型a-Si岛10。在这种情况下，2DEG形成用a-Si膜的形成方法可以是CVD法，也可以使用其他公知的方法。i型a-Si岛10例如也可以具有在沟道宽度方向上延伸的多个带状的图案。根据该方法，能够以规定的图案配置i型a-Si岛10(参照图2)。2DEG区域9与i型a-Si岛的图案对应地形成。另外，在利用该方法形成i型氧化物半导体岛来代替i型a-Si岛10的情况下，可以通过例如溅射法等公知的方法形成氧化物半导体膜，进行图案化。
接着，如图3的(d)所示，在半导体层4上形成作为保护绝缘层(蚀刻阻挡层)的保护绝缘膜50。在此，作为保护绝缘膜50，通过CVD法形成硅氧化膜(SiO2膜)。保护绝缘膜50的厚度例如可以为30nm以上且300nm以下。此后，虽未图示，也可以对半导体层4进行脱氢退火处理(例如450℃、60分钟)。
接着，如图3的(e)所示，进行保护绝缘膜50的图案化，得到覆盖半导体层4中的成为沟道区域的部分的保护绝缘层5。在成为沟道区域的部分的源极侧和漏极侧，poly-Si区域4p的一部分从保护绝缘层5露出。露出的部分成为与接触层Cs、Cd连接的第一区域和第二区域。
接着，在半导体层4上形成接触层用的Si膜。在此，通过等离子体CVD法依次沉积包含n型杂质(在此为磷)的n+型a-Si膜(厚度：例如约0.05μm)70。n+型a-Si膜的磷浓度例如为1×1018cm-3以上且5×1020cm-3以下。作为原料气体，使用硅烷、氢和膦(PH3)的混合气体。
接着，在n+型a-Si膜70上形成源电极和漏电极用的导电膜(厚度：例如约0.3μm)和抗蚀剂掩膜M。源电极和漏电极用的导电膜可以使用与栅电极用导电膜相同的材料，通过与栅电极用导电膜同样的方法形成。
然后，使用抗蚀剂掩膜M，例如通过干法蚀刻进行源电极及漏电极用的导电膜及接触层用的Si膜(此处为n+型a-Si膜70)的图案化。由此，如图3的(f)所示，从导电膜形成源电极8s和漏电极8d(源极/漏极分离工序)。另外，成为第一接触层Cs及第二接触层Cd的n+型a-Si层7从n+型a-Si膜70分离地形成。在图案化时，保护绝缘层5作为蚀刻阻挡物发挥功能，因此半导体层4中的由保护绝缘层5覆盖的部分没有被蚀刻。第一接触层Cs及第二接触层Cd的沟道侧的端部位于保护绝缘层5的上表面。然后，将抗蚀剂掩模M从基板1剥离。由此制造TFT101。
此外，为了将poly-Si区4p中的悬垂键灭活并降低缺陷密度，也可以在源极-漏极分离工序之后，对poly-Si区4p进行氢等离子体处理。
在将TFT101用作有源矩阵矩阵基板的像素用TFT的情况下，如图3的(g)所示，以覆盖TFT101的方式形成层间绝缘层。在此，作为层间绝缘层，形成无机绝缘层(钝化膜)11和有机绝缘层12。
作为无机绝缘层11，可以使用氧化硅层、氮化硅层等。在此，作为无机绝缘层11，例如以CVD法形成SiNx层(厚度：例如约200nm)。无机绝缘层11在源电极8s与漏电极8d之间(间隙)与保护绝缘层5接触。
有机绝缘层12例如可以是包含感光性树脂材料的有机绝缘膜(厚度：例如1～3μm)。然后，进行有机绝缘层12的图案化，形成开口部。接着，将有机绝缘层12作为掩模进行无机绝缘层11的蚀刻(干式蚀刻)。由此，在无机绝缘层11及有机绝缘层12上形成到达漏电极8d的接触孔CH。
接着，在有机绝缘层12上和接触孔CH内形成透明导电膜。作为透明电极膜的材料，能够使用铟-锡氧化物(ITO)、铟-锌氧化物、ZnO等金属氧化物。在此，例如，通过溅射法形成铟锌氧化物膜(厚度：例如约100nm)作为透明导电膜。
然后，例如通过湿式蚀刻进行透明导电膜的图案化，得到像素电极13。像素电极13按照每个像素分离地配置。各像素电极13在接触孔内与对应的TFT的漏电极8d接触。虽然未图示，但TFT101的源电极8s与源极总线(未图示)电连接，栅电极2与栅极总线(未图示)电连接。
半导体层4、第一接触层Cs、第二接触层Cd也可以在形成有TFT101的区域(TFT形成区域)中分别以岛状形成图案。或者，半导体层4、第一接触层Cs、第二接触层Cd也可以延伸至形成TFT101的区域(TFT形成区域)以外的区域。例如，半导体层4也可以以与连接于源电极8s的源极总线重叠的方式延伸。半导体层4中的位于TFT形成区域的部分可以包含poly-Si区域4p，延伸设置于TFT形成区域以外的区域的部分可以为a-Si区域4a。
并且，活性层用a-Si膜40的结晶化方法并不限定于上述部分激光退火。也可以使用公知的其它方法使活性层用a-Si膜40的一部分或全部结晶化。
进而，也可以取代i型a-Si岛10，而使用由其它本征半导体(既可以是非晶质也可以是结晶质)构成的半导体岛(称为“i型半导体岛”)。i型半导体岛具有大于poly-Si区域4p的带隙，与Poly-Si区域4p形成半导体异质结。作为i型半导体岛，例如能够使用由本征的氧化物半导体(例如In-Ga-Zn-O系半导体)等宽带隙半导体构成的半导体岛。i型半导体岛在与poly-Si区域4p的结界面附近具有形成上述量子阱qw的费米能级(结前的费米能级)。i型半导体岛例如可以通过与i型a-Si岛10相同的工艺来形成。
在使用由本征的氧化物半导体构成的i型半导体岛的情况下，i型半导体岛中包含的氧化物半导体可以是非晶质，也可以是结晶质。结晶质氧化物半导体例如也可以是多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直地取向的结晶质氧化物半导体等。非晶质或结晶质氧化物半导体的材料、构造、成膜方法等例如记载在特许第6275294号说明书中。为了参考，将特许第6275294号说明书的公开内容全部援引于本说明书。
(第二实施方式)
第二实施方式的TFT是沟道蚀刻(CE)型的多晶硅TFT。
图4的(a)是本实施方式的薄膜晶体管(TFT)102的示意性俯视图，图4的(b)是沿着II-II’线的TFT102的截面图。图4(c)是TFT102的沟道部分的放大截面图。在图4中，对与图1同样的构成部分标注相同的参照标记。在以下的说明中，适当省略与图1所示的TFT101相同的结构的说明。
在TFT102中，在半导体层4和源电极8s以及漏电极8d之间，未设置覆盖沟道区域Rc的蚀刻阻挡层(图1所示的保护绝缘层5)。
TFT102中，如图4(c)所示，在沟道区域Rc，在poly-Si区域4p上也配置有至少一个i型a-Si岛10，在i型a-Si岛10与poly-Si区域4p之间形成2DEG区域9。
无机绝缘层11在源电极8s和漏电极8d之间直接接触i型a-Si岛10和半导体层4中未被i型a-Si岛10覆盖的部分。其它构造也可以与图1所示的TFT101相同。
在本示例中，第一接触层Cs以及第二接触层Cd例如也可以具有包括与半导体层4直接接触的i型a-Si层6和配置于i型a-Si层6上的n+型a-Si层的层叠构造。由此，能够使用与i型a-Si层6相同的硅膜形成i型a-Si岛10。例如，在源极/漏极分离工序中，以使i型a-Si层6部分地残留在沟道区域Rc上的条件进行蚀刻，由此能够形成i型a-Si岛10。在这种情况下，i型a-Si岛10变得比第一接触层Cs和第二接触层Cd的i型a-Si层6薄。如图所示，大小不同的多个i型a-Si岛10也可以在沟道区域Rc上随机配置。
图5的(a)～(d)分别是用于说明TFT102的制造方法的一例的工序截面图。以下，主要说明与上述实施方式(图3)不同的点。关于各层的材料、厚度、形成方法等，在与上述的实施方式相同的情况下，适当省略说明。
首先，如图5的(a)所示，在基板1上形成栅电极2、栅极绝缘层3以及活性层用a-Si膜40。接着，如图5的(b)所示，通过对活性层用a-Si膜40照射激光30，得到包含poly-Si区域4p的半导体层4。如图所示，也可以通过部分激光退火来形成包含poly-Si区域4p及a-Si区域4a的半导体层4。该些工序与上述的实施方式相同。
接着，如图5的(c)所示，以覆盖半导体层4的方式依次形成接触层用的Si膜和源/漏电极用的导电膜80。在此，作为接触层用的Si膜，通过等离子体CVD法形成包含i型a-Si膜(厚度：例如约0.1μm)60以及包含n型杂质(例如磷)的n+型a-Si膜(厚度：例如约0.05μm)70的层叠膜。作为i型a-Si膜60的原料气体，使用氢气和硅烷气体。作为n+型a-Si膜70的原料气体，使用硅烷、氢和膦(PH3)的混合气体。
接着，如图5的(d)所示，使用抗蚀剂掩模(未图示)，例如通过干式蚀刻进行i型a-Si膜60、n+型a-Si膜70以及导电膜80的图案化(源极/漏极分离工序)。此时，在未被抗蚀剂掩模覆盖的区域(成为沟道区域的区域)，以完全去除导电膜80以及n+型a-Si膜70，同时i型a-Si膜60呈岛状残留在半导体层4上的条件进行图案化。例如通过调整蚀刻时间，能够在沟道区域上岛状地残留i型a-Si层6。通过该图案化工序，由i型a-Si膜60及n+型a-Si膜70得到第一接触层Cs及第二接触层Cd，由导电膜80得到源电极8s及漏电极8d。另外，能够由i型a-Si膜60形成i型a-Si岛10。
此外，上述图案化也可以在仅去除i型a-Si膜60中未被抗蚀剂掩模覆盖的部分的表面部分(被薄膜化)的条件下进行图案化。在这种情况下，可以通过将经薄膜化的i型a-Si膜60以不同的岛状图案来形成i型a-Si岛10。当通过图案化形成i型a-Si岛10时，能够以规定的图案形成i型a-Si岛10。例如，如图2的
Figure BDA0002812971540000221
所示，可以配置i型a-Si岛10。
或者，也可以在进行源极/漏极分离工序后，以覆盖沟道区域的方式形成其它i型a-Si膜，通过进行图案化，形成i型a-Si岛10。在这种情况下，作为接触层用的Si膜，也可以不使用i型a-Si膜60。由此，在接触层Cs、Cd与半导体层4之间不生成2DEG，因此能够抑制GIDL。
在本实施方式中，也可以使用i型a-Si膜以外的i型半导体膜(例如氧化物半导体膜)，代替i型a-Si岛10而形成i型半导体岛。
<实施例及比较例的TFT特性>
制作实施例以及比较例的薄膜晶体管，并进行TFT特性的测量，因此，对其方法和结果进行说明。
图6的(a)是实施例的薄膜晶体管的示意性放大截面图，(b)～(d)分别是比较例1～3的薄膜晶体管的示意性放大截面图。
首先，参照图5，通过上述的方法制作实施例的薄膜晶体管s1、s2。薄膜晶体管s1、s2具有与图4相同的结构。
接着，除了源极/漏极分离工序中的蚀刻条件(例如蚀刻时间)以外，利用与实施例同样的方法制作比较例1、2的薄膜晶体管。在比较例1中，在源电极8s与漏电极8d之间，以仅去除i型a-Si层6的表面部分、残留覆盖沟道区域Rc的大致整体的i型a-Si层6这样的条件进行蚀刻，得到薄膜晶体管s3、s4。在比较例2中，在源电极8s与漏电极8d之间，以i型a-Si层6被完全去除且半导体层4的表面部分被过蚀刻的条件进行蚀刻，得到薄膜晶体管s5。
进一步地，在比较例3中，在用保护绝缘层(SiO2层)5覆盖沟道区域Rc的状态下进行源极-漏极分离工序，制作ES型的薄膜晶体管s6。保护绝缘层5与沟道区域Rc直接接触，在二者之间未设置a-Si岛。
接着，对实施例和比较例1～3的薄膜晶体管s1～s6的TFT特性进行了评价。
图7是示出实施例和比较例1～3的薄膜晶体管的V-I(栅极电压Vgs-漏极电流Id)特性的图。
由图7可知，在比较例1的薄膜晶体管s3、s4中，源极-漏极间成为导通状态(贯穿)，无法得到作为开关元件的功能。推测这是因为，在半导体层4与i型a-Si层6的界面，从第一区域Rs起隔着沟道区域Rc到第二区域Rd连续形成高迁移率的2DEG区域9，源电极8s和漏电极8d经由2DEG区域9电连接。
另外，可知比较例2的薄膜晶体管s5的导通电流比实施例的薄膜晶体管s1、s2低。这被认为是由于在沟道区域上不残留i型a-Si层6，因此不会产生2DEG，也无法获得2DEG的高迁移率效果。
此外，比较例2的薄膜晶体管s5的导通电流低于比较例3的薄膜晶体管s6。作为其理由，在薄膜晶体管s5中，半导体层4的表面部分被过蚀刻，多晶硅层被大量地去除，其几乎都成为结晶粒径小的层和非晶层，沟道部受到损伤，或者半导体层4的厚度产生偏差，因此认为导通电流变得比半导体层4的表面被保护的薄膜晶体管s6低。
与此相对，在实施例的薄膜晶体管s1、s2中，可得到比比较例2的薄膜晶体管s5以及比较例3的薄膜晶体管s6更高的导通电流。这是因为，在沟道区域Rc上分散有高迁移率的2DEG区域9(不连续地存在)，从而在抑制穿通的产生的同时，提高TFT的沟道迁移率。
根据图7所示的结果，可以确认：通过在沟道区域Rc上配置2DEG区域9，并且控制2DEG区域9的尺寸和形成位置，使得2DEG区域9不会从第一区域Rs连续形成至第二区域Rd，从而能够在确保截止特性的同时提高导通电流。在此，作为实施例的薄膜晶体管，以CE型TFT为例进行了说明，但即使是ES型TFT(图1)，也能够得到同样的效果。
本发明的TFT的构造不限于参照图1及图4说明的构造。本发明的实施方式的TFT只要在沟道部分形成半导体异质结，具有能够利用在该结界面产生的2DEG区域9来提高导通电流的构造即可。
产业上的利用可能性
本发明的实施方式可以广泛应用于具备TFT的装置、电子设备。例如，可以应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光元件(EL)显示装置及无机电致发光显示装置等显示装置、放射线检测器、图像传感器等摄像装置、图像输入装置、指纹读取装置等电子装置等。
附图标记说明
1：基板，2：栅电极，3：栅极绝缘层，4：半导体层，4a：a-Si区域，4p：poly-Si区域，5：保护绝缘层，6：i型a-Si层，7：n+型a-Si层，8d：漏极，8s：源极，9：2DEG区域，10：i型a-Si岛、11：无机绝缘层、12：有机绝缘层、13：像素电极、30：激光、40：有源层用a-Si膜、50：绝缘膜、80：导电膜、Cs：第一接触层、Cd：第二接触层、M：抗蚀剂掩模、Rc：沟道区域、Rd：第二区域、Rs：第一区域。

Claims (19)

1.一种薄膜晶体管，其特征在于，包括：
基板；
栅电极，由所述基板支承；
栅极绝缘层，覆盖所述栅电极；
半导体层，配置于所述栅极绝缘层上，且包含多晶硅区域，所述多晶硅区域包括第一区域、第二区域以及沟道区域，所述沟道区域位于所述第一区域和所述第二区域之间；
源电极，电连接于所述第一区域；
漏电极，电连接于所述第二区域；
所述薄膜晶体管还具有至少一个i型半导体岛，所述至少一个i型半导体岛以与所述沟道区域直接接触的方式配置在所述沟道区域上，并由本征半导体构成，且具有比所述多晶硅区域大的带隙，
从所述基板的法线方向观察时，所述至少一个i型半导体岛与所述第一区域及所述第二区域的至少一个不重叠。
2.如权利要求1所述的薄膜晶体管，其特征在于，
所述至少一个i型半导体岛包含离散地配置的多个i型半导体岛。
3.如权利要求2所述的薄膜晶体管，其特征在于，
所述多个i型半导体岛的大小彼此不同。
4.如权利要求2所述的薄膜晶体管，其特征在于，
所述多个i型半导体岛以预定的图案配置。
5.如权利要求1-4中任一项所述的薄膜晶体管，其特征在于，
从所述基板的法线方向观察时，所述沟道区域中的与所述至少一个i型半导体岛相接的部分的合计面积为所述沟道区域整体的面积的20％以上且90％以下。
6.如权利要求1-5中任一项所述的薄膜晶体管，其特征在于，
所述薄膜晶体管为蚀刻阻挡型，
所述薄膜晶体管还具有保护绝缘层，所述保护绝缘层配置于所述半导体层与所述源电极及所述漏电极之间，并覆盖所述沟道区域，
所述保护绝缘层与所述沟道区域及所述至少一个i型半导体岛直接接触。
7.如权利要求6所述的薄膜晶体管，其特征在于，
所述源电极经由第一接触层与所述半导体层的所述第一区域连接，所述漏电极经由第二接触层与所述半导体层的所述第二区域连接，
所述第一接触层与所述第二接触层分别包含由n+型非晶硅构成的n+型a-Si层，所述n+型a-Si层以与所述半导体层接触的方式配置在所述半导体层以及所述保护绝缘层上。
8.如权利要求1-5中任一项所述的薄膜晶体管，其特征在于，
所述薄膜晶体管是沟道蚀刻型，
所述薄膜晶体管还具有无机绝缘层，所述无机绝缘层覆盖所述半导体层、所述源电极以及所述漏电极，
所述无机绝缘层与所述沟道区域及所述至少一个i型半导体岛直接接触。
9.如权利要求8所述的薄膜晶体管，其特征在于，
所述源电极经由第一接触层与所述半导体层的所述第一区域连接，所述漏电极经由第二接触层与所述半导体层的所述第二区域连接，
所述第一接触层与所述第二接触层分别具有层叠构造，所述层叠构造包括：i型a-Si层，以与所述半导体层接触的方式配置，且由本征的非晶硅构成；以及n+型a-Si层，配置在所述i型a-Si层上，且由n+型非晶硅构成。
10.如权利要求1-9中任一项所述的薄膜晶体管，其特征在于，
在从所述基板的法线方向观察时，所述半导体层还包括配置于所述多晶硅区域的外侧的非晶硅区域。
11.如权利要求1-10中任一项所述的薄膜晶体管，其特征在于，
所述至少一个i型半导体岛是由本征非晶硅构成的至少一个的i型a-Si岛。
12.一种显示装置，具备权利要求1-11中任一项所述的薄膜晶体管，
具备显示区域，所述显示区域具有多个像素，
所述薄膜晶体管配置于所述多个像素的每一个中。
13.一种薄膜晶体管的制造方法，所述薄膜晶体管由基板支承，其特征在于，包含：
在所述基板上，形成包括栅电极、覆盖所述栅电极的栅极绝缘层以及包含多晶硅区域的半导体层的工序；
在所述半导体层上形成至少一个i型半导体岛的工序，所述至少一个i型半导体岛由本征半导体构成，使得与所述半导体层的成为沟道区域的部分接触，所述至少一个i型半导体岛具有比所述多晶硅区域大的带隙；
形成保护绝缘层的工序，所述保护绝缘层覆盖所述半导体层的成为所述沟道区域的部分以及所述至少一个i型半导体岛，并且使位于所述半导体层的成为所述沟道区域的部分的两侧的第一区域以及第二区域露出；
以覆盖所述半导体层及所述保护绝缘层的方式依次形成接触层形成用硅膜和导电膜的工序；
源极/漏极分离工序，将所述保护绝缘层作为蚀刻阻挡层，通过进行所述接触层形成用硅膜和所述导电膜的图案化，从所述接触层形成用硅膜形成与所述第一区域相接的第一接触层以及与所述第二区域相接的第二接触层，从所述导电膜形成与所述第一接触层相接的源电极以及与所述第二接触层相接的漏电极。
14.如权利要求13所述的薄膜晶体管的制造方法，其特征在于，
在形成所述至少一个i型半导体岛的工序中，利用CVD法成膜的初期生长阶段，形成所述至少一个i型半导体岛。
15.如权利要求13所述的薄膜晶体管的制造方法，其特征在于，
在形成所述至少一个i型半导体岛的工序中，在所述半导体层上形成由本征半导体构成的i型半导体膜，通过进行所述i型半导体膜的图案化，形成所述至少一个i型半导体岛。
16.如权利要求13-15中任一项所述的薄膜晶体管的制造方法，其特征在于，
所述接触层形成用硅膜为n+型非晶硅膜。
17.如权利要求13-16中任一项所述的薄膜晶体管的制造方法，其特征在于，
所述至少一个i型半导体岛是由本征非晶硅构成的至少一个i型a-Si岛。
18.一种薄膜晶体管的制造方法，所述薄膜晶体管由基板支承，其特征在于，
在所述基板上，形成包括栅电极、覆盖所述栅电极的栅极绝缘层以及包含多晶硅区域的半导体层的工序；
在所述半导体层上以与所述半导体层接触的方式依次形成由本征非晶硅构成的i型a-Si膜、由n+型非晶硅构成的n+型a-Si膜以及导电膜的工序；
源极-漏极分离工序，通过进行所述i型a-Si膜、所述n+型a-Si膜和所述导电膜的图案化，由所述i型a-Si膜和所述n+型a-Si膜形成与所述半导体层的一部分接触的第一接触层以及与所述半导体层的另一部分接触的第二接触层，由所述导电膜形成与所述第一接触层接触的源电极以及与所述第二接触层接触的漏电极，
在所述源极-漏极分离工序中，以所述i型a-Si膜在成为所述半导体层的沟道区域的部分上呈岛状残留的条件进行所述图案化。
19.一种显示装置的制造方法，所述显示装置具备权利要求1-11中任一项所述的薄膜晶体管，
所述显示装置具备具有多个像素的显示区域，所述薄膜晶体管配置于所述显示区域的所述多个像素的每一个中，
所述显示装置的制造方法包括：
形成所述薄膜晶体管的所述半导体层的半导体层形成工序，
所述半导体层形成工序包括结晶化工序，所述结晶化工序是仅对形成在所述栅极绝缘层上的由非晶硅构成的半导体膜的一部分照射激光而使其结晶化的结晶化工序，在所述半导体膜的所述一部分形成所述多晶硅区域，将所述半导体膜中未被所述激光照射的部分保持为非晶质。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115332290A (zh) * 2022-07-18 2022-11-11 之江实验室 一种集成声流控saw器件与薄膜晶体管器件的传感器及其制备方法、应用

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611752B (zh) * 2021-07-19 2024-01-16 Tcl华星光电技术有限公司 低温多晶硅tft的制作方法及低温多晶硅tft

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120505A (ja) * 1992-10-08 1994-04-28 Nec Corp 薄膜トランジスタ
JP5563787B2 (ja) * 2009-06-09 2014-07-30 三菱電機株式会社 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
WO2013118233A1 (ja) * 2012-02-06 2013-08-15 パナソニック株式会社 薄膜半導体装置の製造方法及び薄膜半導体装置
US20190140102A1 (en) * 2016-04-25 2019-05-09 Sakai Display Products Corporation Thin film transistor, display device, and thin film transistor manufacturing method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115332290A (zh) * 2022-07-18 2022-11-11 之江实验室 一种集成声流控saw器件与薄膜晶体管器件的传感器及其制备方法、应用

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