WO2009081775A1 - 薄膜トランジスタの製造方法及び薄膜トランジスタ - Google Patents

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Definitions

  • the solid green laser may be a continuous laser or a pulsed laser.
  • the source electrode film and the drain electrode film function as a laser mask. Therefore, only the channel portion of the amorphous silicon film can be selectively annealed by spot irradiation or scanning irradiation of a solid green laser.
  • a gate electrode film 2 is formed on the surface of a substrate 1.
  • the gate insulating film 3 is formed of a silicon nitride film (SiNx), a silicon oxide film (SiO 2 ), or the like, and is formed by, for example, a CVD method.
  • the thickness of the gate insulating film 3 is, for example, 200 nm to 500 nm.
  • an ohmic contact layer 5 and an electrode layer 6 are sequentially laminated on the amorphous silicon film 4.
  • a region of the amorphous silicon film 14 (channel portion) located between the source electrode film S and the drain electrode film D is irradiated with a solid green laser, and then a heat treatment (annealing) in a hydrogen atmosphere is performed. 30 minutes at a temperature. It has been confirmed that the heat treatment (annealing) in the hydrogen atmosphere shows a higher mobility improvement effect as the treatment is performed at a higher temperature.
  • a preferable heat treatment temperature is 400 ° C. or higher.
  • scanning annealing of a solid green laser has been described as an example for laser annealing to the amorphous silicon film 4 (channel portion 41).
  • the same effects as described above can also be obtained by spot irradiation.

Abstract

【課題】素子間におけるトランジスタ特性のバラツキを防止して移動度を高めることができる生産性に優れた薄膜トランジスタの製造方法及び薄膜トランジスタを提供する。 【解決手段】本発明に係る薄膜トランジスタの製造方法は、ソース電極膜71及びドレイン電極膜72をマスクとしてアモルファスシリコン膜4のチャネル部41に固体グリーンレーザGLを照射して移動度を向上させる。固体グリーンレーザの照射によってアモルファスシリコン膜のチャネル部を結晶化させるようにしているので、従来のエキシマレーザを用いる方法に比べて、レーザ発振特性を安定化させ、大型基板に対して面内に一様な出力特性でのレーザ照射が可能となり、素子間におけるチャネル部の結晶度のバラツキを防ぐことができる。また、レーザ発振器のメンテナンスサイクルが長くなるため、装置のダウンタイムコストを低減できるとともに、生産性を高めることが可能となる。

Description

薄膜トランジスタの製造方法及び薄膜トランジスタ
 本発明は、キャリア移動度の高いアモルファスシリコン型薄膜トランジスタの製造方法及び薄膜トランジスタに関する。
 近年、アクティブマトリックス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として薄膜トランジスタ(TFT)を有している。
 薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタのほか、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている(特許文献1参照)。
 アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。しかし、アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べてキャリアの移動度が低いため、より高精細なディスプレイを作製することが困難であった。
 一方、ソース電極とドレイン電極間に位置する活性層のチャネル部をレーザアニールで結晶化させることによりキャリアの移動度を向上させる技術が知られている。例えば、特許文献1には、KrFエキシマレーザ(波長248nm)を用いて活性層を改質して移動度を向上させる半導体装置の製造方法が開示されている。
特開平10-56180号公報(段落[0110])
 しかしながら、エキシマレーザは、活性ガス(希ガス、ハロゲンガス等の混合ガス)の放電を利用しているため、レーザ出力が不安定であり、大面積基板に対する一様なレーザ照射には不向きである。このため、素子間におけるチャネル部の結晶度の違いに起因するトランジスタ特性のバラツキを招き易いという問題がある。
 また、エキシマレーザは、レーザ発振管や光学部品の活性ガスによる損傷と活性ガスの純度の劣化のため、部品の交換頻度が固体媒質レーザに比べて高い。このため、装置のダウンタイムコスト及びランニングコストが増大し、生産性を向上させることが困難であるという問題がある。
 以上のような問題に鑑み、本発明は、素子間におけるトランジスタ特性のバラツキを防止してキャリア移動度を高めることができる生産性に優れたアモルファスシリコン型薄膜トランジスタの製造方法及び薄膜トランジスタを提供することを目的とする。
 本発明の一形態に係る薄膜トランジスタの製造方法は、ゲート電極膜上に絶縁膜を形成することを含む。アモルファスシリコン膜は、前記絶縁膜上に形成される。前記アモルファスシリコン膜上にソース側とドレイン側に分離されたオーミックコンタクト層が形成され、前記オーミックコンタクト層上にソース電極膜及びドレイン電極膜が形成される。前記ソース電極膜及び前記ドレイン電極膜をマスクとして前記アモルファスシリコン膜に固体グリーンレーザが照射される。
 本発明の一形態に係る薄膜トランジスタは、ゲート電極膜と、絶縁膜と、アモルファスシリコン膜と、オーミックコンタクト層と、ソース電極膜と、ドレイン電極膜と、チャネル部とを具備する。
 前記絶縁膜は、前記ゲート電極膜上に形成される。前記アモルファスシリコン膜は、前記絶縁膜上に形成される。前記オーミックコンタクト層は、前記アモルファスシリコン膜上に形成され、ソースとドレインに分離される。前記ソース電極膜及び前記ドレイン電極膜は、前記オーミックコンタクト層上に形成される。前記チャネル部は、微結晶構造を有し、前記ソース電極膜及び前記ドレイン電極膜の間に位置する前記アモルファスシリコン膜に固体グリーンレーザを照射して形成される。
 本発明の一実施形態に係る薄膜トランジスタの製造方法は、ゲート電極膜上に絶縁膜を形成することを含む。アモルファスシリコン膜は、前記絶縁膜上に形成される。前記アモルファスシリコン膜上にソース側とドレイン側に分離されたオーミックコンタクト層が形成され、前記オーミックコンタクト層上にソース電極膜及びドレイン電極膜が形成される。前記ソース電極膜及び前記ドレイン電極膜をマスクとして前記アモルファスシリコン膜に固体グリーンレーザが照射される。
 固体グリーンレーザは、例えば532nmを中心波長とする緑色波長帯域のレーザ光であり、1064nmの固体レーザ媒質(Nd-YAG/YVO)の第2次高調波として発振させることができる。この固体グリーンレーザをアモルファスシリコン膜へ照射することによって、照射領域を微結晶化する。固体グリーンレーザの照射領域は、ソース電極膜とドレイン電極膜の間に位置するアモルファスシリコン膜のチャネル部に相当するため、当該チャネル部の微結晶化によってキャリアの移動度が高められる。
 上記薄膜トランジスタの製造方法によれば、固体グリーンレーザの照射によってアモルファスシリコン膜のチャネル部を微結晶化させるようにしているので、従来のエキシマレーザを用いる方法に比べて、レーザ発振特性を安定化させることができる。これにより、大型基板に対して面内に一様な出力特性でのレーザ照射が可能となり、素子間におけるチャネル部の結晶度のバラツキを防ぐことができる。また、レーザ発振器のメンテナンスサイクルが長くなるため、装置のダウンタイムコストを低減できるとともに、生産性を高めることが可能となる。
 固体グリーンレーザは、連続レーザでもよいしパルスレーザでもよい。ソース電極膜とドレイン電極膜はレーザマスクとして機能する。このため、固体グリーンレーザのスポット照射又はスキャン照射によってアモルファスシリコン膜のチャネル部のみを選択的にアニールすることができる。
 固体グリーンレーザの照射パワーは、要求されるキャリア移動度、アモルファスシリコン膜の下地膜である絶縁膜(ゲート絶縁膜)の種類によって適宜調整することができる。例えば、絶縁膜が窒化シリコン膜の場合、レーザパワー(エネルギー密度)は100mJ/cm以上700mJ/cm以下とされ、絶縁膜が酸化シリコン膜の場合、レーザパワー(エネルギー密度)は100mJ/cm以上700mJ/cm以下とされる。
 アモルファスシリコン膜の形成には、典型的には、シラン(SiH)を原料ガスとするプラズマCVD法が用いられる。この種の反応ガスを用いてアモルファスシリコン膜を形成する場合、膜中に残存する水素がキャリアの移動度に影響を及ぼす場合がある。そこで、本発明では、絶縁膜上にアモルファスシリコン膜を形成した後、アモルファスシリコン膜へ固体グリーンレーザを照射する前に、アモルファスシリコン膜を高温で熱処理する。これにより、アモルファスシリコン膜中の余剰な水素を除去することができる。なお、熱処理の雰囲気は減圧下の窒素雰囲気とされ、熱処理温度は400℃以上とされる。
 また、アモルファスシリコン膜のレーザ改質の後、当該アモルファスシリコン膜を減圧した水素雰囲気中で熱処理することによって、レーザ照射によって増加したアモルファスシリコン膜中のダングリングボンド(未結合手)を消滅させて、トランジスタ特性を更に向上させることができる。なお、熱処理温度としては、高温であるほど好ましく、例えば400℃である。
 そして、本発明の一実施形態に係る薄膜トランジスタは、ゲート電極膜と、絶縁膜と、アモルファスシリコン膜と、オーミックコンタクト層と、ソース電極膜と、ドレイン電極膜と、チャネル部とを具備する。
 前記絶縁膜は、前記ゲート電極膜上に形成される。前記アモルファスシリコン膜は、前記絶縁膜上に形成される。前記オーミックコンタクト層は、前記アモルファスシリコン膜上に形成され、ソースとドレインに分離される。前記ソース電極膜及び前記ドレイン電極膜は、前記オーミックコンタクト層上に形成される。前記チャネル部は、微結晶構造を有し、前記ソース電極膜及び前記ドレイン電極膜の間に位置する前記アモルファスシリコン膜に固体グリーンレーザを照射して形成される。
 以下、本発明の各実施形態を図面に基づき説明する。
 図1(A)~(F)は本発明の実施形態によるアモルファスシリコン型薄膜トランジスタの製造方法を説明する各工程の要部断面図である。
 まず、図1(A)に示すように、基板1の表面にゲート電極膜2を形成する。
 基板1は絶縁基板であり、典型的には、ガラス基板である。ゲート電極膜2は例えばモリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で形成され、例えばスパッタ法によって成膜される。ゲート電極膜2は、フォトリソグラフィ技術を用いて所定形状にパターニングされる。ゲート電極膜2の厚さは、例えば100nmである。
 次に、図1(B)に示すように、基板1の表面に、ゲート電極膜2を被覆するようにゲート絶縁膜3を形成する。
 ゲート絶縁膜3は、窒化シリコン膜(SiNx)や酸化シリコン膜(SiO)などで形成され、例えばCVD法によって成膜される。ゲート絶縁膜3の厚さは、例えば200nm~500nmである。
 続いて、図1(C)に示すように、ゲート絶縁膜3の上にアモルファスシリコン膜4を形成する。
 アモルファスシリコン膜4は、トランジスタの活性層に相当する。アモルファスシリコン膜4は、例えば、シラン(SiH)を原料ガスとするプラズマCVD法によって形成される。アモルファスシリコン膜4の膜厚は、例えば50nm~200nmである。
 アモルファスシリコン膜4の形成後、基板1を加熱して、アモルファスシリコン膜4の脱水素処理を実施する。アモルファスシリコン膜4の脱水素処理は、基板1を加熱炉へ装填し、減圧下の窒素雰囲気において、例えば400℃以上の温度で30分、加熱する。この脱水素処理により、アモルファスシリコン膜4の成膜時に膜中に含まれた余分な水素が除去される。
 次に、図1(D)に示すように、アモルファスシリコン膜4の上に、オーミックコンタクト層5と電極層6を順に積層する。
 オーミックコンタクト層5は、例えば、n型アモルファスシリコンのような低抵抗半導体膜で形成され、電極層6は、例えば、アルミニウムのような金属膜で形成される。オーミックコンタクト層5は、アモルファスシリコン膜4と電極層6の間のオーミックコンタクトと密着性向上のために形成される。オーミックコンタクト層5の厚さは、例えば50nmであり、電極層6の厚さは、例えば500nmである。
 続いて、図1(E)に示すように、アモルファスシリコン膜4を介して分離されるようにオーミックコンタクト層5及び電極層6を所定形状にパターニングして、ソースとドレインを形成する。電極層6は、ソース電極膜71及びドレイン電極膜72に分離して形成される。
 これにより、アモルファスシリコン膜4の一部は、ソースとドレインの間で外部へ露出される。また、このソースとドレインの形成工程とは別に、図示するようにアモルファスシリコン膜4及びゲート絶縁膜3をパターニングして素子を分離する。パターニング方法は特に限定されず、例えばウェットエッチング法が用いられるがドライエッチング法を用いてもよい。
 次に、図1(F)に示すように、ソース電極膜71とドレイン電極膜72の間に位置するアモルファスシリコン膜4のチャネル部41へ固体グリーンレーザGLを照射する。
 アモルファスシリコン膜4のチャネル部41は、ゲート電極2へ所定の電圧が印加された際に、ソースとドレインの間におけるキャリア(電子又はホール)の移動領域(チャネル部)を構成する。レーザ照射のアニール効果により、アモルファス層からなるチャネル部41は微細結晶層に改質され、その結果、後述するようにキャリアの移動度が高められる。
 本実施形態において、固体グリーンレーザGLは、532nmを中心波長とする緑色波長帯域のレーザ光が用いられ、1064nmの固体レーザ媒質(Nd-YAG/YVO)の発振レーザをKTP等の非線形光学結晶を介しての第2次高調波として発振される。
 固体グリーンレーザGLは、連続レーザでもよいしパルスレーザでもよい。本実施形態では、パルスレーザが用いられ、1パルス当たりの周波数は4kHz、スキャン速度は毎秒8mmである。ソース電極膜71とドレイン電極膜72はレーザマスクとして機能する。このため、固体グリーンレーザGLのスキャン照射によってアモルファスシリコン膜のチャネル部のみを選択的にアニールすることができる。
 固体グリーンレーザの照射パワーは、要求されるキャリア移動度、アモルファスシリコン膜の下地膜である絶縁膜(ゲート絶縁膜)の種類によって適宜調整することができる。例えば、絶縁膜が窒化シリコン膜の場合、レーザパワー(エネルギー密度)は100mJ/cm以上700mJ/cm以下とされ、絶縁膜が酸化シリコン膜の場合、レーザパワー(エネルギー密度)は100mJ/cm以上700mJ/cm以下とされる。
 レーザパワーによっては、レーザ照射のダメージによってアモルファスシリコン膜(チャネル部41)中のダングリングボンドが増加し、キャリア移動度の大幅な向上が図れない場合がある。そこで本実施形態では、チャネル部41のレーザアニール後、減圧下の水素雰囲気中で基板1を熱処理することにより、アモルファスシリコン膜4の中のダングリングボンドを水素と結合させて消滅させ、後述するようにキャリア移動度の更なる向上を図るようにしている。
 本実施形態によれば、アモルファスシリコン膜4のチャネル部41の改質レーザとして固体グリーンレーザGLを用いているので、従来のエキシマレーザを用いる方法に比べて、レーザ発振特性を安定化させることができる。これにより、大型基板に対して面内に一様な出力特性でのレーザ照射が可能となり、素子間におけるチャネル部の結晶度のバラツキを防ぐことができる。また、レーザ発振器のメンテナンスサイクルが長くなるため、装置のダウンタイムコストを低減できるとともに、生産性を高めることが可能となる。
 次に、以上のようにして製造される薄膜トランジスタのトランジスタ特性について説明する。
 図2は、実験に用いたサンプルの概略構成図である。図において、12は基板及びゲート電極(G)としてのシリコン基板、13はゲート絶縁膜としての窒化シリコン膜又は酸化シリコン膜(230nm)、14はアモルファスシリコン膜(100nm)、15はオーミックコンタクト層としてのn型アモルファスシリコン(50nm)、16は電極層としてのアルミニウム膜、S及びDはそれぞれ、電極層16をパターニングして形成されたソース電極膜及びドレイン電極膜である。
 実験では、まず、ソース電極膜S及びドレイン電極膜Dの間に位置するアモルファスシリコン膜14の領域(チャネル部)に固体グリーンレーザを照射し、次に、水素雰囲気下における熱処理(アニール)を400℃で30分施した。この水素雰囲気下における熱処理(アニール)は高温で処理されるほど高い移動度の改善効果が認められることが確認されている。好ましい熱処理温度は、400℃以上である。
 固体グリーンレーザのレーザパワーと、ソース-ドレイン間のキャリア移動度との関係を調べた結果を図3及び図4に示す。図3は、ゲート絶縁膜13を窒化シリコン膜で構成したサンプルの例を示しており、図4は、ゲート絶縁膜13を酸化シリコン膜で構成したサンプルの例を示している。
 図3に示した例では、レーザパワーが400mJ/cmを越えたあたりから徐々に移動度が向上し、570mJ/cm付近でピーク値に達する。これは、レーザアニールによってチャネル部がアモルファス構造から微結晶構造に改質されて、低抵抗化したためである考えられる。しかし、レーザパワーが570mJ/cmを越えると移動度は低下する傾向にある。その理由としては、チャネル部の結晶度のバラツキや溶融等が考えられる。この実験の結果では、2cm/Vsの移動度が得られるレーザパワーは、530mJ/cm以上610mJ/cm以下の範囲であることがわかる。
 一方、図4に示した例では、レーザパワーの増加に伴って移動度も向上し、490mJ/cmでピーク値に達することがわかる。しかし、レーザパワーが490mJ/cmを越えると、移動度が急激に低下する。この実験の結果では、2cm/Vsの移動度が得られるレーザパワーは、320mJ/cm以上530mJ/cm以下の範囲であることがわかる。
 なお、移動度の変化は、レーザのピッチ、アモルファスシリコン膜14の厚さ又は成膜条件、絶縁膜の種類又は成膜条件などの条件により異なる。発明者らの実験によれば、2cm/Vs以上の移動度が得られるレーザパワーは、上記の条件により100mJ/cm以上700mJ/cm以下の間で変化する。このため、条件により、この範囲で好適なレーザパワーを選択することができる。
 以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
 例えば以上の実施形態では、アモルファスシリコン膜4(チャネル部41)へのレーザアニールに固体グリーンレーザのスキャン照射を例に挙げて説明したが、これに限られず、チャネル部41に向けた固体グリーンレーザのスポット照射によっても、上述と同様の効果を得ることができる。
本発明の実施形態による薄膜トランジスタの製造方法を説明する各工程の要部断面図である。 本発明の実施形態において説明する実験例のサンプル構成を示す概略図である。 本発明の実施形態において説明する一実験結果であって、ゲート絶縁膜が窒化シリコン膜である場合のレーザアニール工程におけるレーザパワーとキャリア移動度との関係を示す図である。 本発明の実施形態において説明する一実験結果であって、ゲート絶縁膜が酸化シリコン膜である場合のレーザアニール工程におけるレーザパワーとキャリア移動度との関係を示す図である。
符号の説明
 1…基板
 2、12…ゲート電極膜
 3、13…ゲート絶縁膜
 4、14…アモルファスシリコン膜
 5、15…オーミックコンタクト層
 6、16…電極層
 71…ソース電極膜
 72…ドレイン電極膜
 GL…固体グリーンレーザ

Claims (6)

  1.  ゲート電極膜上に絶縁膜を形成し、
     前記絶縁膜上にアモルファスシリコン膜を形成し、
     前記アモルファスシリコン膜上にソース側とドレイン側に分離されたオーミックコンタクト層と前記オーミックコンタクト層上にソース電極膜及びドレイン電極膜とを形成し、
     前記ソース電極膜及び前記ドレイン電極膜をマスクとして前記アモルファスシリコン膜に固体グリーンレーザを照射する
     薄膜トランジスタの製造方法。
  2.  請求項1に記載の薄膜トランジスタの製造方法であって、
     前記絶縁膜を形成するステップは、
     前記絶縁膜として窒化シリコン膜を形成し、
     前記固体グリーンレーザを照射するステップは、
     エネルギー密度が100mJ/cmから700mJ/cmの前記固体グリーンレーザを照射する
     薄膜トランジスタの製造方法。
  3.  請求項1に記載の薄膜トランジスタの製造方法であって、
     前記絶縁膜を形成するステップは、
     前記絶縁膜として酸化シリコン膜を形成し、
     前記固体グリーンレーザを照射するステップは、
     エネルギー密度が100mJ/cmから700mJ/cmの前記固体グリーンレーザを照射する
     薄膜トランジスタの製造方法。
  4.  請求項1に記載の薄膜トランジスタの製造方法であって、さらに、
     前記絶縁膜上に前記アモルファスシリコン膜を形成した後、前記アモルファスシリコン膜へ前記固体グリーンレーザを照射する前に、前記アモルファスシリコン膜を熱処理する
     薄膜トランジスタの製造方法。
  5.  請求項1に記載の薄膜トランジスタの製造方法であって、さらに、
     前記アモルファスシリコン膜へ前記固体グリーンレーザを照射した後、前記アモルファスシリコン膜を水素雰囲気下で熱処理する
     薄膜トランジスタの製造方法。
  6.  ゲート電極膜と、
     前記ゲート電極膜上に形成された絶縁膜と、
     前記絶縁膜上に形成されたアモルファスシリコン膜と、
     前記アモルファスシリコン膜上に形成され、ソースとドレインに分離されたオーミックコンタクト層と、
     前記オーミックコンタクト層上に形成されたソース電極膜及びドレイン電極膜と、
     前記ソース電極膜及び前記ドレイン電極膜の間に位置する前記アモルファスシリコン膜に固体グリーンレーザを照射して形成された微結晶構造のチャネル部と
     を具備する薄膜トランジスタ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818492B2 (en) 2016-03-16 2020-10-27 V Technology Co., Ltd. Method for manufacturing thin film transistor and mask for use in the manufacturing method

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493186A (zh) * 2011-11-29 2014-01-01 松下电器产业株式会社 薄膜晶体管阵列的制造方法、薄膜晶体管阵列及显示装置
CN109417099A (zh) * 2016-04-25 2019-03-01 堺显示器制品株式会社 薄膜晶体管、显示装置和薄膜晶体管制造方法
CN108735819B (zh) * 2017-04-13 2020-07-14 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管及其制造方法、显示基板
KR102622712B1 (ko) * 2017-10-13 2024-01-08 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 스팟 빔 및 라인 빔 결정화를 위한 시스템들 및 방법들
CN113611752B (zh) * 2021-07-19 2024-01-16 Tcl华星光电技术有限公司 低温多晶硅tft的制作方法及低温多晶硅tft

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245124A (ja) * 1984-05-18 1985-12-04 Sony Corp 半導体装置の製法
JPH0362971A (ja) * 1989-07-31 1991-03-19 Sanyo Electric Co Ltd 薄膜トランジスタ
JPH04186735A (ja) * 1990-11-20 1992-07-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2002094078A (ja) * 2000-06-28 2002-03-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007035964A (ja) * 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
JP2007220918A (ja) * 2006-02-16 2007-08-30 Ulvac Japan Ltd レーザアニール方法、薄膜半導体装置及びその製造方法、並びに表示装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4459739A (en) * 1981-05-26 1984-07-17 Northern Telecom Limited Thin film transistors
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH1056180A (ja) * 1995-09-29 1998-02-24 Canon Inc 半導体装置及びその製造方法
TW504846B (en) 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101217150B (zh) * 2002-03-05 2011-04-06 株式会社半导体能源研究所 半导体元件和使用半导体元件的半导体装置
CN100367479C (zh) * 2005-02-06 2008-02-06 友达光电股份有限公司 一种薄膜晶体管的制造方法
KR100785020B1 (ko) * 2006-06-09 2007-12-12 삼성전자주식회사 하부 게이트 박막 트랜지스터 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245124A (ja) * 1984-05-18 1985-12-04 Sony Corp 半導体装置の製法
JPH0362971A (ja) * 1989-07-31 1991-03-19 Sanyo Electric Co Ltd 薄膜トランジスタ
JPH04186735A (ja) * 1990-11-20 1992-07-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2002094078A (ja) * 2000-06-28 2002-03-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007035964A (ja) * 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
JP2007220918A (ja) * 2006-02-16 2007-08-30 Ulvac Japan Ltd レーザアニール方法、薄膜半導体装置及びその製造方法、並びに表示装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818492B2 (en) 2016-03-16 2020-10-27 V Technology Co., Ltd. Method for manufacturing thin film transistor and mask for use in the manufacturing method

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