KR20010109211A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
다결정 실리콘 층은 기판 상에 형성된다. 절연 층 및 게이트 전극은 다결정 실리콘 층 상에 형성된다. 이어서, 채널 영역, 소스 영역 및 드레인 영역은 마스크로서 게이트 전극을 사용하여 다결정 실리콘 층 내의 불순물을 도핑함으로써 자기 정렬된 방식(self-aligned manner)으로 형성된다. 이어서, 에너지 흡수 층은 전체 기판을 덮기 위해 형성되며, 펄스 레이저 빔(pulsed laser beam)은 에너지 흡수 층 측면으로부터 조사된다. 펄스 레이저 빔의 에너지는 에너지 흡수 층 내에 거의 완전히 흡수되며, 열 처리는 열을 방출함으로써 하부 층들(underlying layers) 상에 간접적으로 수행된다. 한편, 불순물의 활성화 및 절연 층 내의 결함의 제거는 열에 의한 기판의 손상 없이 동시에 수행된다.
Description
본 발명은 반도체 층에 도핑된 불순물을 에너지 빔에 의해 활성화하는 단계를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은 저내열성 기판(low-heat-resistant substrate) 상에 탑-게이트(top-gate) 박막 트랜지스터(TFT)를 제조하기 위해 바람직하게 이용되는 반도체 장치 제조 방법에 관한 것이다.
최근에, 유리 기판 상에 형성된 다결정 실리콘(Si) TFT들은 스위칭 기능 장치로서 액정 디스플레이의 화소 및 드라이버를 구동시키는데 사용되며, 또한, 반도체 메모리들로서 개발되었다. TFT 등과 같은 반도체 장치에서, 기판들이 경량, 내충격성(shock-resistant)이며, 압력이 어느 정도 적용될 때 손상되지 않도록 적응성을 가질 필요가 잇다. 그러므로, 유리기판들, 실리콘 기판들 등은 종래 기술에서 기판들로서 사용되어 왔다. 유리 기판들은 저내열성(내열 온도(heat-resistant temperature)가 400 ℃임)을 갖는다. 그러므로, 반도체 층들 및 동종의 것 상의 열 처리들은 레이저, 적외선 램프 및 동종과 같은 에너지 빔들을 사용하여 국부적인 가열을 수행함으로써 기판 온도를 낮게 유지하여 수행되어 왔다.
최근에, 플라스틱 기판들은, 플라스틱 기판들이 상술된 기판들에 비해 더 경량이며 내충격성이 더 좋기 때문에 사용되어 왔다. 그러나, 폴리에틸렌 테레프탈레이트(polyterephtalate; PET) 등으로 이루어진 플라스틱 기판들은 유리 기판보다 더 낮은 약 200 ℃ 이하의 내열 온도를 갖는다.
그러므로, 200 ℃ 이하에서의 모든 제조 단계들을 수행함으로써 플라스틱 기판을 사용하는 반도체 장치를 제조하는 것이 필요하다. 특히, 불순물의 활성화 또는 결정화를 위해 수행된 열 처리뿐만 아니라, 일반적으로 200 ℃보다 더 높은 온도에서 수행되는, 게이트 절연 막들, 층간 절연 막들 및 동종에 사용된 이산화 실리콘(SiO2)과 같은 박막들의 제조에도 200 ℃ 이하에서의 온도 조건 하에 수행된다.
그런, 일반적으로, 200 ℃ 이하에서 반도체 층 내로 도핑된 불순물을 활성화하는 것은 불가능하다. 또한, SiO2막들이 200 ℃ 이하에서 형성되면, 얻어진 SiO2막 및 얻어진 SiO2막들과 반도체 층 간의 인터페이스 내의 많은 량의 결함들이 존재한다. SiO2막들을 형성한 후에 열 처리를 적용함으로써 결함들을 제거하는 방법은, 상기 방법이 적어도 400 ℃ 이상에서의 조건 하에서 수행될 필요가 있기 때문에, 플라스틱 기판들에 적용할 수 없다.
또한, 상술된 열 처리가 에너지 빔에 의한 장치의 표면을 국부적으로 가열함으로써 수행되면, 절연 층 및 그 아래의 층들 내의 온도들은, 에너지 빔이 고온 가열을 즉시 수행하기 때문에, 갑자기 상승한다. 결과적으로, 매우 낮은 내열성을 갖는 플라스틱 기판들은 조사된 빔의 가열에 의해 때때로 손상된다.
본 발명은 상기 문제들을 극복하도록 고안되었다. 본 발명의 목적은 저내열성 기판 상에 양호한 특성들을 갖는 반도체 장치를 제조할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 TFT의 구조를 도시한 횡단면도.
도 2는 도1에 도시된 TFT의 제조 단계를 설명하기 위한 횡단면도.
도 3은 도2에 도시된 단계에 수반하는 제조 단계를 설명하기 위한 횡단면도.
도 4는 도3에 도시된 단계에 수반하는 제조 단계를 설명하기 위한 횡단면도.
도 5는 도4에 도시된 단계에 수반하는 제조 단계를 설명하기 위한 횡단면도.
도 6은 본 발명의 제 2 실시예에 따른 TFT의 구조를 도시한 횡단면도.
도 7은 도6에 도시된 TFT의 제조 단계를 설명하기 위한 횡단면도.
도 8은 도7에 도시된 단계에 수반하는 제조 단계를 설명하기 위한 횡단면도.
도 9는 도3에 도시된 단계에 수반하는 제조 단계를 설명하기 위한 횡단면도.
* 도면의 주요부분에 대한 부호의 간단한 설명*
11; 버퍼 층 12; 비정질 실리콘 층
13; 다결정 실리콘 층 15; 게이트 전극
17; 소스 전극 18; 드레인 전극
본 발명의 반도체 장치 제조 방법은, 기판 상에 반도체 층을 형성하는 단계와, 반도체 층 상에 절연 층을 사이에 두고 금속 층을 선택적으로 형성하는 단계와, 마스크로서 금속 층을 사용하여 반도체 층 내로 불순물을 선택적으로 도핑하는 단계와, 에너지 흡수 층 측면으로부터 에너지 빔을 조사함으로써 반도체 층 내로 도핑된 불순물을 활성화하는 단계를 포함한다.
본 발명의 반도체 장치 제조 방법에서, 조사된 에너지 빔은 에너지 흡수 층 내에 한번 흡수되며, 에너지 흡수 층을 사이에 두고, 플라스틱 등으로 이루어진 저내열성 기판을 손상시키지 않고 금속 층, 절연 층 및 그 아래의 반도체 층을 간접적으로 가열한다. 그에 의해, 반도체 층 내의 불순물은 활성화되며, 절연 층들 내의 결함들은 제거된다.
본 발명의 다른 부가적인 목적들, 특성들 및 이점들은 다음의 상세한 설명으로부터 충분히 설명될 것이다.
다음에서, 본 발명의 실시예들은 도면을 참조함으로써 상세하게 설명될 것이다.
[제 1 실시예]
도 1은 본 발명의 제 1 실시예에 따른 탑 게이트 TFT(top gate TFT)의 횡단면 구조를 도시한다. TFT에서, 예컨대, 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)을 포함하는 다결정 실리콘(Si) 층(13)은 버퍼 층(11)을 사이에 두고 기판(10) 상에 제공된다. 소스 영역(13b) 및 드레인 영역(13c)은 채널 영역(13a)에인접한 반면 서로로부터 떨어지도록 형성된다. 게이트 전극(15)은 절연 층(14)을 사이에 두고 채널 영역(13a) 상에 형성된다. 소스 전극(17)은 소스 영역(13b)에 전기적으로 접속되며, 드레인 전극(18)은 드레인 영역(13c)에 각각 접속된다.
TFT의 제조 방법은 도 1 내지 도 5를 참조하여 아래에 설명될 것이다.
먼저, 도 2에 도시된 바와 같이, 버퍼 층(11)은 기판(10)의 내열 온도(heat resistant temperature) 이하에서 기판(10) 상에 형성된다. 버퍼 층(11)은, 예컨대, 단열 효과에 의해 열로부터 약 200 ℃ 이하의 내열 온도를 갖는 기판(10)을 보호하기 위한 것이다.
예컨대, 유기 재료는 기판에 사용되며, 특히 고분자 재료들(polymeric materials)이 양호하다. 고분자 재료들의 예들은, 폴리에틸렌 술폰(polyethylene sulfone; PES), 폴리에틸렌 테레프탈레이트(polyethylene terephtalate; PET), 폴리에틸렌 나프탈레이트 및 폴리카보네이트와 같은 폴리에스테르, 폴리프로필렌과 같은 폴리올레핀, 폴리페닐렌 술파이드(polyphenylene sulfide) 등, 폴리아미드, 아로마틱 폴리아미드(aromatic polyamid), 및 폴리이미드이다. 기판(10)은 이들 고분자 재료들 중 임의의 하나 이상을 포함하여 형성될 수 있다. 기판(10)의 두께는, 예컨대, 200 ㎛이다. 그러나, 더 얇은 것은 TFT에 대한 적응성을 제공하고, 소형화하는데 더 우수하다. 유기 재료들의 연화점(softening point)은 250 ℃ 이하이다. 특히, PES의 내열 온도는 약 200 ℃이며, PET의 내열 온도는 약 100 ℃이다. 또한, 예컨대, 이산화 실리콘(SiO2)은 버퍼 층(11)에 사용된다. 사용될 수 있는 다른 재료들은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNx), 및 이들 재료의 적층된 막들이다. 버퍼 층(11)의 두께는, 예컨대, 300 nm이다.
이어서, 비정질 실리콘 층(12)은 기판(10)의 내열 온도 이하에서 버퍼 층(11) 상에 형성된다. 비정질 실리콘 층(12)의 두께는, 예컨대, 30 nm이다. 버퍼 층(11) 및 비정질 실리콘 층(12)을 형성하기 위한 방법들의 실시예들은 반응 스퍼터링, 플라즈마 강화 CVD(plasma enhanced CVD)(플라즈마 강화 화학적 기상 증착; PECVD), 저압 CVD(LPCD), 및 물리적 기상 증착이다. 이러한 실시예에서, 비정질 실리콘 층(12)은 실리콘(Si)으로 형성된다. 그러나, 실리콘, 실리콘 게르마늄(SiGe), 게르마늄(Ge)으로부터 선택된 하나 이상의 종류의 반도체들은 사용될 수 있다.
이어서, 비정질 실리콘 층(12)은, 예컨대, 펄스 레이저 빔(pulsed laser beam)을 조사함으로써 가열된다. 그에 의해, 비정질 실리콘 층(12)은 결정화되며, 도 3에 도시된 바와 같이 다결정 실리콘 층(13)이 된다. 펄스 레이저 빔으로서, 비정질 실리콘 층(12) 내에 쉽게 흡수되는 자외선 파장을 갖는 레이저를 사용하는 것은 양호하다. 구체적인 실시예들은 XeCl 엑시머 레이저(308 nm의 파장), KrF 엑시머 레이저(248 nm의 파장), ArF 엑시머 레이저(193 nm의 파장), XeF 엑시머 레이저(351 nm의 파장) 및 3중 주파수(frequency-tripled)(355 nm) 또는 4중 주파수(frequency-quadrupled)(266 nm) Nd:YAG 레이저이다. 파장, 에너지 밀도, 펄스 폭 및 조사된 펄스의 수를 포함하는 레이저의 조건은 비정질 실리콘 층(12)의 두께 및 동정에 따라 적절하게 선택된다. 그러나, 빔의 펄스 폭이, 비정질 실리콘 층(12)을 충분히 가열함으로써 양호한 결정성을 갖는 다결정 실리콘 층(13)을 얻기위해, 100 ps 이상 300 ns 이하의 범위 내에 있다는 것은 양호하다.
조사된 펄스 레이저 빔은 비정질 실리콘 층(12) 내에 거의 완전히 흡수된다. 그러므로, 기판(10)은 거의 가열되지 않는다. 다결정 실리콘 층(13)은 본 발명의 "반도체 층"의 구체적인 예에 대응한다. "반도체 층"의 전체 부분이 다결정일 필요는 없다. 예컨대, 결정성을 부분적으로 갖는 다결정 영역을 갖도록 형성될 수 있다.
이어서, 다결정 실리콘 층(13)은, 예컨대, 리소그래피 및 에칭에 의해 섬 모양(island shape)과 같은 소정의 모양으로 패터닝된다.
다음에, 도 4에 도시된 바와 같이, 예컨대, SiO2또는 SiNx로 이루어진 절연 층(14)은 기판(10)의 내열 온도 이하에서 다결정 실리콘 층(13)을 덮도록 형성된다. 예컨대, 반응 스퍼터링, PECVD, 물리적 기상 증착, 또는 JVD(Jet Vapor Deposition)에 의해 형성된다. 또한, 그것은 다결정 실리콘 층(13)의 표면을 플라즈마 산화 또는 플라즈마 질화함으로써 형성될 수 있다. 절연 층(14)의 두께는, 예컨대, 50 nm이다.
이어서, 예컨대, 알루미늄(Al)으로 이루어진 게이트 전극(15)은 스퍼터링 또는 증착에 의해 절연 층(14) 상에 형성된다. 게이트 전극(15)에 사용될 수 있는 다른 예들은 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 백금(Pt), 및 ITO(indium-tin oxide)이다. 게이트 전극(15)의 두께는, 예컨대, 240 nm이다. 게이트 전극(15)은 본 발명의 "금속 층"의 구체적인 예에 대응한다.
이어서, 불순물은, 예컨대, 기판(10)의 내열 온도 이하에서 마스크로서 게이트 전극(15)을 사용하는 이온 주입에 의해 다결정 실리콘 층(13) 내로 도핑된다. 예컨대, 인(P)은 n 채널형 TFT의 경우에 n형 불순물로서 사용되며, 붕소(B)는 p 채널형 TFT의 경우에 p형 불순물로서 사용된다. 그에 의해, 불순물 도핑된 영역으로서 소스 영역(13b) 및 드레인 영역(13c), 및 도핑되지 않은 영역으로서 그 사이에 삽입된 채널 영역(13a)은 게이트 전극(15)에 대해 자기 정렬된 방식(self-aligned manner)으로 형성된다(도 5 참조).
도 5에 도시된 바와 같이, 에너지 흡수 층(16)은 기판(10)의 내열 온도 이하에서 절연 층(14) 및 게이트 전극(15)의 표면을 덮도록 형성된다. 에너지 흡수 층(16)은 에너지 빔에 의해 조사된 에너지가 이후에 설명되는 것처럼 잘 흡수되도록 에너지 빔의 에너지와 같거나 더 작은 대역 갭을 갖는 재료로 형성된다. 재료의 구체적인 예들은 탄소(C), 실리콘(Si), 게르마늄(Ge), 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 알루미늄 질화물(AlN), 실리콘 게르마늄(SiGe), 및 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 및 크롬(Cr)과 같은 변환 금속(transition metal)이다. 하나 또는 다수의 이들 금속은 사용될 수 있다. 에너지 흡수 층(16)이 에너지 빔을 조사한 후에 제거되는 경우에, 게이트 전극(15)에 대한 에칭 선택성을 갖는 금속들은 에너지 흡수 층(16)으로서 사용된다. 예컨대, 게이트 전극(15)이 알루미늄(Al)으로 이루어진다면, 에너지 흡수 층(16)의 금속으로서 비정질 실리콘을 사용하는 것은 양호하다. 에너지 흡수 층(16)의 두께는, 예컨대, 30 nm이다.
이어서, 에너지 흡수 층(16)은, 예컨대, 에너지 흡수 층(16) 측면으로부터 엑시머 레이저에 의해 자외선 펄스 레이저 빔을 조사하여 가열된다. 이 때, 비정질실리콘 층(12)을 조사하는데 사용된 동일한 펄스 레이저 빔은 사용될 수 있다 조사된 펄스 레이저 빔은 에너지 흡수 층(12) 내에 거의 완전히 흡수되며, 열처리는 에너지 흡수 층(16)으로부터 방출된 열에 의해 간접적으로 수행된다. 에너지 흡수 층(16) 내에 한번 흡수된 에너지는 에너지 흡수 층(16)의 전체 표면으로부터 균일하게 방출되며, 이어서, 게이트 전극(15), 절연 층(14) 및 다결정 실리콘 층(13)으로 전달된다. 게이트 전극(15)은 양호한 열 도전성을 가지며, 그에 의해 인접 영역, 특히 게이트 전극(15) 아래에 직접 놓인 절연 층(14)을 가열한다. 상술된 바와 같이, 절연 층(14) 및 그 아래의 층들은 균일하고 느리게 가열되며, 기판(10)은 거의 가열되지 않는다.
열 처리에 의해, 다결정 실리콘 층(13) 내의 불순물은 활성화된다. 동시에, 게이트 전극(15)은 가열되며, 그에 의해 절연 층(14) 및 절연 층(14)과 다결정 실리콘 층(13) 간의 인터페이스가 가열된다. 결과적으로, 절연 층(14) 내부 및 절연 층(14)과 다결정 실리콘 층(13) 간의 인터페이스 내의 결함들은 제거된다. 다결정 실리콘 층(13) 내의 불순물이 20 % 또는 그 이상 활성화되는 것은 바람직하다. 레이저 빔이 종래 기술로서 절연 층(14)으로 직접 조사되는 경우에, 기판(10)의 온도의 증가를 억제하기 위해 조사의 량을 줄이는 것이 필요하다. 그러므로, 절연 층(14) 및 그 아래의 층들은 충분히 가열될 수 없으며, 그 온도는 빔 에너지가 국부적으로 방출되기 때문에 층 방향으로 분산된다. 이러한 경우에, 또한, 예컨대, 다결정 실리콘 층(13) 및 절연 층(14)의 부분들은 충분히 가열될 수 없다.
다음에, 도 1에 도시된 바와 같이, 에너지 흡수 층(16)은 제거된다. 이어서,소스 전극(17) 및 드레인 전극(18)은 소스 영역(13b) 및 드레인 영역(13c) 상에 각각 형성된다. 예컨대, 알루미늄으로 이루어진 소스 전극(17) 및 드레인 전극(18)은, 막이 스퍼터링 또는 물리적 기상 증착에 의해 형성되고, 이어서 리소그래피 및 에칭에 의해 패터닝되는 것과 같은 널리 공지된 방법들에 의해 형성될 수 있다. 또한, 보호 막은 예컨대, SiO2와 같은 산화물, SiNx, 등등에 의해 설명된 바와 같이 형성된 TFT의 표면을 덮음으로써 형성될 수 있다.
상술된 바와 같이, 본 실시예에 따라서, 펄스 레이저 빔은 기판(10) 상에 에너지 흡수 층(16)을 제공한 후에 조사된다. 그러므로, 즉시 그리고 국부적으로 조사되는 레이저 빔의 에너지처럼, 에너지 흡수 층(16) 내에 한 번 흡수되고, 이어서 에너지 흡수 층(16)의 전체 표면으로부터 간접적으로 방출된다. 결과적으로, 기판(10)은, 게이트 전극(15), 절연 층(14) 및 에너지 흡수 층(16) 아래에 놓인 다결정 실리콘 층(13)이 균일하고 느리게 가열되는 반면, 거의 가열되지 않는다. 그러므로, 레이저 빔의 직접 조사에 의해 야기된 기판(10) 상의 손상들은 예방될 수 있다. 동시에, 다결정 실리콘 층(13) 내의 불순물은 활성화되며, 절연 층(14)의 내부 및 인접 영역의 결함들은 충분히 제거될 수 있다.
또한, 본 실시예에 따라서, 불순물은 마스크로서 게이트 전극(15)을 사용하여 다결정 실리콘 층(13)에 이온 주입된다. 그러므로, 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)은 분리하여 마스크를 형성하지 않고 자기 정렬된 방식으로 한 단계에서 형성될 수 있다.
[제 2 실시예]
도 6은 본 발명의 제 2 실시예에 따른 톱 게이트(top-gate) TFT의 단면구조를 도시하고 있다. TFT는 게이트 전극(15a)이 절연 층(14a 및 14b) 사이에 형성된 것을 제외하고는 제 1 실시예와 동일한 구조를 갖는다. 절연 층(14a 및 14b), 및 게이트 전극(15a 및 15b)은 제 1 실시예의 절연 층(14) 및 전극 게이트(15)와 대응한다. 그러므로, 제 1 실시예와 동일한 구조적인 구성 요소는 동일한 참조 번호로서 나타내어지고, 설명은 생략될 것이다.
TFT를 제조하는 방법은 도 6 내지 도 9를 참고로 아래에 설명될 것이다.
먼저, 제 1 실시예와 동일한 방법으로, 버퍼 층(11) 및 비정질 실리콘 층은 기판(10)의 내열 온도 이하에서 이 순서로 형성되고, 비정질 실리콘 층(12)은 펄스 레이저 빔에 의해 가열될 것이다. 그러므로, 비정질 실리콘 층(12)은 결정화되고, 다결정 실리콘 층(13)이 된다. 펄스 레이저 빔으로서, 엑시머 레이저와 같은 제 1 실시예와 동일한 레이저 빔이 이용될 수 있다. 조사된 펄스 레이저 빔은 거의 완벽하게 비정질 실리콘 층(12)에 흡수되고, 기판(10)은 거의 가열되지 않는다.
그후, 도 7에 도시된 바와 같이. 절연 층(14a)은 기판(10)의 내열 온도 이하에서 다결정 실리콘 층(13) 상에 형성되고, 게이트 전극(15a)은 그 위에 형성된다. 이어서, 선택적인 에칭이 CF4및 H2의 혼합된 가스 내에서 마스크로서 게이트 전극(15a)을 이용하여 ECR-RIE(Electron Cyclotron Resonance Reactive Ion Etching)에 의해 수행된다. 그러므로, 소스 영역(13b) 및 드레인 영역(13c)이 될 수 있는 다결정 실리콘 층(13) 상의 절연 층(14a)은 자기 정렬된 방식(self-aligned manner)으로 제거된다.
이어서, 불순물은 마스크로서 게이트 전극(15a)을 이용하는 플라스마 도핑에 의해 다결정 실리콘 층(13)으로 도핑된다. 플라스마 도핑은 다결정 실리콘 층(13)의 표면 위로 인(phosphorous)이 흡수되도록 PH3및 He의 혼합 가스의 글로 방전 플라스마(glow-discharge plasma)로, 예컨대, 110 ℃의 온도로 기판(10)을 노출함으로써 수행된다. 불순물로서, 예컨대, 붕소(B)와 같은 p형 불순물은 인과 같은 n형 불순물을 베이스로 이용한다. 이러한 경우, 기판(10)은 바론(B)을 흡수하도록 B2H6플라스마로 노출된다. 흡수된 불순물은 다결정 실리콘 층(13)의 표면에 인접한 영역에만 확산되고, 다음에 설명된 레이저의 조사에 의해 충분히 확산된다. 그러므로, 불순물은 다결정 실리콘 층(13)의 내부에 도핑된다.
다음으로, 도 8에 도시된 바와 같이, 절연 층(14b) 및 에너지 흡수 층(16)은 다결정 실리콘 층(13) 및 게이트 전극(15) 상에 이러한 순서로, 기판(10)의 내열 온도 이하에서 형성된다.
다음에, 도 9에 도시된 바와 같이, 에너지 흡수 층(16)은 에너지 흡수 층(16)의 측면으로부터 예컨대, 엑시머 레이저에 의해 자외선 펄스 레이저빔을 조사하여 가열된다. 레이저 빔은 에너지 흡수 층(16) 내에 거의 완전히 흡수되며, 이어서 가열은 방출된다. 가열에 의해, 다결정 실리콘 층(13) 내의 불순물(여기서는, 인)은 확산되며 활성화된다. 동시에, 절연 층들(14a 및 14b), 및 절연 층들(14a 및 14b)과 다결정 실리콘 층(13) 간의 인터페이스들은 가열된 게이트 전극(15a)을 사이에 두고 가열된다. 상술된 바와 같이, 열 처리는 기판(10)이 거의 가열되지 않도록 에너지 흡수 층(16)을 사이에 두고 간접적으로 수행된다. 다결정 실리콘 층(13) 내의 불순물이 20 % 이상 활성화되는 것은 바람직하다. 그에 의해, 불순물 도핑된 영역으로서 소스 영역(13b) 및 드레인 영역(13c), 및 도핑되지 않은 영역으로서 그 사이의 채널 영역(13a)은 게이트 전극(15a)에 대해 자기 정렬된 방식으로 형성된다. 동시에, 절연 층들(14a 및 14b) 및 절연 층들(14a, 14b)과 다결정 실리콘(13) 간의 인터페이스들 내의 결함들은 제거된다.
다음에, 도 6에 도시된 바와 같이, 에너지 흡수 층(16)은 제거된다. 이어서, 게이트 전극(15b), 소스 전극(17) 및 드레인 전극(18)은 채널 영역(13a)(정확하게, 게이트 전극(15a)), 소스 영역(13b) 및 드레인 영역(13c) 상에 각각 형성된다.
상술된 바와 같이, 본 실시예에서, 펄스 레이저 빔은 또한 기판(10) 상에 에너지 흡수 층(16)을 제공한 후에 방출된다. 그러므로, 제 1 실시예로서, 국부적으로 방출된 레이저 빔의 에너지는 에너지 흡수 층(16) 내에 한번 흡수되며, 이어서, 에너지 흡수 층(16)의 전체 표면으로부터 간접적으로 방출된다. 결과적으로, 에너지 흡수 층(16) 아래에 놓인 층들이 균일하고 느리게 가열되는 반면, 기판(10)은 거의 가열되지 않는다. 그러므로, 레이저 빔의 직접 조사에 의해 야기된 기판(10) 상의 손상들은 예방될 수 있다. 동시에, 다결정 실리콘 층(13) 내의 불순물은 활성화되며, 절연 층(14)의 내부 및 인접 영역 내의 결함들은 충분히 제거될 수 있다.
또한, 본 실시예에서, 불순물은 제 1 실시예와 같이 마스크로서 게이트 전극(15)을 사용하여 다결정 실리콘 층(13)에 플라즈마 도핑된다. 그러므로, 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)은 분리하여 마스크를 형성하지 않고 자기 정렬된 방식으로 한 단계에서 형성될 수 있다.
본 발명은 실시예들에 의해 설명되었다. 그러나 ,본 발명은 상술된 실시예들에 제한되지 않으며, 다양한 종류의 변경이 가능하다. 예컨대, 상술된 실시예들에서, 반도체 장치의 제조 방법은 특히 TFT를 언급하여 설명된다. 그러나, 본 발명은 다음의 방법에 의해 제조될 수 있는 다른 구조들을 갖는 반도체 장치에 폭넓게 제공될 수 있다: 금속 층은 기판 상에 절연 층을 사이에 두고 형성되는 반도체 층 상에 형성된다; 불순물은 마스크로서 금속 층을 사용하여 반도체 층 내로 도핑된다; 에너지 흡수 층은 층 구조의 전체 표면 상에 형성된다; 이어서, 상부로부터 에너지 빔을 조사함으로써 불순물을 활성화한다.
상술된 바와 같이, 본 발명의 반도체 장치를 제조하는 방법에서, 에너지 흡수 층은 반도체 층 상에 제공된 금속 층 및 절연 층을 덮도록 형성되며, 에너지 빔은 에너지 흡수 층 측면으로부터 조사된다. 그러므로, 금속 층, 절연 층 및 에너지 흡수 층 아래에 놓인 반도체 층은 에너지 흡수 층을 사이에 두고 조사된 에너지에 의해 가열되지만, 기판은 거의 가열되지 않는다. 결과적으로, 레이저 빔의 직접 조사에 의해 야기된 기판 상의 손상들은 예방될 수 있다. 또한, 상기 방법으로, 절연 층 및 반도체 층은 충분히 가열된다. 그러므로, 절연 층 내부의 불순물은 활성화되며, 절연 층 및 인접 영역 내의 결함들은 동시에 효율적으로 제거된다. 그에 의해, 양호한 특성을 갖는 반도체 장치는 얻어질 수 있다. 따라서, 예컨대, 유기 기판으로 이루어진 저내열성 기판은 경량, 내충격성, 및 양호한 특성을 갖는 반도체 장치가 제조될 수 있도록 기판으로서 사용될 수 있다.
본 발명의 다양한 변경 및 변형은 상기 설명으로 명백히 가능하다. 그러므로, 본 발명의 첨부된 특허 청구 범위 내에서 특정하여 설명된 것과 다른 발명이 실행될 수 있음은 이해될 것이다.
본 발명은 저내열성 기판 상에 양호한 특성들을 갖는 반도체 장치를 제조할 수 있는 반도체 장치 제조 방법을 제공한다.
Claims (10)
- 반도체 장치를 제조하는 방법에 있어서,기판 상에 반도체 층을 형성하는 단계와;상기 반도체 층 상에 절연 층을 사이에 두고 금속 층을 선택적으로 형성하는 단계와;상기 금속 층을 마스크로서 사용하여 상기 반도체 층 내로 불순물을 선택적으로 도핑하는 단계와;상기 절연 층 및 금속 층을 덮도록 에너지 흡수 층을 형성하는 단계와;상기 에너지 흡수 층의 측면으로부터 에너지 빔을 조사함으로써 상기 반도체 층 내로 도핑된 불순물을 활성화하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,250℃ 이하의 연화점(softening point)을 갖는 상기 기판이 사용되는, 반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 기판은 유기 고분자 재료(organic polymeric material)로 형성되는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 에너지 흡수 층은 상기 에너지 빔의 에너지 이하의 대역 갭을 갖는 재료로 형성되는, 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 에너지 흡수 층은 탄소(C), 실리콘(Si), 게르마늄(Ge), 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 실리콘 질화물(SiN) 및, 알루미늄 질화물(AlN)로부터 선택된 하나 이상의 종류의 재료들로 형성되는, 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 에너지 흡수 층은 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 및 크롬(Cr)으로부터 선택된 하나 이상의 종류의 재료들로 형성되는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 반도체 층은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 및 실리콘 탄화물(SiC)로부터 선택된 하나 이상의 종류의 반도체들로 형성되는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 반도체 층의 불순물 영역 내 불순물의 활성화 비율은 20% 이상인, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 에너지 빔은 펄스 레이저 빔(pulsed laser beam)인, 반도체 장치 제조 방법.
- 제 9 항에 있어서,상기 펄스 레이저 빔의 펄스 폭은 100 ps 이상 300 ns이하의 범위 내에 있는, 반도체 장치 제조 방법.
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