JPS60245124A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS60245124A JPS60245124A JP10018084A JP10018084A JPS60245124A JP S60245124 A JPS60245124 A JP S60245124A JP 10018084 A JP10018084 A JP 10018084A JP 10018084 A JP10018084 A JP 10018084A JP S60245124 A JPS60245124 A JP S60245124A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、薄鉄トランジスタ（Ｔ Ｐ Ｔ）等の半導体
装置の製法に関する。
装置の製法に関する。
背景技術とその問題点
例えば透過型液晶ディスプレイにおいては、各絵素をオ
ン、オフするためのスイッチング素子として薄膜トラン
ジスタが用いらている。この場合、薄膜トランジスタは
、透明ガラス基板上に多数配列して形成される。第１図
は従来のガラス基板上に薄膜トランジスタを形成する製
法例である。これは先づ第１図Ａに不ずようにガラス基
板（１１上にアルミニウム又は酸化インジウム錫（以下
ＩＴＯと略す）等によるゲート電極（２）を形成して後
、５ｌＯＪｌｌ！Ｔ”ｌ、水素化アモルファスシリコン
（以下ａ−３ｉ；Ｈと略す） １１９１（４１及びオー
ミックコンタクト用のｎ形ａ−５ｉ： Ｈ（ｎ” −ａ
−５ｔ： Ｈ） １ｉｉ（５１を連続してプラズマＣＶ
Ｄ法で全１＃１１に堆積する。次でａ −Ｓｉ ： Ｈ
ＩＩＩ（４１及びｎ” −ａ −５ｉ： ＨＩＤ＋６１
をバターニングして薄験トランジスタを作るために必要
な部分を島領域化する。次に第１図Ｂに示すようにソー
ス及びドレイン部上にＡＩ／ＭｏＺ層験構造、モリブデ
ン、チタン又はニクロム等によるソース電極（６）及び
ドレイン電極（７）を形成する。次に第１図Ｃに示すよ
うにソース電極（６）及びドレイン電極（７）間に臨む
ｎ” −ａ−５ｉ； Ｈ１ｌｊ＋５１をプラズマエツチ
ング法等により除去し、ソース及びトレイン間のリーク
電流をなくす。然る後、第１図りにネオようにパッシベ
ーション用及び液晶配向用の５ｉ０２層（８）を全面に
形成し、さらにチャンネル部に対応する部分を覆うよう
に遮光層（９）を形成して薄膜トランジスタを形成する
。
ン、オフするためのスイッチング素子として薄膜トラン
ジスタが用いらている。この場合、薄膜トランジスタは
、透明ガラス基板上に多数配列して形成される。第１図
は従来のガラス基板上に薄膜トランジスタを形成する製
法例である。これは先づ第１図Ａに不ずようにガラス基
板（１１上にアルミニウム又は酸化インジウム錫（以下
ＩＴＯと略す）等によるゲート電極（２）を形成して後
、５ｌＯＪｌｌ！Ｔ”ｌ、水素化アモルファスシリコン
（以下ａ−３ｉ；Ｈと略す） １１９１（４１及びオー
ミックコンタクト用のｎ形ａ−５ｉ： Ｈ（ｎ” −ａ
−５ｔ： Ｈ） １ｉｉ（５１を連続してプラズマＣＶ
Ｄ法で全１＃１１に堆積する。次でａ −Ｓｉ ： Ｈ
ＩＩＩ（４１及びｎ” −ａ −５ｉ： ＨＩＤ＋６１
をバターニングして薄験トランジスタを作るために必要
な部分を島領域化する。次に第１図Ｂに示すようにソー
ス及びドレイン部上にＡＩ／ＭｏＺ層験構造、モリブデ
ン、チタン又はニクロム等によるソース電極（６）及び
ドレイン電極（７）を形成する。次に第１図Ｃに示すよ
うにソース電極（６）及びドレイン電極（７）間に臨む
ｎ” −ａ−５ｉ； Ｈ１ｌｊ＋５１をプラズマエツチ
ング法等により除去し、ソース及びトレイン間のリーク
電流をなくす。然る後、第１図りにネオようにパッシベ
ーション用及び液晶配向用の５ｉ０２層（８）を全面に
形成し、さらにチャンネル部に対応する部分を覆うよう
に遮光層（９）を形成して薄膜トランジスタを形成する
。
この製法では、フォトリソグラフィーに使用するマスク
として、ゲート電極（２）のパターン形成用、ａ−３ｉ
＋Ｈ膜（４）の島領域形成用、ソース及びドレイン電極
（６）及び（７）のパターン形成用、更に遮光１舗（９
）のパターン形成用の４枚のマスクが最低必要となる。
として、ゲート電極（２）のパターン形成用、ａ−３ｉ
＋Ｈ膜（４）の島領域形成用、ソース及びドレイン電極
（６）及び（７）のパターン形成用、更に遮光１舗（９
）のパターン形成用の４枚のマスクが最低必要となる。
又、ａ −Ｓｉ’： Ｈ（４１の欣ＩＹは約０，５μｍ
程度ないとｎ＋−ａ −３ｔ： Ｈ欣ｆ５１をエツチン
グ除去する場合に充分な厚みを残ゼないこと、ｎ ”−
ａ −８ｉ：Ｈ膜（５）のエツチング除去でのむらやａ
−５ｉ：ＨＨ＊ ｔａの堆積のむらが加わり広い面積
に且っＣ一様な特性の多数の薄膜トランジスタが得にく
い等の欠点があった。ａ −Ｓｉ ； Ｈ１ｌｊＸｊ（
４１が厚いとソース。
程度ないとｎ＋−ａ −３ｔ： Ｈ欣ｆ５１をエツチン
グ除去する場合に充分な厚みを残ゼないこと、ｎ ”−
ａ −８ｉ：Ｈ膜（５）のエツチング除去でのむらやａ
−５ｉ：ＨＨ＊ ｔａの堆積のむらが加わり広い面積
に且っＣ一様な特性の多数の薄膜トランジスタが得にく
い等の欠点があった。ａ −Ｓｉ ； Ｈ１ｌｊＸｊ（
４１が厚いとソース。
トルイン電極（６）、（７）の厚みが１μｍ程度ないと
段切れが生じ易い。
段切れが生じ易い。
そしてこの様な厚いａ −Ｓｔ ； Ｈ映ｆ４１ではａ
−３ｉ二ＦＩの光伝導度が大きいために、光を遮蔽す
るための遮光ｒ＝ （９１が必要となり製造工程を−１
−複雑にしζいる。ａ−８ｒ：Ｈ膜（４ンは水素化され
ζいるため、膜内に欠陥が少く、通電オン／オフ比１０
′−が得られ、闇値電圧Ｖ Ｌｈ＝ ５ Ｖ程度のもの
が得られる。しかし非晶１１゛であるために有効移動度
は０．１〜Ｑ、 ５ ｃ＋Ｎ ／ Ｖ・Ｓと小さく、早
いスイソナング特性が得られない。
−３ｉ二ＦＩの光伝導度が大きいために、光を遮蔽す
るための遮光ｒ＝ （９１が必要となり製造工程を−１
−複雑にしζいる。ａ−８ｒ：Ｈ膜（４ンは水素化され
ζいるため、膜内に欠陥が少く、通電オン／オフ比１０
′−が得られ、闇値電圧Ｖ Ｌｈ＝ ５ Ｖ程度のもの
が得られる。しかし非晶１１゛であるために有効移動度
は０．１〜Ｑ、 ５ ｃ＋Ｎ ／ Ｖ・Ｓと小さく、早
いスイソナング特性が得られない。
発明の目的
本発明は、上述の点に鑑み、製造を容易にし、且つ性能
の向上が図れる薄膜トランジスタ等の半導体装置の製法
を提供するものである。
の向上が図れる薄膜トランジスタ等の半導体装置の製法
を提供するものである。
発明の概要
本発明は、短波長パルスレーザ光を照射して非晶質又は
多結晶の半導体薄膜を熱処理する工程を有した半導体装
置の製法である。
多結晶の半導体薄膜を熱処理する工程を有した半導体装
置の製法である。
この発明の製法では、基体全体を高温にすることなく低
温（室温）に゛ζ半導体薄躾の結晶化、不純物の活性化
等が行え性能の向上が図れる。また製造が容易となる。
温（室温）に゛ζ半導体薄躾の結晶化、不純物の活性化
等が行え性能の向上が図れる。また製造が容易となる。
実施例
本発明では、結晶化しようとする半導体薄膜に短波長パ
ルスレーザを照射したとき、そのレーザ光が半導体薄膜
の極表面のみで吸収され、その後熱伝導によって薄膜の
内部が溶けて再結晶化し、或はアニールされて結晶粒が
大きくなることを利用して例えば薄膜トランジスタ等の
半導体装置を製造するものである。
ルスレーザを照射したとき、そのレーザ光が半導体薄膜
の極表面のみで吸収され、その後熱伝導によって薄膜の
内部が溶けて再結晶化し、或はアニールされて結晶粒が
大きくなることを利用して例えば薄膜トランジスタ等の
半導体装置を製造するものである。
例えは半導体薄膜としてａ−３ｉ：Ｈ映を用いごれに波
１＝ ３０８ｎｍのＸｅＣｌエキシマ−レーザ光を照射
した場合、この波長に対する吸収係数は１０″′ｃｍ−
’に達するので、極表面（１００人程度）で吸収され熱
に変換される。この熱は直らに熱伝導によっ′ζ薄膜内
部に伝わる。この様に膜の表面又は内部が瞬間的に西温
になるためにａ−３ｉ；Ｈ膜は水素を出さずに結晶化さ
れその特性は著しく変化する。
１＝ ３０８ｎｍのＸｅＣｌエキシマ−レーザ光を照射
した場合、この波長に対する吸収係数は１０″′ｃｍ−
’に達するので、極表面（１００人程度）で吸収され熱
に変換される。この熱は直らに熱伝導によっ′ζ薄膜内
部に伝わる。この様に膜の表面又は内部が瞬間的に西温
になるためにａ−３ｉ；Ｈ膜は水素を出さずに結晶化さ
れその特性は著しく変化する。
例えば股の移り」度が著しく増大し、また光伝導度が低
減する。またイオン注入された映はその不純物が活性化
される。
減する。またイオン注入された映はその不純物が活性化
される。
この様な短波長の商エネルギーパルスレーデ光を照射す
るときは、ａ−５ｉ：Ｈ膜中の水素は放出されず、結晶
化した後も結晶粒界のダングリングボンドをなくす働き
を行う。
るときは、ａ−５ｉ：Ｈ膜中の水素は放出されず、結晶
化した後も結晶粒界のダングリングボンドをなくす働き
を行う。
本発明が用いる短波長パルスレーザ光としては、そのレ
ーザ波長がｉｏｏ〜４００ｎｍ 、実用範囲は１５０〜
．’（５０ｎｍ 、パルス幅が１００ｎｓｅｃ以−トで
好ましくは１０〜５Ｑｎｓｅｃ就中２０ｎｓｅｃである
。またパルスのピーク強度は１０６Ｗ／ａｎｔ以上〜１
０″Ｗ／ｃｄ以１・とじ、フルーエンス（１回のパルス
のエネルギー）はＩＪ／−以下、好ましくは５０ｍ Ｊ
／ ｃａ以上〜５（１０ｍ 、Ｊ ／ ｃｔＡ Ｄ
’−Ｆ、ヨリ好マシクは２００〜５００ ｍ Ｊ ／
ｃＪとする。このような短波長パルスレーザ光を用いれ
ば局部的な加熱かり能となる。
ーザ波長がｉｏｏ〜４００ｎｍ 、実用範囲は１５０〜
．’（５０ｎｍ 、パルス幅が１００ｎｓｅｃ以−トで
好ましくは１０〜５Ｑｎｓｅｃ就中２０ｎｓｅｃである
。またパルスのピーク強度は１０６Ｗ／ａｎｔ以上〜１
０″Ｗ／ｃｄ以１・とじ、フルーエンス（１回のパルス
のエネルギー）はＩＪ／−以下、好ましくは５０ｍ Ｊ
／ ｃａ以上〜５（１０ｍ 、Ｊ ／ ｃｔＡ Ｄ
’−Ｆ、ヨリ好マシクは２００〜５００ ｍ Ｊ ／
ｃＪとする。このような短波長パルスレーザ光を用いれ
ば局部的な加熱かり能となる。
次に、回向を参照して本発明の詳細な説明する。なｈ、
各側は第１図と同様の薄膜トランジスタの製造に適用し
た場合である。
各側は第１図と同様の薄膜トランジスタの製造に適用し
た場合である。
第２図は本発明の一実施例である。本例においては先づ
第２図Ａに示すようにガラス基板（１１上にアルミニウ
ム又はＩＴＯ等にょるゲーＩ−電極（２）を形成して後
、Ｓｔ口２ Ｍ＊ ｔａ＋、ａ−３ｔ：Ｈ膜（４）及び
ｎ＋−ａ−５３：Ｈ膜１５１を順次プラズマＣＶＤ法で
全面に堆積する。次でａｓｉ：Ｉ（膜（４）及びｎ”
−ａ −５ｉ ｉ Ｈ１ｉ（５１をバターニングして薄
膜１−ランジスタを作る部分を島領域化する。
第２図Ａに示すようにガラス基板（１１上にアルミニウ
ム又はＩＴＯ等にょるゲーＩ−電極（２）を形成して後
、Ｓｔ口２ Ｍ＊ ｔａ＋、ａ−３ｔ：Ｈ膜（４）及び
ｎ＋−ａ−５３：Ｈ膜１５１を順次プラズマＣＶＤ法で
全面に堆積する。次でａｓｉ：Ｉ（膜（４）及びｎ”
−ａ −５ｉ ｉ Ｈ１ｉ（５１をバターニングして薄
膜１−ランジスタを作る部分を島領域化する。
次に、第２図Ｂにボずように、例えばモリブデン、チタ
ン又はニクロム等によるソース電極（６）及びドレイン
電極（７）を形成し、両電極（６）及びく７）をマスク
にチャンネル部に対応する部分上のｎ” −ａ−５ｉ；
Ｈ映（５）をプラスマエソナング法等によっ′（選択除
去する（第２図Ｃ）。ここまでの工程は第１図Ａ−Ｃの
Ｔ稈と同じである。
ン又はニクロム等によるソース電極（６）及びドレイン
電極（７）を形成し、両電極（６）及びく７）をマスク
にチャンネル部に対応する部分上のｎ” −ａ−５ｉ；
Ｈ映（５）をプラスマエソナング法等によっ′（選択除
去する（第２図Ｃ）。ここまでの工程は第１図Ａ−Ｃの
Ｔ稈と同じである。
次に、第２図りにボずように、全面に５ｉ０２膜（８）
を被着形成した後、表面側から短波長パルスレーザ光即
ちｔＪＶ（紫外線）パルスレーザ光θ０）を照射しＣａ
−Ｓｉ ： Ｈ欣ｆ４１のチャンネル部（４Ｃ）を多
結晶化又は単結晶化し、目的のＩ膜トランジスタを得る
。
を被着形成した後、表面側から短波長パルスレーザ光即
ちｔＪＶ（紫外線）パルスレーザ光θ０）を照射しＣａ
−Ｓｉ ： Ｈ欣ｆ４１のチャンネル部（４Ｃ）を多
結晶化又は単結晶化し、目的のＩ膜トランジスタを得る
。
この製法ではチャンネル部（４Ｃ）のａ−５ｔ；Ｉ（膜
を水素を出さずに結晶化できることにより、薄膜トラン
ジスタの移動度を大きくすることができる。又、ａ−３
ｔ ： ＨＩＩ！の結晶化により光伝導度がなくなり、
光が当ってもリーク電流が生じない。
を水素を出さずに結晶化できることにより、薄膜トラン
ジスタの移動度を大きくすることができる。又、ａ−３
ｔ ： ＨＩＩ！の結晶化により光伝導度がなくなり、
光が当ってもリーク電流が生じない。
従っ“ζ従来のチャンネル部上を覆う遮光）ｉｌ １９
１及びその為のマスク工程が省略できる。ＬＪ Ｖパル
スレーザ光（１０１は５１０２膜（８）を透過し、電極
Ｔ６１ ｔｅｌで反射するため温度は一トらず、電極＋
６１ ｆｉ＋を損うことなくチャンネル部を処理できる
。因みにアルゴンレーザ、ＹＡＧレーザのように長波長
レーザではａ−５ｉ：Ｈ膜全体の温度が上がり、Ｓ ＋
０２映（８）、電極（６１、（７１等が損傷を受ける。
１及びその為のマスク工程が省略できる。ＬＪ Ｖパル
スレーザ光（１０１は５１０２膜（８）を透過し、電極
Ｔ６１ ｔｅｌで反射するため温度は一トらず、電極＋
６１ ｆｉ＋を損うことなくチャンネル部を処理できる
。因みにアルゴンレーザ、ＹＡＧレーザのように長波長
レーザではａ−５ｉ：Ｈ膜全体の温度が上がり、Ｓ ＋
０２映（８）、電極（６１、（７１等が損傷を受ける。
このように電極＋６１ ＋７１をマスクにして（所謂セ
ルフアライメントにより）レーザ照射を行い局部的な結
晶化を行うことにより、ａ −５ｊ ： Ｈ１ｌｌｔｊ
ｆ４１の堆積、電極＋６） （７１の形成の後でも非常
に高い温度にすることなく室温にての結晶化が可能であ
る。依って薄膜トランジスタの構造及び製造工程を簡単
化できる。
ルフアライメントにより）レーザ照射を行い局部的な結
晶化を行うことにより、ａ −５ｊ ： Ｈ１ｌｌｔｊ
ｆ４１の堆積、電極＋６） （７１の形成の後でも非常
に高い温度にすることなく室温にての結晶化が可能であ
る。依って薄膜トランジスタの構造及び製造工程を簡単
化できる。
第３図はプレーナー型の薄膜トランジスタ製法に適用し
た他の実施例である。
た他の実施例である。
これは、第３図へに示すようにガラス基板（ｌ）十にａ
−５ｉ＋Ｈ膜（４）及び５ｉ０２膜（３）を順次被着形
成し、パターンニングして島領域化する。次でチャンネ
ル部（４Ｃ）に対応するＳｔ口２膜（３）上に例えばチ
タン、モリブデン又はニクロム等よりなるゲート電極（
２）を形成し、このゲート電極（２）をマスクにしてａ
−３ｉ＋Ｈ股（４）のソース部（４Ｓ）及びドレイン部
（４Ｄ）にリン又はボロン等の所要の不純物をイオン注
入する。
−５ｉ＋Ｈ膜（４）及び５ｉ０２膜（３）を順次被着形
成し、パターンニングして島領域化する。次でチャンネ
ル部（４Ｃ）に対応するＳｔ口２膜（３）上に例えばチ
タン、モリブデン又はニクロム等よりなるゲート電極（
２）を形成し、このゲート電極（２）をマスクにしてａ
−３ｉ＋Ｈ股（４）のソース部（４Ｓ）及びドレイン部
（４Ｄ）にリン又はボロン等の所要の不純物をイオン注
入する。
次に、第３図Ｂに不ずようにソース及びドレイン部（４
Ｓ）及び（４Ｄ）に一部接続する如く例えはモリブデン
、チタン、ニクロム又はＩＴＯ等によるソース電極（６
１及びドレイン電極（７）を被着形成し、さらに５ｉＯ
Ｊｌｔ！＋８）を被着形成する。その後、ガラス基板＋
１１側よりＵＶパルスレーザ光００１を照射する。
Ｓ）及び（４Ｄ）に一部接続する如く例えはモリブデン
、チタン、ニクロム又はＩＴＯ等によるソース電極（６
１及びドレイン電極（７）を被着形成し、さらに５ｉＯ
Ｊｌｔ！＋８）を被着形成する。その後、ガラス基板＋
１１側よりＵＶパルスレーザ光００１を照射する。
これによってソース及びトレイン部（４Ｓ）及び（４Ｄ
）は活性化し、チャンネル部（４Ｃ）は結晶化する。
）は活性化し、チャンネル部（４Ｃ）は結晶化する。
この場合、ガラス基板＋１１に石英ガラス、パイレック
スガラスを用いれば例えば波長３０８ｎｍのレーザ光は
透過するのでａ −５３； Ｈ１ｍ＋４１とガラス基板
＋１１の界面で光は熱に変わり、ａ−３ｌ；Ｈ膜（４）
は熱処理される。斯くして目的の薄膜トランジスタを得
る。
スガラスを用いれば例えば波長３０８ｎｍのレーザ光は
透過するのでａ −５３； Ｈ１ｍ＋４１とガラス基板
＋１１の界面で光は熱に変わり、ａ−３ｌ；Ｈ膜（４）
は熱処理される。斯くして目的の薄膜トランジスタを得
る。
この実施例ではソース、ドレイン部（４Ｓ）。
（４Ｄ）のａ−５ｔ：Ｈ賎も水素を出さずに結晶化され
るのでオーミックコンタクトを完全にし、かつ不純物の
活性化も充分行なわれ、チャンネル部との界面特性を向
上させることができる。又、ａ−Ｓｔ ： Ｈ［！Ｉ！
（４１を充分薄くでき、例えは腺；リ １００人〜１０
００人の範囲が可能であるため、ａ−５ｉ：Ｈ膜の結晶
化に加えて鉄属が薄いことにより、更に光伝導度をなく
すことができリーク電流の発生をなくすことができる。
るのでオーミックコンタクトを完全にし、かつ不純物の
活性化も充分行なわれ、チャンネル部との界面特性を向
上させることができる。又、ａ−Ｓｔ ： Ｈ［！Ｉ！
（４１を充分薄くでき、例えは腺；リ １００人〜１０
００人の範囲が可能であるため、ａ−５ｉ：Ｈ膜の結晶
化に加えて鉄属が薄いことにより、更に光伝導度をなく
すことができリーク電流の発生をなくすことができる。
更にａ −Ｓｔ ： Ｈｌｌ＊（４１が薄くできるので
、ソース、ドレイン電流の段切れが生じない。
、ソース、ドレイン電流の段切れが生じない。
第４図はスタガード型の薄膜トランジスタの製法に適用
した他の実施例である。
した他の実施例である。
これは、第４図Ａに示すようにガラス基板（１１上に例
えばモリブデン、チタン、ニクロム又はＩＴＯによるソ
ース電極（６）及びドレイン電極（７）を形成して後、
ａ −Ｓｔ ： Ｈ１ｌＩｉ４１、Ｓｔ口２膜（３）を
形成する。さらに例えばアルミニウム又はＩＴＯによる
ゲート電極（２）を形成し、Ｍｌ域化した表面全体に５
ｔＯ２膜（８）を被着形成する。そしてソース及びドレ
イン部（４Ｓ）及び（４Ｄ）に対応するａ−３ｉ；Ｈ膜
にリン又はボロン等の所要の不純物をイオン注入する。
えばモリブデン、チタン、ニクロム又はＩＴＯによるソ
ース電極（６）及びドレイン電極（７）を形成して後、
ａ −Ｓｔ ： Ｈ１ｌＩｉ４１、Ｓｔ口２膜（３）を
形成する。さらに例えばアルミニウム又はＩＴＯによる
ゲート電極（２）を形成し、Ｍｌ域化した表面全体に５
ｔＯ２膜（８）を被着形成する。そしてソース及びドレ
イン部（４Ｓ）及び（４Ｄ）に対応するａ−３ｉ；Ｈ膜
にリン又はボロン等の所要の不純物をイオン注入する。
次に、第４図Ｂに示すように表面とガラス基板（１１例
の２方向からＵＶパルスレーザ光Ｑｌを照射し、０ チャンネル部（４Ｃ）を結晶化させ、またソース及びト
レイン部（４Ｓ）及び（４Ｄ）を結晶化と共に不純物の
活性化を行う。この場合、ソース及びトレイン部（４Ｓ
）及び（４Ｄ）とチャンネル部（４Ｃ）のレーザ光の照
射条件を変えて、それぞれの適性条件を選ぶ。
の２方向からＵＶパルスレーザ光Ｑｌを照射し、０ チャンネル部（４Ｃ）を結晶化させ、またソース及びト
レイン部（４Ｓ）及び（４Ｄ）を結晶化と共に不純物の
活性化を行う。この場合、ソース及びトレイン部（４Ｓ
）及び（４Ｄ）とチャンネル部（４Ｃ）のレーザ光の照
射条件を変えて、それぞれの適性条件を選ぶ。
この実施例ではチャンネル部（４Ｃ）とソース、ドレイ
ン部（４５） 、（４０）に対するレーザ光の照射条件
を夫々最適条件に選び得るのでより特性の向上が図れる
。又、ａ −Ｓｔ ： ＨＭ＊（４）の膜厚も充分薄く
できる。
ン部（４５） 、（４０）に対するレーザ光の照射条件
を夫々最適条件に選び得るのでより特性の向上が図れる
。又、ａ −Ｓｔ ： ＨＭ＊（４）の膜厚も充分薄く
できる。
第５図及び第６図はイオン注入工程を省略した史に他の
実施例である。第５図は逆スタガード型薄腺トランジス
タ、第６図はプレーナ型薄膜トランジスタに適用した場
合で、共に不純物１−プのないａ −Ｓｉ ： ＨＩＩ
（４１に対してオーミック特性のよい金属例えばニクロ
ムをソース電極（６）及びドレイン電極（７）に用い、
表裏２方向よりＵＶパルスレーザ光０［１１を照射して
チャンネル部分（４Ｃ）及びソース部（４Ｓ） 、１１
４７部（４Ｄ）の結晶化を行う。
実施例である。第５図は逆スタガード型薄腺トランジス
タ、第６図はプレーナ型薄膜トランジスタに適用した場
合で、共に不純物１−プのないａ −Ｓｉ ： ＨＩＩ
（４１に対してオーミック特性のよい金属例えばニクロ
ムをソース電極（６）及びドレイン電極（７）に用い、
表裏２方向よりＵＶパルスレーザ光０［１１を照射して
チャンネル部分（４Ｃ）及びソース部（４Ｓ） 、１１
４７部（４Ｄ）の結晶化を行う。
１
この場合、ＵＶパルスレーザ光００）ヲソース、ｌ’Ｌ
ｚイン部（４Ｓ） 、（４Ｄ）に照射するとき電極界面
が充分オーミックになるようにＵＶ照射条件（強さ、時
間）を選ぶ。また場合によっては、例えばｎ＋形に対し
′ζリン（Ｐ）、ヒ素（＾ｓ）、アンチモン（ｓｂ）等
の５（ｉｌｉ元素を、Ｐ＋形に対してアルミニウム（Ａ
Ｉ） 、ガリウム（Ｇａ）等の３価冗素を含むソース、
ドレイン電極＋６１，１７１を用いるのも良い。
ｚイン部（４Ｓ） 、（４Ｄ）に照射するとき電極界面
が充分オーミックになるようにＵＶ照射条件（強さ、時
間）を選ぶ。また場合によっては、例えばｎ＋形に対し
′ζリン（Ｐ）、ヒ素（＾ｓ）、アンチモン（ｓｂ）等
の５（ｉｌｉ元素を、Ｐ＋形に対してアルミニウム（Ａ
Ｉ） 、ガリウム（Ｇａ）等の３価冗素を含むソース、
ドレイン電極＋６１，１７１を用いるのも良い。
ソース、ドレイン電極（６１、ｆｉ＋としてはニクロム
の他ＩＴＯ、モリブデン又はチタン等を用いることがで
きる。この製法では特に不純物のイオン注入工程が省略
されるので、製造工程がより簡単化される。第５図の構
成は、第２図の実施例においてｎ” −ａ−５ｉ： Ｈ
膜（５１を省略したものであり、従って、第２図に比し
てａ −Ｓｉ ； Ｈ１％［４１を充分薄くでき、例え
ば２００人程度とすることができ、その分光伝導度が減
り特性がより向上する。
の他ＩＴＯ、モリブデン又はチタン等を用いることがで
きる。この製法では特に不純物のイオン注入工程が省略
されるので、製造工程がより簡単化される。第５図の構
成は、第２図の実施例においてｎ” −ａ−５ｉ： Ｈ
膜（５１を省略したものであり、従って、第２図に比し
てａ −Ｓｉ ； Ｈ１％［４１を充分薄くでき、例え
ば２００人程度とすることができ、その分光伝導度が減
り特性がより向上する。
尚、第２図〜第８図の実施例を液晶ディスプレイ等に応
用する場合には全体を５ｉＱ２等の配向用絶縁１−を被
着する必要がある。この層を３００℃程度２ のＡＩ温で作る場合はソース、ドレイン電極は＾Ｉを用
いることができないが、蒸着等の低温プロセスを川む）
ればブラスーンによるＳｉ口２、ａ−５ｉ：Ｈのｉｌｌ
ｌｌ外はずべ゛（低温（室温）プロセスで＾性能の薄膜
１−ランジスタアレイを作ることが可能ｅある。
用する場合には全体を５ｉＱ２等の配向用絶縁１−を被
着する必要がある。この層を３００℃程度２ のＡＩ温で作る場合はソース、ドレイン電極は＾Ｉを用
いることができないが、蒸着等の低温プロセスを川む）
ればブラスーンによるＳｉ口２、ａ−５ｉ：Ｈのｉｌｌ
ｌｌ外はずべ゛（低温（室温）プロセスで＾性能の薄膜
１−ランジスタアレイを作ることが可能ｅある。
１〕述の実施例によれば、基体全体を市温にすることな
く、所謂室温でチャンネル部のａ−５ｉ；）（膜を水素
を出さずに結晶化できることにより、薄膜ｌ・ランジス
タの移動度を大きくすることができ、早いスイッチング
特性が得られる。
く、所謂室温でチャンネル部のａ−５ｉ；）（膜を水素
を出さずに結晶化できることにより、薄膜ｌ・ランジス
タの移動度を大きくすることができ、早いスイッチング
特性が得られる。
又、ａ −ｓｔ ： ｏｌ挨を結晶化“４ることにより
、又充分薄くできるごとにより、光転導度を小さく光が
照射され°（もリーク電流が流れないようになる。
、又充分薄くできるごとにより、光転導度を小さく光が
照射され°（もリーク電流が流れないようになる。
このため遮光層が省略される。又、篩エネルギー、短時
間の短波長パルスレーデ光を用いるごとにより、室温で
ａ −５ｉ ： Ｈ峻の結晶化ができ、従って電極形成
、パッシベーション膜の形成後に結晶化工程を行うこと
が可能となる。従って、薄膜トランジスタの構成及び製
造工程が簡単になり、また生産の歩留りも向」−するも
のである。又、薄膜ト３ ランジスダｒレイの製造に通用した場合には、各トラン
ジスタ共に均一な特性が得られる。
間の短波長パルスレーデ光を用いるごとにより、室温で
ａ −５ｉ ： Ｈ峻の結晶化ができ、従って電極形成
、パッシベーション膜の形成後に結晶化工程を行うこと
が可能となる。従って、薄膜トランジスタの構成及び製
造工程が簡単になり、また生産の歩留りも向」−するも
のである。又、薄膜ト３ ランジスダｒレイの製造に通用した場合には、各トラン
ジスタ共に均一な特性が得られる。
尚、上側では薄膜トランジスタ（ＴＰＴ）の製造に通用
したが、その他の半導体薄膜を用いた半導体装置の製造
にも通用できる。
したが、その他の半導体薄膜を用いた半導体装置の製造
にも通用できる。
発明の効果
本発明によれば、短波長パルスレーザ光を用いることに
より、非晶質又は多結晶の半導体薄膜を局部的に結晶化
でき、又不純物の活性化もでき、例えば移動度の大きい
薄膜に変えることができる。
より、非晶質又は多結晶の半導体薄膜を局部的に結晶化
でき、又不純物の活性化もでき、例えば移動度の大きい
薄膜に変えることができる。
しかも、この結晶化、活性化は基体全体を＾温にするこ
となく、所謂室温で行えるので、電極形成、パッシベー
ション膜の形成後に結晶化、活性化工程を行うことがで
きる。従って、例えば薄膜トランジスタに通用した場合
、その性能を向上し、かつ製造を容易にするものである
。
となく、所謂室温で行えるので、電極形成、パッシベー
ション膜の形成後に結晶化、活性化工程を行うことがで
きる。従って、例えば薄膜トランジスタに通用した場合
、その性能を向上し、かつ製造を容易にするものである
。
第１図は従来の薄膜トランジスタの製法の一例を示す工
程図、第２図は本発明による薄膜トランジスタの製法の
一実施例を示す工程図、第３図乃４ 令弟６図は夫々本発明による薄映トランジスタの製法の
他の実施例をボず断面図である。 ＋１１ ハカラ、２． Ｍ根、＋２）ハケ−＋−ｍｍ、
＋３１ ハＳ １ｏ２Ｎ’ｉ’ 。 （４）はａ −ｓｔ ： Ｈ腺、（５）はｎ” −ａ−
５ｉ： ＨｌｌＬ ｆａｔはソース電極、（７）はドレ
イン電極、（１０１は短波長パルスサーチ光である。 ５ 第１図 第３図 ！ １１ 卜、０ 第４図
程図、第２図は本発明による薄膜トランジスタの製法の
一実施例を示す工程図、第３図乃４ 令弟６図は夫々本発明による薄映トランジスタの製法の
他の実施例をボず断面図である。 ＋１１ ハカラ、２． Ｍ根、＋２）ハケ−＋−ｍｍ、
＋３１ ハＳ １ｏ２Ｎ’ｉ’ 。 （４）はａ −ｓｔ ： Ｈ腺、（５）はｎ” −ａ−
５ｉ： ＨｌｌＬ ｆａｔはソース電極、（７）はドレ
イン電極、（１０１は短波長パルスサーチ光である。 ５ 第１図 第３図 ！ １１ 卜、０ 第４図
Claims (1)
- 短波長パルスレーザ光を照射して半導体薄鉄を熱処理す
ることを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100180A JPH07118443B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100180A JPH07118443B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製法 |
Related Child Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18191094A Division JP2500484B2 (ja) | 1994-07-11 | 1994-07-11 | 薄膜トランジスタの製法 |
| JP18191194A Division JP2531383B2 (ja) | 1994-07-11 | 1994-07-11 | 薄膜トランジスタの製法 |
| JP6181909A Division JP2546538B2 (ja) | 1994-07-11 | 1994-07-11 | 薄膜トランジスタの製法 |
| JP18191294A Division JPH0750257A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製法 |
| JP25126796A Division JP2725669B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245124A true JPS60245124A (ja) | 1985-12-04 |
| JPH07118443B2 JPH07118443B2 (ja) | 1995-12-18 |
Family
ID=14267110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100180A Expired - Lifetime JPH07118443B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118443B2 (ja) |
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| JPS6360519A (ja) * | 1986-08-30 | 1988-03-16 | Sony Corp | アニ−ル方法 |
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