WO2017138231A1 - 半導体装置 - Google Patents

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charge storage
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    • H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations

Definitions

  • the present disclosure relates to a semiconductor device including an insulated gate bipolar transistor having a charge storage region.
  • a trench gate type insulated gate bipolar transistor there is a semiconductor device provided with a charge accumulation region for the purpose of reducing an on-voltage.
  • IGBT insulated gate bipolar transistor
  • holes are supplied from the collector by turn-on, and the potential of the charge storage region varies.
  • the gate capacitance may be observed as a negative value due to the displacement current generated along with this potential fluctuation. Such a negative capacity becomes noise for the switching control of the IGBT and becomes a factor that makes the control of the IGBT unstable.
  • the semiconductor device described in Patent Document 1 the distance between the main gate to which the gate voltage is applied and the dummy gate having the same potential as the emitter potential, that is, the width of the charge accumulation region is 1.4 ⁇ m.
  • the semiconductor device is as follows. According to Patent Document 1, the smaller the width of the charge storage region, the smaller the potential fluctuation of the charge storage region, and the smaller the negative capacitance.
  • the width of the charge storage region required for the semiconductor device described in Patent Document 1 is 1.4 ⁇ m or less, and although it can be realized as a technical level, its accuracy is not sufficient. Further, if the impurity concentration of the charge storage region is increased to further reduce the on-voltage, a negative capacitance is generated even if the width is 1.4 ⁇ m or less.
  • An object of the present disclosure is to provide a semiconductor device capable of suppressing the generation of negative capacitance while maintaining a low on-voltage.
  • a semiconductor device includes a semiconductor substrate, a first region, a drift region, a charge accumulation region, a trench gate, and a second region.
  • the semiconductor substrate has a first main surface and a second main surface that is the back surface of the first main surface.
  • the first region has the first conductivity type and is formed on the surface layer of the first main surface.
  • the drift region has the second conductivity type, and is formed between the first region and the second main surface so as to be adjacent to the first region.
  • the charge accumulation region is a part of the drift region, has the second conductivity type, and has a higher impurity concentration than the drift region.
  • the trench gate extends from the first main surface in the depth direction of the semiconductor substrate and is formed to penetrate the first region and the charge storage region, and a gate electrode formed inside the trench via an insulating film; Have.
  • the second region has the second conductivity type, is surrounded by the first region, and is exposed to the first main surface while being in contact with the trench gate.
  • the trench gate has a main trench in which a gate voltage is applied to the gate electrode and a dummy trench in which a voltage different from the main trench is applied to the gate electrode.
  • the main trench and the dummy trench sandwich the charge storage region, and the contact area S1 between the dummy trench and the charge storage region is larger than the contact area S2 between the main trench and the charge storage region.
  • the semiconductor device it is possible to suppress the generation of negative capacitance while maintaining the impurity concentration of the charge storage region at a concentration for realizing a predetermined on-voltage.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the first embodiment.
  • FIG. 2 is a top view showing the shape of the trench gate.
  • FIG. 3A is a top view of the simulation model.
  • FIG. 3B is a cross-sectional view of the simulation model.
  • FIG. 4 is a diagram illustrating a result of the simulation.
  • FIG. 5 is a diagram showing the results of simulation.
  • FIG. 6 is a top view showing the shape of the trench gate according to the second embodiment.
  • FIG. 7 is a top view showing the shape of the trench gate according to the third embodiment.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the first embodiment.
  • FIG. 2 is a top view showing the shape of the trench gate.
  • FIG. 3A is a top view of the simulation model.
  • FIG. 3B is a cross-sectional view of the simulation model.
  • FIG. 4 is a diagram illustrating a result of
  • FIG. 8 is a cross-sectional view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 9 is a cross-sectional view illustrating a schematic configuration of the semiconductor device according to the fifth embodiment.
  • FIG. 10 is a top view showing the shape of a trench gate according to another embodiment.
  • FIG. 1 is a cross-sectional view taken along the line II shown in FIG.
  • This semiconductor device is, for example, a trench gate type insulated gate bipolar transistor (IGBT).
  • the semiconductor device 100 is formed on a semiconductor substrate 10 having a first main surface 10a and a second main surface 10b that is the back surface thereof.
  • a p-conductivity type collector region 11 is formed on the surface layer of the second main surface 10b.
  • An n conductivity type drift region 12 is formed adjacent to the collector region 11.
  • Adjacent to the drift region 12 an n conductivity type charge storage region 13 having an impurity concentration higher than that of the drift region 12 is formed.
  • a body region 14 is formed so as to be adjacent to the charge storage region 13 on the surface layer of the first main surface 10a. Note that the body region 14 in the present embodiment has a contact region 14a having an impurity concentration higher than that of the other regions of the body region 14 on the outermost surface exposed to the first main surface 10a.
  • the semiconductor device 100 includes a trench gate 15 formed to extend from the first main surface 10a in the depth direction.
  • the trench gate 15 is formed so as to penetrate the body region 14 and the charge storage region 13 and reach the drift region 12.
  • the trench gate 15 has a trench 16 extending from the first main surface 10a, an insulating film 17 formed on the inner wall of the trench 16, and a gate electrode 18 formed in the trench 16 via the insulating film 17.
  • An emitter region 19 is formed so as to be in contact with the trench gate 15 while being exposed on the first main surface 10a, which is a surface layer of the first main surface 10a.
  • the emitter region 19 is electrically connected to an emitter electrode (not shown) on the first main surface 10a side.
  • the collector region 11 is electrically connected to the collector electrode 20 on the second main surface 10b side.
  • the trench gate 15 in the present embodiment has a main trench 15a in which a gate voltage is supplied to a gate electrode 18 from a drive circuit (not shown), and a dummy trench 15b having the same potential as the emitter region 19.
  • the emitter region 19 is formed adjacent to at least the main trench 15a, and when a gate voltage is applied to the gate electrode 18 in the main trench 15a, a channel is formed in the body region 14, and a current is generated between the emitter electrode and the collector electrode 20. Flowing.
  • the main trench 15a in the semiconductor device 100 extends in one direction as shown in FIG. 2 when the first main surface 10a is viewed from the front.
  • the extending direction of the main trench 15a is the y direction
  • the direction orthogonal to the y direction is the x direction.
  • a plurality of main trenches 15a are formed at equal intervals in the x direction while extending linearly along the y direction.
  • the dummy trench 15b is formed between the adjacent main trenches 15a and extends in the y direction. More specifically, the dummy trench 15b has a so-called meander shape having a plurality of turns in the x direction and extending in the y direction.
  • including a directional component orthogonal to the extending direction means that the dummy trench 15b is formed to extend orthogonally or obliquely to the y direction, and the semiconductor device 100 according to the present embodiment. Then, the portion extending in the x direction in the meander shape corresponds to this. Note that the dummy trench 15b is formed line-symmetrically in the x direction regardless of which main trench 15a is selected as the axis of symmetry.
  • the emitter region 19 in the present embodiment is intermittently and periodically formed in the y direction while being in contact with the main trench 15a.
  • the emitter regions 19 in contact with the adjacent main trenches 15a in the x direction are formed so as to be shifted from each other by a half cycle in the y direction.
  • the dummy trench 15b forms a meander shape with the same period as the formation period of the emitter region 19 along the y direction. Since the dummy trench 15b in this embodiment has a meander shape, the surface area inside the semiconductor substrate 10 is larger than the linear main trench 15a.
  • the main trenches 15a and the dummy trenches 15b are alternately formed in the x direction, so that the contact area between the portion of the dummy trench 15b facing the main trench 15a and the charge storage region 13 is The contact area between the charge storage region 13 and the main trench 15a is larger.
  • the body region 14 and the emitter region 19 in the present embodiment correspond to a first region and a second region, respectively.
  • the p conductivity type and the n conductivity type correspond to the first conductivity type and the second conductivity type, respectively.
  • FIG. 2 is a top view, but hatching common to FIG. 1 is applied in order to easily determine the formation positions of the trench gate 15 and the emitter region 19.
  • the hatching is the same in FIGS. 5 and 6.
  • the inventor used a computer to perform a simulation on the relationship between the contact area between the charge storage region 13 and the dummy trench 15b and the amount of variation in the gate current Ig caused by the negative capacitance.
  • the model to be simulated is an IGBT in which a main trench 15a and a dummy trench 15b are formed concentrically with an origin O as the center, as shown in FIGS. 3A and 3B. In this model, the main trench 15a and the dummy trench 15b are formed adjacent to each other and face each other.
  • the main trench 15a is formed at a position of radius R, and the dummy trench 15b is formed at a position of radius R + ⁇ R. It is assumed that the charge accumulation region 13 is formed over the entire surface of the semiconductor substrate 10 in parallel with the first major surface 10a, and the impurity peak concentration (referred to as CS concentration) in the charge accumulation region 13 is 1 ⁇ 10 ⁇ 17 cm ⁇ . 3 .
  • FIG. 4 shows a result of executing the simulation.
  • the numerator indicates the contact area between the charge storage region 13 and the dummy trench 15b
  • the denominator indicates the contact area between the charge storage region 13 and the main trench 15a.
  • the thick solid line shows a comparative example, where the area ratio is 1/1, the peak depth and half-value width are constant, and only the CS concentration is halved with respect to 1 ⁇ 10 ⁇ 17 cm ⁇ 3 . It is a result which shows the time change of Ig in the level which carried out.
  • FIG. 4 shows that there is an effect of reducing the fluctuation amount of Ig as the area ratio is increased.
  • an Ig fluctuation reduction effect equivalent to the level of reducing the CS concentration by half while maintaining the area ratio at 1/1 can be obtained. That is, even when there is a demand to increase the CS concentration in order to reduce the on-voltage, the contact area between the charge storage region 13 and the dummy trench 15b is larger than the contact area between the charge storage region 13 and the main trench 15a. As a result, the generation of negative capacitance can be suppressed, and unintended fluctuations in the gate current Ig caused by the negative capacitance can be reduced.
  • a p-channel parasitic MOS transistor is formed by the body region 14, the charge accumulation region 13 and the drift region 12.
  • the contact area between the dummy trench 15b adjacent to the main trench and the charge storage region 13 is increased, the channel width is increased, so that the channel resistance of the charge storage region 13 is lowered and the potential fluctuation of the charge storage region 13 is suppressed.
  • increasing the area ratio of the contact area between the charge storage region 13 and the portion of the dummy trench 15b facing the main trench 15a to the contact area between the charge storage region 13 and the main trench 15a is negative as described above. It is presumed that there is an effect of suppressing sex capacity.
  • the charge storage region 13 is divided by the trench gate 15, and the potentials are also independent. Therefore, the effect of suppressing the potential fluctuation of the charge storage region 13 in contact with the main trench 15a is that the charge storage adjacent to the main trench 15a and sandwiched between the main trench 15a and the dummy trench 15b in the dummy trench 15b.
  • the area of the contact portion between the region 13 and the dummy trench 15b contributes.
  • the area S1 is the sum of the areas of all the dummy trenches 15b.
  • the main trench 15a is formed in a linear shape
  • the dummy trench 15b is formed in a meander shape.
  • the contact area between the charge storage region 13 and the dummy trench 15b is larger than the contact area between the charge storage region 13 and the main trench 15a. Therefore, as described above, the fluctuation amount of Ig can be reduced without lowering the CS concentration. That is, the trade-off between the ON voltage and the amount of Ig fluctuation can be eliminated.
  • FIG. 5 is a graph showing changes in the amount of variation ⁇ Ig of the gate current Ig with the area ratio S1 / S2 as the horizontal axis.
  • ⁇ Ig decreases and approaches zero.
  • this suppresses the generation of negative capacitance by increasing the contact area between the charge storage region 13 and the dummy trench 15b as compared with the contact area between the charge storage region 13 and the main trench 15a. This means that unintended fluctuations in the gate current Ig caused by negative capacitance are reduced.
  • FIG. 5 by setting S1 / S2 ⁇ 2, the fluctuation of the gate current Ig can be remarkably reduced.
  • the shape of the dummy trench 15b is not limited to the meander shape.
  • the dummy trench 15 b is formed in a substantially ladder shape.
  • the dummy trench 15b has a trunk portion 15c and a branch portion 15d extending in parallel with the main trench 15a, and the branch portion 15d extends in the x direction orthogonal to the trunk portion 15c.
  • the direction component orthogonal to the extending direction of the main trench 15a corresponds to the branch portion 15d.
  • the dummy trenches 15b are formed in line symmetry in the x direction regardless of which main trench 15a is selected as the symmetry axis.
  • the body region 14 and the emitter region 19 in the semiconductor device 110 are periodically formed alternately in the y direction and have a stripe shape extending in the x direction. As shown in FIG. 6, the branch portion 15 d of the dummy trench 15 b is formed in the body region 14.
  • the contact area between the main trench 15a and the charge storage region 13 and the contact area between the trunk 15c and the charge storage region 13 are substantially the same, but the dummy trench 15b protrudes from the trunk 15c. 15d. For this reason, compared with the main trench 15a, the contact area with the charge storage region 13 can be increased. Therefore, similarly to the effect in the first embodiment, it is possible to reduce the fluctuation amount of Ig without lowering the CS concentration. That is, the trade-off between the ON voltage and the amount of Ig fluctuation can be eliminated.
  • the semiconductor device 110 In the semiconductor device 110 according to the second embodiment, the example in which the body regions 14 and the emitter regions 19 are periodically formed alternately in the y direction and have a stripe shape extending in the x direction has been described.
  • the semiconductor device 120 in the third embodiment as shown in FIG. 7, the body regions 14 and the emitter regions 19 are periodically formed alternately in the x direction and have a stripe shape extending in the y direction. It is made.
  • the emitter region 19 is formed in a straight line so as to contact the main trench 15a along the y direction.
  • the connection position of the trunk portion 15c and the branch portion 15d in the dummy trench 15b can be arbitrarily set. That is, the formation density of the branch portions 15d in the y direction can be made higher than that in the second embodiment. Thereby, the area ratio of the contact area between the charge storage region 13 and the dummy trench 15b and the contact area between the charge storage region 13 and the main trench 15a can be made larger than that in the second embodiment. Therefore, the amount of Ig fluctuation can be more effectively reduced without lowering the CS concentration.
  • the trench gate 15 has the same formation depth of the trench 16 from the first major surface 10a in both the main trench 15a and the dummy trench 15b.
  • the formation depth of the main trench 15a is shallower than the dummy trench 15b.
  • the gate capacitance can be reduced at the portion in contact with the charge accumulation region 13 and the drift region 12 which are n-conductivity type impurity regions, and the switching loss of the IGBT can be reduced.
  • the density of the branch portions 15d of the dummy trench 15b can be made higher than, for example, the aspect of the second embodiment, the formation of the trench 16 in the main trench 15a.
  • the cross-sectional view shown in FIG. 8 shows a cross-section along the line II shown in FIG. 2, and the formation position of the emitter region 19 conforms to that of the first embodiment.
  • the fifteenth aspect can also be applied to the second embodiment and the third embodiment.
  • the film thickness of the insulating film 17 is uniform in the inner wall surface of the trench 16 in both the main trench 15a and the dummy trench 15b.
  • the insulating film 17 in the main trench 15 a is in contact with the charge accumulation region 13 and the drift region 12 which are n conductivity type impurity regions.
  • the film is thicker than the other parts.
  • the gate capacitance can be reduced as compared with the aspects of the first to fourth embodiments, and the switching loss of the IGBT can be reduced.
  • FIG. 9 shows a cross-section along the line II shown in FIG. 2, and the formation position of the emitter region 19 conforms to the first embodiment, but the trench gate in this embodiment
  • the fifteenth aspect can also be applied to the second embodiment and the third embodiment.
  • the x-direction component in the dummy trench 15b that is, the component in the direction orthogonal to the extending direction of the main trench 15a is parallel to each other has been described.
  • This is, for example, a meander-shaped portion extending in the x direction in the first embodiment, and is a branch portion 15d in the second and third embodiments.
  • the x direction component in the dummy trench 15b is not necessarily limited to only a portion parallel to the x direction.
  • the dummy trench 15b may have a portion extending obliquely with respect to the extending direction (y direction) of the main trench 15a.
  • the portion inclined with respect to the y direction extends in the x direction while extending in the y direction, and includes a component in the x direction.
  • the creepage distance of the portion including the x direction component is preferably longer than the creepage distance of the portion along the y direction.
  • at least the contact area between the charge storage region 13 and the dummy trench 15b can be made larger than the contact area between the charge storage region 13 and the main trench 15a.
  • the gate electrode 18 in the dummy trench 15b is set to the same potential as the emitter region 19 has been described.
  • the gate electrode 18 in the dummy trench 15b is not necessarily the same potential as the emitter region 19. Also good.
  • a negative voltage whose polarity is opposite to that of the gate voltage applied to the gate electrode 18 of the main trench 15a may be applied with the emitter region 19 as a reference.
  • the p conductivity type and the n conductivity type correspond to the first conductivity type and the second conductivity type, respectively, but the relationship of the conductivity types may be opposite to each other.
  • the IGBT is described as an example of the semiconductor device 10.
  • RC-IGBT reverse conducting insulated gate bipolar transistor

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  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置は、第１主面（１０ａ）および第２主面（１０ｂ）を有する半導体基板（１０）と、第１主面の表層に形成された第１領域（１４）と、第１領域に隣接するドリフト領域（１２）と、ドリフト領域よりも高濃度の電荷蓄積領域（１３）と、第１主面から深さ方向に延び、第１領域および電荷蓄積領域を貫通して形成されたトレンチ（１６）と、トレンチの内部に形成されたゲート電極（１８）と、を有するトレンチゲート（１５）を備えている。トレンチゲートは、ゲート電極にゲート電圧が印加される主トレンチ（１５ａ）と、ゲート電極に主トレンチとは異なる電圧が印加されるダミートレンチ（１５ｂ）と、を有する。主トレンチとダミートレンチは電荷蓄積領域を挟み込んでおり、ダミートレンチと電荷蓄積領域との接触面積Ｓ１が、主トレンチと電荷蓄積領域との接触面積Ｓ２よりも大きい。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１６年２月１０日に出願された日本出願番号２０１６－２４０４６号に基づくもので、ここにその記載内容を援用する。
　本開示は、電荷蓄積領域を備えた絶縁ゲートバイポーラトランジスタを含む半導体装置に関する。
　トレンチゲート型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、オン電圧の低減を目的として電荷蓄積領域を備えた半導体装置がある。電荷蓄積領域を備えるＩＧＢＴでは、ターンオンによってコレクタからホールが供給されて電荷蓄積領域の電位が変動する。トレンチゲートを有するＩＧＢＴでは、この電位変動に伴って生じる変位電流によって、ゲート容量が負値として観測されることがある。このような負性容量は、ＩＧＢＴのスイッチング制御に対してノイズとなり、ＩＧＢＴの制御を不安定にする要因となる。
　これに対して、特許文献１に記載の半導体装置は、ゲート電圧が印加される主ゲートと、エミッタ電位と等電位とされたダミーゲートとの離間距離、すなわち電荷蓄積領域の幅を１．４μｍ以下とする半導体装置である。特許文献１によれば、電荷蓄積領域の幅が小さいほど電荷蓄積領域の電位変動を小さくすることができ、負性容量を小さくすることができる。
　しかしながら、特許文献１に記載の半導体装置に求められる電荷蓄積領域の幅は１．４μｍ以下というものであり、技術水準として実現は可能ながら、その精度は十分とはいえない。また、更なるオン電圧の低減のために電荷蓄積領域の不純物濃度を高くすると、その幅が１．４μｍ以下であっても負性容量が生じてしまう。
特開２００９－２７７７９２号公報
　本開示は、低いオン電圧を維持しつつ負性容量の発生を抑制することのできる半導体装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、半導体基板と、第１領域と、ドリフト領域と、電化蓄積領域と、トレンチゲートと、第２領域とを備える。半導体基板は、第１主面および第１主面の裏面である第２主面を有する。第１領域は、第１導電型を有し、第１主面の表層に形成される。ドリフト領域は、第２導電型を有し、第１領域に隣接するように第１領域と第２主面の間に形成される。電化蓄積領域は、ドリフト領域の一部であって、第２導電型を有し、ドリフト領域よりも不純物濃度が高い。トレンチゲートは、第１主面から半導体基板の深さ方向に延び、第１領域および電荷蓄積領域を貫通して形成されたトレンチと、トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する。第２領域は、第２導電型を有し、第１領域に囲まれて形成され、トレンチゲートに接触しつつ第１主面に露出する。
　トレンチゲートは、ゲート電極にゲート電圧が印加される主トレンチと、ゲート電極に主トレンチとは異なる電圧が印加されるダミートレンチと、を有する。主トレンチとダミートレンチは、電荷蓄積領域を挟み込んでおり、ダミートレンチと電荷蓄積領域との接触面積Ｓ１が、主トレンチと電荷蓄積領域との接触面積Ｓ２よりも大きい。
　上記半導体装置によれば、電荷蓄積領域の不純物濃度を所定のオン電圧を実現するための濃度に維持しつつ、負性容量の発生を抑制することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、第１実施形態にかかる半導体装置の概略構成を示す断面図である。 図２は、トレンチゲートの形状を示す上面図である。 図３Ａは、シミュレーションモデルの上面図である。 図３Ｂは、シミュレーションモデルの断面図である。 図４は、シミュレーションの結果を示す図である。 図５は、シミュレーションの結果を示す図である。 図６は、第２実施形態にかかるトレンチゲートの形状を示す上面図である。 図７は、第３実施形態にかかるトレンチゲートの形状を示す上面図である。 図８は、第４実施形態にかかる半導体装置の概略構成を示す断面図である。 図９は、第５実施形態にかかる半導体装置の概略構成を示す断面図である。 図１０は、その他の実施形態にかかるトレンチゲートの形状を示す上面図である。
　以下、本開示の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、各実施形態で具体的に組み合わせが可能であることを明示している部分同士の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても実施形態同士を部分的に 組み合わせることも可能である。
　（第１実施形態）
　最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。図１は図２に示すＩ－Ｉ線に沿う断面図である。
　この半導体装置は、例えばトレンチゲート型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。図１に示すように、この半導体装置１００は、第１主面１０ａとその裏面である第２主面１０ｂとを有する半導体基板１０に形成されている。半導体装置１００は、第２主面１０ｂの表層にｐ導電型のコレクタ領域１１が形成されている。コレクタ領域１１に隣接してｎ導電型のドリフト領域１２が形成されている。ドリフト領域１２に隣接して、ドリフト領域１２よりも不純物濃度の高いｎ導電型の電荷蓄積領域１３が形成されている。また、第１主面１０ａの表層であって電荷蓄積領域１３に隣接するようにボディ領域１４が形成されている。なお、本実施形態におけるボディ領域１４は、第１主面１０ａに露出する最表面に、ボディ領域１４の他の領域よりも不純物濃度が高くされたコンタクト領域１４ａを有している。
　そして、半導体装置１００は、第１主面１０ａから深さ方向に延びて形成されたトレンチゲート１５を備えている。トレンチゲート１５は、ボディ領域１４および電荷蓄積領域１３を貫通してドリフト領域１２に到達するように形成されている。トレンチゲート１５は、第１主面１０ａから延びたトレンチ１６と、トレンチ１６の内壁に形成された絶縁膜１７と、絶縁膜１７を介してトレンチ１６内に形成されたゲート電極１８とを有している。また、第１主面１０ａの表層であって第１主面１０ａに露出しつつトレンチゲート１５に接触するようにエミッタ領域１９が形成されている。エミッタ領域１９は第１主面１０ａ側において図示しないエミッタ電極と電気的に接続される。一方、コレクタ領域１１は第２主面１０ｂ側においてコレクタ電極２０と電気的に接続されている。
　本実施形態におけるトレンチゲート１５は、図示しない駆動回路からゲート電極１８にゲート電圧が供給される主トレンチ１５ａと、エミッタ領域１９と同電位とされたダミートレンチ１５ｂとを有している。エミッタ領域１９は少なくとも主トレンチ１５ａに隣接して形成され、主トレンチ１５ａにおけるゲート電極１８にゲート電圧が印加されるとボディ領域１４にチャネルを生じてエミッタ電極とコレクタ電極２０との間に電流が流れる。
　半導体装置１００における主トレンチ１５ａは、第１主面１０ａを正面視したとき、図２に示すように、一方向に延設されている。図２では、主トレンチ１５ａの延設方向をｙ方向とし、ｙ方向に直交する方向をｘ方向とした。主トレンチ１５ａはｙ方向に沿って直線的に延びつつ、ｘ方向に等間隔に複数形成されている。これに対して、ダミートレンチ１５ｂは、互いに隣り合う主トレンチ１５ａの間に形成され、ｙ方向に延びている。より具体的には、ダミートレンチ１５ｂは、ｘ方向に複数の折り返しを有してｙ方向に延びる、いわゆるミアンダ形状を形成している。本開示において、延設方向に直交する方向成分を含むとは、ダミートレンチ１５ｂがｙ方向に対して直交、あるいは斜めに延びて形成されることを意味しており、本実施形態における半導体装置１００では、ミアンダ形状のうちｘ方向に延びる部分がこれに相当する。なお、ダミートレンチ１５ｂは、どの主トレンチ１５ａを対称軸として選択しても、ｘ方向において線対称に形成されている。
　本実施形態におけるエミッタ領域１９は、図２に示すように、主トレンチ１５ａに接触するようにしつつ、ｙ方向において断続的かつ周期的に形成されている。そして、ｘ方向において隣り合う主トレンチ１５ａに接触するエミッタ領域１９は、互いにｙ方向に半周期だけずれて形成されている。ダミートレンチ１５ｂは、エミッタ領域１９のｙ方向に沿う形成周期と同一の周期でミアンダ形状を形成している。本実施形態におけるダミートレンチ１５ｂはミアンダ形状になっているので、直線状の主トレンチ１５ａに対して半導体基板１０内部の表面積が大きくなっている。さらに、この半導体装置１００では、主トレンチ１５ａとダミートレンチ１５ｂとがｘ方向において交互に形成されているので、ダミートレンチ１５ｂにおける主トレンチ１５ａと対向する部分と電荷蓄積領域１３との接触面積は、電荷蓄積領域１３と主トレンチ１５ａとの接触面積よりも大きくなっている。
　なお、本実施形態におけるボディ領域１４およびエミッタ領域１９が、それぞれ第１領域および第２領域に相当する。そして、ｐ導電型およびｎ導電型が、それぞれ第１導電型および第２導電型に相当する。
　また、図２は上面図であるが、トレンチゲート１５およびエミッタ領域１９の形成位置の判別を容易にするため、図１に共通するハッチングを施している。ハッチングについては図５および図６も同様である。
　次に、図３Ａ～図５を参照して、本実施形態に係る半導体装置１００の作用効果について説明する。
　発明者は、コンピュータを用いて、電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積と、負性容量に起因するゲート電流Ｉｇの変動量の関係についてシミュレーションを実行した。シミュレーションの対象となるモデルは、図３Ａおよび図３Ｂに示すように、主トレンチ１５ａとダミートレンチ１５ｂとが原点Ｏを中心とする同心円状に形成されたＩＧＢＴである。このモデルでは、主トレンチ１５ａとダミートレンチ１５ｂとは隣り合って形成され、互いに対向している。
　主トレンチ１５ａは半径Ｒの位置に形成され、ダミートレンチ１５ｂは半径Ｒ＋ΔＲの位置に形成されている。電荷蓄積領域１３は第１主面１０ａに平行に半導体基板１０の全面に亘って形成されているとし、電荷蓄積領域１３の不純物のピーク濃度（ＣＳ濃度と云う）は１×１０－１７ｃｍ－３である。
　このシミュレーションはΔＲを１．５μｍで一定として実施された。よって、主トレンチ１５ａを取り囲むように隣り合って形成されたダミートレンチ１５ｂと電荷蓄積領域１３との接触面積Ｓ１の、電荷蓄積領域１３と主トレンチ１５ａとの接触面積Ｓ２に対する面積比はＳ１／Ｓ２≒（Ｒ＋ΔＲ）／Ｒとなる。ΔＲは一定であるから、Ｒが大きくなるほど面積比は１／１に近づく。シミュレーションの実行者はＲを変数として任意に面積比を指定できる。また、それぞれのＲに対してゲート電荷量Ｑｇが一定になるようにモデルの面積を調整している。シミュレーションは、複数の面積比に対して、コレクタ電極２０に電圧を印加した状態で、主トレンチ１５ａに対して２５ｋＨｚの正弦波の電圧を印加した条件下でのゲート電流Ｉｇの時間変化を計算したものである。
　図４はシミュレーションを実行した結果を示している。図４に示す面積比は、分子が電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積を示し、分母が電荷蓄積領域１３と主トレンチ１５ａとの接触面積を示している。また、太実線は比較例を示したものであり、面積比を１／１とし、ピークの深さや半値幅を一定にした状態でＣＳ濃度のみを１×１０－１７ｃｍ－３に対して半減した水準でのＩｇの時間変化を示す結果である。
　図４によれば、面積比を大きくするに伴ってＩｇの変動量を低減する効果を奏することが判る。例えば、面積比２．８／１の水準では、面積比を１／１に維持しつつＣＳ濃度を半減させる水準と同等のＩｇ変動の低減効果が得られる。つまり、オン電圧を低減するためにＣＳ濃度を高くする要求がある場合でも、電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積を、電荷蓄積領域１３と主トレンチ１５ａとの接触面積に較べて大きくすることにより、負性容量の発生を抑制し、負性容量に起因するゲート電流Ｉｇの意図しない変動を低減することができる。
　本実施形態における半導体装置１００では、ボディ領域１４、電荷蓄積領域１３およびドリフト領域１２によりｐチャネル型の寄生ＭＯＳトランジスタが形成される。主トレンチと隣り合うダミートレンチ１５ｂと電荷蓄積領域１３との接触面積を増大させると、チャネル幅が増大するため、電荷蓄積領域１３のチャネル抵抗が低抵抗化し、電荷蓄積領域１３の電位変動を抑制する。よって、ダミートレンチ１５ｂのうち主トレンチ１５ａと対向する部分と電荷蓄積領域１３との接触面積の、電荷蓄積領域１３と主トレンチ１５ａとの接触面積に対する面積比を大きくすることが、以上説明した負性容量を抑制する効果を奏するものと推察される。なお、電荷蓄積領域１３はトレンチゲート１５により分割されており、電位もそれぞれ独立である。このため、主トレンチ１５ａと接触した電荷蓄積領域１３の電位変動を抑える効果は、ダミートレンチ１５ｂのうち、主トレンチ１５ａと隣り合い、且つ、主トレンチ１５ａとダミートレンチ１５ｂとで挟み込まれた電荷蓄積領域１３とダミートレンチ１５ｂとの接触部分の面積が寄与する。全てのダミートレンチ１５ｂについて、該面積を合計したものが面積Ｓ１である。
　従来のＩＧＢＴでは、負性容量に起因するＩｇの変動量の低減を目的にＣＳ濃度を低下させる必要があったが、ＣＳ濃度を低下させるとオン電圧を増大させてしまう問題があった。すなわち、オン電圧とＩｇの変動量とはトレードオフの関係にあった。これに対して、本実施形態における半導体装置１００は、主トレンチ１５ａが直線状に形成されているのに対して、ダミートレンチ１５ｂはミアンダ形状に形成されている。このため、電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積は、電荷蓄積領域１３と主トレンチ１５ａとの接触面積に較べて大きくなる。したがって、上記説明した通り、ＣＳ濃度を低下させることなくＩｇの変動量を低減することができる。すなわち、オン電圧とＩｇの変動量とのトレードオフを解消することができる。
　ところで、図４に示すように、面積比Ｓ１／Ｓ２が大きくなるにつれて、ゲート電流Ｉｇの変動量、すなわち時間に対するピークｔｏピークの値ΔＩｇは小さくなる。図５は、面積比Ｓ１／Ｓ２を横軸にとり、ゲート電流Ｉｇの変動量ΔＩｇの変化を示すグラフである。面積比Ｓ１／Ｓ２の増大に伴ってΔＩｇは減少してゼロに漸近する。これは、上記したように、電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積を、電荷蓄積領域１３と主トレンチ１５ａとの接触面積に較べて大きくすることにより、負性容量の発生を抑制し、負性容量に起因するゲート電流Ｉｇの意図しない変動を低減することを意味している。とくに、図５に示すように、Ｓ１／Ｓ２≧２とすることにより、顕著にゲート電流Ｉｇの変動を低減することができる。
　（第２実施形態）
　ダミートレンチ１５ｂの形状は、ミアンダ形状に限るものではない。例えば、第２実施形態における半導体装置１１０は、図６に示すように、第１主面１０ａを正面視したとき、ダミートレンチ１５ｂが略はしご状に形成されている。具体的には、ダミートレンチ１５ｂは、主トレンチ１５ａと平行に延びる幹部１５ｃと枝部１５ｄとを有し、枝部１５ｄが幹部１５ｃに直交するｘ方向に延びて形成されている。本実施形態におけるダミートレンチ１５ｂにおいて、主トレンチ１５ａの延設方向に直交する方向成分は、枝部１５ｄに相当する。ダミートレンチ１５ｂは、どの主トレンチ１５ａを対称軸として選択しても、ｘ方向において線対称に形成されている。
　半導体装置１１０におけるボディ領域１４およびエミッタ領域１９は、ｙ方向において交互に並んで周期的形成され、ｘ方向に延びるストライプ状を成している。図６に示すように、ダミートレンチ１５ｂの枝部１５ｄはボディ領域１４に形成されている。
　本実施形態における半導体装置１１０では、主トレンチ１５ａと電荷蓄積領域１３との接触面積と、幹部１５ｃと電荷蓄積領域１３との接触面積は、略同一であるが、ダミートレンチ１５ｂが幹部１５ｃから突出した枝部１５ｄを有している。このため、主トレンチ１５ａに較べて、電荷蓄積領域１３との接触面積を大きくすることができる。したがって、第１実施形態における効果と同様に、ＣＳ濃度を低下させることなくＩｇの変動量を低減することができる。すなわち、オン電圧とＩｇの変動量とのトレードオフを解消することができる。
　（第３実施形態）
　第２実施形態における半導体装置１１０では、ボディ領域１４およびエミッタ領域１９が、ｙ方向において交互に並んで周期的形成され、ｘ方向に延びるストライプ状を成している例について説明した。これに対して、第３実施形態における半導体装置１２０では、図７に示すように、ボディ領域１４およびエミッタ領域１９が、ｘ方向において交互に並んで周期的形成され、ｙ方向に延びるストライプ状を成している。エミッタ領域１９はｙ方向に沿って主トレンチ１５ａに接触するように直線状に形成されている。この半導体装置１２０にあっては、第２実施形態のようなｘ方向に延びるエミッタ領域１９は存在しないので、ダミートレンチ１５ｂにおける幹部１５ｃと枝部１５ｄの接続位置を任意に設定することができる。すなわち、枝部１５ｄのｙ方向における形成密度を第２実施形態よりも高くすることができる。これにより、電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積と、電荷蓄積領域１３と主トレンチ１５ａとの接触面積の面積比を、第２実施形態の場合よりも大きくすることができる。したがって、ＣＳ濃度を低下させることなく、より効果的にＩｇの変動量を低減することができる。
　（第４実施形態）
　第１実施形態における半導体装置１００では、トレンチゲート１５は、主トレンチ１５ａ、ダミートレンチ１５ｂともに、トレンチ１６の第１主面１０ａからの形成深さは同一であった。これに対して、本実施形態における半導体装置１３０は、図８に示すように、主トレンチ１５ａの形成深さが、ダミートレンチ１５ｂよりも浅くされている。
　これによれば、ｎ導電型の不純物領域である電荷蓄積領域１３およびドリフト領域１２と接触する部分でゲート容量を小さくすることができ、ＩＧＢＴのスイッチング損失を低減することができる。
　ところで、トレンチゲート１５においては、トレンチゲート１５が高密度で形成されるほど耐圧の向上には有利である。このことを踏まえると、とくに、第３実施形態のように、ダミートレンチ１５ｂの枝部１５ｄの密度を、例えば第２実施形態の態様よりも高くできる場合には、主トレンチ１５ａにおいてトレンチ１６の形成深さを、ダミートレンチ１５ｂよりも浅くすることにより、第２実施形態の態様に較べて、耐圧を維持しつつゲート容量を低減することができる。すなわち、スイッチング損失を低減することができる。
　なお、図８に示す断面図は、図２に示すＩ－Ｉ線に沿う断面を示したものであり、エミッタ領域１９の形成位置は第１実施形態に準拠するが、本実施形態におけるトレンチゲート１５の態様は第２実施形態および第３実施形態に対しても適用することができる。
　（第５実施形態）
　第１実施形態における半導体装置１００では、主トレンチ１５ａ、ダミートレンチ１５ｂともに、絶縁膜１７の膜厚は、トレンチ１６の内壁面内において均一であった。これに対して、本実施形態における半導体装置１４０は、図９に示すように、主トレンチ１５ａにおける絶縁膜１７が、ｎ導電型の不純物領域である電荷蓄積領域１３およびドリフト領域１２と接触する部分において、その他の部分よりも厚膜化されている。
　これによれば、例えば第１～第４実施形態の態様に較べてゲート容量を低減することができ、ＩＧＢＴのスイッチング損失を低減することができる。
　なお、図９に示す断面図は、図２に示すＩ－Ｉ線に沿う断面を示したものであり、エミッタ領域１９の形成位置は第１実施形態に準拠するが、本実施形態におけるトレンチゲート１５の態様は第２実施形態および第３実施形態に対しても適用することができる。
　（その他の実施形態）
　以上、本開示の実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　上記した各実施形態では、ダミートレンチ１５ｂにおけるｘ方向成分、すなわち主トレンチ１５ａの延設方向に直交する方向の成分が、平行になる態様について説明した。これは、例えば第１実施形態ではミアンダ形状のｘ方向に延びる部分であり、第２、第３実施形態では枝部１５ｄである。しかしながら、ダミートレンチ１５ｂにおけるｘ方向成分は、必ずしもｘ方向に平行な部分のみに限定されるものではない。例えば図１０に示すように、ダミートレンチ１５ｂは、主トレンチ１５ａの延設方向（ｙ方向）に対して斜めに延びる部分を有するようになっていてもよい。ｙ方向に対して斜めになっている部分は、ｙ方向に延びつつｘ方向にも延びており、ｘ方向の成分を含むものである。
　なお、いずれの形態においても、ダミートレンチ１５ｂにおいて、ｘ方向成分を含む部分の沿面距離は、ｙ方向に沿う部分の沿面距離より長くなっていることが好ましい。これにより、少なくとも、電荷蓄積領域１３とダミートレンチ１５ｂとの接触面積を、電荷蓄積領域１３と主トレンチ１５ａとの接触面積に較べて大きくすることができる。
　また、上記した各実施形態では、ダミートレンチ１５ｂにおけるゲート電極１８がエミッタ領域１９と同電位にされる例について説明したが、ダミートレンチ１５ｂのゲート電極１８は必ずしもエミッタ領域１９と同電位でなくてもよい。例えば、エミッタ領域１９を基準にして、主トレンチ１５ａのゲート電極１８に印加されるゲート電圧と極性が反対とされた負電圧が印加されるようにしても良い。
　また、上記した各実施形態では、ｐ導電型とｎ導電型とがそれぞれ第１導電型と第２導電型に相当していたが、導電型の関係性は互いに逆であっても良い。
　また、上記した各実施形態では、半導体装置１０としてＩＧＢＴを例に説明したが、還流ダイオードが併設された逆導通型絶縁ゲートバイポーラトランジスタ（ＲＣ－ＩＧＢＴ）に本開示を適用しても同様の効果を奏することができる。

Claims (9)

  1. 　第１主面（１０ａ）および前記第１主面の裏面である第２主面（１０ｂ）を有する半導体基板（１０）と、
    　前記第１主面の表層に形成された第１導電型の第１領域（１４）と、
    　前記第１領域に隣接するように前記第１領域と前記第２主面の間に形成された第２導電型のドリフト領域（１２）と、
    　前記ドリフト領域の一部であって、前記ドリフト領域よりも不純物濃度が高くされた第２導電型の電荷蓄積領域（１３）と、
    　前記第１主面から前記半導体基板の深さ方向に延び、前記第１領域および前記電荷蓄積領域を貫通して形成されたトレンチ（１６）と、前記トレンチの内部に絶縁膜（１７）を介して形成されたゲート電極（１８）と、を有するトレンチゲート（１５）と、
    　前記第１領域に囲まれて形成され、前記トレンチゲートに接触しつつ前記第１主面に露出する第２導電型の第２領域（１９）と、を備え、
    　前記トレンチゲートは、前記ゲート電極にゲート電圧が印加される主トレンチ（１５ａ）と、前記ゲート電極に前記主トレンチとは異なる電圧が印加されるダミートレンチ（１５ｂ）と、を有し、
    　前記主トレンチと前記ダミートレンチは前記電荷蓄積領域を挟み込んでおり、前記ダミートレンチと前記電荷蓄積領域との接触面積Ｓ１が、前記主トレンチと前記電荷蓄積領域との接触面積Ｓ２よりも大きい半導体装置。
  2. 　前記ダミートレンチと前記電荷蓄積領域との接触面積Ｓ１と、前記主トレンチと前記電荷蓄積領域との接触面積Ｓ２との面積比Ｓ１／Ｓ２は、Ｓ１／Ｓ２≧２の関係を満たす請求項１に記載の半導体装置。
  3. 　前記ダミートレンチにおける前記ゲート電極の電位は、前記第２領域と等電位とされる請求項１または請求項２に記載の半導体装置。
  4. 　前記第１主面を正面視したとき、前記主トレンチは所定の延設方向に沿って延設され、
    　前記ダミートレンチは、前記延設方向に直交する方向成分を含んで前記延設方向に延びる請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第１主面を正面視したとき、前記ダミートレンチは、前記主トレンチの延設方向に直交する方向に複数の折り返しを有するミアンダ形状を含む請求項４に記載の半導体装置。
  6. 　前記第１主面を正面視したとき、前記ダミートレンチは、前記主トレンチの延設方向に沿う幹部と、前記幹部から延び、前記延設方向に直交する成分を含んで形状される枝部と、を有する請求項４または請求項５に記載の半導体装置。
  7. 　前記第１主面を正面視したとき、前記ダミートレンチは、前記主トレンチの延設方向に沿う部分の沿面距離よりも、前記延設方向に直交する方向成分を含む部分の沿面距離が長くされている請求項４～６のいずれか１項に記載の半導体装置。
  8. 　前記主トレンチにおける前記トレンチの深さは、前記ダミートレンチにおける前記トレンチの深さよりも浅くされている請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記主トレンチにおいて、前記ドリフト領域と接触する前記絶縁膜の少なくとも一部は、前記絶縁膜の膜厚が、前記ダミートレンチにおける前記絶縁膜の膜厚よりも厚い請求項１～８のいずれか１項に記載の半導体装置。
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