WO2015194380A1 - 基板処理システム及び基板処理方法 - Google Patents

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WO2015194380A1
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film
silicon
etching
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carbon
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柿本　明修
欣延 早川
覚 水永
康弘 濱田
岡田　充弘
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東京エレクトロン株式会社
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Definitions

  • the present invention relates to a substrate processing system and a substrate processing method.
  • the present invention aims to perform a good etching process while suppressing the bow shape.
  • An etching apparatus that supplies a gas containing fluorocarbon, generates plasma from the gas, and etches the silicon-containing film on the substrate by plasma through a mask on the silicon-containing film is different from the etching apparatus.
  • a second etching step of further etching the silicon-containing film on which the carbon-containing film is formed with plasma, and the film-forming apparatus includes: A film forming step for forming a carbon-containing film without generating plasma on the silicon-containing film after the etching process of 1 is executed.
  • the substrate processing system is provided.
  • a good etching process can be performed while suppressing the bow shape.
  • the figure which shows the substrate processing method concerning one Embodiment. The figure which shows an example of the formed carbon film concerning one Embodiment.
  • FIG. 1 shows a configuration example of a substrate processing system 1 according to an embodiment.
  • the substrate processing system 1 includes a process chamber PC (hereinafter simply referred to as “PC”) 1 for processing a substrate in-situ and a process chamber PC2 for processing a substrate ex-situ.
  • PC1 and PC2 are separate and different chambers.
  • PC1 and PC2 are connected via a transfer chamber TC (hereinafter referred to as “TC”) and a transport mechanism 2.
  • TC transfer chamber
  • the PC 1 and the TC, and the TC and the transport mechanism 2 are connected to each other through a gate valve G so as to be opened and closed. Since the insides of PC1 and TC are in a reduced pressure state, by loading and unloading the substrate by opening and closing each gate valve G, the inside of PC1 is cut off from the atmosphere and kept at a predetermined degree of vacuum.
  • the TC is provided with a transfer device 52 that holds the substrate and carries it in and out.
  • the transport device 52 includes a rotation / extension / contraction section 53 that can rotate and extend / contract, and two blades 54 a and 54 b that hold the substrate at the tip of the rotation / extension / contraction section 53.
  • the blades 54a and 54b are attached to the rotation / extension / contraction section 53 so as to face in opposite directions.
  • the transport mechanism 2 transports the substrate between the TC and the PC 2.
  • the transport mechanism 2 may be, for example, a mechanism that can travel using a rail mounted on a tray or the like.
  • PC1 functions as an etching apparatus that generates plasma and etches the film on the substrate by the action of the plasma.
  • the PC 1 can also function as an ashing device that ashes the film on the substrate by the action of plasma.
  • PC2 is a film forming apparatus that forms a substrate without using plasma.
  • the PC 2 functions as a thermal CVD (Chemical Vapor Deposition) apparatus that forms a carbon film on a substrate by heat.
  • the PC 2 is not limited to the thermal CVD apparatus, and may be any apparatus as long as a film can be uniformly formed on the inner wall (at least the side wall) of the pattern on the substrate etched in the PC 1.
  • the substrate processing system 1 includes a control unit 40 that controls substrate etching processing, film forming processing, ashing processing, and substrate transport processing.
  • the storage unit 42 stores a control program for executing processes such as an etching process, a film forming process, an ashing process, and a transfer process, and a process recipe in which various processing conditions are set.
  • the storage unit 42 may be a hard disk or a portable storage medium such as a CDROM (Compact Disc Read Only Memory), a DVD (Digital Versatile Disk), or a flash memory.
  • the structure which a process recipe is suitably transmitted via a dedicated line from another apparatus may be sufficient, for example.
  • the control unit 40 executes processes such as an etching process, a film forming process, an ashing process, and a transfer process in accordance with a process recipe stored in the storage unit 42 according to an instruction from the user via the user interface 41, for example.
  • FIG. 2 shows a longitudinal section of a substrate processing system 1 (including PC1 and PC2) according to an embodiment.
  • FIG. 2 is a configuration example of the PC 1 and the PC 2 and is not limited to these configurations.
  • the PC 1 is a configuration example of a capacitively coupled plasma (CCP) apparatus, but is applicable not only to such an apparatus but also to other substrate processing apparatuses.
  • CCP capacitively coupled plasma
  • ICP inductively coupled plasma
  • CVD Chemical Vapor Deposition
  • HWP Helicon Wave Plasma
  • ECR cyclotron resonance plasma
  • the PC 1 has a processing container such as aluminum whose surface is anodized, and a mounting table 12 for supporting the substrate W is provided therein.
  • a high frequency power source 14 is connected to the mounting table 12, and high frequency power for plasma generation at a predetermined frequency (for example, 60 MHz) is supplied from the high frequency power source 14.
  • the shower head 16 is provided on the ceiling surface of the PC 1.
  • the gas is supplied in a shower form from a plurality of gas holes 18 formed in the lower part of the shower head 16.
  • a gas containing fluorocarbon is supplied, and the silicon-containing film on the substrate is etched by the generated plasma.
  • the etching gas may be a single fluorocarbon (CF) gas or a mixed gas containing a fluorocarbon-based gas.
  • the etching gas may contain hexafluoro 1,3 butadiene C 4 F 6 gas as a gas containing fluorocarbon.
  • the substrate W is transferred to the PC 2 using the TC transfer device 52 and the transfer mechanism 2.
  • the PC 2 has a cylindrical outer wall 22 with a ceiling and an inner wall 24 provided inside the outer wall 22.
  • the outer wall 22 and the inner wall 24 are made of, for example, quartz.
  • a plurality of substrates W are accommodated in the processing chamber 30 inside the inner wall 24.
  • the PC 2 performs a film forming process on the plurality of substrates W at once.
  • the outer wall 22 and the inner wall 24 are separated from each other with an annular space 26 therebetween, and are joined to the base material 28 at their lower ends.
  • a gas containing carbon (C) is supplied as a film forming gas.
  • the supplied carbon-containing gas flows from the lower side to the upper side of the processing chamber 30 and is sucked into the annular space 26 and exhausted to the outside.
  • the film forming gas may be a single gas containing carbon or a mixed gas having a gas containing carbon.
  • the film forming gas may contain ethylene (C 2 H 4 ) gas or other carbon (C x H y ) gas as a gas containing carbon.
  • the film forming gas may contain a chlorine (Cl 2 ) gas as a thermal decomposition temperature lowering gas. Further, the film forming gas may contain an inert gas such as nitrogen (N 2 ) gas.
  • the PC 2 decomposes the film forming gas with heat to form a carbon-containing film on the silicon-containing film on the substrate.
  • the PC 2 may be a single wafer type film forming apparatus.
  • the substrate processing system 1 first, the substrate W is transported to the PC 1 and etched by the PC 1. Next, the substrate W is transferred to the PC 2 and a carbon film is formed on the PC 2. Next, the substrate is transferred to the PC 1 and etched again by the PC 1. Finally, the carbon film is removed by PC1.
  • a silicon oxide film (SiO 2 ) 126, a silicon nitride film (SiN) 127, and a polysilicon mask 128 are formed on the silicon substrate 125.
  • a silicon oxide film (SiO 2 ) is taken as an example of a silicon-containing film that is a film to be etched.
  • the silicon-containing film to be etched is not limited to this, and may be a silicon-containing oxide film (SiO x ), a silicon nitride film (SiN), a silicon-containing oxide film, and a silicon nitride film. Or a laminated film.
  • the mask material may be an amorphous carbon mask or a metal-containing mask.
  • a desired pattern of holes or lines is formed.
  • the silicon oxide film 126 is etched into a desired pattern such as a hole, the amount of plasma radicals reaching the bottom of the hole decreases as the bottom of the etched hole or the like becomes deeper, and not only the bottom of the contact hole.
  • the sides are etched.
  • FIG. 3B a bowing shape in which the bowing CD value below the hole is larger than the top CD value at the top of the hole is generated.
  • the etching pattern is bowed, it is difficult to obtain good device characteristics as compared with the case where the etching pattern shown in FIG. 3A is vertical.
  • the substrate processing system 1 according to the present embodiment realizes a substrate processing method capable of performing a good etching process while suppressing the bow shape.
  • a substrate processing method executed in the substrate processing system 1 according to the present embodiment will be described with reference to FIG.
  • FIG. 4 shows a substrate processing method according to this embodiment.
  • FIG. 4A shows a state before etching of the silicon oxide film 126 on the silicon substrate 125.
  • a silicon oxide film 126, a silicon nitride film 127, and a polysilicon mask 128 are formed on the silicon substrate 125.
  • the polysilicon mask 128 may be an amorphous silicon mask or a metal-containing mask. Further, the silicon nitride film 127 may be omitted.
  • the silicon substrate 125 is carried into the PC 1.
  • the PC 1 etches the silicon nitride film 127 and the silicon oxide film 126.
  • the PC 1 etches the silicon oxide film 126 halfway (first etching step: half-etching).
  • “etching halfway” is not limited to the case where the silicon oxide film 126 is etched in half in the depth direction, but the silicon oxide film 126 is etched before the bowing shape occurs (while no bowing occurs). May be.
  • a mixed gas of 2.66 Pa in pressure, 60 MHz in the frequency of the high frequency power HF, 1200 W in power, and C 4 F 6 / C 4 F 8 / Ar / O 2 is used. .
  • the silicon substrate 125 is unloaded from the PC 1 and loaded into the PC 2.
  • the PC 2 forms a carbon film 130 on the etched silicon oxide film 126.
  • the carbon film 130 is uniformly formed on the inner wall of the pattern formed on the silicon oxide film 126 (film formation process).
  • the film formed on the silicon oxide film 126 is not limited to the carbon film 130 but may be a carbon-containing film.
  • a mixed gas having a pressure of 997 Pa, a temperature of 400 ° C., and a gas type of C 2 H 4 / Cl 2 can be given.
  • FIG. 5 shows an example of a carbon film formed as a PC 2 by using the thermal CVD apparatus according to the present embodiment.
  • the thickness of the carbon film 130 is 4.7 nm when the deposition time is 50 minutes, and in the graph [B] of FIG.
  • the thickness of the film 130 is 10.3 nm.
  • the sidewalls and bottom walls of the etching pattern of the silicon oxide film 126 have a uniform thickness. It can be seen that the carbon film 130 is formed.
  • the carbon film 130 according to the present embodiment only needs to have a thickness of about 1 to 2 nm.
  • the time will be about 30 minutes.
  • the film forming step [c] in FIG. 4 may be performed in-situ on the PC 1.
  • the carbon film 130 having a thickness of about 1 to 2 nm it is important that the carbon film 130 is uniformly formed.
  • the carbon film 130 is preferably formed in a non-plasma (no plasma) environment in the film formation step [c] in FIG.
  • the silicon substrate 125 is unloaded from the PC 2 and loaded into the PC 1.
  • the PC 1 further etches the silicon oxide film 126 (second etching step: full etching).
  • the carbon film 130 functions as a protective film on the side wall of the silicon oxide film 126 and suppresses the formation of a bow shape in the etching pattern.
  • the etching process conditions in FIG. 4 may be the same as the etching process conditions in [b] in FIG.
  • the etching process conditions of [d] in FIG. 4 may be different from the etching process conditions of [b] in FIG. 4 as long as the gas containing fluorocarbon is supplied into the PC 1.
  • the PC 1 may complete the etching of the silicon oxide film 126 by performing etching until the underlying silicon substrate 125 is exposed through the silicon oxide film 126.
  • PC1 and PC2 may complete the etching of the silicon oxide film 126 by repeating these steps a plurality of times, with the second etching step [d] and the film formation step [c] as a set.
  • the PC 1 performs an ashing process after the second etching process to remove the carbon film 130 (second ashing process).
  • Oxygen plasma generated from oxygen gas may be used for ashing.
  • the substrate processing method using the substrate processing system 1 according to the present embodiment has been described above. Next, an example of the effect of the substrate processing method according to the present embodiment will be described with reference to FIG.
  • FIG. 6 shows an example of the effect when the substrate processing method according to one embodiment is executed.
  • [B] in FIG. 6 shows a pattern after half-etching ([b] in FIG. 4).
  • [F] in FIG. 6 shows a pattern after full etching in the case where no carbon film is formed.
  • [E] in FIG. 6 shows a pattern after full etching ([d] in FIG. 4) when a carbon film having a thickness of 1 nm is formed.
  • [H] in FIG. 6 shows a pattern after a carbon film having a thickness of 1 nm is formed, further subjected to treatment with monosilane (SiH 4 ), and then subjected to full etching.
  • FIG. 6 shows an example where the silicon nitride film 127 is not stacked.
  • the top CD value (Top CD) was 43.8 nm
  • the Boeing CD value (Bowing CD) was 46.9 nm.
  • the top CD value was 49.7 nm and the Boeing CD value was 56.2 nm.
  • the top CD value was 48.9 nm and the Boeing CD value was 52.8 nm in the pattern after full etching when the carbon film having a thickness of 1 nm shown in FIG.
  • the top CD value is 48.7 nm and the Boeing CD The value was 51.4 nm.
  • the Boeing CD value when the treatment with SiH 4 is performed after the carbon film is formed is the Boeing CD value when the carbon film is not formed and the carbon film having a thickness of 1 nm is formed. It was found that this was further improved over the Boeing CD value. According to this, it is considered that the silicon-containing film formed on the carbon film serves as a protective film together with the carbon film to suppress the bowing shape.
  • the treatment after the carbon film is formed may be a single gas of monosilane (SiH 4 ) or a mixed gas containing monosilane and a diluent gas (N 2 gas, H 2 gas, etc.).
  • the carbon film 130 forms the silicon oxide film 126 in the subsequent etching process. It can protect and suppress the bowing shape. As a result, a vertical etching shape is formed, and good device characteristics can be obtained.
  • FIG. 7 shows a substrate processing method according to the first modification of the present embodiment.
  • FIG. 8 shows an example of the effect when the substrate processing method according to the first modification of the embodiment is executed.
  • 7 differs from the substrate processing method according to the present embodiment in FIG. 4 in that the half etching process shown in FIG. 4B and FIG. 7B is performed. 7 is the ashing process shown in [g] of FIG. 7 between the film forming process shown in [c] of FIG. 4 and the film forming process shown in [c] of FIG.
  • a polymer reaction product 131 generated by the etching adheres to the polysilicon mask 128 after the silicon oxide film 126 is half-etched. Therefore, it is preferable that after the attached reaction product 131 is removed in the ashing process shown in FIG. 7G, the carbon film forming process shown in FIG. 7C is executed.
  • oxygen plasma generated from oxygen gas may be used. .
  • the carbon film can be formed more uniformly by removing the reaction product 131 attached to the polysilicon mask 128 before the film formation.
  • FIG. 8 shows an example in which the silicon nitride film 127 is laminated.
  • “Case 1” in the leftmost diagram of FIG. 8 shows a pattern after the ashing (first ashing step) shown in [g] of FIG. 7 is performed after the half etching (200 seconds) of [b] of FIG. Indicates.
  • Chip 2 shows a pattern after ashing is performed after full etching (350 seconds) without half etching.
  • “Case 3” indicates a pattern after half etching (200 seconds) ⁇ ashing ⁇ 1 nm carbon film formation ⁇ full etching (150 seconds) ⁇ ashing.
  • “Case 4” shows a pattern after half etching (200 seconds) ⁇ ashing ⁇ 2 nm carbon film formation ⁇ full etching (150 seconds) ⁇ ashing.
  • the top CD value (Top CD) was 55.6 nm in Case 2, 52.9 nm in Case 3, and 54.2 nm in Case 4.
  • the Boeing CD value (Bowing CD) was 65.6 nm in Case 2, 58.2 nm in Case 3, and 57.5 nm in Case 4.
  • the carbon film 130 can suppress the bowing shape more reliably when formed to a thickness of 2 nm than when formed to a thickness of 1 nm.
  • the reaction product 131 attached to the polysilicon mask 128 can be removed by performing ashing after half etching.
  • a uniform carbon film can be formed on the inner wall of the etching pattern.
  • the bowing shape can be more effectively suppressed in the subsequent etching process.
  • FIG. 9 shows an example of the effect when the substrate processing method according to the second modification of the present embodiment is executed.
  • a carbon film is formed as a protective film.
  • a silicon film is formed instead of the carbon film.
  • FIG. 9 shows a result of executing the substrate processing method according to the second modification.
  • the Boeing CD value after half-etching and after full etching when the protective film is not formed and the Boeing CD value after full etching when the protective film is formed are specified.
  • the results are shown when the carbon film (C) having a thickness of “2 nm” and “3 nm” is formed and the silicon film (Si) having a thickness of “3 nm” is formed.
  • the difference between the Boeing CD value after full etching when the protective film is not formed and the Boeing CD value after full etching when the protective film is formed is specified. .
  • a mixed gas having a pressure of 133 Pa (1 Torr), a temperature of 380 ° C., and a gas type of Si 2 H 6 / N 2 can be given.
  • both the carbon film and the silicon film can suppress bowing.
  • bowing can be more effectively suppressed when the carbon film is formed as the protective film than when the silicon film is formed as the protective film.
  • a silicon film is formed as a protective film instead of the carbon film, but the present invention is not limited to this.
  • two or more laminated films of a carbon film and a silicon film may be formed as the protective film.
  • the carbon film may be formed first and the silicon film may be formed later, or the silicon film may be formed first and the carbon film may be formed later.
  • the deposition process of the laminated film of the carbon film and the silicon film can be continuously performed in the same chamber of the PC 2 shown in FIG. 1 while changing the process conditions such as the gas type.
  • the PC 2 uses a single gas of monosilane (SiH 4 ) or monosilane after the film forming step of forming a silicon film or a mixed film of a silicon film and a carbon film and before full etching. Treatment with mixed gas containing may be performed.
  • substrate processing system and the substrate processing method have been described in the above embodiment, but the substrate processing system and the substrate processing method according to the present invention are not limited to the above embodiment, and various modifications are possible within the scope of the present invention. And improvements are possible.
  • the substrate processed by the substrate processing system according to the present invention may be a wafer, a large substrate for a flat panel display, an EL element, or a substrate for a solar cell.
  • substrate processing system 2 transfer mechanism 12: mounting table 14: high frequency power supply 16: shower head 22: outer wall 24: inner wall 30: processing chamber 40: control unit 42: storage unit 52: transfer device 125: silicon substrate 126: silicon Oxide film 127: Silicon nitride film 128: Polysilicon mask 130: Carbon film 131: Reaction product PC1, PC2: Process chamber TC: Transfer chamber T: Top CD B: Boeing CD

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Abstract

　フッ化炭素を含むガスを供給し、前記ガスからプラズマを生成し、基板上のシリコン含有膜を、前記シリコン含有膜上のマスクを介してプラズマによりエッチングするエッチング装置と、前記エッチング装置とは異なる装置であって、炭素を含むガスを供給し、前記エッチングされたシリコン含有膜にカーボン含有膜を成膜する成膜装置と、を有し、前記エッチング装置は、前記シリコン含有膜を途中までプラズマによりエッチングする第１のエッチング工程と、前記カーボン含有膜が形成された前記シリコン含有膜を更にプラズマによりエッチングする第２のエッチング工程と、を含む工程を実行し、前記成膜装置は、前記第１のエッチング工程後のシリコン含有膜上にプラズマを生成せずにカーボン含有膜を成膜する成膜工程を実行する、基板処理システムが提供される。

Description

基板処理システム及び基板処理方法
　本発明は、基板処理システム及び基板処理方法に関する。
　高いアスペクト比を有するコンタクトホールのプラズマエッチングでは、ホールの底部が深くなるに従い、プラズマ中のイオンがホールの底部に到達し難くなり、コンタクトホールの底部だけでなく側部がエッチングされる。その結果、ホールの上側の直径（以下、「ＣＤ値（Ｃｒｉｔｉｃａｌ　Ｄｉｍｅｎｓｉｏｎ）」という。）よりもホールの下側のＣＤ値が大きくなるボーイング形状が発生する。そこで、ホールのエッチングが完了した後、形成されたパターンの側壁等に所望の膜を成膜することで、パターンの形状を修復する技術が提案されている（例えば、特許文献１を参照）。
特開２０１４－１７４３８号公報
　しかしながら、エッチングが完了してから成膜する方法では、ホールの底部が深くなるに従い、ホールの底部まで到達するプラズマ中のイオンが減ることでエッチングレートが低下する。その結果、アスペクト比が低くなり、所望の半導体デバイス特性が得られなくなる可能性がある。
　上記課題に対して、一側面では、本発明は、ボーイング形状を抑制しながら良好なエッチング処理を行うことを目的とする。
　上記課題を解決するために、一の態様によれば、
　フッ化炭素を含むガスを供給し、前記ガスからプラズマを生成し、基板上のシリコン含有膜を、前記シリコン含有膜上のマスクを介してプラズマによりエッチングするエッチング装置と、前記エッチング装置とは異なる装置であって、炭素を含むガスを供給し、前記エッチングされたシリコン含有膜にカーボン含有膜を成膜する成膜装置と、を有し、前記エッチング装置は、前記シリコン含有膜を途中までプラズマによりエッチングする第１のエッチング工程と、前記カーボン含有膜が形成された前記シリコン含有膜を更にプラズマによりエッチングする第２のエッチング工程と、を含む工程を実行し、前記成膜装置は、前記第１のエッチング工程後のシリコン含有膜上にプラズマを生成せずにカーボン含有膜を成膜する成膜工程を実行する、基板処理システムが提供される。
　一の態様によれば、ボーイング形状を抑制しながら良好なエッチング処理を行うことができる。
一実施形態にかかる基板処理システムの構成例を示す図。 一実施形態にかかるＰＣ１及びＰＣ２の縦断面を示す図。 ボーイング形状を説明するための図。 ボーイング形状を説明するための図。 一実施形態にかかる基板処理方法を示す図。 一実施形態にかかる成膜されたカーボン膜の一例を示す図。 一実施形態にかかる基板処理方法の効果の一例を示す図。 一実施形態の変形例１にかかる基板処理方法を示す図。 一実施形態の変形例１にかかる基板処理方法の効果の一例を示す図。 一実施形態の変形例２にかかる基板処理方法の効果の一例を示す図。
　以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
　［基板処理システムの構成例］
　まず、本発明の一実施形態にかかる基板処理システム１の構成例について、図１を参照しながら説明する。図１は、一実施形態にかかる基板処理システム１の構成例を示す。基板処理システム１は、ｉｎ－ｓｉｔｕで基板を処理するプロセスチャンバＰＣ（以下、単に「ＰＣ」という。）１と、ｅｘ－ｓｉｔｕで基板を処理するプロセスチャンバＰＣ２とを有する。ＰＣ１とＰＣ２とは、別体の異なるチャンバである。
　ＰＣ１とＰＣ２とは、トランスファーチャンバＴＣ（以下、「ＴＣ」という。）及び搬送機構２を介して連結されている。ＰＣ１とＴＣ、及びＴＣと搬送機構２とは、ゲートバルブＧを介して開閉可能に接続されている。ＰＣ１及びＴＣの内部は減圧状態であるため、各ゲートバルブＧの開閉により基板を搬入及び搬出することで、ＰＣ１の内部は大気から遮断され、所定の真空度に保持される。
　ＴＣには、基板を把持して搬入及び搬出する搬送装置５２が設けられている。搬送装置５２は、回転及び伸縮可能な回転・伸縮部５３と、回転・伸縮部５３の先端に基板を保持する２つのブレード５４ａ、５４ｂとを有している。ブレード５４ａ、５４ｂは、互いに反対方向を向くように回転・伸縮部５３に取り付けられている。
　搬送機構２は、ＴＣとＰＣ２との間で基板を搬送する。搬送機構２は、例えば、トレイ等に基板を載せてレール等を使用して走行可能な機構であってもよい。
　ＰＣ１は、プラズマを生成し、プラズマの作用により基板上の膜をエッチングするエッチング装置として機能する。ＰＣ１は、プラズマの作用により基板上の膜をアッシングするアッシング装置としても機能することができる。
　ＰＣ２は、プラズマを使用せずに基板を成膜する成膜装置である。本実施形態では、ＰＣ２は、熱により基板にカーボン膜を成膜する熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置として機能する。ただし、ＰＣ２は、熱ＣＶＤ装置に限らず、ＰＣ１においてエッチングされた基板上のパターンの内壁（少なくとも側壁）に均一に膜を形成できればどのような装置であってもよい。
　基板処理システム１は、基板のエッチング処理、成膜処理、アッシング処理及び基板の搬送処理を制御する制御部４０を有する。記憶部４２には、エッチング処理、成膜処理、アッシング処理、搬送処理等の処理を実行するための制御プログラムや各種処理条件が設定された処理レシピが格納されている。記憶部４２は、ハードディスクであってもよく、ＣＤＲＯＭ（Compact Disc Read Only Memory）、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等の可搬性の記憶媒体であっても良い。また、他の装置から、例えば専用回線を介して処理レシピが適宜伝送される構成であっても良い。
　制御部４０は、例えば、ユーザーインターフェース４１を介してユーザからの指示に応じて記憶部４２に記憶された処理レシピに従いエッチング処理、成膜処理、アッシング処理、搬送処理等の処理を実行する。
　［ＰＣ１／ＰＣ２の構成例］
　（ＰＣ１：エッチング装置）
　図２を参照しながら、一実施形態にかかるＰＣ１及びＰＣ２の構成例について簡単に説明する。図２は、一実施形態にかかる基板処理システム１（ＰＣ１及びＰＣ２を含む）の縦断面を示す。ただし、図２は、ＰＣ１及びＰＣ２の一構成例であり、これらの構成に限るものではない。例えば、ＰＣ１は、容量結合型プラズマ（ＣＣＰ:Capacitively Coupled Plasma)装置の構成例であるが、かかる装置だけでなく、その他の基板処理装置に適用可能である。その他の基板処理装置としては、誘導結合型プラズマ(ＩＣＰ:Inductively Coupled Plasma)、ラジアルラインスロットアンテナを用いたＣＶＤ(Chemical Vapor Deposition)装置、ヘリコン波励起型プラズマ（ＨＷＰ：Helicon Wave Plasma）装置、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Electron Cyclotron Ｒesonance Plasma）装置等が挙げられる。
　ＰＣ１及びＴＣは減圧下で基板の処理及び搬送を行い、搬送機構２及びＰＣ２は大気圧下で基板の処理及び搬送を行う。ＰＣ１は、表面を陽極酸化処理されたアルミニウム等の処理容器を有し、内部には基板Ｗを支持する載置台１２が設けられている。載置台１２には、高周波電源１４が接続され、高周波電源１４から所定周波数（例えば６０ＭＨｚ）のプラズマ生成用の高周波電力が供給される。
　ＰＣ１の天井面には、シャワーヘッド１６が設けられている。ガスは、シャワーヘッド１６の下部に形成された複数のガス孔１８からシャワー状に供給される。本実施形態では、フッ化炭素を含むガスを供給し、生成したプラズマにより基板上のシリコン含有膜をエッチングする。
　エッチングガスは、フッ化炭素（ＣＦ）ガスの単一ガスでもよいし、フッ化炭素系ガスを含む混合ガスでもよい。エッチングガスは、フッ化炭素を含むガスとしてヘキサフルオロ１，３ブタジエンＣ４Ｆ６ガスを含有してもよい。
　ＰＣ１において基板Ｗ上のシリコン含有膜をエッチング後、基板ＷはＴＣの搬送装置５２及び搬送機構２を用いてＰＣ２に搬送される。
　（ＰＣ２：熱ＣＶＤ装置）
　ＰＣ２は、有天井の円筒状の外壁２２と、外壁２２の内側に設けられた内壁２４とを有している。外壁２２及び内壁２４は、例えば石英から形成されている。内壁２４の内側の処理室３０には、複数枚の基板Ｗが収容されている。ＰＣ２は、複数枚の基板Ｗに対して一括して成膜処理を施す。外壁２２と内壁２４とは、環状空間２６を隔て、互いに離れており、各々の下端部においてベース材２８に接合されている。
　本実施形態では、成膜ガスとして炭素（Ｃ）を含むガスが供給される。供給された炭素を含むガスは、処理室３０の下方から上方へと流れて、環状空間２６に吸引され、外部に排気される。
　成膜ガスは、炭素を含むガスの単一ガスでもよいし、炭素を含むガスを有する混合ガスでもよい。成膜ガスは、炭素を含むガスとしてエチレン（Ｃ２Ｈ４）ガスやその他の炭素（ＣｘＨｙ）ガスを含有してもよい。成膜ガスは、熱分解温度降下ガスとして塩素（Ｃｌ２）ガスを含有してもよい。また、成膜ガスは、窒素（Ｎ２）ガス等の不活性ガスを含有してもよい。ＰＣ２は、上記成膜ガスを熱により分解して基板上のシリコン含有膜上にカーボン含有膜を成膜する。ＰＣ２は、枚葉式成膜装置であってもよい。
　以上、ＰＣ１及びＰＣ２の構成例について説明した。本実施形態にかかる基板処理システム１によれば、まず、基板ＷはＰＣ１に搬送され、ＰＣ１にてエッチング処理される。次に、基板ＷはＰＣ２に搬送され、ＰＣ２にてカーボン膜の成膜が施される。次いで、基板はＰＣ１に搬送され、ＰＣ１にて再びエッチング処理される。最後に、ＰＣ１にてカーボン膜が除去される。
　［ボーイング形状］
　次に、図３を参照しながら、エッチングパターンに形成されるボーイング形状について説明する。図３Ａに示すように、シリコン基板１２５上には、シリコン酸化膜（ＳｉＯ２）１２６、シリコン窒化膜（ＳｉＮ）１２７及びポリシリコンマスク１２８が形成されている。
　本実施形態では、エッチング対象膜であるシリコン含有膜としてシリコン酸化膜（ＳｉＯ２）を例に挙げる。しかしながら、エッチング対象膜のシリコン含有膜は、これに限らず、シリコン含有酸化膜（ＳｉＯｘ）であってもよく、シリコン窒化膜（ＳｉＮ）であってもよく、シリコン含有酸化膜とシリコン窒化膜との積層膜であってもよい。マスク材料は、アモルファスカーボンマスクあるいは金属含有マスクであってもよい。
　ポリシリコンマスク１２８には、ホール状又はライン状の所望のパターンが形成されている。シリコン酸化膜１２６をホール等の所望のパターンにエッチングする場合、エッチングされたホール等の底部が深くなるに従い、プラズマのラジカルがホールの底部に到達する量が減少し、コンタクトホールの底部だけでなく側部がエッチングされる。その結果、図３Ｂに示すように、ホールの上部のトップＣＤ値よりもホールの下方のボーイングＣＤ値が大きくなるボーイング形状が発生する。エッチングパターンがボーイング形状になると、図３Ａに示したエッチングパターンが垂直形状の場合と比べて良好なデバイス特性を得ることが困難になる。
　そこで、本実施形態にかかる基板処理システム１では、ボーイング形状を抑制しながら良好なエッチング処理を行うことが可能な基板処理方法を実現する。以下、本実施形態にかかる基板処理システム１にて実行される基板処理方法について、図４を参照しながら説明する。
　［基板処理方法］
　図４は、本実施形態にかかる基板処理方法を示す。図４の［ａ］は、シリコン基板１２５上のシリコン酸化膜１２６のエッチング前の状態を示す。シリコン基板１２５上に、シリコン酸化膜１２６、シリコン窒化膜１２７及びポリシリコンマスク１２８が形成されている。なお、ポリシリコンマスク１２８は、アモルファスシリコンマスク、金属含有マスクであってもよい。また、シリコン窒化膜１２７はなくてもよい。
　（ハーフエッチング）
　本実施形態にかかる基板処理方法では、まず、シリコン基板１２５がＰＣ１に搬入される。ＰＣ１は、シリコン窒化膜１２７及びシリコン酸化膜１２６をエッチングする。その際、図４の［ｂ］に示すように、ＰＣ１は、シリコン酸化膜１２６を途中までエッチングする（第１のエッチング工程：ハーフエッチング）。このとき「途中までエッチングする」とは、シリコン酸化膜１２６を深さ方向に概ね半分エッチングする場合に限らず、ボーイング形状が発生する前まで（ボーイングが発生しない間）、シリコン酸化膜１２６をエッチングしてもよい。
　エッチングのプロセス条件の一例としては、圧力が２．６６Ｐａ、高周波電力ＨＦの周波数が６０ＭＨｚ、パワーが１２００Ｗ、ガス種がＣ４Ｆ６／Ｃ４Ｆ８／Ａｒ／Ｏ２の混合ガスが挙げられる。
　（カーボン膜形成）
　次に、シリコン基板１２５はＰＣ１から搬出され、ＰＣ２に搬入される。図４の［ｃ］に示すように、ＰＣ２は、エッチングされたシリコン酸化膜１２６上にカーボン膜１３０を成膜する。これにより、シリコン酸化膜１２６に形成されたパターンの内壁に均一にカーボン膜１３０が成膜される（成膜工程）。なお、シリコン酸化膜１２６上に成膜される膜は、カーボン膜１３０に限らず、カーボン含有膜であってもよい。
　カーボン膜の成膜のプロセス条件の一例としては、圧力が９９７Ｐａ、温度が４００℃、ガス種がＣ２Ｈ４／Ｃｌ２の混合ガスが挙げられる。
　図５は、ＰＣ２として本実施形態にかかる熱ＣＶＤ装置を用いて成膜されたカーボン膜の一例を示す。図５のグラフの[Ａ]では成膜時間が５０分のときにカーボン膜１３０の厚さが４．７ｎｍになり、図５のグラフの[Ｂ]では成膜時間が９０分のときにカーボン膜１３０の厚さが１０．３ｎｍになっている。図５のシリコン酸化膜１２６上に成膜されるカーボン膜１３０の[Ａ]及び[Ｂ]に示すいずれの場合にも、シリコン酸化膜１２６のエッチングパターンの側壁及び底壁に均一な厚さのカーボン膜１３０が形成されていることがわかる。
　また、図５のグラフの成膜時間とカーボン膜の厚さとの関係によれば、本実施形態にかかるカーボン膜１３０は、約１～２ｎｍの厚さを有していればよいため、成膜時間は約３０分となる。
　なお、図４の［ｃ］の成膜工程をＰＣ１にてｉｎ－ｓｉｔｕで行うことも考えられる。しかし、約１～２ｎｍの厚さのカーボン膜１３０を形成する場合、カーボン膜１３０が均一に成膜されることが重要になる。
　これに対して、ＰＣ１にてプラズマによりカーボン膜１３０を成膜すると、エッチングパターンの底部側にイオンが進入し難い等の理由により、エッチングパターンの上部側よりも底部側でカーボン膜が薄くなる。この結果、シリコン酸化膜１２６に均一なカーボン膜１３０を成膜することは難しい。よって、図４の［ｃ］の成膜工程は、ノンプラズマ（プラズマを使用しない）の環境でカーボン膜１３０を成膜することが好ましい。
　（フルエッチング）
　図４に戻り、成膜後、シリコン基板１２５がＰＣ２から搬出され、ＰＣ１に搬入される。図４の［ｄ］に示すように、ＰＣ１は、シリコン酸化膜１２６を更にエッチングする（第２のエッチング工程：フルエッチング）。フルエッチングでは、カーボン膜１３０がシリコン酸化膜１２６の側壁の保護膜として機能し、エッチングパターンにボーイング形状が生じることを抑制する。
　図４の［ｄ］のエッチングのプロセス条件は、図４の［ｂ］のエッチングのプロセス条件と同じであってもよい。図４の［ｄ］のエッチングのプロセス条件は、フッ化炭素を含むガスをＰＣ１内に供給する条件であれば、図４の［ｂ］のエッチングのプロセス条件と異なってもよい。
　第２のエッチング工程では、ＰＣ１は、シリコン酸化膜１２６を貫通して下地層のシリコン基板１２５が露出するまでエッチングを行い、シリコン酸化膜１２６のエッチングを完了してもよい。ＰＣ１及びＰＣ２は、第２のエッチング工程［ｄ］と成膜工程［ｃ］とを一組としてこれらの工程を複数回繰り返すことにより、シリコン酸化膜１２６のエッチングを完了してもよい。
　（アッシング）
　次に、図４の［ｅ］に示すように、ＰＣ１は、第２のエッチング工程後にアッシング処理を行い、カーボン膜１３０を除去する（第２のアッシング工程）。アッシングには、酸素ガスから生成される酸素プラズマが用いられてもよい。
　以上、本実施形態にかかる基板処理システム１を用いた基板処理方法について説明した。次に、本実施形態にかかる基板処理方法の効果の一例について、図６を参照して説明する。
　［効果の例］
　図６には、一実施形態にかかる基板処理方法を実行したときの効果の一例を示す。図６の［ｂ］は、ハーフエッチング後（図４の［ｂ］）のパターンを示す。図６の［ｆ］は、カーボン膜を成膜していない場合のフルエッチング後のパターンを示す。図６の［ｅ］は、１ｎｍの厚さのカーボン膜を成膜した場合のフルエッチング後（図４の［ｄ］）のパターンを示す。図６の［ｈ］は、１ｎｍの厚さのカーボン膜を成膜し、さらにモノシラン（ＳｉＨ４）によるトリートメントを行った後にフルエッチングした後のパターンを示す。なお、図６は、シリコン窒化膜１２７が積層されていない場合の例を示す。
　これによれば、図６の［ｂ］のハーフエッチング後のパターンでは、トップＣＤ値（Ｔｏｐ　ＣＤ）が４３．８ｎｍ、ボーイングＣＤ値（Ｂｏｗｉｎｇ　ＣＤ）が４６．９ｎｍであった。
　一方、図６の［ｆ］のカーボン膜を成膜していない場合のフルエッチング後のパターンでは、トップＣＤ値が４９．７ｎｍ、ボーイングＣＤ値が５６．２ｎｍであった。他方、図６の［ｅ］の１ｎｍの厚さのカーボン膜を成膜した場合のフルエッチング後のパターンでは、トップＣＤ値が４８．９ｎｍ、ボーイングＣＤ値が５２．８ｎｍであった。
　更に、図６の［ｈ］の１ｎｍの厚さのカーボン膜を成膜し、モノシラン（ＳｉＨ４）によるトリートメントを行った場合のフルエッチング後のパターンでは、トップＣＤ値が４８．７ｎｍ、ボーイングＣＤ値が５１．４ｎｍであった。
　以上の結果から、カーボン膜を成膜した場合のボーイングＣＤ値は、カーボン膜を成膜していない場合のボーイングＣＤ値よりも改善されることがわかった。つまり、エッチングの途中でカーボン膜を成膜することでカーボン膜が保護膜となってエッチング時に形成されるボーイング形状を抑制できることがわかった。
　更に、カーボン膜の成膜後にＳｉＨ４によるトリートメントを行った場合のボーイングＣＤ値は、カーボン膜を成膜していない場合のボーイングＣＤ値、及び１ｎｍの厚さのカーボン膜を成膜したときのボーイングＣＤ値よりも更に改善されることがわかった。これによれば、カーボン膜上に形成されたシリコン含有膜がカーボン膜とともに保護膜となってボーイング形状を抑制したと考えられる。
　なお、カーボン膜の成膜後のトリートメントは、モノシラン（ＳｉＨ４）の単一ガスでもよいし、モノシラン及び希釈ガス（Ｎ２ガスやＨ２ガス等）を含む混合ガスであってもよい。
　以上に説明したように、本実施形態にかかる基板処理方法によれば、エッチング工程の途中にカーボン膜の成膜工程を挿入することで、その後のエッチング工程においてカーボン膜１３０がシリコン酸化膜１２６を保護し、ボーイング形状を抑制することができる。その結果、垂直なエッチング形状が形成され、良好なデバイス特性を得ることができる。
　［変形例１］
　次に、本実施形態の変形例１にかかる基板処理方法について、図７及び図８を参照しながら説明する。図７は、本実施形態の変形例１にかかる基板処理方法を示す。図８には、一実施形態の変形例１にかかる基板処理方法を実行したときの効果の一例を示す。
　図７の変形例１にかかる基板処理方法が、図４の本実施形態にかかる基板処理方法と異なる点は、図４の［ｂ］及び図７の［ｂ］に示すハーフエッチング工程と、図４の［ｃ］及び図７の［ｃ］に示す成膜工程との間に、図７の［ｇ］に示すアッシング工程がある点である。
　図７の［ｂ］に示すように、シリコン酸化膜１２６をハーフエッチングした後のポリシリコンマスク１２８には、エッチングにより生成されたポリマーの反応生成物１３１が付着している。よって、図７の［ｇ］に示すアッシング工程にて、付着した反応生成物１３１を除去した後、図７の［ｃ］に示すカーボン膜の成膜工程が実行されることが好ましい。図７の［ｇ］のアッシング工程（第１のアッシング工程）及び図７の［ｅ］のアッシング工程（第２のアッシング工程）には、酸素ガスから生成される酸素プラズマが用いられてもよい。
　これによれば、成膜前にポリシリコンマスク１２８に付着した反応生成物１３１を除去することで、カーボン膜をより均一に成膜することができる。
　［効果の例］
　本実施形態の変形例１にかかる基板処理方法の効果及びカーボン膜の厚さによる効果の一例について図８を参照して説明する。なお、図８は、シリコン窒化膜１２７が積層されている場合の例を示す。
　図８の最左図の「ケース１」は、図７の［ｂ］のハーフエッチング（２００秒）後に図７の［ｇ］に示すアッシング（第１のアッシング工程）が行われた後のパターンを示す。
　「ケース２」は、ハーフエッチングを行うことなくフルエッチング（３５０秒）した後にアッシングが行われた後のパターンを示す。
　「ケース３」は、ハーフエッチング（２００秒）→アッシング→１ｎｍのカーボン膜成膜→フルエッチング（１５０秒）→アッシング後のパターンを示す。
　「ケース４」は、ハーフエッチング（２００秒）→アッシング→２ｎｍのカーボン膜成膜→フルエッチング（１５０秒）→アッシング後のパターンを示す。
　これによれば、トップＣＤ値（Ｔｏｐ　ＣＤ）は、ケース２では５５．６ｎｍ、ケース３では５２．９ｎｍ、ケース４では５４．２ｎｍであった。これに対して、ボーイングＣＤ値（Ｂｏｗｉｎｇ　ＣＤ）は、ケース２では６５．６ｎｍ、ケース３では５８．２ｎｍ、ケース４では５７．５ｎｍであった。
　これにより、１ｎｍ以上の厚さのカーボン膜１３０を成膜した場合には、カーボン膜を成膜しない場合と比較してボーイング形状を抑制することができることがわかった。
　また、カーボン膜１３０は、２ｎｍの厚さに成膜した場合、１ｎｍの厚さに成膜した場合よりもボーイング形状をより確実に抑制することができることがわかった。
　以上に説明したように、本実施形態の変形例１にかかる基板処理方法によれば、ハーフエッチング後にアッシングを行うことで、ポリシリコンマスク１２８に付着した反応生成物１３１を除去できる。これにより、アッシング後の成膜工程において、エッチングパターンの内壁により均一なカーボン膜を成膜することができる。この結果、その後のエッチング工程においてより効果的にボーイング形状を抑制することができる。
　［変形例２］
　次に、本実施形態の変形例２にかかる基板処理方法について、図９を参照しながら説明する。図９は、本実施形態の変形例２にかかる基板処理方法を実行したときの効果の一例を示す。上記実施形態及びその変形例１にかかる基板処理方法は、保護膜としてカーボン膜を成膜したが、変形例２にかかる基板処理方法は、カーボン膜の代わりにシリコン膜を成膜する。
　具体的には、図７の［ｂ］に示すハーフエッチング工程、図７の［ｇ］に示すアッシング工程が順に実行された後、図７の［ｃ］に示すカーボン膜の成膜工程の代わりにシリコン膜の成膜工程が実行される。この工程により図７の［ｃ］に示すカーボン膜１３０に代えてシリコン膜の保護膜が形成される。その後、図７の［ｄ］に示すフルエッチング工程が実行される。
　変形例２にかかる基板処理方法を実行した結果を図９に示す。図９の表の最終行の一行前には、保護膜を形成しない場合のハーフエッチング後及びフルエッチング後のボーイングＣＤ値と、保護膜を形成した場合のフルエッチング後のボーイングＣＤ値が明記されている。保護膜を形成した場合として、「２ｎｍ」、「３ｎｍ」の厚さのカーボン膜（Ｃ）を形成した場合及び「３ｎｍ」の厚さのシリコン膜（Ｓｉ）を形成した場合の結果が示されている。また、図９の表の最終行には、保護膜を形成しない場合のフルエッチング後のボーイングＣＤ値と、保護膜を形成した場合のフルエッチング後のボーイングＣＤ値との差分が明記されている。
　なお、シリコン膜の成膜のプロセス条件の一例としては、圧力が１３３Ｐａ（１Ｔｏｒｒ）、温度が３８０℃、ガス種がＳｉ２Ｈ６／Ｎ２の混合ガスが挙げられる。
　これによれば、ハーフエッチング後にカーボン膜又はシリコン膜を保護膜として形成し、その後にフルエッチングした場合には、保護膜を形成せずにフルエッチングした場合と比較してボーイングを抑制できることがわかる。
　また、図９の結果では、ハーフエッチング後に「３ｎｍ」の厚さのカーボン膜を保護膜として形成した場合、ボーイング形状はほとんど発生しなかった。また、図９の結果では、「２ｎｍ」の厚さのカーボン膜を保護膜として形成した場合と、「３ｎｍ」の厚さのシリコン膜を保護膜として形成した場合とのボーイングの抑制効果が同等であった。
　以上から、カーボン膜及びシリコン膜のいずれもボーイングを抑制できることがわかる。ただし、スループットを考慮すると、カーボン膜を保護膜として形成するとシリコン膜を保護膜として形成するよりも効果的にボーイングを抑制できることがわかる。
　なお、変形例２にかかる基板処理方法では、カーボン膜の代わりにシリコン膜を一層、保護膜として成膜したが、これに限らない。例えば、保護膜としてカーボン膜とシリコン膜との積層膜を２層以上成膜してもよい。この場合、カーボン膜を先に成膜し、シリコン膜を後に成膜してもよいし、シリコン膜を先に成膜し、カーボン膜を後に成膜してもよい。また、カーボン膜とシリコン膜との積層膜の成膜処理は、図１に示すＰＣ２の同一チャンバ内においてガス種等のプロセス条件を変えて連続して行うことができる。
　なお、変形例２においても、ＰＣ２は、シリコン膜又はシリコン膜とカーボン膜との混合膜を成膜する成膜工程後であってフルエッチング前にモノシラン（ＳｉＨ４）の単一ガス又はモノシランを含む混合ガスによるトリートメントを行ってもよい。
　以上、基板処理システム及び基板処理方法を上記実施形態により説明したが、本発明にかかる基板処理システム及び基板処理方法は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。
　また、本発明にかかる基板処理システムにより処理される基板は、ウェハ、フラットパネルディスプレイ（Flat Panel Display)用の大型基板、ＥＬ素子又は太陽電池用の基板であってもよい。
　本国際出願は、２０１４年６月１６日に出願された日本国特許出願２０１４－１２３１６４号に基づく優先権及び２０１４年１０月２日に出願された日本国特許出願２０１４－２０３６１９号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。
　１：基板処理システム
　２：搬送機構
　１２：載置台
　１４：高周波電源
　１６：シャワーヘッド
　２２：外壁
　２４：内壁
　３０：処理室
　４０：制御部
　４２：記憶部
　５２：搬送装置
　１２５：シリコン基板
　１２６：シリコン酸化膜
　１２７：シリコン窒化膜
　１２８：ポリシリコンマスク
　１３０：カーボン膜
　１３１：反応生成物
　ＰＣ１，ＰＣ２：プロセスチャンバ
　ＴＣ：トランスファーチャンバ
　Ｔ：トップＣＤ（Ｔｏｐ　ＣＤ）
　Ｂ：ボーイングＣＤ（Ｂｏｗｉｎｇ　ＣＤ）

Claims (11)

  1. 　フッ化炭素を含むガスを供給し、前記ガスからプラズマを生成し、基板上のシリコン含有膜を、前記シリコン含有膜上のマスクを介してプラズマによりエッチングするエッチング装置と、
    　前記エッチング装置とは異なる装置であって、炭素を含むガスを供給し、前記エッチングされたシリコン含有膜にカーボン含有膜を成膜する成膜装置と、を有し、
    　前記エッチング装置は、
    　前記シリコン含有膜を途中までプラズマによりエッチングする第１のエッチング工程と、
    　前記カーボン含有膜が形成された前記シリコン含有膜を更にプラズマによりエッチングする第２のエッチング工程と、を含む工程を実行し、
    　前記成膜装置は、前記第１のエッチング工程後のシリコン含有膜上にプラズマを生成せずにカーボン含有膜を成膜する成膜工程を実行する、
    　基板処理システム。
  2. 　前記エッチング装置は、前記第１のエッチング工程後に、前記マスクに付着した反応生成物をアッシングする第１のアッシング工程を実行し、
    　前記成膜装置は、前記成膜工程において前記アッシング後のシリコン含有膜上にカーボン含有膜を成膜する、
    　請求項１に記載の基板処理システム。
  3. 　前記成膜装置は、前記成膜工程において前記シリコン含有膜に形成されたパターンの少なくとも側壁にカーボン含有膜を成膜する、
    　請求項１に記載の基板処理システム。
  4. 　前記エッチング装置は、前記第２のエッチング工程後に前記カーボン含有膜をアッシングする第２のアッシング工程を実行する、
    　請求項１に記載の基板処理システム。
  5. 　フッ化炭素を含むガスを供給し、前記ガスからプラズマを生成し、基板上のシリコン含有膜を、前記シリコン含有膜上のマスクを介してプラズマによりエッチングするエッチング装置と、
    　前記エッチング装置とは異なる装置であって、炭素又はシリコンを含むガスを供給し、前記エッチングされたシリコン含有膜にカーボン含有膜又はシリコン膜の少なくともいずれかの膜を成膜する成膜装置と、を有し、
    　前記エッチング装置は、
    　前記シリコン含有膜を途中までプラズマによりエッチングする第１のエッチング工程と、
    　前記カーボン含有膜又はシリコン膜の少なくともいずれかの膜が形成された前記シリコン含有膜を更にプラズマによりエッチングする第２のエッチング工程と、を含む工程を実行し、
    　前記成膜装置は、前記第１のエッチング工程後のシリコン含有膜上にプラズマを生成せずにカーボン含有膜又はシリコン膜の少なくともいずれかの膜を成膜する成膜工程を実行する、
    　基板処理システム。
  6. 　前記エッチング装置は、前記第１のエッチング工程後に、前記マスクに付着した反応生成物をアッシングする第１のアッシング工程を実行し、
    　前記成膜装置は、前記成膜工程において前記アッシング後のシリコン含有膜上にカーボン含有膜又はシリコン膜の少なくともいずれかの膜を成膜する、
    　請求項５に記載の基板処理システム。
  7. 　前記成膜装置は、前記成膜工程において前記シリコン含有膜に形成されたパターンの少なくとも側壁にカーボン含有膜又はシリコン膜の少なくともいずれかの膜を成膜する、
    　請求項５に記載の基板処理システム。
  8. 　前記エッチング装置は、前記第２のエッチング工程において前記シリコン含有膜を貫通するまでエッチングする、
    　請求項１に記載の基板処理システム。
  9. 　前記成膜装置は、前記成膜工程後であって前記第２のエッチング工程の前にモノシラン（ＳｉＨ４）の単一ガス又はモノシランを含む混合ガスによるトリートメントを行う、
    　請求項１に記載の基板処理システム。
  10. 　フッ化炭素を含むガスを供給し、前記ガスからプラズマを生成し、基板上のシリコン含有膜を、前記シリコン含有膜上のマスクを介してプラズマによりエッチングするエッチング装置と、前記エッチング装置とは異なる装置であって、炭素を含むガスを供給し、前記エッチングされたシリコン含有膜にカーボン含有膜を成膜する成膜装置とを使用して基板を処理する基板処理方法であって、
    　前記エッチング装置により、前記シリコン含有膜を途中までプラズマによりエッチングする第１のエッチングステップと、
    　前記成膜装置により、前記第１のエッチング工程後のシリコン含有膜上にプラズマを生成せずにカーボン含有膜を成膜する成膜ステップと、
    　前記エッチング装置により、前記カーボン含有膜が形成された前記シリコン含有膜を更にプラズマによりエッチングする第２のエッチングステップと、
    　を含む基板処理方法。
  11. 　フッ化炭素を含むガスを供給し、前記ガスからプラズマを生成し、基板上のシリコン含有膜を、前記シリコン含有膜上のマスクを介してプラズマによりエッチングするエッチング装置と、前記エッチング装置とは異なる装置であって、炭素又はシリコンを含むガスを供給し、前記エッチングされたシリコン含有膜にカーボン含有膜又はシリコン膜の少なくともいずれかの膜を成膜する成膜装置とを使用して基板を処理する基板処理方法であって、
    　前記エッチング装置により、前記シリコン含有膜を途中までプラズマによりエッチングする第１のエッチングステップと、
    　前記成膜装置により、前記第１のエッチング工程後のシリコン含有膜上にプラズマを生成せずにカーボン含有膜又はシリコン膜の少なくともいずれかの膜を成膜する成膜ステップと、
    　前記エッチング装置により、前記カーボン含有膜又はシリコン膜の少なくともいずれかの膜が形成された前記シリコン含有膜を更にプラズマによりエッチングする第２のエッチングステップと、
    　を含む基板処理方法。
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397411A (zh) * 2019-08-13 2021-02-23 台湾积体电路制造股份有限公司 包含抽出装置的制程系统及其监测方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6514138B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体装置の製造方法
JP6757624B2 (ja) 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
JP6670707B2 (ja) * 2016-08-24 2020-03-25 東京エレクトロン株式会社 基板処理方法
JP6840041B2 (ja) * 2017-06-21 2021-03-10 東京エレクトロン株式会社 エッチング方法
JP6877290B2 (ja) 2017-08-03 2021-05-26 東京エレクトロン株式会社 被処理体を処理する方法
KR102372892B1 (ko) * 2017-08-10 2022-03-10 삼성전자주식회사 집적회로 소자의 제조 방법
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
TWI815325B (zh) * 2018-07-27 2023-09-11 美商應用材料股份有限公司 3d nand蝕刻
JP7398915B2 (ja) 2019-10-01 2023-12-15 東京エレクトロン株式会社 基板処理方法、半導体デバイスの製造方法、及び、プラズマ処理装置
JP2022550057A (ja) * 2019-10-01 2022-11-30 ラム リサーチ コーポレーション 高アスペクト比フィーチャの製造中に劣化を防止するためのマスク封入
US20210391181A1 (en) * 2020-06-15 2021-12-16 Tokyo Electron Limited Forming a semiconductor device using a protective layer
TW202303749A (zh) * 2021-05-20 2023-01-16 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置
KR20240027026A (ko) * 2021-07-05 2024-02-29 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
JP2023063106A (ja) 2021-10-22 2023-05-09 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
JP2024053353A (ja) 2022-10-03 2024-04-15 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
KR20240047924A (ko) 2022-10-04 2024-04-12 도쿄엘렉트론가부시키가이샤 플라즈마 처리 시스템, 플라즈마 처리 장치 및 에칭 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250466A (ja) * 1995-02-24 1996-09-27 Internatl Business Mach Corp <Ibm> シリコン基板に深くて垂直な構造を作製する方法
JPH10261713A (ja) * 1997-03-19 1998-09-29 Sony Corp 半導体装置の製造方法
JP2002110647A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2007180493A (ja) * 2005-11-30 2007-07-12 Elpida Memory Inc 半導体装置の製造方法
JP2014003085A (ja) * 2012-06-15 2014-01-09 Tokyo Electron Ltd プラズマエッチング方法及びプラズマ処理装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880019A (en) * 1997-04-17 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Insitu contact descum for self-aligned contact process
JP2003086569A (ja) * 2001-09-12 2003-03-20 Tokyo Electron Ltd プラズマ処理方法
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP3976703B2 (ja) * 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US7049702B2 (en) * 2003-08-14 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene structure at semiconductor substrate level
US20060264054A1 (en) 2005-04-06 2006-11-23 Gutsche Martin U Method for etching a trench in a semiconductor substrate
US7867904B2 (en) * 2006-07-19 2011-01-11 Intermolecular, Inc. Method and system for isolated and discretized process sequence integration
TW200806567A (en) * 2006-07-26 2008-02-01 Touch Micro System Tech Method of deep etching
US20090275202A1 (en) * 2006-11-22 2009-11-05 Masahiko Tanaka Silicon structure having an opening which has a high aspect ratio, method for manufacturing the same, system for manufacturing the same, and program for manufacturing the same, and method for manufacturing etching mask for the silicon structure
JP5074009B2 (ja) 2006-11-22 2012-11-14 Ｓｐｐテクノロジーズ株式会社 高アスペクト比の開口を有するシリコン構造体用エッチングマスクの製造方法及びその装置並びにその製造プログラム
JP5226296B2 (ja) * 2007-12-27 2013-07-03 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US7935464B2 (en) * 2008-10-30 2011-05-03 Applied Materials, Inc. System and method for self-aligned dual patterning
JP5604063B2 (ja) 2008-12-26 2014-10-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
US8993449B2 (en) 2009-08-14 2015-03-31 Ulvac, Inc. Etching method
US8574447B2 (en) * 2010-03-31 2013-11-05 Lam Research Corporation Inorganic rapid alternating process for silicon etch
KR101867998B1 (ko) 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
JP5981106B2 (ja) * 2011-07-12 2016-08-31 東京エレクトロン株式会社 プラズマエッチング方法
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US20130298942A1 (en) * 2012-05-14 2013-11-14 Applied Materials, Inc. Etch remnant removal
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
JP6001940B2 (ja) 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
US20140040847A1 (en) 2012-08-01 2014-02-06 Lsi Corporation System and method for generating physical deterministic boundary interconnect features for dual patterning technologies
US11670516B2 (en) * 2018-08-24 2023-06-06 Lam Research Corporation Metal-containing passivation for high aspect ratio etch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250466A (ja) * 1995-02-24 1996-09-27 Internatl Business Mach Corp <Ibm> シリコン基板に深くて垂直な構造を作製する方法
JPH10261713A (ja) * 1997-03-19 1998-09-29 Sony Corp 半導体装置の製造方法
JP2002110647A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2007180493A (ja) * 2005-11-30 2007-07-12 Elpida Memory Inc 半導体装置の製造方法
JP2014003085A (ja) * 2012-06-15 2014-01-09 Tokyo Electron Ltd プラズマエッチング方法及びプラズマ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397411A (zh) * 2019-08-13 2021-02-23 台湾积体电路制造股份有限公司 包含抽出装置的制程系统及其监测方法

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