TWI667697B - Substrate processing system and substrate processing method - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 115
- 238000003672 processing method Methods 0.000 title claims description 34
- 238000005530 etching Methods 0.000 claims abstract description 143
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 109
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 109
- 238000000034 method Methods 0.000 claims abstract description 95
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 93
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 93
- 239000010703 silicon Substances 0.000 claims abstract description 93
- 230000008569 process Effects 0.000 claims abstract description 87
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 23
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000004140 cleaning Methods 0.000 claims description 30
- 230000001681 protective effect Effects 0.000 claims description 21
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 8
- 239000007795 chemical reaction product Substances 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 2
- 238000009419 refurbishment Methods 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 1
- 239000007789 gas Substances 0.000 description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 230000004048 modification Effects 0.000 description 18
- 238000012986 modification Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- LGPPATCNSOSOQH-UHFFFAOYSA-N 1,1,2,3,4,4-hexafluorobuta-1,3-diene Chemical compound FC(F)=C(F)C(F)=C(F)F LGPPATCNSOSOQH-UHFFFAOYSA-N 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000007723 transport mechanism Effects 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
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- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
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- H01J37/32431—Constructional details of the reactor
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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Abstract
本發明之目的在於一邊抑制弓化形狀、一邊進行良好的蝕刻處理。
提供一種基板處理系統,具有:蝕刻裝置,係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;以及成膜裝置,乃有別於該蝕刻裝置之裝置,供給含碳之氣體,於該受過蝕刻之含矽膜形成含碳膜;其中該蝕刻裝置係實行包含第1蝕刻製程與第2蝕刻製程之製程;該第1蝕刻製程係藉由電漿將該含矽膜蝕刻至中途,該第2蝕刻製程係將形成了該含碳膜之該含矽膜進而以電漿進行蝕刻;該成膜裝置係實行成膜製程,該成膜製程係於該第1蝕刻製程後之含矽膜上在不生成電漿的情況下來形成含碳膜。
Description
本發明係關於一種基板處理系統及基板處理方法。
在具有大的高寬比之接觸孔的電漿蝕刻中,伴隨著孔洞之底部變深,電漿中之離子也變得難以到達孔洞底部,不僅是接觸孔之底部連側部也會被蝕刻。其結果,會發生相較於孔洞上側之直徑(以下稱為「CD值(Critical Dimension)」),孔洞下側之CD值變大之弓化形狀。是以,有人提議在孔洞蝕刻結束後,對於所形成之圖案的側壁等形成所希望之膜以修復圖案形狀之技術(例如參見專利文獻1)。
先前技術文獻
專利文獻1 日本特開2014-17438號公報
但是,蝕刻結束後進行成膜之方法中,伴隨孔洞之底部變深,因著到達孔洞之底部的電漿中離子的減少,蝕刻速率會降低。其結果,高寬比可能變低,可能無法得到所希望之半導體元件特性。
針對上述課題,本發明之一觀點其目的在於一邊抑制弓化形狀、一邊進行良好的蝕刻處理。
為了解決上述課題,依據一態樣係提供一種基板處理系統,具有:蝕刻裝置,係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;以及成膜裝置,乃有別於該蝕刻裝置之裝置,供給含碳之氣體,於該受過蝕刻之含矽膜形成含碳膜;其中該蝕刻裝置係實行包含第1蝕刻製程與第2蝕刻製程之製程;該第1蝕
刻製程係藉由電漿將該含矽膜蝕刻至中途,該第2蝕刻製程係將形成了該含碳膜之該含矽膜進而以電漿進行蝕刻;該成膜裝置係實行成膜製程,該成膜製程係於該第1蝕刻製程後之含矽膜上在不生成電漿的情況下來形成含碳膜。
依據一態樣,可一邊抑制弓化形狀、一邊進行良好的蝕刻處理。
1‧‧‧基板處理系統
2‧‧‧搬送機構
12‧‧‧載置台
14‧‧‧高頻電源
16‧‧‧淋灑頭
22‧‧‧外壁
24‧‧‧內壁
30‧‧‧處理室
40‧‧‧控制部
42‧‧‧記憶部
52‧‧‧搬送裝置
125‧‧‧矽基板
126‧‧‧矽氧化膜
127‧‧‧矽氮化膜
128‧‧‧多晶矽遮罩
130‧‧‧碳膜
131‧‧‧反應生成物
PC1,PC2‧‧‧程序腔室
TC‧‧‧傳輸腔室
T‧‧‧頂部CD(Top CD)
B‧‧‧弓化CD(Bowing CD)
圖1係顯示一實施形態之基板處理系統之構成例之圖。
圖2係顯示一實施形態之PC1以及PC2之縱截面之圖。
圖3係用以說明弓化形狀之圖。
圖4係顯示一實施形態之基板處理方法之圖。
圖5係顯示一實施形態之被成膜之碳膜一例之圖。
圖6係顯示一實施形態之基板處理方法之效果一例之圖。
圖7係顯示一實施形態之變形例1之基板處理方法之圖。
圖8係顯示一實施形態之變形例1之基板處理方法之效果一例之圖。
圖9係顯示一實施形態之變形例2之基板處理方法之效果一例之圖。
以下,針對實施本發明之形態參見圖式來說明。此外,本說明書以及圖式中針對實質同一構成係賦予同一符號而省略重複說明。
〔基板處理系統之構成例〕
首先,針對本發明之一實施形態之基板處理系統1之構成例,參見圖1來說明。圖1係顯示一實施形態之基板處理系統1之構成例。基板處理系統1具有以原位(in-situ)來處理基板之程序腔室PC(以下簡稱為「PC」)1、以及移地(ex-situ)來處理基板之程序腔室PC2。PC1與PC2為個別不同的腔室。
PC1與PC2係經由傳輸腔室TC(以下稱為「TC」)以及搬送機構2來連結著。PC1與TC、以及TC與搬送機構2係以可經由閘閥G進行開閉的方式連接著。由於PC1以及TC之內部為減壓狀態,故以各閘閥G之開閉來
將基板加以搬入以及搬出,則PC1之內部會自大氣受到遮斷而保持在既定真空度。
TC中設有把持基板來進行搬入以及搬出之搬送裝置52。搬送裝置52具有:可做旋轉以及伸縮之旋轉伸縮部53、以及將基板保持於旋轉伸縮部53之前端的2個刃片54a、54b。刃片54a、54b係以彼此朝向相反方向的方式安裝於旋轉伸縮部53。
搬送機構2係於TC與PC2之間搬送基板。搬送機構2可為例如於托盤等載放基板而使用軌道等來行走之機構。
PC1係發揮生成電漿而藉由電漿作用將基板上之膜加以蝕刻之蝕刻裝置的機能。PC1也可發揮以電漿作用來對於基板上之膜進行電漿清洗之電漿清洗裝置的機能。
PC2為不使用電漿而於基板成膜之成膜裝置。本實施形態中,PC2係發揮以熱來於基板形成碳膜之熱CVD(Chemical Vapor Deposition)裝置的機能。但是PC2不限於熱CVD裝置,只要可對於在PC1受到蝕刻後之基板上的圖案之內壁(至少側壁)均一形成膜者即可,可為任何裝置。
基板處理系統1具有用以控制基板之蝕刻處理、成膜處理、電漿清洗處理以及基板之搬送處理的控制部40。於記憶部42儲存著用以實行蝕刻處理、成膜處理、電漿清洗處理、搬送處理等處理之控制程式或是設定了各種處理條件之處理配方。記憶部42可為硬碟也可為CDROM、DVD、快閃記憶體等可攜式記憶媒體。此外,構成上也可從其他裝置例如經由專用線路來適宜傳送處理配方。
控制部40係例如因應於經由使用者介面41來自使用者之指示而依據在記憶部42所記憶之處理配方來實行蝕刻處理、成膜處理、電漿清洗處理、搬送處理等處理。
〔PC1/PC2之構成例〕
(PC1:蝕刻裝置)
參見圖2,針對一實施形態之PC1以及PC2之構成例來簡單說明。圖2係顯示一實施形態之基板處理系統1(包含PC1以及PC2)之縱截面。其中,圖2為PC1以及PC2之一構成例,並不限於此等構成。例如,PC1雖為電
容耦合型電漿(CCP:Capacitively Coupled Plasma)裝置之構成例,但不僅是該裝置也可適用於其他基板處理裝置。在其他基板處理裝置方面可舉出感應耦合型電漿(ICP:Inductively Coupled Plasma)、使用輻線狹縫天線之CVD(Chemical Vapor Deposition)裝置、螺旋波激發型電漿(HWP:Helicon Wave Plasma)裝置、電子迴旋共振電漿(ECR:Electron Cyclotron Resonance Plasma)裝置等。
PC1以及TC係於減壓下進行基板之處理以及搬送,搬送機構2以及PC2係在大氣壓下進行基板之處理以及搬送。PC1具有表面經陽極氧化處理過之鋁等之處理容器,內部設有支撐基板W之載置台12。載置台12連接著高頻電源14,從高頻電源14供給既定頻率(例如60MHz)之電漿生成用高頻電力。
於PC1之天花板面設有淋灑頭16。淋灑頭16係從形成於下部處的複數氣孔18以淋灑狀供給氣體。本實施形態中係供給含氟化碳之氣體,藉由所生成之電漿來對基板上之含矽膜進行蝕刻。
蝕刻氣體可為氟化碳(CF)氣體之單一氣體、也可為包含氟化碳系氣體之混合氣體。蝕刻氣體在含有氟化碳之氣體方面也可含有六氟1,3-丁二烯C4F6氣體。
於PC1中對基板W上之含矽膜進行蝕刻後,基板W係使用TC之搬送裝置52以及搬送機構2來搬送至PC2。
(PC2:熱CVD裝置)
PC2具有:有天花板之圓筒狀外壁22、以及設置於外壁22內側處的內壁24。外壁22以及內壁24係例如由石英所形成。於內壁24之內側處理室30收容著複數基板W。PC2係對於複數基板總括施以成膜處理。外壁22與內壁24係隔著環狀空間26而相互分離,於個別之下端部接合著基座材28。
本實施形態中,在成膜氣體方面係供給含碳(C)氣體。所供給之含碳氣體係從處理室30之下方朝上方流動,被吸引至環狀空間26並朝外部受到排氣。
成膜氣體可為含碳氣體之單一氣體,也可為包括含碳氣體之混合氣體。成膜氣體在含碳氣體方面也可含有乙烯(C2H4)氣體或其他碳(CxHy)氣體。成膜氣體在熱分解溫度下降氣體方面可含有氯(Cl2)氣體。此外,成膜氣體也可含有氮(N2)氣體等惰性氣體。PC2係使得上述成膜氣體受熱分解而於基板上之含矽膜上形成含碳膜。PC2可為單片式成膜裝置。
以上,針對PC1以及PC2之構成例做了說明。依據本實施形態之基板處理系統1,首先,基板W被搬送至PC1,於PC1受到蝕刻處理。其次,基板W被搬送至PC2,在PC2施以碳膜之成膜。其次,基板被搬送至PC1,於PC1再次受到蝕刻處理。最後,於PC1去除碳膜。
〔弓化形狀〕
其次,參見圖3,針對於蝕刻圖案所形成之弓化形狀做說明。如圖3(a)所示般,於矽基板125上形成有矽氧化膜(SiO2)126、矽氮化膜(SiN)127以及多晶矽遮罩128。
本實施形態中,做為蝕刻對象膜之含矽膜方面係舉出矽氧化膜(SiO2)為例。但是,含矽膜不限於此,也可為含矽氧化膜(SiOx)、矽氮化膜(SiN)、或是含矽氧化膜與矽氮化膜之積層膜。遮罩材料可為無定形碳遮罩或是含金屬之遮罩。
於多晶矽遮罩128形成有孔洞狀或是線狀之所希望之圖案。當將矽氧化膜126蝕刻為孔洞等所希望之圖案的情況,伴隨著經過蝕刻之孔洞等的底部變深,電漿自由基到達孔洞底部的量會減少,不僅是接觸孔之底部即便是側部也受到蝕刻。其結果,如圖3(b)所示般,會發生孔洞之下方CD值(以下也表記為弓化CD值、「B」或是「Bowing CD」)大於孔洞之上部的頂部CD值(以下也表記為「T」或是「Top CD」)之弓化形狀。若蝕刻圖案成為弓化形狀,則圖3(a)所示蝕刻圖案相較於垂直形狀之情況將難以得到良好的元件特性。
是以,本實施形態之基板處理系統1所實現之基板處理方法可一邊抑制弓化形狀、一邊進行良好的蝕刻處理。以下,針對在本實施形態之基板處理系統1所實行之基板處理方法,參見圖4來說明。
〔基板處理方法〕
圖4係顯示本實施形態之基板處理方法。圖4〔a〕表示矽基板125上之矽氧化膜126之蝕刻前狀態。於矽基板125上形成有矽氧化膜126、矽氮化膜127以及多晶矽遮罩128。此外,多晶矽遮罩128可為無定形矽遮罩、含金屬遮罩。此外,也可不具矽氮化膜127。
(半蝕刻)
本實施形態之基板處理方法,首先,矽基板125被搬入到PC1。PC1係將矽氮化膜127以及矽氧化膜126予以蝕刻。此時,如圖4〔b〕所示般,PC1係將矽氧化膜126蝕刻到中途(第1蝕刻製程)。此時所說的「蝕刻到中途」不限於矽氧化膜126被蝕刻至大致一半的情況,也可將矽氧化膜126蝕刻至發生弓化形狀之前(未發生弓化之間)。
做為蝕刻程序條件之一例可舉出壓力為2.66Pa、高頻電力HF之頻率為60MHz、功率為1200W、氣體種類為C4F6/C4F8/Ar/O2之混合氣體。
(碳膜形成)
其次,基板125從PC1被搬出而搬入至PC2。如圖4〔c〕所示般,PC2係於蝕刻後之矽氧化膜126上形成碳膜130。藉此,在形成於矽氧化膜126的圖案內壁處均一地形成碳膜130(成膜製程)。此外,於矽氧化膜126上所形成之膜不限於碳膜130,也可為含碳膜。
做為碳膜之成膜程序條件之一例可舉出壓力為997Pa、溫度為400℃、氣體種類為C2H4/Cl2之混合氣體。
圖5係顯示在PC2方面使用本實施形態之熱CVD裝置來成膜之碳膜一例。圖5之圖[A]中,當成膜時間為50分鐘之時,碳膜130之厚度成為4.7nm,而圖5之圖[B],當成膜時間為90分鐘之時,碳膜130之厚度成為10.3nm。可知不論是圖5之矽氧化膜126上所形成之碳膜130之[A]以及[B]所示任一情況,都在矽氧化膜126之蝕刻圖案之側壁以及底壁形成了均一厚度之碳膜130。
此外,依據圖5之圖的成膜時間與碳膜厚度之關係,則本實施形態之碳膜130只要具有約1~2nm之厚度即已足,成膜時間成為約30分鐘。
此外,圖4〔c〕之成膜製程也可考慮在PC1以原位(in-situ)來進行。但是,當形成約1~2nm之厚度的碳膜130之情況,碳膜130可均一成膜乃變得重要。
對此,若在PC1以電漿來形成碳膜130,會因著離子難以進入蝕刻圖案之底部側等的理由,造成蝕刻圖案底部側之碳膜比上部側之碳膜來得薄,而難以於矽氧化膜126形成均一的碳膜130。是以,圖4〔c〕之成膜製程以在無電漿(不使用電漿)之環境下來形成碳膜130為佳。
(全蝕刻)
回到圖4,成膜後,基板125從PC2被搬出而搬入至PC1。如圖4〔d〕所示般,PC1係將矽氧化膜126進而蝕刻(第2蝕刻製程)。全蝕刻中,碳膜130成為矽氧化膜126之側壁的保護膜,抑制於蝕刻圖案出現弓化形狀。
圖4〔d〕之蝕刻程序條件也可和圖4〔b〕之蝕刻程序條件相同。圖4〔d〕之蝕刻程序條件只要是將含氟化碳之氣體供給於PC1內之條件即可,也可和圖4〔b〕之蝕刻程序條件不同。
第2蝕刻製程中,PC1也可進行蝕刻直到貫通矽氧化膜126而露出底層為止,而完成矽氧化膜126之蝕刻。PC1以及PC2也可讓第2蝕刻製程〔d〕與成膜製程〔c〕成為一組而反覆實施複數次此等製程,以完成矽氧化膜126之蝕刻。
(電漿清洗)
其次,如圖4〔e〕所示般,PC1係於第2蝕刻製程後進行電漿清洗處理,來去除碳膜130(第2電漿清洗製程)。電漿清洗中可使用從氧氣體所生成之氧電漿。
以上,針對使用本實施形態之基板處理系統1的基板處理方法做了說明。其次,針對本實施形態之基板處理方法之效果一例,參見圖6來說明。
〔效果例〕
圖6顯示實行一實施形態之基板處理方法之時的效果一例。圖6〔b〕顯示半蝕刻後(圖4〔b〕)之圖案,圖6〔f〕顯示未形成碳膜之情況下的全蝕刻後之圖案,圖6〔e〕係顯示形成有1nm厚度之碳膜的情況之全蝕刻後(圖4〔d〕)圖案。圖6〔h〕係顯示形成了1nm厚度之碳膜、進而以單矽烷
(SiH4)進行整修後再進行全蝕刻後的圖案。此外,圖6係顯示未積層矽氮化膜127之情況的例子。
由此可知,圖6〔b〕之半蝕刻後之圖案的頂部CD值(TopCD)為43.8nm,弓化CD值(Bowing CD)為46.9nm。
另一方面,圖6〔f〕之未形成碳膜之情況下的全蝕刻後圖案之頂部CD值為49.7nm,弓化CD值為56.2nm。另一方面,圖6〔e〕之形成了1nm厚度之碳膜之情況下的全蝕刻後圖案之頂部CD值為48.9nm,弓化CD值為52.8nm。
進而,圖6〔h〕之形成1nm厚度之碳膜並以單矽烷(SiH4)進行整修過的情況下之全蝕刻後圖案的頂部CD值為48.7nm,弓化CD值為51.4nm。
基於以上結果,可知形成了碳膜之情況下的弓化CD值相對於未形成碳膜之情況下的弓化CD值會得到改善。亦即,可知藉由在蝕刻中途形成碳膜讓碳膜成為保護膜而可抑制蝕刻時所形成之弓化形狀。
再者,於碳膜成膜後利用SiH4進行整修過之情況下的弓化CD值相對於未形成碳膜之情況下的弓化CD值以及形成了1nm厚度之碳膜的弓化CD值可更為獲得改善。據此,認為於碳膜上所形成之含矽膜連同碳膜成為保護膜而抑制了弓化形狀。
此外,碳膜成膜後之整修可為單矽烷(SiH4)之單一氣體、也可為含有單矽烷以及稀釋氣體(N2氣體、H2氣體等)之混合氣體。
如以上所說明般,依據本實施形態之基板處理方法,藉由在蝕刻製程之中途插入碳膜之成膜製程,則於後續之蝕刻製程中,碳膜130可保護矽氧化膜126而抑制弓化形狀。其結果,可形成垂直的蝕刻形狀而得到良好的元件特性。
〔變形例1〕
其次,針對本實施形態之變形例1之基板處理方法,參見圖7以及圖8來說明。圖7係顯示本實施形態之變形例1之基板處理方法。圖8係顯示實行一實施形態之變形例1之基板處理方法時的效果一例。
圖7之變形例1之基板處理方法不同於圖4之本實施形態之基板處理方法之點為於圖4〔b〕所示半蝕刻製程與圖4〔c〕所示成膜製程之間有圖
4〔e〕所示電漿清洗製程這點。
如圖7〔b〕所示般,將矽氧化膜126做半蝕刻後之多晶矽遮罩128係附著有因蝕刻所生成之聚合物的反應生成物131。從而,以圖4〔e〕所示電漿清洗製程將附著之反應生成物131加以去除後實行圖7〔c〕所示碳膜成膜製程為佳。於〔g〕以及〔e〕所示電漿清洗可使用從氧氣體所生成之氧電漿。
藉此,藉由於成膜前將附著於多晶矽遮罩128的反應生成物131去除,可於圖4〔c〕中更均一地形成碳膜。
〔效果例〕
針對本實施形態之變形例1之基板處理方法之效果以及碳膜厚度所致效果之一例參見圖8來說明。此外,圖8係顯示積層了矽氮化膜127之情況之例。
圖8之最左圖之「例子1」係顯示於圖7〔b〕之半蝕刻(200秒)後進行了圖7〔g〕所示電漿清洗(第1電漿清洗製程)之後的圖案。
「例子2」係顯示未進行半蝕刻而進行全蝕刻(350秒)後進行了電漿清洗之後的圖案。
「例子3」係顯示半蝕刻(200秒)→電漿清洗→1nm之碳膜成膜→全蝕刻(150秒)→電漿清洗後之圖案。
「例子4」係顯示半蝕刻(200秒)→電漿清洗→2nm之碳膜成膜→全蝕刻(150秒)→電漿清洗後之圖案。
據此,頂部CD值(Top CD)在例子2為55.6nm、例子3為52.9nm、例子4為54.2nm。相對於此,弓化CD值(Bowing CD)在例子2為65.6nm、例子3為58.2nm、例子4為57.5nm。
藉此,可知當形成了1nm以上厚度之碳膜130的情況,相較於未形成碳膜之情況可抑制弓化形狀。
此外,可知碳膜130形成為2nm厚度之情況相較於形成1nm厚度之情況可更確實地抑制弓化形狀。
如以上說明般,依據本實施形態之變形例1之基板處理方法,藉由於半蝕刻後進行電漿清洗,可將附著於多晶矽遮罩128之反應生成物131予
以去除。藉此,於電漿清洗後之成膜製程中,可於蝕刻圖案之內壁形成更為均一的碳膜。其結果,可於後續的蝕刻製程中更有效地抑制弓化形狀。
〔變形例2〕
其次,針對本實施形態之變形例2之基板處理方法參見圖9來說明。圖9係顯示實行本實施形態之變形例2之基板處理方法時的效果一例。上述實施形態以及其變形例1之基板處理方法係形成碳膜做為保護膜,而變形例2之基板處理方法則是取代碳膜來形成矽膜。
具體而言,依序實行圖7〔b〕所示半蝕刻製程、圖7〔g〕所示電漿清洗製程之後,取代圖7〔c〕所示碳膜之成膜製程而改為實行矽膜之成膜製程。以此製程來取代圖7〔c〕所示碳膜130改為形成矽膜保護膜。之後,如圖7〔d〕所示實行全蝕刻製程。
圖9顯示實行了變形例2之基板處理方法的結果。圖9之表的最後一行的前一行係載明了未形成保護膜之情況下的半蝕刻後以及全蝕刻後之弓化CD值、以及形成有保護膜之情況下的全蝕刻後之弓化CD值。在形成有保護膜之情況方面顯示了形成「2nm」、「3nm」厚度之碳膜的情況以及形成「3nm」厚度之矽膜的情況之結果。此外,於圖9之表的最後一行係載明了未形成保護膜之情況下的全蝕刻後之弓化CD值與形成有保護膜之情況下的全蝕刻後之弓化CD值之差距。
此外,在矽膜之成膜程序條件的一例方面係舉出壓力為133Pa(1Torr)、溫度為380℃、氣體種類為Si2H6/N2之混合氣體。
據此,可知於半蝕刻後形成碳膜或是矽膜做為保護膜、之後再進行全蝕刻之情況相較於未形成保護膜即進行全蝕刻之情況可抑制弓化。
此外,在圖9之結果中,於半蝕刻後形成「3nm」厚度之碳膜做為保護膜的情況幾乎未發生弓化形狀。此外,在圖9之結果中,形成「2nm」厚度之碳膜做為保護膜之情況與形成「3nm」厚度之矽膜做為保護膜的情況在弓化抑制效果為同等。
從以上可知碳膜以及矽膜均可抑制弓化。但是,若考慮生產量,則形成碳膜做為保護膜相較於形成矽膜做為保護膜可更為有效地抑制弓化。
此外,變形例2之基板處理方法中係取代碳膜改為形成一層矽膜做為保護膜,但不限於此。例如,在保護膜方面也可形成2層以上由碳膜與矽膜所成的積層膜。於此情況,可先形成碳膜再形成矽膜,也可先形成矽膜再形成碳膜。此外,碳膜與矽膜之積層膜的成膜處理可在圖1所示PC2之同一腔室內改變氣體種類等程序條件來連續進行。
此外,即使是變形例2,PC2可在形成矽膜或是由矽膜與碳膜所成的混合膜之成膜製程後、進行全蝕刻前利用單矽烷(SiH4)之單一氣體或是含單矽烷之混合氣體來進行整修。
以上,雖以上述實施形態說明了基板處理系統以及基板處理方法,但本發明之基板處理系統以及基板處理方法不限於上述實施形態,可在本發明之範圍內進行各種變形以及改良。
此外,以本發明之基板處理系統所處理之基板也可為晶圓、平板顯示器(Flat Panel Display)用大型基板、EL元件或是太陽電池用基板。
Claims (14)
- 一種基板處理系統,具有:蝕刻裝置,係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;以及成膜裝置,乃有別於該蝕刻裝置之裝置,供給含碳之氣體,於該受過蝕刻之含矽膜形成含碳膜;該蝕刻裝置係實行包含第1蝕刻製程與第2蝕刻製程之製程;該第1蝕刻製程係藉由電漿將該含矽膜蝕刻至中途,該第2蝕刻製程係將形成了該含碳膜之該含矽膜進而以電漿進行蝕刻;該成膜裝置係實行成膜製程,該成膜製程係於該第1蝕刻製程後之含矽膜上在不生成電漿的情況下來形成含碳膜。
- 如申請專利範圍第1項之基板處理系統,其中該蝕刻裝置係於該第1蝕刻製程後實行第1電漿清洗製程來對附著於該遮罩之反應生成物進行電漿清洗;該成膜裝置係於該成膜製程中在該電漿清洗後之含矽膜上形成含碳膜。
- 如申請專利範圍第1或2項之基板處理系統,其中該成膜裝置係於該成膜製程中在形成於該含矽膜之圖案的至少側壁處形成含碳膜。
- 如申請專利範圍第1或2項之基板處理系統,其中該蝕刻裝置係於該第2蝕刻製程後實行第2電漿清洗製程來進行電漿清洗。
- 一種基板處理系統,具有:蝕刻裝置,係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;以及成膜裝置,乃有別於該蝕刻裝置之裝置,供給含碳或矽之氣體,於該受過蝕刻之含矽膜形成含碳膜或矽膜之至少一膜;該蝕刻裝置係實行包含第1蝕刻製程與第2蝕刻製程之製程;該第1蝕刻製程係藉由電漿將該含矽膜蝕刻至中途,該第2蝕刻製程係將形成了該含碳膜或矽膜之至少一膜之該含矽膜進而以電漿進行蝕刻;該成膜裝置係實行成膜製程,該成膜製程係於該第1蝕刻製程後之含矽膜上在不生成電漿的情況下來形成含碳膜或是矽膜之至少一膜。
- 如申請專利範圍第5項之基板處理系統,其中該蝕刻裝置係於該第1蝕刻製程後實行第1電漿清洗製程來對附著於該遮罩之反應生成物進行電漿清洗;該成膜裝置係於該成膜製程中在該電漿清洗後之含矽膜上形成含碳膜或是矽膜之至少一膜。
- 如申請專利範圍第5或6項之基板處理系統,其中該成膜裝置係於該成膜製程中在形成於該含矽膜之圖案的至少側壁處形成含碳膜或是矽膜之至少一膜。
- 如申請專利範圍第1、2、5或6項之基板處理系統,其中該蝕刻裝置係於該第2蝕刻製程中進行蝕刻直到貫通該含矽膜。
- 如申請專利範圍第1、2、5或6項之基板處理系統,其中該成膜裝置係於該成膜製程後、該第2蝕刻製程前基於單矽烷(SiH4)之單一氣體或是含單矽烷之混合氣體來進行整修。
- 如申請專利範圍第1、2、5或6項之基板處理系統,其係於形成該含碳膜後,形成作為保護膜之含矽膜。
- 如申請專利範圍第1、2、5或6項之基板處理系統,其係在同一該成膜裝置內形成該含碳膜與該作為保護膜之含矽膜。
- 一種基板處理方法,係使用具有蝕刻裝置與成膜裝置之如申請專利範圍第1至11項中任一項之基板處理系統來處理基板者;該蝕刻裝置係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;該成膜裝置乃有別於該蝕刻裝置之裝置,供給含碳之氣體,於該受過蝕刻之含矽膜形成含碳膜;包含下述步驟:第1蝕刻步驟,係藉由該蝕刻裝置以電漿將該含矽膜蝕刻至中途;成膜步驟,係藉由該成膜裝置於該第1蝕刻步驟後之含矽膜上在不生成電漿的情況下形成含碳膜;以及第2蝕刻步驟,係藉由該蝕刻裝置將形成有該含碳膜之該含矽膜進而以電漿來蝕刻。
- 一種基板處理方法,係使用具有蝕刻裝置與成膜裝置之如申請專利範圍第1至11項中任一項之基板處理系統來處理基板者;該蝕刻裝置係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;該成膜裝置乃有別於該蝕刻裝置之裝置,供給含碳或矽之氣體,於該受過蝕刻之含矽膜形成含碳膜或是矽膜之至少一膜;包含下述步驟:第1蝕刻步驟,係藉由該蝕刻裝置以電漿將該含矽膜蝕刻至中途;成膜步驟,係藉由該成膜裝置於該第1蝕刻步驟後之含矽膜上在不生成電漿的情況下形成含碳膜或是矽膜之至少一膜;以及第2蝕刻步驟,係藉由該蝕刻裝置將形成有該含碳膜或是矽膜之至少一膜之該含矽膜進而以電漿來蝕刻。
- 一種基板處理方法,係使用具有蝕刻裝置與成膜裝置之如申請專利範圍第1至11項中任一項之基板處理系統來處理基板者;該蝕刻裝置係供給含氟化碳之氣體,從該氣體生成電漿,將基板上之含矽膜以電漿經由該含矽膜上之遮罩來進行蝕刻;該成膜裝置乃有別於該蝕刻裝置之裝置,供給含碳氣體及含矽氣體,於該受過蝕刻之含矽膜形成含碳膜及矽膜;包含下述步驟:第1蝕刻步驟,係藉由該蝕刻裝置以電漿將該含矽膜蝕刻至中途;成膜步驟,係藉由該成膜裝置於該第1蝕刻步驟後之含矽膜上在不生成電漿的情況下形成含碳膜後再形成矽膜;以及第2蝕刻步驟,係藉由該蝕刻裝置將形成有該含碳膜及該矽膜之該含矽膜進而以電漿來蝕刻。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014-123164 | 2014-06-16 | ||
JP2014123164 | 2014-06-16 | ||
JP2014-203619 | 2014-10-02 | ||
JP2014203619A JP6373150B2 (ja) | 2014-06-16 | 2014-10-02 | 基板処理システム及び基板処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201614718A TW201614718A (en) | 2016-04-16 |
TWI667697B true TWI667697B (zh) | 2019-08-01 |
Family
ID=54935370
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110137482A TWI782742B (zh) | 2014-06-16 | 2015-06-12 | 處理裝置及處理系統 |
TW108114629A TWI745682B (zh) | 2014-06-16 | 2015-06-12 | 基板處理系統及基板處理方法 |
TW104119012A TWI667697B (zh) | 2014-06-16 | 2015-06-12 | Substrate processing system and substrate processing method |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110137482A TWI782742B (zh) | 2014-06-16 | 2015-06-12 | 處理裝置及處理系統 |
TW108114629A TWI745682B (zh) | 2014-06-16 | 2015-06-12 | 基板處理系統及基板處理方法 |
Country Status (5)
Country | Link |
---|---|
US (5) | US10460950B2 (zh) |
JP (1) | JP6373150B2 (zh) |
KR (3) | KR102434563B1 (zh) |
TW (3) | TWI782742B (zh) |
WO (1) | WO2015194380A1 (zh) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6514138B2 (ja) * | 2016-03-10 | 2019-05-15 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
JP6757624B2 (ja) | 2016-08-12 | 2020-09-23 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
JP6670707B2 (ja) * | 2016-08-24 | 2020-03-25 | 東京エレクトロン株式会社 | 基板処理方法 |
JP6840041B2 (ja) * | 2017-06-21 | 2021-03-10 | 東京エレクトロン株式会社 | エッチング方法 |
JP6877290B2 (ja) | 2017-08-03 | 2021-05-26 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
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TWI815325B (zh) * | 2018-07-27 | 2023-09-11 | 美商應用材料股份有限公司 | 3d nand蝕刻 |
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JPWO2023127817A1 (zh) | 2021-12-28 | 2023-07-06 | ||
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-
2014
- 2014-10-02 JP JP2014203619A patent/JP6373150B2/ja active Active
-
2015
- 2015-06-03 KR KR1020167031938A patent/KR102434563B1/ko active IP Right Grant
- 2015-06-03 WO PCT/JP2015/066114 patent/WO2015194380A1/ja active Application Filing
- 2015-06-03 US US15/310,840 patent/US10460950B2/en active Active
- 2015-06-03 KR KR1020227028756A patent/KR102629835B1/ko active IP Right Grant
- 2015-06-03 KR KR1020207011115A patent/KR102436611B1/ko active IP Right Grant
- 2015-06-12 TW TW110137482A patent/TWI782742B/zh active
- 2015-06-12 TW TW108114629A patent/TWI745682B/zh active
- 2015-06-12 TW TW104119012A patent/TWI667697B/zh active
-
2019
- 2019-10-08 US US16/596,056 patent/US20200035497A1/en not_active Abandoned
- 2019-10-08 US US16/595,995 patent/US20200035496A1/en not_active Abandoned
-
2022
- 2022-09-05 US US17/902,919 patent/US20220415661A1/en active Pending
- 2022-09-05 US US17/902,918 patent/US20220415660A1/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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TW200710988A (en) * | 2005-04-06 | 2007-03-16 | Infineon Technologies Ag | Method for etching a trench in a semiconductor substrate |
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Also Published As
Publication number | Publication date |
---|---|
US20200035497A1 (en) | 2020-01-30 |
TW201614718A (en) | 2016-04-16 |
US10460950B2 (en) | 2019-10-29 |
TWI782742B (zh) | 2022-11-01 |
KR102629835B1 (ko) | 2024-01-25 |
KR20170018817A (ko) | 2017-02-20 |
KR20220123473A (ko) | 2022-09-06 |
KR102436611B1 (ko) | 2022-08-25 |
JP2016021546A (ja) | 2016-02-04 |
US20220415660A1 (en) | 2022-12-29 |
WO2015194380A1 (ja) | 2015-12-23 |
US20220415661A1 (en) | 2022-12-29 |
US20200035496A1 (en) | 2020-01-30 |
TW202205394A (zh) | 2022-02-01 |
TW201933448A (zh) | 2019-08-16 |
US20170125255A1 (en) | 2017-05-04 |
KR102434563B1 (ko) | 2022-08-19 |
KR20200043527A (ko) | 2020-04-27 |
TWI745682B (zh) | 2021-11-11 |
JP6373150B2 (ja) | 2018-08-15 |
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